JP3076350B2 - 遅延線路及びマイクロ波移相器 - Google Patents
遅延線路及びマイクロ波移相器Info
- Publication number
- JP3076350B2 JP3076350B2 JP02011894A JP1189490A JP3076350B2 JP 3076350 B2 JP3076350 B2 JP 3076350B2 JP 02011894 A JP02011894 A JP 02011894A JP 1189490 A JP1189490 A JP 1189490A JP 3076350 B2 JP3076350 B2 JP 3076350B2
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- Japan
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- line
- side transmission
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- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、電子走査アンテナ等に使用し、信号の位相
を制御する遅延線路及びマイクロ波移相器に関する。
を制御する遅延線路及びマイクロ波移相器に関する。
（従来の技術） マイクロ波信号の位相を制御する回路として、二つの
電気長が異なる伝送線路を半導体素子で構成したスイッ
チで切替えて、伝送線路を伝送する信号の位相差から所
望の位相量を得る、線路切換形移相器が広く用いられて
いる。
電気長が異なる伝送線路を半導体素子で構成したスイッ
チで切替えて、伝送線路を伝送する信号の位相差から所
望の位相量を得る、線路切換形移相器が広く用いられて
いる。
この線路切換形移相器の一実施例を第５図に示す。こ
こで入出力端子1a,1bには、スイッチ用半導体素子で構
成したスイッチが接続されている。このスイッチの動作
により基準側伝送線路４と、通過位相量が所望な移相量
だけ大きな遅延側伝送線路５を切替える。ここでは一例
として直列及び並列に接続したFET2a〜2d,3a〜3dにより
スイッチを構成している。ここでFET2a,2d,3a,3dのゲー
ト電極にOVを印加し、FET2b,2c,3b,3cのゲート電極に−
5Vを印加すると、二つのスイッチは基準側伝送線路４側
に信号を伝送する状態になり、遅延側伝送線路５に接続
した経路を遮断する状態になる。従って入出力端子1aか
ら入力したマイクロ波信号は基準側伝送線路４の移相量
に相当する位相遅れで1bに出力する。1bから入力した場
合は同様にして1aから出力する。
こで入出力端子1a,1bには、スイッチ用半導体素子で構
成したスイッチが接続されている。このスイッチの動作
により基準側伝送線路４と、通過位相量が所望な移相量
だけ大きな遅延側伝送線路５を切替える。ここでは一例
として直列及び並列に接続したFET2a〜2d,3a〜3dにより
スイッチを構成している。ここでFET2a,2d,3a,3dのゲー
ト電極にOVを印加し、FET2b,2c,3b,3cのゲート電極に−
5Vを印加すると、二つのスイッチは基準側伝送線路４側
に信号を伝送する状態になり、遅延側伝送線路５に接続
した経路を遮断する状態になる。従って入出力端子1aか
ら入力したマイクロ波信号は基準側伝送線路４の移相量
に相当する位相遅れで1bに出力する。1bから入力した場
合は同様にして1aから出力する。
また、各FETのゲート電極に上記と逆の関係になるよ
うにバイアス電圧を印加すると、入力したマイクロ波信
号は遅延側伝送線路５の移相量に相当する位相遅れで出
力する。従って、FET2a〜2d,3a〜3dのゲートバイアス電
圧を上記のように切換えることによって、基準側伝送線
路４と遅延側伝送線路５の位相差に相当する移相量が得
られる。この移相量は第６図に示すように、周波数に対
して線形で変化する。従ってこの移相器では広い周波数
帯域にわたり、遅延時間が一定な、等遅延形移相器とな
る。
うにバイアス電圧を印加すると、入力したマイクロ波信
号は遅延側伝送線路５の移相量に相当する位相遅れで出
力する。従って、FET2a〜2d,3a〜3dのゲートバイアス電
圧を上記のように切換えることによって、基準側伝送線
路４と遅延側伝送線路５の位相差に相当する移相量が得
られる。この移相量は第６図に示すように、周波数に対
して線形で変化する。従ってこの移相器では広い周波数
帯域にわたり、遅延時間が一定な、等遅延形移相器とな
る。
しかし、この線路切換形移相器で180゜以上の大きな
移相量を得る場合には、次のような欠点がある。
移相量を得る場合には、次のような欠点がある。
遅延側伝送線路が長くなり、移相器の形状が大きくな
る。
る。
信号が基準側伝送線路４を通過する状態において、遅
延側伝送線路５の長さが1/2波長になる周波数で共振が
生じ、通過損失の劣化や通過位相の直線性の劣化が生じ
る。
延側伝送線路５の長さが1/2波長になる周波数で共振が
生じ、通過損失の劣化や通過位相の直線性の劣化が生じ
る。
（発明が解決しようとする課題） 以上述べたように従来の線路切替形マイクロ波移相器
では、大きな移相量を得ようとすると、遅延側伝送線路
の形状が大きくなることや、周波数特性に共振が発生す
るなどの欠点がある。
では、大きな移相量を得ようとすると、遅延側伝送線路
の形状が大きくなることや、周波数特性に共振が発生す
るなどの欠点がある。
そこで本発明は、上記の欠点を除去すべくなされたも
ので、小形で大きな遅延量を得ることができる遅延線路
と、この遅延線路を用いた線路切替形のマイクロ波移相
器とを提供することを目的とする。
ので、小形で大きな遅延量を得ることができる遅延線路
と、この遅延線路を用いた線路切替形のマイクロ波移相
器とを提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明では、遅延線路を
構成するために半絶縁性GaAs基板上にマイクロストリッ
プ線路を形成し、ストリップ導体に沿って周期的にある
長さのゲート幅をもつFETを上記半絶縁性GaAs基板上の
動作層に形成する。
構成するために半絶縁性GaAs基板上にマイクロストリッ
プ線路を形成し、ストリップ導体に沿って周期的にある
長さのゲート幅をもつFETを上記半絶縁性GaAs基板上の
動作層に形成する。
このFETのソースもしくはドレイン電極の一方は上記
のストリップ導体をソース又はドレイン電極としてお
り、ドレイン又はソース電極の他方はスルーホールによ
り接地導体に接続され、これにより遅延側伝送線路が形
成される。この構造により構成した遅延側伝送線路と、
通常の伝送線路で構成した基準側伝送線路を、入出力側
に設けたスイッチで切替えることによりマイクロ波移相
器とする。
のストリップ導体をソース又はドレイン電極としてお
り、ドレイン又はソース電極の他方はスルーホールによ
り接地導体に接続され、これにより遅延側伝送線路が形
成される。この構造により構成した遅延側伝送線路と、
通常の伝送線路で構成した基準側伝送線路を、入出力側
に設けたスイッチで切替えることによりマイクロ波移相
器とする。
（作用） 本発明の線路切替形マイクロ波移相器ではスイッチに
より遅延側伝送線路を通過状態にした時に、遅延側伝送
線路のストリップ導体に接続したFETのゲート電極に−5
V程度の負電圧を印加する。この状態では上記のFETはス
トリップ導体と接地間の容量として等価的に表わすこと
ができ、この区間は低インピーダンスのマイクロストリ
ップ線路とみなすことができる。
より遅延側伝送線路を通過状態にした時に、遅延側伝送
線路のストリップ導体に接続したFETのゲート電極に−5
V程度の負電圧を印加する。この状態では上記のFETはス
トリップ導体と接地間の容量として等価的に表わすこと
ができ、この区間は低インピーダンスのマイクロストリ
ップ線路とみなすことができる。
またFETとFETの間の区間はFETの容量がないため、マ
イクロストリップ線路だけの高インピーダンス区間とな
る。
イクロストリップ線路だけの高インピーダンス区間とな
る。
従って、遅延側伝送線路は低インピーダンスと高イン
ピーダンスの周期構造を持つ伝送線路となり、大きな遅
延量（通過移相量）を得ることができる。
ピーダンスの周期構造を持つ伝送線路となり、大きな遅
延量（通過移相量）を得ることができる。
また、スイッチにより遅延側伝送線路が遮断状態にな
るときには、前記FETのゲート電極を0Vにする。この状
態ではFETは微小抵抗とみなすことができ、遅延側伝送
線路は短い間隔で小抵抗により接地に接続されるため共
振は発生しない。
るときには、前記FETのゲート電極を0Vにする。この状
態ではFETは微小抵抗とみなすことができ、遅延側伝送
線路は短い間隔で小抵抗により接地に接続されるため共
振は発生しない。
（実施例） 以下、本発明のマイクロ波移相器の一実施例を第１図
に示す。ここで第５図の従来例と同じ構成要素には共通
の番号をつけてある。本発明に係る遅延側伝送線路10の
詳細図を第２図に示す。ここで半絶縁性GaAs基板11,ス
トリップ導体12,接地導体13によりマイクロストリップ
線路を構成している。動作層21はストリップ導体12の両
側に沿って形成しストリップ導体12の下部には両側端か
らわずかに入り込んでいる。このストリップ導体12の両
側の側面に沿って周期的にFET20を接続する。ここでFET
20は前記の半絶縁性GaAs基板11上の動作層21に形成され
るが、第２図（ａ）に示すように長さlbのゲート幅のゲ
ート22を持つものでもよいし、第４図に示すように区間
lbにわたりlbよりも小さなゲート幅に分割したゲート22
を多数個接続してもよい。また、このFET20の電極はス
トリップ導体12がソース又はドレイン電極の一方とな
り、ソース又はドレイン電極の他方はゲート電極を挟ん
でストリップ導体と反対側にあり、スルーホール24によ
り接地導体13に接続されている。
に示す。ここで第５図の従来例と同じ構成要素には共通
の番号をつけてある。本発明に係る遅延側伝送線路10の
詳細図を第２図に示す。ここで半絶縁性GaAs基板11,ス
トリップ導体12,接地導体13によりマイクロストリップ
線路を構成している。動作層21はストリップ導体12の両
側に沿って形成しストリップ導体12の下部には両側端か
らわずかに入り込んでいる。このストリップ導体12の両
側の側面に沿って周期的にFET20を接続する。ここでFET
20は前記の半絶縁性GaAs基板11上の動作層21に形成され
るが、第２図（ａ）に示すように長さlbのゲート幅のゲ
ート22を持つものでもよいし、第４図に示すように区間
lbにわたりlbよりも小さなゲート幅に分割したゲート22
を多数個接続してもよい。また、このFET20の電極はス
トリップ導体12がソース又はドレイン電極の一方とな
り、ソース又はドレイン電極の他方はゲート電極を挟ん
でストリップ導体と反対側にあり、スルーホール24によ
り接地導体13に接続されている。
以上の構造でゲートバイアス電極23に−5V程度の負電
圧を印加すると、FET20はOFF（非導通）状態になり、等
価的にFETのOFF時容量COFFが区間lbにわたり、ストリッ
プ導体と接地間に分布して接続しているものとみなすこ
とができる。また、区間laは、通常のマイクロストリッ
プ線路の構造であり、ストリップ導体12の幅を全体にわ
たって狭くすることにより、高い特性インピーダンスZa
の伝送線路を構成することができる。
圧を印加すると、FET20はOFF（非導通）状態になり、等
価的にFETのOFF時容量COFFが区間lbにわたり、ストリッ
プ導体と接地間に分布して接続しているものとみなすこ
とができる。また、区間laは、通常のマイクロストリッ
プ線路の構造であり、ストリップ導体12の幅を全体にわ
たって狭くすることにより、高い特性インピーダンスZa
の伝送線路を構成することができる。
このように第２図（ａ）に示す本発明の遅延側伝送線
路は第３図（ａ）の等価回路に示すように、高い特性イ
ンピーダンスZaと低い特性インピーダンスZbの周期構造
となる。
路は第３図（ａ）の等価回路に示すように、高い特性イ
ンピーダンスZaと低い特性インピーダンスZbの周期構造
となる。
このような周期構造は一般によく知られているように
遅波回路となり、位相定数βはFloquetの定理により次
式で表わせる。
遅波回路となり、位相定数βはFloquetの定理により次
式で表わせる。
cosβｌ＝［（Ｋ＋１）2/4K］cos（βala＋ βalb）−［（Ｋ−１）2/4K］cos（βala− βalb） ここでｌ＝la＋lb,K＝Za/Zbである。
また、この遅延側伝送線路の位相定数βと自由空間の
位相定数β０の比で示す遅波率σは次式で表わせる。
位相定数β０の比で示す遅波率σは次式で表わせる。
上式により遅波構造の特性インピーダンスの比Za/Zb
を10倍とすると（Ｋ＝10），通常のマイクロストリップ
線路に比べて、３倍以上大きな遅波率が得られる。従っ
て、第１図のスイッチを構成するFET2a〜2d,3a〜3dのゲ
ートバイアス電圧を遅延側伝送線路10が通過状態になる
ように設定し、遅延側伝送線路10のFET20のゲートバイ
アスを負電圧にバイアスすると大きな通過位相量を得る
ことができる。
を10倍とすると（Ｋ＝10），通常のマイクロストリップ
線路に比べて、３倍以上大きな遅波率が得られる。従っ
て、第１図のスイッチを構成するFET2a〜2d,3a〜3dのゲ
ートバイアス電圧を遅延側伝送線路10が通過状態になる
ように設定し、遅延側伝送線路10のFET20のゲートバイ
アスを負電圧にバイアスすると大きな通過位相量を得る
ことができる。
また遅延側伝送線路10のFET20のゲートバイアス電極2
3を0Vとすると、FET20はON（導通）状態となり、ON時抵
抗RONとみなすことができる。従って、第１図のスイッ
チを構成するFET2a〜2d,3a〜3dのゲートバイアス電圧を
遅延側伝送線路10が遮断状態になるように設定した時
は、遅延側伝送線路10のFET20のゲートバイアスを0Vに
すれば、第３図（ｂ）に示すように遅延側伝送線路は間
隔la毎にRONで接地に接続されるため、共振することが
ない。本実施例ではストリップ導体の中心直下には動作
層を設けず、ストリップ導体のゲート電極に近接した部
分の下からゲート電極を挾んでストリップ導体と対向す
るソース又はドレイン電極の下までの範囲にだけ動作層
を設けた。しかし動作層の範囲はこれに限られるもので
はなく、半絶縁性半導体基板の一方の面全域に設けても
よい。
3を0Vとすると、FET20はON（導通）状態となり、ON時抵
抗RONとみなすことができる。従って、第１図のスイッ
チを構成するFET2a〜2d,3a〜3dのゲートバイアス電圧を
遅延側伝送線路10が遮断状態になるように設定した時
は、遅延側伝送線路10のFET20のゲートバイアスを0Vに
すれば、第３図（ｂ）に示すように遅延側伝送線路は間
隔la毎にRONで接地に接続されるため、共振することが
ない。本実施例ではストリップ導体の中心直下には動作
層を設けず、ストリップ導体のゲート電極に近接した部
分の下からゲート電極を挾んでストリップ導体と対向す
るソース又はドレイン電極の下までの範囲にだけ動作層
を設けた。しかし動作層の範囲はこれに限られるもので
はなく、半絶縁性半導体基板の一方の面全域に設けても
よい。
また、本実施例ではストリップ導体の側面の両側に沿
ってFET20を形成したが、両側ではなく、片側だけFETを
形成してもよい。さらに片側ずつ交互に設けてもよい。
本実施例ではFET20のゲート幅をlb,FET20と隣接するFET
との間隔をlaとした例について説明したが、ゲート幅と
FET同士の間隔は一定の寸法に限られるものではない。
ってFET20を形成したが、両側ではなく、片側だけFETを
形成してもよい。さらに片側ずつ交互に設けてもよい。
本実施例ではFET20のゲート幅をlb,FET20と隣接するFET
との間隔をlaとした例について説明したが、ゲート幅と
FET同士の間隔は一定の寸法に限られるものではない。
［発明の効果］ 本発明によれば小さな寸法で大きな移相量が得られる
遅延線路と、大きな移相量が得られ、共振が発生しない
線路切替形マイクロ波移相器を実現できる。
遅延線路と、大きな移相量が得られ、共振が発生しない
線路切替形マイクロ波移相器を実現できる。
第１図は本発明の一実施例を示す回路構成図，第２図は
本発明の一実施例の遅延側伝送線路の構造を示す平面図
及び断面図，第３図は本発明の遅延側伝送線路の等価回
路図，第４図は本発明の遅延側伝送線路の応用例を示す
平面図，第５図は従来の線路切換形移相器の回路構成図
の一例，第６図は従来の線路切換形移相器の移相量の周
波数特性図である。 10……遅延側伝送線路， 11……半絶縁性GaAs基板， 12……ストリップ導体， 13……接地導体， 20……FET,21……動作層,22……ゲート， 23……ゲートバイアス電極， 24……スルーホール
本発明の一実施例の遅延側伝送線路の構造を示す平面図
及び断面図，第３図は本発明の遅延側伝送線路の等価回
路図，第４図は本発明の遅延側伝送線路の応用例を示す
平面図，第５図は従来の線路切換形移相器の回路構成図
の一例，第６図は従来の線路切換形移相器の移相量の周
波数特性図である。 10……遅延側伝送線路， 11……半絶縁性GaAs基板， 12……ストリップ導体， 13……接地導体， 20……FET,21……動作層,22……ゲート， 23……ゲートバイアス電極， 24……スルーホール
Claims (2)
- 【請求項１】半絶縁性半導体基板の一方の面に形成され
たマイクロストリップ線路導体と、前記半絶縁性半導体
基板の他方の面に形成された接地導体と、前記マイクロ
ストリップ線路導体に沿って前記半絶縁性半導体基板の
所定領域に形成された動作層と、前記マイクロストリッ
プ線路導体に沿って形成された複数のゲートと、前記ゲ
ートを挟んで前記マイクロストリップ線路導体の反対側
に形成され、かつ前記接地導体に接続された複数の電極
とを具備し、この複数の電極をソース又はドレインの一
方とし、前記マイクロストリップ線路導体をソース又は
ドレインの他方として前記複数のゲートと共に前記動作
層内で電界効果トランジスタの機能を持たせ、所定長さ
のゲート幅を持った電界効果トランジスタを前記マイク
ロストリップ線路導体に沿って周期的に形成したことを
特徴とする遅延線路。 - 【請求項２】請求項第（１）項の遅延線路と、マイクロ
波半導体素子で構成された切替スイッチを介して前記遅
延線路と並列に接続された基準側伝送線路とより成り、
前記遅延線路と前記基準側伝送線路とを切替えることを
特徴とするマイクロ波移相器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02011894A JP3076350B2 (ja) | 1990-01-23 | 1990-01-23 | 遅延線路及びマイクロ波移相器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02011894A JP3076350B2 (ja) | 1990-01-23 | 1990-01-23 | 遅延線路及びマイクロ波移相器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03217101A JPH03217101A (ja) | 1991-09-24 |
| JP3076350B2 true JP3076350B2 (ja) | 2000-08-14 |
Family
ID=11790441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02011894A Expired - Fee Related JP3076350B2 (ja) | 1990-01-23 | 1990-01-23 | 遅延線路及びマイクロ波移相器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3076350B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7764142B2 (en) | 2007-02-02 | 2010-07-27 | Nec Electronics Corporation | Series connected bit phase shifter having first and second impedance adjusting circuits |
-
1990
- 1990-01-23 JP JP02011894A patent/JP3076350B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7764142B2 (en) | 2007-02-02 | 2010-07-27 | Nec Electronics Corporation | Series connected bit phase shifter having first and second impedance adjusting circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03217101A (ja) | 1991-09-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |