WO2008123082A1 - インダクタ、配線基板、および半導体装置 - Google Patents

インダクタ、配線基板、および半導体装置 Download PDF

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WO2008123082A1
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inductor element
terminal
piece
element piece
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Akira Tanabe
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Nec Corporation
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    • H05K2201/09672—Superposed layout, i.e. in different planes

Definitions

  • the present invention relates to an on-chip type inductor used as one of passive components in a chip type semiconductor device having an active component and a passive component, a chip type semiconductor device having such an inductor, and a light.
  • a planar inductor which is one of these types of inductors, has only one layer as an inductor element, as shown in Figs. 1A and 1B.
  • the inductor element has a vortex shape, realizing a wiring length of several millimeters.
  • the inductor element has a cross-sectional structure that is wider than the thickness to reduce the series parasitic resistance of the inductor element.
  • the inductor element has a large parasitic capacitance in the vertical direction.
  • a planar inductor has a width of about 1 to 10 ⁇ because the inductor element has a width of about 1 to 10 ⁇ .
  • the entire inductor has a size of several hundred m square, a large occupation area, and a large gap between the inductor and the semiconductor substrate. There was a problem that capacity was generated.
  • the symbol IS indicates an insulating layer.
  • FIG. 2A shows a horizontally connected inductor as an example of a three-dimensional inductor.
  • the signal input from terminal IN makes one round of the outer perimeter and inner perimeter of the upper layer indicated by the solid line, and then moves to the lower layer indicated by the broken line via via A. To do.
  • the signal is output from the terminal OU T after making one round of the inner and outer peripheries of the lower layer.
  • the inductor element is wide, the main parasitic capacitance of the inductor occurs between the upper and lower inductor elements.
  • the upper and lower layers overlap substantially at the same position when viewed from above the semiconductor substrate. For this reason, a large capacitance is generated between the upper and lower inductor elements, and the circuit performance deteriorates.
  • Patent Document 1 discloses a vertically connected inductor as an example of an inductor having a three-dimensional structure. This inductor can solve the problem of the horizontal connection type inductor.
  • the signal coming from terminal I N makes one round of the outer perimeter of the upper layer indicated by the solid line, and then moves to the outer perimeter of the lower layer indicated by the broken line via via A.
  • the signal travels around the lower and outer peripheries of the lower layer indicated by the broken line and then moves to the inner peripheries of the upper layer indicated by the solid line via via B.
  • the signal is output from the terminal OU T after making one round of the inner circumference of the upper layer indicated by the solid line.
  • the upper-layer inductor element is cut every round, and the cut portion is connected to the lower-layer inductor element via a via.
  • the parasitic capacitance between the upper and lower inductor elements is difficult to see from the inductor terminals.
  • the main parasitic capacitance of an inductor is generated between the upper and lower inductor elements.
  • the inductor element on the outer periphery of the inductor is longer than the inner periphery. Therefore, a larger parasitic capacitance is generated at the outer periphery. Therefore, if only the capacitance generated between the outer periphery of the upper layer and the outer periphery of the lower layer is considered and other capacitances are ignored, the parasitic capacitance corresponding to the horizontally connected inductor shown in FIG. Meanwhile, the parasitic capacitance corresponding to the vertically connected inductor shown in FIG. 3A is shown in FIG. 3B. In Fig. 2B and Fig.
  • the inductance is generated for one inductor symbol every half cycle of the inductor element.
  • the inductor element makes two turns each in the upper and lower layers, so in Fig. 2B and Fig. 3B, the circuit consists of eight inductor symbols connected in series.
  • the capacitance CL is directly connected to the terminal IN and the terminal OUT, so the capacitance CL is observed directly from the terminal.
  • the upper and lower inductor elements overlap each other, so the capacitance CL spans one inductor round, that is, two inductor symbols. Become. Therefore, since the capacitance CL cannot be seen directly from the terminals IN and OUT, the parasitic capacitance observed from the terminals in the vertically connected inductor is smaller than that in the horizontally connected inductor.
  • the vertically connected inductor has an effect that it is difficult to see the parasitic capacitance between the upper and lower inductor elements from between the terminals.
  • Fig. 3B in the vertically connected inductor, there was a problem that there was a parasitic capacitance between the inductor elements shifted by one round of the inductor element.
  • Non-Patent Document 1 IEEE CUSTOM Integrated CirCu its Conference 2005, pp285-288 (Non-Patent Document 1) and IEEE Radio Frequency Integrated CirCu its Symposium 2003, pp599-602 (Non-Patent Document 2) have inductor elements every half turn.
  • a transformer having a three-dimensional structure that can be cut into pieces is disclosed. Referring to FIG. 4, this transformer has an upper layer represented by a solid line, a middle layer represented by a rough broken line, and a lower layer represented by a dense broken line.
  • a primary inductor piece L 1 and a secondary inductor piece L 2 are configured. The signal passing through the inductor element moves to the inductor element in another layer via the via every half turn.
  • the parasitic capacitance seen from the terminals IN 1 and IN 2 for example, the upper and lower inductor elements overlap over the entire circumference, so there is a problem that the parasitic capacitance between them is very large. It was.
  • Non-Patent Document 3 Electronics Letters, April 1995, Vol. 31, pp625-626 (Non-Patent Document 3), as shown in FIG. 5, should improve the symmetry of the inductor on the same plane in the semiconductor substrate.
  • a planar inductor in which a first inductor piece L 1 and a second inductor piece L 2 are arranged at point symmetry with respect to a center point X.
  • the outer terminal of one inductor piece and the inner terminal of the other inductor piece are connected.
  • the vertically connected inductor has the effect that the parasitic capacitance between the upper and lower inductor elements is difficult to see between the terminals, but there is a problem that there is a parasitic capacitance between the inductor elements shifted by one turn. was there.
  • transformers whose layers change every half of the inductor element have a problem of large parasitic capacitance between the upper and lower inductor elements.
  • planar inductor that connects the inner and outer terminals of the two inductor pieces has the problem of low inductance because the mutual magnetic fields are canceled out.
  • An object of the present invention is to provide an on-chip inductor that is small in size but has a large inductance and a small parasitic capacitance.
  • an on-chip type inductor used in a chip-type semiconductor device includes first to n-th (n is an integer of 2 or more) inductor elements, Each n inductor element is a spiral from the first terminal to the second terminal.
  • the first to n-th inductor elements have substantially similar shapes to each other, and are insulated and arranged so as to be shifted by 36 OZ n degrees with respect to a common center point.
  • the first terminals of the first to ⁇ inductor elements are connected to each other, and the second terminals of the first to ⁇ inductor elements are connected to each other.
  • the present invention further includes a plurality of wiring layers stacked via an insulating layer and the inductor, and the inductor element is configured by using any one or more of the plurality of wiring layers.
  • a wiring board characterized by the above can be obtained.
  • a chip type semiconductor device comprising a wiring board, an active component mounted on the wiring board, and the inductor as a passive component mounted on the wiring board. It is done.
  • the inductor according to the present invention is small in size but has a large inductance and a small parasitic capacitance.
  • Fig. 1 (b) is a plan view of a planar inductor as a related technology.
  • Fig. 1B is a cross-sectional view of this inductor along the section line 1B-1B in Fig. 1A.
  • Figure 2A is a conceptual plan view of an inductor with a horizontal connection structure as a related technology.
  • Fig. 2B shows the parasitic capacitance of this inductor.
  • Fig. 3A is a conceptual plan view of an inductor with a vertical connection structure as a related technology.
  • Fig. 3B shows the parasitic capacitance of this inductor.
  • FIG. 4 is a conceptual plan view of a multilayer transformer as a related technology.
  • Fig. 5 is a conceptual plan view of an inductor with a point-symmetric structure as a related technology.
  • FIG. 6A is a conceptual plan view of the inductor according to the first embodiment of the present invention.
  • Figure 6B is an equivalent diagram of this inductor.
  • FIG. 6C is a diagram for explaining the parasitic capacitance of the inductor.
  • Figure 6D shows the parasitic capacitance of this inductor.
  • FIG. 7A is a conceptual plan view of an inductor according to a second embodiment of the present invention.
  • Figure 7B is an equivalent diagram of this inductor.
  • FIG. 8A is a plan view showing an inductor according to the present invention applied to a multilayer wiring board.
  • FIG. 8B is a plan view showing a comparative example of an inductor applied to a multilayer wiring board.
  • Figure 9 is an LCR equivalent diagram of the inductor.
  • FIG. 10 is a diagram showing the inductance of the inductor of the present invention and the inductor of the comparative example.
  • FIG. 11 is a diagram showing the Q values of the inductor of the present invention and the inductor of the comparative example.
  • FIG. 12 is a diagram showing the parasitic capacitance in the inductor of the present invention.
  • FIG. 13A is a conceptual plan view of the inductor according to the third embodiment of the present invention.
  • Fig. 13 B is an equivalent diagram of this inductor.
  • FIG. 14A is a conceptual plan view of an inductor according to Embodiment 4 of the present invention.
  • Figure 14 B is an equivalent diagram of this inductor.
  • FIG. 15A is a plan view of the inductor according to the fifth embodiment of the present invention.
  • Fig. 15B is a cross-sectional view of the inductor along the section line 15 B-15 B in Fig. 15 A.
  • FIG. 16A is a conceptual plan view of an inductor according to Example 6 of the present invention.
  • Figure 16B is an equivalent diagram of the inductor of Figure 16A.
  • Fig. 16C is a plan view of Fig. 16 A inductor.
  • Fig. 16D is a cross-sectional view of the inductor along the section line 16-6D-16D in Fig. 16C.
  • FIG. 17 is a circuit diagram for explaining an inductor according to Embodiment 7 of the present invention applied to an electronic circuit.
  • An inductor according to the present invention includes first to nth (n ⁇ 2) inductor elements. Yes. Each of the first to nth inductor elements extends spirally from the first terminal to the second terminal. The first to n-th inductor elements are shifted by 360 ° / n degrees with respect to a common center point between the first terminal of the n-th inductor element and the first terminal of the n ⁇ 1-th inductance element. Are insulated from each other. The first terminals of the first to nth inductor elements are connected to each other, and the second terminals of the first to nth inductor elements are connected to each other.
  • the capacitance that can be seen between the terminals is reduced from one turn of the vertical connection type inductor as the technology related to the present invention to 1 / n turns. Therefore, the effective parasitic capacitance is reduced.
  • one inductor is constituted by n inductor elements. This eliminates the parasitic capacitance that occurs in the transformer.
  • the inductor according to the present invention has a large inductance because the magnetic fields of the overlapping inductor elements strengthen each other.
  • the inductor according to the first embodiment of the present invention is an on-chip type inductor used in a chip type semiconductor device.
  • the n-th inductor element that is, the inductor element L 2 extends from the terminal I N 2 that is the first terminal to the terminal O U T 2 that is the second terminal in a spiral shape of two turns.
  • the n-1st inductor element that is, the inductor element L 1 extends from the terminal IN 1 as the first terminal to the terminal OUT 1 as the second terminal in a swirl pattern of two turns. Yes.
  • the first to n-th inductor elements that is, inductor elements L 1 and L .2 have substantially similar shapes to each other, and are point-symmetric with respect to a common center point X, in particular 3 60 / n degrees, that is, 180 degrees misalignment, are arranged in an insulating manner.
  • the first terminals of the 1st to n-th inductor elements that is, the terminal IN 1 of the inductor element L 1 and the terminal IN 2 of the inductor element L 2 are connected to each other as shown in FIG. 6B. Yes.
  • the second terminals of the first to n-th inductor elements that is, the terminal OUT 1 of the inductor element L 1 and the terminal OUT 2 of the inductor element L 2 are connected to each other as shown in FIG. 6B. ing. Therefore, the 1st to n-th inductor elements, that is, the inductor elements L 1 and L 2 are connected in parallel.
  • the magnetic fields generated by the inductor elements L 1 and L 2 are in a mutually reinforcing direction, that is, in phase. Therefore, the total inductance is (L 0 + M) / 2 when the self-inductance of the inductor elements L 1 and L 2 are both L 0 and the mutual inductance of both is M. Since the inductor elements L 1 and L 2 have a symmetrical shape, their inductances are equal to each other. Therefore, when the inductor elements L 1 and L 2 are arranged close to each other, the mutual inductance M is almost equal to zero. As a result, the inductance of the inductor according to the present embodiment is substantially equal to the self-inductance L0 of one inductor element.
  • Figure 6C shows the parasitic capacitance of the inductor with the structure shown in Figure 6A.
  • FIG. 6C and FIG. 6D which will be described later, it is assumed that the inductance is generated for one inductor symbol for each half turn of the inductor element.
  • the capacitance at the outermost periphery of the inductor element is considered as the parasitic capacitance of the inductor.
  • the capacitance C L at the outermost peripheral portion is generated between the inductor element L 1 and the inductor element L 2 at a position shifted by a half turn.
  • the actual parasitic capacitance is as shown in FIG. 6D. Therefore, it can be seen that the main parasitic capacitance in the inductor of the present embodiment is generated at a position shifted by a half turn of the inductor element. Therefore, in the inductor of the present embodiment, the parasitic capacitance seen between the inductor element L 1 and the inductor element L 2 is generated at a position shifted by one turn of the inductor element as a technology related to the present invention. Smaller than main parasitic capacitance in vertical connection type inductor Please.
  • the inductor element L 2 extends in a spiral shape from the terminal I N 2 as the first terminal to the terminal OUT 2 as the second terminal.
  • the inductor element L 1 extends in a spiral shape from the terminal I N1 as the first terminal to the terminal OUT 1 as the second terminal.
  • the first to n-th inductor elements that is, inductor elements L 1 and L 2 have substantially similar shapes to each other and are symmetrical with respect to a common center point X, in particular, 36 OZn degrees relative to each other. , 180 degree deviation and insulation arrangement.
  • the first terminals of the first to n-th inductor elements that is, the terminal IN 1 of the inductor element L 1 and the inductor element L
  • the second terminal I N2 is connected to each other as shown in Fig. 7B.
  • the second terminals of the first to nth inductor elements that is, the terminal OUT 1 of the inductor element L 1 and the terminal OUT 2 of the inductor element L 2 are connected to each other as shown in FIG. 7B. ing.
  • the n-th inductor element that is, the inductor element L 2
  • the n-1st inductor element that is, the inductor element L 1
  • the first inductor element piece of the nth inductor element that is, the inductor element piece L21 of the inductor element L2, and the first inductor element of the n ⁇ 1th inductance element And the inductor element L 1 1 of the inductor element L 1 are arranged so as to be shifted from each other with respect to the center point X by 3 60 / n degrees, that is, 180 degrees.
  • the m-1st inductor element piece of the nth inductor element that is, the inductor element piece L2 2 of the inductor element L2
  • the m-1st inductor element piece of the n-1st inductance element that is, The inductor element piece L 1 2 of the inductor element L 1 is also arranged so as to be shifted from the center point X by 3 6 OZ n degrees, that is, 180 degrees.
  • the mth inductor element piece of the ⁇ th inductor element that is, the inductor element piece L23 of the inductor element L2
  • the mth inductor element piece of the n ⁇ 1th inductance element that is, the inductor
  • the inductor element pieces L 1 3 of the element L 1 are arranged so as to be shifted from each other with respect to the center point X by 3 6 OZ n degrees, that is, 180 degrees.
  • the 1st to m-th inductor element pieces of the ⁇ -th inductor element that is, the inductor element pieces L 21 to L 23 of the inductor element L 2 extend over a plurality of layers via an insulating layer.
  • the 1st to m-th inductor element pieces of the n-1st inductor element that is, the inductor element pieces L 1 1 to L 1 3 of the inductor element L 1 are also formed in a plurality of layers via an insulating layer. It is crossing.
  • the first (1 is an integer equal to or less than m) inductor element piece and the first and first inductance element pieces on different layers are connected to each other via vias. That is, the inductor element piece L 1 1 and the inductor element piece L 1 2 are connected to each other via the via A 1, and the inductor element piece L 1 2 and the inductor element piece L 1 3 are connected to each other via the via B 1 Has been. Similarly, the inductor element piece L 2 1 and the inductor element piece L 2 2 are connected to each other via a via A 2, and the inductor element piece L 2 2 and the inductor element piece L 2 3 are connected to each other via a via B 2. Connected.
  • the inductor element piece L 1 1 makes a half turn around the outer periphery of the upper layer represented by the solid line from the terminal IN 1.
  • the inductor element piece L 1 2 is connected to the inductor element piece L 1 1 via the via A 1, and makes one turn from the outer periphery to the inner periphery of the lower layer indicated by a broken line.
  • the inductor element piece L 1 3 is connected to the inductor element piece L 1 2 via the via B 1 and makes a half turn around the inner circumference of the upper layer to the terminal OUT 1. Therefore, the signal coming from the terminal IN 1 is the inductor element piece L 1 1, L 1 2, and L 1 Outputs from terminal OUT 1 through 3.
  • the inductor element piece L 21 makes a half turn around the outer periphery of the upper layer represented by the solid line from the terminal I N 2 which is shifted by 180 degrees with respect to the common center point X with respect to the terminal I N 1.
  • the inductor element piece L 22 is connected to the inductor element piece L 21 via the via A 2, and makes one turn from the outer periphery to the inner periphery of the lower layer indicated by the broken line.
  • the inductor element piece L 2 3 is connected to the inductor element piece L 2 2 via the via B 2 and is shifted from the terminal OUT 1 to the terminal OUT 2 which is shifted by 180 degrees with respect to the common center point X. It goes around the inner circumference halfway. Therefore, the signal input from the terminal I N 2 is output from the terminal O U T 2 through the inductor element pieces L 2 1, L 2 2, and L 2 3.
  • the on-chip type inductor according to the present invention is compared with a comparative example. Compare the characteristics with the related-art vertical connection type on-chip type inductor.
  • an A 1 (aluminum) wiring layer for wire bonding is added to the upper layer of the Cu wiring layer.
  • the total number of wiring layers is 7.
  • the film thickness of each layer differs depending on the layer, and the upper wiring layer is particularly thick. The larger the film thickness, the smaller the series parasitic resistance. Therefore, the upper wiring layer is more suitable for configuring an inductor element. Therefore, consider the case where an inductor is formed by using two layers of the Cu wiring layer M6 of the sixth layer and the A1 wiring layer PAD. That is, consider the case where the upper layer in FIG. 7A is constituted by the A 1 wiring layer P A D and the lower layer is constituted by the Cu wiring layer M 6.
  • FIG. 8A is a layout diagram of the inductor of the present invention applied to a chip-type semiconductor device.
  • the wiring layer width of this inductor is 5 ⁇ .
  • the first inductor elements that have made seven turns are the first to eighth inductors that are connected in series via vias A 1 to G 1 after half or one turn respectively. It is comprised by the element piece.
  • the first, third, fifth, and seventh inductor element pieces are constituted by the A 1 wiring layer P AD, and the second, fourth, sixth, and The eighth inductor element piece is composed of a Cu layer and a saddle layer M6.
  • the second inductor element having seven turns is configured by first to eighth inductor element pieces connected in series via vias A 2 to G 2 in half or one turn, respectively.
  • the first, third, fifth, and seventh inductor element pieces are composed of the A1 wiring layer PAD, and the second, fourth, sixth, and eighth inductor element pieces are the Cu wiring layer M6. It is constituted by.
  • FIG. 8B is a layout diagram of a related art vertical connection type inductor as a comparative example applied to a chip-type semiconductor device. Referring to Fig. 8B, the width of the selfish line of this inductor is 10 m.
  • the inductor element extends from terminal I N to terminal OUT through vias A 1 to D 1 and rotates eight times. Inductor elements that have made eight turns make four turns in the A 1 wiring layer PAD, while making four turns in the Cu wiring layer M6.
  • the inductance of the inductor of the present invention including that shown in FIG. 8A is almost equal to the inductance of each of the plurality of inductor elements. Inductors have a larger inductance per unit length as the wiring layer width is narrower.
  • the inductance of the inductor of the present invention shown in FIG. 8A is equal to the inductance of the comparative example of the inductor shown in FIG. 8B.
  • the area of the entire inductor is 130 / m square for the inductor of the present invention, and 125 / m square for the inductor of the comparative example.
  • the inductor of the present invention has a substantially the same area although it is slightly larger than the inductor of the comparative example. These areas are about half of the planar connection type inductor as the technology related to the present invention having the same inductance as the present invention and the comparative example.
  • FIG. 10 shows the inductances of the inductor of the present invention shown in FIG. 8A and the comparative inductor shown in FIG. 8B. As shown in FIG. 10, the inductances of the present invention and the comparative example are almost equal.
  • FIG. 11 shows the Q values of the inductor of the present invention and the inductor of the comparative example shown in FIG. 8B.
  • the Q value of the inductor of the present invention is higher than that of the inductor of the comparative example. This is because, as described above, the parasitic capacitance between the upper and lower wiring layers of the inductor of the present invention is difficult to see from the terminals, and as a result, the parasitic capacitance of the inductor as a whole is low.
  • FIG. 12 shows the parasitic capacitance with respect to the semiconductor substrate of the outer peripheral terminal IN and the inner peripheral terminal OU T in the inductor of the present invention shown in FIG. 8A.
  • the inner terminal O UT terminal has a smaller parasitic capacitance than the outer terminal IN. This is because the wiring length is shorter toward the inner periphery of the inductor element.
  • the number n of inductor elements having substantially similar shapes to each other is two.
  • the number n of inductor elements may be an arbitrary integer greater than or equal to two. Just 3 or more.
  • the n-th inductor element that is, the inductor element L 4 extends from the terminal IN 4 as the first terminal to the terminal OUT 4 as the second terminal in a spiral shape.
  • the n-1st inductor element that is, the inductor element L 3 extends from the terminal IN 3 as the first terminal to the terminal OUT 3 as the second terminal in a spiral shape.
  • the n-2nd inductor element that is, the inductor element L 2
  • the n-3rd inductor element ie, the inductor The element L 1 extends in a spiral shape from the terminal I N1 as the first terminal to the terminal OUT 1 as the second terminal.
  • the first to n-th inductor elements that is, the inductor elements L 1 to L 4 have substantially similar shapes to each other and are symmetrical with respect to the common center point X, in particular, 360 Zn degrees to each other, that is, 90 It is misaligned and insulated.
  • the first terminals of the first to n-th inductor elements that is, the terminals I of the inductor elements L 1 to I> ⁇ 1 ⁇ 4 are interconnected as shown in FIG. 13B.
  • the second terminals of the first to n-th inductor elements that is, the terminals OUT1 to OUT1-4 of the inductor elements L1 to L4 are also connected to each other as shown in FIG. 13B. Accordingly, the first to nth inductor elements, that is, the inductor elements L1 to L4 are connected in parallel.
  • the inductor element pieces L 1 3 to L 43 of the inductor elements L 1 to L 4 are arranged so as to be shifted from each other by 360 / n degrees with respect to the center point X, that is, 90 degrees. Further, the inductor element pieces L 12 to L 42 of the inductor elements L 1 to L 4 are arranged so as to be shifted from each other by 36 OZn degrees, that is, 90 degrees with respect to the center point X. Further, the inductor element pieces L 1 1 to L 41 of the inductor elements L 1 to L 4 are mutually centered.
  • the point X is arranged so as to be shifted by 3 6 OZ n degrees, that is, 90 degrees.
  • the inductor element pieces L 4 1 to L 4 3 of the inductor element L 4 extend over a plurality of layers with an insulating layer interposed therebetween. Further, the inductor element pieces L 3 1 to L 3 3 of the inductor element L 3 also extend over a plurality of layers with an insulating layer interposed therebetween. Further, the inductor element pieces L 2 1 to L 2 3 of the inductor element L 2 2 also extend over a plurality of layers with an insulating layer interposed therebetween. Furthermore, the inductor element pieces L 11 to L 13 of the inductor element L 1 also extend over a plurality of layers via the insulating layer.
  • Inductor element piece L 1 1 and inductor element piece L 1 2 are connected to each other via via A 1. Inductor element piece L 1 2 and inductor element piece L 1 3 are connected to each other via via B 1. Yes. Inductor element piece L 2 1 and inductor element piece L 2 2 are connected to each other via via A 2, and inductor element piece L 2 2 and inductor element piece L 2 3 are connected to each other via via B 2. It is connected. Further, inductor element piece L 3 1 and inductor element piece L 3 2 are connected to each other via via A 3, and inductor element piece L 3 2 and inductor element piece L 3 3 are connected to each other via via B 3. It is connected.
  • inductor element piece L 4 1 and the inductor element piece L 4 2 are connected to each other via a via A 4, and the inductor element piece L 4 2 and the inductor element piece L 4 3 are connected to each other via a via B 4. Connected.
  • the inductor element piece L 11 1 makes a quarter turn of the outer periphery of the upper layer represented by the solid line from the terminal I N 1.
  • the inductor element piece L 1 2 is connected to the inductor element piece L 1 1 via the via A 1, and makes a half turn from the outer periphery to the inner periphery of the lower layer indicated by the broken line.
  • the inductor element piece L 1 3 is connected to the inductor element piece L 1 2 via the via B 1 and turns 14 times around the inner circumference of the upper layer to the terminal OU T 1. Therefore, the signal input from the terminal I N 1 is output from the terminal O U T 1 through the inductor element pieces L 11, L 12 and L 13.
  • the inductor element piece L 2 1 makes 1 Z 4 turns around the outer periphery of the upper layer represented by the solid line from the terminal IN 2.
  • the inductor element piece L 2 2 is connected to the inductor element piece L 21 1 via the via A 2, and makes a half turn from the outer periphery to the inner periphery of the lower layer indicated by the broken line.
  • the inductor element piece L 2 3 is connected to the inductor element piece L 2 2 via the via B 2 and goes around the inner circumference of the upper layer to the terminal OUT 2 by a quarter turn. Therefore,
  • the signal input from the terminal IN 2 is output from the terminal OUT 2 through the inductor element pieces L 21, L 22 and L 23.
  • the inductor element piece L 31 goes around the outer circumference of the upper layer represented by the solid line from the terminal I N 3 by 1Z4.
  • the inductor element piece L 32 is connected to the inductor element piece L 31 via the via A 3, and makes a half turn from the outer periphery to the inner periphery of the lower layer indicated by the broken line.
  • the inductor element piece L 33 is connected to the inductor element piece L 32 via the via B 3, and goes around the inner circumference of the upper layer to the terminal OUT 3 by 1/4 turn. Therefore, the signal input from the terminal I N 3 is output from the terminal OUT 3 through the inductor element pieces L 31, L 32, and L 33.
  • the inductor element piece L 41 makes one to four turns on the outer periphery of the upper layer indicated by the solid line from the terminal I N4.
  • the inductor element piece L 42 is connected to the inductor element piece L 41 via the via A4, and makes a half turn from the outer periphery to the inner periphery of the lower layer indicated by the broken line.
  • the inductor element piece L 43 is connected to the inductor element piece L 42 via the via B 4 and goes around the inner circumference of the upper layer to the terminal OUT 4 by 1Z4. Therefore, the signal input from the terminal I N4 is output from the terminal OUT4 through the inductor element pieces L41, L42, and L43.
  • the parasitic capacitance is even lower because the main parasitic capacitance is the parasitic capacitance between the inductor elements located around 1 Z4.
  • a plurality of inductance element pieces of each of the inductor elements extends over two layers, but in the present invention, the plurality of inductance element pieces may extend over three or more layers.
  • the inductor according to the fourth embodiment of the present invention includes inductor element pieces L 11 to L 13 of inductor element L 1 and inductor element pieces L 21 to L 23 of inductor element L 2.
  • Each is different from Examples 2 and 3 in that it has three layers. For this reason, the detailed description of the same things as those in Embodiments 2 and 3 is omitted.
  • inductor element L 2 extends from the terminal IN 2 force as the first terminal to the terminal OUT 2 as the second terminal in a spiral shape of 1.5 turns.
  • inductor element L 1 extends from the terminal I Nl as the first terminal to the terminal OUT 1 as the second terminal in a spiral shape of 1.5 turns.
  • Inductor elements L 1 and L 2 have substantially similar shapes and are symmetrical with respect to a common center point X, in particular 360 / n degrees from each other, that is, 180 degrees apart from each other. Has been.
  • the first terminals of the first to n-th inductor elements that is, the terminal I N1 of the inductor element L 1 and the inductor element L
  • the two terminals IN 2 are connected to each other as shown in FIG. 14B.
  • the second terminals of the first to nth inductor elements that is, the terminal OUT 1 of the inductor element L 1 and the terminal OUT 2 of the inductor element L 2 are connected to each other as shown in FIG. 14B. Yes.
  • the n-th inductor element that is, the inductor element L 2
  • the n ⁇ lth inductor element that is, the inductor element L 1
  • the inductor element piece L 21 of the inductor element L 2 and the inductor element piece L 11 of the inductor element L 1 are arranged so as to be shifted from each other by 180 degrees with respect to the center point X. Further, the inductor element piece L 22 of the inductor element L 2 and the inductor element piece L 12 of the inductor element L 1 are arranged so as to be shifted from each other by 180 degrees with respect to the center point X. Further, the inductor element piece L 23 of the inductor element L 2 and the inductor element piece L 13 of the inductor element L 1 are arranged so as to be shifted from each other by 180 degrees with respect to the center point X.
  • the inductor element pieces L 21 to L 23 of the inductor element L 2 extend over a plurality of layers with an insulating layer interposed therebetween.
  • the inductor element pieces L 11 1 to L 13 of the inductor element L 1 also extend over a plurality of layers with an insulating layer interposed therebetween.
  • the inductor element piece L 11 and the inductor element piece L 12 are connected to each other via a via A 1, and the inductor element piece L 12 and the inductor element piece L 13 are connected to each other via a via B 1.
  • inductor element piece L 21 and inductor element piece L 22 are connected to each other via via A 2
  • inductor element piece L 22 and inductor element piece L 23 are connected to each other via via via B 2. ing.
  • the inductor element piece L 1 1 makes a half turn around the upper layer represented by the solid line from the terminal I N1.
  • the inductor element piece L 12 is connected to the inductor element piece L 11 via the via A 1 and makes a half turn around the middle layer indicated by a rough broken line.
  • the inductor element piece L 1 3 is connected to the inductor element piece L 12 via the via B 1 and goes around the lower layer represented by a dense broken line up to the terminal OUT 1. Therefore, a signal input from the terminal I N1 is output from the terminal OUT 1 through the inductor element pieces L 11, L 12, and L 13.
  • the inductor element piece L 21 makes a half turn around the upper layer indicated by the solid line from the terminal I N 2 which is shifted by 180 degrees with respect to the common center point X with respect to the terminal I N 1.
  • the inductor element piece L 22 is connected to the inductor element piece L 21 via the via A 2 and makes a half turn around the middle layer indicated by a rough broken line.
  • the inductor element piece L 23 is connected to the inductor element piece L 22 via the via B 2 and is represented by a dense broken line up to the terminal OUT 2 which is shifted by 180 degrees with respect to the common center point X with respect to the terminal OUT 1. It makes a half turn around the lower layer. Therefore, a signal input from the terminal I N 2 is output from the terminal OUT 2 through the inductor element pieces L 21, L 22, and L 23.
  • the inductor according to the fifth embodiment of the present invention is characterized in that the inductor element piece on a certain layer is wider than the inductor element piece on the upper layer. For this reason, detailed description of the same matters as in Examples 1 to 4 is omitted.
  • the inductor element L 2 has a spiral shape of two turns from the terminal IN 2 as the first terminal to the terminal OUT 2 as the second terminal. It extends to.
  • the inductor element L 1 extends in a spiral shape from the terminal I N1 as the first terminal to the terminal OUT 1 as the second terminal.
  • Inductor elements L 1 and L 2 have substantially similar shapes to each other, and are arranged so as to be symmetrical with respect to a common center point X with an offset of 180 degrees.
  • the terminal I N 1 of the inductor element L 1 and the terminal I N 2 of the inductor element L 2 are connected to each other.
  • the terminal O U T 1 of the inductor element L 1 and the terminal O U T 2 of the inductor element L 2 are also connected to each other.
  • Inductor element L 2 is composed of inductor element pieces L 2 1, L 2 2, and L 2 3 connected in series from terminal IN 2 as the first terminal to terminal OUT 2 as the second terminal.
  • inductor element L 1 includes inductor element pieces L 1 1, L 1 2, and L 1 connected in series from terminal IN 1 as the first terminal to terminal OUT 1 as the second terminal. It is composed of three.
  • the inductor element piece L 2 1 of the inductor element L 2 and the inductor element piece L 11 of the inductor element L 1 are arranged so as to be shifted from each other by 180 degrees with respect to the center point X. Further, the inductor element piece L 2 2 of the inductor element L 2 and the inductor element piece L 1 2 of the inductor element L 1 are arranged so as to be shifted from each other by 180 degrees with respect to the center point X. Further, the inductor element piece L 2 3 of the inductor element L 2 and the inductor element piece L 1 3 of the inductor element L 1 are arranged so as to be shifted from each other by 180 degrees with respect to the center point X.
  • Inductor element pieces L 2 1 to L 2 3 of the inductor element L 2 extend over a plurality of layers with an insulating layer interposed therebetween.
  • the inductor element pieces L 11 to L 13 of the inductor element L 1 also extend over a plurality of layers with an insulating layer interposed therebetween.
  • Inductor element piece L 1 1 and inductor element piece L 1 2 are connected to each other via via A 1. Inductor element piece L 1 2 and inductor element piece L 1 3 are connected to each other via via B 1. Yes. Similarly, the inductor element piece L 2 1 and the inductor element piece L 2 2 are connected to each other via a via A 2, and the inductor element piece L 2 2 and the inductor element piece L 2 3 are connected to each other via B 2. Connected through.
  • the inductor element piece L 1 1 makes a half turn around the outer periphery of the upper layer represented by the solid line from the terminal IN 1.
  • the inductor element piece L 1 2 is connected to the inductor element piece L 1 1 via the via A 1, and the outer peripheral portion and inner peripheral portion of the lower layer represented by the broken line Is going around one lap.
  • the inductor element piece L 13 is connected to the inductor element piece L 12 via the via B 1 and makes a half turn around the inner periphery of the upper layer up to the terminal OUT 1. Therefore, the signal input from the terminal I N1 is output from the terminal OUT 1 through the inductor element pieces L 11, L 12, and L 13.
  • the inductor element piece L 21 makes a half turn around the outer periphery of the upper layer indicated by the solid line from the terminal I N 2 which is shifted by 180 degrees with respect to the common center point X with respect to the terminal I N 1.
  • the inductor element piece L 22 is connected to the inductor element piece L 21 via the via A 2 and makes one turn around the lower outer peripheral portion and inner peripheral portion.
  • the inductor element piece L 2 3 is connected to the inductor element piece L 22 through the via B 2 and is displaced by 180 ° with respect to the common center point X with respect to the terminal OUT 1. Is going around half a turn.
  • a signal input from the terminal I N 2 is output from the terminal OUT 2 through the inductor element pieces L 21, L22, and L23.
  • the inductor element pieces L 1 2 and L 22 in the lower layer are wider than the inductor element pieces L 1 1, L 1 3, L 21 and L 23 in the upper layer. wide.
  • symbol IS indicates an insulating layer.
  • the insulating layer IS is formed only between the upper and lower wiring layers, but it is formed so as to cover the lower wiring layer or the upper wiring layer, or so as to cover both the upper and lower wiring layers. It may be formed.
  • the chip type semiconductor device is formed below the inductor.
  • the pitch between a plurality of transistors included in this semiconductor device is quite narrow.
  • the pitch of the wiring of the inductor formed above such a semiconductor device also needs to be considerably narrowed according to the pitch between the transistors.
  • the inductor wiring with a narrow pitch it is necessary to reduce the thickness of the wiring close to the semiconductor device, that is, the wiring in the lower layer. For this reason, the wiring formed in the lower layer has a disadvantage that the cross-sectional area is small and the wiring resistance is large.
  • the width of the wiring formed in the lower layer of the inductor is made as wide as possible as compared with the wiring formed in the upper layer.
  • Example 6 of the present invention is characterized in that it has an additional inductor element piece. For this reason, detailed description of the same matters as in Examples 1 to 5 is omitted.
  • the inductor element L 2 is swirled twice from the terminal IN 2 as the first terminal to the terminal OUT 2 as the second terminal. It extends to the shape. Similarly, the inductor element L 1 extends in a spiral shape from the terminal I N 1 as the first terminal to the terminal OUT 1 as the second terminal.
  • Inductor elements L 1 and L 2 have substantially similar shapes to each other, and are disposed so as to be 180 degrees shifted symmetrically with respect to a common center point X.
  • the terminal I N 1 of the inductor element L 1 and the terminal I N2 of the inductor element L 2 are connected to each other as shown in FIG. 16B.
  • the terminal OUT 1 of the inductor element L 1 and the terminal OUT 2 of the inductor element L 2 are connected to each other as shown in FIG. 16B.
  • the inductor element L 2 is composed of inductor element pieces L 21, L 22, and L 23 that are sequentially connected in series from the terminal IN 2 that is the first terminal to the terminal OUT 2 that is the second terminal.
  • the inductor element L 1 is composed of inductor element pieces L 1 1, L 12, and L 13 that are sequentially connected in series from the first terminal IN 1 to the second terminal OUT 1. It is configured.
  • the inductor element piece L 21 of the inductor element L 2 and the inductor element piece L 11 of the inductor element L 1 are arranged so as to be shifted from each other by 180 degrees with respect to the center point X. Further, the inductor element piece L 22 of the inductor element L 2 and the inductor element piece L 12 of the inductor element L 1 are arranged so as to be shifted from each other by 180 degrees with respect to the center point X. Further, the inductor element piece L 23 of the inductor element L 2 and the inductor element piece L 13 of the inductor element L 1 are arranged so as to be shifted from each other by 180 degrees with respect to the center point X.
  • Inductor element pieces L 21 to L 23 of inductor element L 2 are It spans several layers. Similarly, the inductor element pieces L 11 to L 13 of the inductor element L 1 also extend over a plurality of layers with an insulating layer interposed therebetween.
  • Inductor element piece L 1 1 and inductor element piece L 1 2 are connected to each other via via A 1. Inductor element piece L 1 2 and inductor element piece L 1 3 are connected to each other via via B 1. Yes. Similarly, the inductor element piece L 2 1 and the inductor element piece L 2 2 are connected to each other via a via A 2, and the inductor element piece L 2 2 and the inductor element piece L 2 3 are connected to each other via B 2. Connected through.
  • the inductor element piece L 1 1 makes a half turn around the outer periphery of the upper layer represented by the solid line from the terminal I N 1.
  • the inductor element piece L 1 2 is connected to the inductor element piece L 1 1 via the via A 1, and makes one turn around the inner peripheral portion and the inner peripheral portion of the middle layer indicated by a rough broken line.
  • the inductor element piece L 1 3 is connected to the inductor element piece L 1 2 via the via B 1 and makes a half turn around the inner periphery of the upper layer to the terminal OU T 1. Therefore, the signal input from the terminal I N 1 is output from the terminal O U T 1 through the inductor element pieces L 11, L 12 and L 13.
  • the inductor element piece L 2 1 makes a half turn around the outer periphery of the upper layer represented by the solid line from the terminal I N 2 which is shifted by 180 degrees with respect to the common center point X with respect to the terminal I N 1.
  • the inductor element piece L 2 2 is connected to the inductor element piece L 21 1 via the via A 2, and makes one turn around the outer peripheral portion and the inner peripheral portion of the middle layer indicated by a rough broken line.
  • Inductor element piece L 2 3 is connected to inductor element piece L 2 2 via via B 2 and is upper layer up to terminal OUT 2 which is offset by 180 degrees with respect to the common center point X with respect to terminal OUT 1. It goes around the inner circumference halfway. Therefore, the signal input from the terminal I N 2 is output from the terminal O U T 2 through the inductor element pieces L 2 1, L 2 2, and L 2 3.
  • the inductor further includes additional inductor element pieces L 1 2 and L 2 2 '.
  • the additional inductor element piece L 1 2 ′ has a shape substantially similar to the inductor element piece L 1 2 in the middle layer, and is insulated and arranged in a direction without deviation from the inductor element piece L 1 2 with respect to the center point X.
  • the additional inductor element piece L 1 2 ′ is formed in the lower layer indicated by a dense broken line in FIG.
  • additional inductor element The child piece L 2 2 ′ has a shape substantially similar to the inductor element piece L 2 2 in the lower layer, and is insulated and arranged in a direction without deviation from the inductor element piece L 2 2 with respect to the center point X.
  • the additional inductor element piece L 2 2 ′ is also formed in the lower layer represented by a dense broken line in FIG.
  • the additional inductor element piece L 1 is connected to the inductor element piece L 1 2 via a via.
  • the additional inductor element piece L 2 2 ′ is also connected to the inductor element piece L 2 2 via a via.
  • the pair of the inductor element piece L 1 2 and the additional inductor element piece L 1 2 ′ connected to each other by vias can be regarded as one inductor element piece.
  • a pair of the inductor element piece L 2 2 and the additional inductor element piece L 2 2 'connected to each other by vias can be regarded as one inductor element piece.
  • Example 5 is a different approach from Example 5 with the same purpose as Example 5.
  • additional wiring is connected in parallel via the via to the inductor wiring (inductor element piece) formed in the lower layer (in this embodiment, the middle layer).
  • a pair of wires connected in parallel and additional wires can be considered as a single wire with increased thickness.
  • the wiring is a lower layer with a small thickness, a substantially large cross-sectional area is obtained, thereby realizing a low wiring resistance.
  • the inductor L according to the seventh embodiment of the present invention has the structure described in any of the first to sixth embodiments and is connected to the amplifier circuit C K T.
  • the amplifier circuit CKT is configured in a chip-type semiconductor device, and has a constant voltage portion and a voltage aging portion.
  • the terminal I N which is located on the outer periphery of the spiral inductor L (inductor element), is connected to the power source that is the constant voltage part.
  • the terminal OU T which is located in the inner periphery of the spiral, is connected to the signal path of the amplifier circuit C K T, which is the voltage aging portion. This signal path extends from the signal input point S—I N to the signal output point S—O U T.
  • the terminal on the inner periphery of the inductor It is smaller than the parasitic capacitance seen from the outside and the parasitic capacitance seen from the outer peripheral terminal. Therefore, the parasitic capacitance seen from the signal path is reduced and the circuit performance is improved.

Landscapes

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Abstract

　第１および第ｎのインダクタ素子Ｌ１およびＬ２を有している。インダクタ素子Ｌ１およびＬ２はそれぞれ、第１の端子ＩＮ１、ＩＮ２から第２の端子ＯＵＴ１、ＯＵＴ２まで渦巻き状に延びている。インダクタ素子Ｌ１およびＬ２は、相互に略相似した形状を呈しており、共通の中心点Ｘに関して相互に３６０／ｎ度ズレるように、絶縁されて配置されている。インダクタ素子Ｌ１およびＬ２の各第１の端子ＩＮ１、ＩＮ２が相互に接続されていると共に、インダクタ素子Ｌ１およびＬ２の各第２の端子ＯＵＴ１、ＯＵＴ２が相互に接続されている。

Description

インダクタ、 配線基板、 および半導体装置 技術分野
本発明は、 能動部品と受動部品とを有するチップ型の半導体装置において受動 部品の 1つとして用いられるオンチップ型のィンダクタと、 そのようなィンダク タを有するチップ型の半導体装置と明に関する。 田
背景技術
近年、 無線 L AN、 Bluetooth (商標または登録商標）、 地上デジタルテレビ放 送など種々の高速なデジタル無線方式が実用化されている。 これらの無線方式の 多くは、 無線回路が構成されたチップ型の半導体装置によって実現されている。 この種の半導体装置は、 受動部品として、 オンチップ型のインダクタを有してレ、 る。 このインダクタは、 半導体基板に形成された渦巻き状のインダクタ素子を有 している。 オンチップ型のィンダクタのィンダクタンスは大きくとも数 n Hであ るものの、 G H z帯域で動作する無線回路に対しては実用的なィンダクタンスで ある。
この種のィンダクタにおいて、数 n Hのィンダクタンス値を実現するためには、 数 mmの配線長が必要である。 しかし、 この長さは、 半導体基板に形成される他 の配線に比べて長い。このため、大きな寄生容量が発生し、回路性能が低下する。 また、 インダクタの性能指標としての Q値は、 寄生容量によって低下する。 この ため、 この点からも寄生容量は小さいことが望ましい。
この種のインダクタの 1つである平面型インダクタは、 図 1 Aおよぴ図 1 Bに 示されるように、 インダクタ素子として 1層のみを有している。 そして、 図 1 A に示されるように、 インダクタ素子が渦卷状を呈することによって、 数 mmの配 線長を実現している。 図 1 Bを参照すると、 インダクタ素子は、 インダクタ素子 の直列寄生抵抗を低減するために、厚さに比べて幅が広レ、断面構造を持っている。 ただし、 この構造のために、 インダクタ素子は、 上下方向に大きな寄生容量を持 つ。 平面型インダクタは、 インダクタ素子が 1〜1 0 μ πι程度の幅を持っため、 インダクタ全体では数 1 0 0 m角の大きさとなり、 占有面積が大きいと共に、 ィンダクタと半導体基板との間に大きな容量が発生するという問題があった。尚、 図 1 Bにおいて、 符号 I Sは、 絶縁層を示している。
インダクタの面積を縮小するためには、 複数層のインダクタ素子を有する 3次 元構造のインダクタが有効である。 図 2 Aは、 3次元構造のインダクタの一例と して、 水平接続方式のインダクタを示している。 図 2 Aを参照すると、 端子 I N から入つた信号は、 実線で示された上層の外周部およぴ内周部をそれぞれ 1周回 した後、 ビア Aを介して破線で示された下層に移動する。 さらに、 信号は、 下層 の内周部および外周部をそれぞれ 1周回した後、 端子 O U Tから出力される。 た だし、 ィンダクタ素子が幅広であるため、 ィンダクタの主要な寄生容量が上下の インダクタ素子間に生ずる。 図 2 Aにおいて、 上下層は、 半導体基板の上方から 見て実質的に同一位置に重なっている。 このため、 上下インダクタ素子の間で大 きな容量が発生し、 回路性能が劣化するという問題点があった。
日本国特許第 2 9 7 6 9 2 6号の特許公報 （特許文献 1 ) には、 3次元構造の インダクタの一例として、 垂直接続方式のインダクタが開示されている。 このィ ンダクタは、 上記水平接続方式のインダクタの問題を解決し得る。 図 3 Aを参照 すると、 端子 I Nから入った信号は、 実線で示された上層の外周部を 1周回した 後、 ビア Aを介して破線で示された下層の外周部に移動する。 さらに、 信号は、 破線で示された下層の外周部および内周部をそれぞれ 1周回した後、 ビア Bを介 して実線で示された上層の内周部に移動する。 さらに、 信号は、 実線で示された 上層の内周部を 1周回した後、 端子 O U Tから出力される。 即ち、 このインダク タにおいては、 上層のインダクタ素子が 1周回毎に切断されており、 切断部が下 層のインダクタ素子にビアを介して接続されている。 このような構造により、 上 下のィンダクタ素子間の寄生容量がィンダクタの端子から見え難い。
ここで、 水平接続方式および垂直接続方式のィンダクタそれぞれにおける寄生 容量について考える。
前述のようにィンダクタの主要な寄生容量は、 上下のィンダクタ素子間に生ず るものである。 特に、 インダクタの外周部は内周部よりもインダクタ素子が長い ため、 外周部に、 より大きな寄生容量が発生する。 そこで、 上層の外周部と下層 の外周部との間に発生する容量のみを考慮して他の容量を無視すると、 図 2 Aに 示された水平接続方式のィンダクタに対応する寄生容量は図 2 Bに示される一方、 図 3 Aに示された垂直接続方式のィンダクタに対応する寄生容量は図 3 Bに示さ れる。 尚、 図 2 B、 図 3 Bにおいては、 ィンダクタンスがィンダクタ素子の半周 回ごとにインダクタ記号 1個分発生するものと仮定している。 図 2 A， 図 3 Aに おいて、インダクタ素子が上層および下層においてそれぞれ 2周回しているため、 図 2 B， 図 3 Bにおいては、 インダクタ記号が 8個直列接続された回路となる。 図 2 Aに示された水平接続方式のインダクタにおいては、 容量 C Lが端子 I Nと 端子 O U Tに直接接続されているため、 容量 C Lが端子から直接に観測される。 一方、 図 3 Aに示された垂直接続方式のインダクタにおいては、 上下のインダク タ素子が 1周回ごとに重なるため、 容量 C Lはインダクタ 1周回分、 即ち、 イン ダクタ記号 2個分をまたぐ形となる。 したがって、 端子 I Nと端子 O U Tの端子 からは直接容量 C Lが見えないために、 垂直接続方式のインダクタにおいて、 端 子から観測される寄生容量は、 水平接続方式のインダクタよりも小さい。
以上のように、 垂直接続方式のインダクタは、 上下のインダクタ素子間の寄生 容量が端子間から見え難いという効果を奏する。 しかし、 図 3 Bから明らかなよ うに、 垂直接続方式のインダクタにおいて、 インダクタ素子 1周回分ズレたイン ダクタ素子の間の寄生容量は存在するという問題があつた。
IEEE C u stom Integrated CirC u its Conference 2005, pp285- 288 (非特許 文献 1 )、 IEEE Radio Frequency Integrated Cir C u its Symposium 2003, pp599-602 (非特許文献 2 ) には、 インダクタ素子が半周回毎に切断される 3次元 構造のトランスが開示されている。 図 4を参照すると、 このトランスは、 実線で 表される上層と、 粗い破線で表される中層と、 密な破線で表される下層とを有し ており、 これら複数層のインダクタ素子によって、 一次側インダクタ片 L 1と、 二次側インダクタ片 L 2とが構成されている。 インダクタ素子を通る信号は、 半 周回毎にビアを介して別層のインダクタ素子に移動する。 し力 し、 例えば端子 I N 1および端子 I N 2からみた寄生容量を考えると、 上下のインダクタ素子間は 全周に亘つて重なるため、 両者間の寄生容量が非常に大きいという問題点があつ た。
また、 Electronics Letters, April 1995, Vol. 31, pp625-626 (非特許文献 3 ) には、 図 5に示されるように、 インダクタの対称性を向上させるベく、 半導体基 板における同一面上において第 1のインダクタ片 L 1と第 2のインダクタ片 L 2 とが中心点 Xに関して点対称な位置に配置された平面型インダクタが開示されて いる。 このインダクタにおいては、 一方のィンダクタ片の外側端子と、 他方のィ ンダクタ片の内側端子とが接続されている。 即ち、 第 1のインダクタ片 L 1の端 子 I N 1と第 2のインダクタ片 L 2の端子 O U T 2とが接続されると共に、 第 2 のインダクタ片 L 2の端子 I N 2と第 1のインダクタ片 L 1の端子 O U T 1とが 接続されている。 しかし、 この構造においては、 第 1のインダクタ片 L 1と第 2 のインダクタ片 L 2とが逆相となり、 互いの磁界が打ち消されるため、 インダク タンスが低レ、という問題点があつた。 発明の開示
発明が解決しょうとする課題：
前述のように、 垂直接続方式のインダクタは、 上下インダクタ素子間の寄生容 量が端子間から見え難くいという効果を奏するものの、 1周回分ズレたインダク タ素子間の寄生容量は存在するという問題があった。
また、 インダクタ素子半周回毎に層が変化するトランスにおいては上下インダ クタ素子間の寄生容量が大きいという問題点があつた。
また、 2つのィンダクタ片の内側端子と外側端子とを接続する平面型ィンダク タにおいては、 互いの磁界が打ち消されるため、 インダクタンスが低いという問 題点があった。
本発明の課題は、 小型であるけれども、 インダクタンスが大きく、 寄生容量が 小さいオンチップ型のインダクタを提供することである。
課題を解決するための手段：
本発明によれば、 チップ型の半導体装置に用いられるオンチップ型のインダク タであって、 第 1〜第 n ( nは、 2以上の整数） のインダクタ素子を有し、 該第 1〜第 nのィンダクタ素子はそれぞれ、 第 1の端子から第 2の端子まで渦巻き状 に延びており、 前記第 1〜前記第 nのインダクタ素子は、 相互に略相似した形状 を呈しており、 共通の中心点に関して相互に 3 6 O Z n度ズレるように、 絶縁さ れて配置され、 前記第 1〜前記第 ηのィンダクタ素子の各前記第 1の端子が相互 に接続されていると共に、 該第 1〜該第 ηのィンダクタ素子の各前記第 2の端子 が相互に接続されていることを特徴とするインダクタが得られる。
本発明によればまた、 絶縁層を介して積層された複数の配線層と、 前記ィンダ クタとを有し、 前記インダクタ素子は、 該複数の配線層のいずれか 1層以上を用 いて構成されることを特徴とする配線基板が得られる。
本発明によればさらに、 配線基板と、 該配線基板に搭載された能動部品と、 該 配線基板に搭載された受動部品としての前記ィンダクタとを有することを特徴と するチップ型の半導体装置が得られる。
発明の効果：
本発明によるインダクタは、 小型であるけれども、 インダクタンスが大きく、 寄生容量が小さい。 図面の簡単な説明
図 1 Αは、 関連技術としての平面構造のインダクタの平面図である。
図 1 Bは、 図 1 A中の切断線 1 B— 1 Bに沿ったこのィンダクタの断面図であ る。
図 2 Aは、 関連技術としての水平接続構造のィンダクタの概念的な平面図であ る。
図 2 Bは、 このインダクタの寄生容量を示す図である。
図 3 Aは、 関連技術としての垂直接続構造のィンダクタの概念的な平面図であ る。
図 3 Bは、 このインダクタの寄生容量を示す図である。
図 4は、 関連技術としての多層構造のトランスの概念的な平面図である。 図 5は、 関連技術としての点対称構造のィンダクタの概念的な平面図である。 図 6 Aは、 本発明の実施例 1によるィンダクタの概念的な平面図である。 図 6 Bは、 このインダクタの等価図である。 図 6 Cは、 このインダクタの寄生容量を説明するための図である。
図 6 Dは、 このインダクタの寄生容量を示す図である。
図 7 Aは、 本発明の実施例 2によるィンダクタの概念的な平面図である。
図 7 Bは、 このインダクタの等価図である。
図 8 Aは、 多層配線基板に適用された本発明によるィンダクタを示す平面図で める。
図 8 Bは、多層配線基板に適用された比較例のィンダクタを示す平面図である。 図 9は、 インダクタの L C R等価図である。
図 1 0は、 本発明のインダクタと、 比較例のィンダクタのインダクタンスを示 す図である。
図 1 1は、本発明のィンダクタと、比較例のィンダクタの Q値を示す図である。 図 1 2は、 本発明のインダクタにおける寄生容量を示す図である。
図 1 3 Aは、 本発明の実施例 3によるインダクタの概念的な平面図である。 図 1 3 Bは、 このインダクタの等価図である。
図 1 4 Aは、 本発明の実施例 4によるインダクタの概念的な平面図である。 図 1 4 Bは、 このインダクタの等価図である。
図 1 5 Aは、 本発明の実施例 5によるインダクタの平面図である。
図 1 5 Bは、 図 1 5 A中の切断線 1 5 B— 1 5 Bに沿ったィンダクタの断面図 である。
図 1 6 Aは、 本発明の実施例 6によるインダクタの概念的な平面図である。 図 1 6 Bは、 図 1 6 Aのインダクタの等価図である。
図 1 6 Cは、 図 1 6 Aインダクタの平面図である。
図 1 6 Dは、 図 1 6 C中の切断線 1 6 D— 1 6 Dに沿つたィンダクタの断面図 である。
図 1 7は、 電子回路に適用された本発明の実施例 7によるインダクタを説明す るための回路図である。 発明を実施するための最良の形態
本発明によるインダクタは、 第 1〜第 n ( n≥2 ) のインダクタ素子を有して いる。 第 1〜第 nのィンダクタ素子はそれぞれ、 第 1の端子から第 2の端子まで 渦巻き状に延ぴている。 第 1〜第 nのインダクタ素子は、 第 nのインダクタ素子 の第 1の端子と第 n— 1のインダクタンス素子の第 1の端子とが共通の中心点に 関して 3 6 0 / n度ズレるように、 相互に絶縁されて配置されている。 第 1〜第 nのィンダクタ素子の各第 1の端子が相互に接続されていると共に、 第 1〜第 n のインダクタ素子の各第 2の端子が相互に接続されている。
これにより、 端子間から見える容量は、 本発明に関連する技術としての垂直接 続方式のインダクタの 1周回分から、 1 / n周回分に低減される。 したがって、 実効的な寄生容量が低減される。
また、 本発明によるインダクタにおいては、 n個のインダクタ素子によって 1 つのインダクタが構成される。 これにより、 トランスの場合に生ずる寄生容量が 発生しない。
さらに、 本発明によるインダクタにおいては、 重なり合うインダクタ素子同士 の磁界が強め合うため、 インダクタンスが大きい。
以下、 図面を参照して、 本発明の幾つかの実施例を説明する。
実施例 1 ：
図 6 Aを参照すると、 本発明の実施例 1によるインダクタは、 チップ型の半導 体装置に用いられるオンチップ型のインダクタである。 本インダクタは、 第 1〜 第 n ( n = 2 ) のインダクタ素子、 即ち、 インダクタ素子 L 1および L 2を有し ている。
第 nのインダクタ素子、 即ち、 インダクタ素子 L 2は、 第 1の端子である端子 I N 2から第 2の端子である端子 O U T 2まで、 2周回の渦卷き状に延ぴている。 同様に、 第 n— 1のインダクタ素子、 即ち、 インダクタ素子 L 1は、 第 1の端子 である端子 I N 1から第 2の端子である端子 O U T 1まで、 2周回の渦卷き状に 延びている。
第 1〜第 nのインダクタ素子、 即ち、 インダクタ素子 L 1および L .2は、 相互 に略相似した形状を呈していると共に、 共通の中心点 Xに関して点対称に、 特に 相互に 3 6 0 / n度、 即ち、 1 8 0度ズレて、 絶縁配置されている。
さらに、本実施例によるィンダクタにおいては、図 6 Aには示されていないが、 第 1〜第 nのィンダクタ素子の各第 1の端子、 即ち、 インダクタ素子 L 1の端子 I N 1とインダクタ素子 L 2の端子 I N 2とは、 図 6 Bに示されるように相互に 接続されている。 また、 第 1〜第 nのインダクタ素子の各第 2端子、 即ち、 イン ダクタ素子 L 1の端子 O U T 1とインダクタ素子 L 2の端子 O U T 2とも、 図 6 Bに示されるように相互に接続されている。 したがって、 第 1〜第 nのインダク タ素子、 即ち、 インダクタ素子 L 1および L 2は、 並列接続された形となる。 インダクタ素子 L 1および L 2が発生する磁界は、互いに強め合う方向、即ち、 同相である。 よって、 合計のインダクタンスは、 ィンダクタ素子 L 1および L 2 の自己インダクタンスが両方とも L 0、 かつ、 両者の相互ィンダクタンスが Mと すると、 （L 0 +M) / 2となる。 インダクタ素子 L 1および L 2は、 対称的な形 状であるため、 両者のインダクタンスは互いに等しい。 したがって、 インダクタ 素子 L 1および L 2が近接して配置されると、 相互インダクタンス Mは、 ほぼ 0に等しい。 この結果、 本実施例によるインダクタのインダクタンスは、 1本の ィンダクタ素子の自己ィンダクタンス L 0にほぼ等しい。
次に、 インダクタ素子 L 1とインダクタ素子 L 2とを接続した時の実効的な寄 生容量について考える。
図 6 Cは、 図 6 Aに示された構造のインダクタの寄生容量を示している。 尚、 図 6 Cおよび後述する図 6 Dにおいては、 ィンダクタンスがィンダクタ素子の半 周回ごとにインダクタ記号 1個分発生するものと仮定している。 また、 インダク タの寄生容量として、 インダクタ素子の最外周部の容量のみを考慮している。 図 6 Cにおいて、 最外周部の容量 C Lは、 インダクタ素子 L 1と半周回ズレた 位置のインダクタ素子 L 2との間に発生している。
ただし、 本実施例のインダクタは、 端子 I N 1と端子 I N 2、 端子 O U T 1と 端子 O U T 2がそれぞれ短絡されているため、 実際の寄生容量は、 図 6 Dに示さ れるようになる。したがって、本実施例のインダクタにおける主要な寄生容量は、 インダクタ素子の半周回分ズレた位置に発生することが分かる。 よって、 本実施 例のインダクタにおいて、 インダクタ素子 L 1とインダクタ素子 L 2との間に見 える寄生容量は、 インダクタ素子の 1周回分ズレた位置に発生する、 本発明に関 連する技術としての垂直接続方式のィンダクタにおける主要な寄生容量よりも小 さい。
実施例 2 ：
図 7 Aを参照すると、 本発明の実施例 2によるインダクタは、 第 1〜第 n (n =2) のインダクタ素子、 即ち、 インダクタ素子 L 1および L 2それぞれが、 複 数のインダクタ素子片によって構成されている点で、 実施例 1と異なっている。 このため、 実施例 1と同様なことについては、 詳細な説明は省略する。
インダクタ素子 L 2は、 第 1の端子である端子 I N 2から第 2の端子である端 子 OUT 2まで、 2周回の渦巻き状に延びている。 同様に、 インダクタ素子 L 1 は、 第 1の端子である端子 I N1から第 2の端子である端子 OUT 1まで、 2周 回の渦巻き状に延びている。
第 1〜第 nのインダクタ素子、 即ち、 インダクタ素子 L 1および L 2は、 相互 に略相似した形状を呈していると共に、 共通の中心点 Xに関して点対称に、 特に 相互に 36 OZn度、 即ち、 180度ズレて、 絶縁配置されている。
さらに、本実施例によるィンダクタにおいては、図 7 Αには示されていないが、 第 1〜第 nのインダクタ素子の各第 1の端子、 即ち、 インダクタ素子 L 1の端子 I N 1とインダクタ素子 L 2の端子 I N2とは、 図 7 Bに示されるように相互に 接続されている。 また、 第 1〜第 nのインダクタ素子の各第 2端子、 即ち、 イン ダクタ素子 L 1の端子 OUT 1とインダクタ素子 L 2の端子 OUT 2とも、 図 7 Bに示されるように相互に接続されている。
図 7 Aを参照すると、 第 nのィンダクタ素子、 即ち、 インダクタ素子 L 2は、 第 1の端子である端子 I N 2から第 2の端子である端子 OUT 2まで順次直列に 接続された第 1〜第 m (m=3) のインダクタ素子片、 即ち、 インダクタ素子片 L21、 L 22、 および L 23によって構成されている。 同様に、 第 n— 1のィ ンダクタ素子、 即ち、 インダクタ素子 L 1は、 第 1の端子である端子 I N1から 第 2の端子である端子 OUT 1まで順次直列に接続された第 1〜第 m (m=3) のインダクタ素子片、 即ち、 インダクタ素子片 L 1 1、 L 12、 および L 1 3に よって構成されている。
第 nのインダクタ素子の第 1のインダクタ素子片、 即ち、 インダクタ素子 L 2 のインダクタ素子片 L 21と、 第 n— 1のィンダクタンス素子の第 1のィンダク タ素子片、 即ち、 インダクタ素子 L 1のインダクタ素子片 L 1 1とは、 相互に、 中心点 Xに関して 3 6 0 / n度、 即ち、 1 8 0度ズレるように配置されている。 また、 第 nのインダクタ素子の第 m— 1のインダクタ素子片、 即ち、 インダクタ 素子 L 2のインダクタ素子片 L 2 2と、 第 n— 1のインダクタンス素子の第 m— 1のインダクタ素子片、 即ち、 インダクタ素子 L 1のインダクタ素子片 L 1 2と も、 相互に、 中心点 Xに関して 3 6 O Z n度、 即ち、 1 8 0度ズレるように配置 されている。 さらに、 第 ηのインダクタ素子の第 mのインダクタ素子片、 即ち、 ィンダクタ素子 L 2のインダクタ素子片 L 2 3と、 第 n— 1のィンダクタンス素 子の第 mのインダクタ素子片、 即ち、 インダクタ素子 L 1のインダクタ素子片 L 1 3とも、 相互に、 中心点 Xに関して 3 6 O Z n度、 即ち、 1 8 0度ズレるよう に配置されている。
第 ηのィンダクタ素子の第 1〜第 mのィンダクタ素子片、 即ち、 インダクタ素 子 L 2のインダクタ素子片 L 2 1〜L 2 3は、 絶縁層を介した複数の層に亘つて いる。 同様に、 第 n— 1のインダクタ素子の第 1〜第 mのインダクタ素子片、 即 ち、 インダクタ素子 L 1のインダクタ素子片 L 1 1〜L 1 3も、 絶縁層を介した 複数の層に亘つている。
異なる層上にある第 1 ( 1は、 m以下の整数） のインダクタ素子片と、 第 1 一 1のィンダクタンス素子片とは、 互いに、 ビアを介して接続されている。 即ち、 インダクタ素子片 L 1 1とインダクタ素子片 L 1 2とは互いにビア A 1を介して 接続され、 インダクタ素子片 L 1 2とインダクタ素子片 L 1 3とは互いにビア B 1を介して接続されている。 同様に、 インダクタ素子片 L 2 1とインダクタ素子 片 L 2 2とは互いにビア A 2を介して接続され、 インダクタ素子片 L 2 2とイン ダクタ素子片 L 2 3とは互いにビア B 2を介して接続されている。
より具体的には、 ィンダクタ素子片 L 1 1は、 端子 I N 1から実線で表された 上層の外周を半周回している。 インダクタ素子片 L 1 2は、 インダクタ素子片 L 1 1にビア A 1を介して接続され、 破線で表された下層の外周から内周にかけて 1周回している。 インダクタ素子片 L 1 3は、 ィンダクタ素子片 L 1 2にビア B 1を介して接続され、 端子 O U T 1まで上層の内周を半周回している。 したがつ て、 端子 I N 1から入った信号は、 インダクタ素子片 L 1 1、 L 1 2、 および L 1 3を通って、 端子 O U T 1から出力される。
一方、 ィンダクタ素子片 L 2 1は、 端子 I N 1に対して共通の中心点 Xに関し て 1 8 0度ズレている端子 I N 2から実線で表された上層の外周を半周回してい る。 インダクタ素子片 L 2 2は、 インダクタ素子片 L 2 1にビア A 2を介して接 続され、 破線で表された下層の外周から内周にかけて 1周回している。 インダク タ素子片 L 2 3は、 インダクタ素子片 L 2 2にビア B 2を介して接続され、 端子 O U T 1に対して共通の中心点 Xに関して 1 8 0度ズレている端子 O U T 2まで 上層の内周を半周回している。 したがって、 端子 I N 2から入った信号は、 イン ダクタ素子片 L 2 1、 L 2 2、 および L 2 3を通って、 端子 O U T 2から出力さ れる。
次に、 9 0 n m世代の 6層 C u (銅） 配線プロセスの多層配線基板を有するチ ップ型の半導体装置を想定して、 本発明によるオンチップ型のインダクタと、 比 較例としての関連技術の垂直接続方式のオンチップ型のィンダクタとの特性を比 較する。
C u配線プロセスにおいては、 C u配線層の上層に、 ワイヤーボンディングを 行なうための A 1 (アルミニウム） 配線層が 1層追加される。 このため、 合計の 配線層数は、 7となる。 多層の配線層構造においては、 各層の膜厚は層によって 異なっており、 とりわけ上層の配線層ほど膜厚が大きい。 膜厚が大きいほど直列 寄生抵抗が小さいため、 上層の配線層の方がィンダクタ素子を構成するのに向い ている。 したがって、 6層目の C u配線層 M 6と、 A 1配線層 P ADとの 2層を 使用して、 インダクタを形成する場合を考える。 即ち、 図 7 Aにおける上層を A 1配線層 P A Dによつて構成すると共に、 下層を C u配線層 M 6によつて構成す る場合を考える。
図 8 Aは、 チップ型の半導体装置に適用された本発明のィンダクタのレイァゥ ト図である。 図 8 Aを参照すると、 本インダクタの配線層幅は、 5 μ ιηである。 図中、 符号は付していないが、 7周回した第 1のインダクタ素子は、 それぞれ 半周回または 1周回してビア A 1〜G 1を介して直列接続された第 1〜第 8のィ ンダクタ素子片によって構成されている。 第 1、 第 3、 第 5、 および第 7のイン ダクタ素子片は A 1配線層 P ADによって構成され、 第 2、 第 4、 第 6、 および 第 8のインダクタ素子片は C u配,镍層 M 6によつて構成されている。 同様に、 7周回した第 2のインダクタ素子は、 それぞれ半周回または 1周回し てビア A 2〜 G 2を介して直列接続された第 1〜第 8のインダクタ素子片によつ て構成されている。 第 1、 第 3、 第 5、 および第 7のインダクタ素子片は A 1配 線層 PADによって構成され、 第 2、 第 4、 第 6、 およぴ第 8のインダクタ素子 片は Cu配線層 M6によって構成されている。
さらに、 第 1のインダクタ素子の端子 I N1と第 2のインダクタ素子の端子 I N2とが、 5層目の Cu配線層 M5を介して単一の端子 I Nに接続されている。 また、 第 1のインダクタ素子の端子 OUT 1と第 2のインダクタ素子の端子 OU T2とも、 5層目の Cu配線層 M5を介して単一の端子 OUTに接続されている。 一方、 図 8 Bは、 チップ型の半導体装置に適用された比較例としての関連技術 の垂直接続方式のインダクタのレイアウト図である。 図 8 Bを参照すると、 この ィンダクタの酉己線層幅を 10 mである。
図中、 符号は付していないが、 インダクタ素子は、 端子 I Nから端子 OUTま でビア A 1〜D 1を介して延ぴ、 8周回している。 8周回したィンダクタ素子は、 A 1配線層 PADにおいて 4周回する一方、 Cu配線層 M6において 4周回して いる。
図 8 Aに示されたものをも含め、 本発明のインダクタのインダクタンスは、 そ の複数のィンダクタ素子個々のインダクタンスにほぼ等しい。 また、 インダクタ は、 配線層幅が狭いほど、 単位長さあたりのインダクタンスが大きい。 図 8 Aに 示された本発明のィンダクタのィンダクタンスは、 図 8 Bに示された比較例のィ ンダクタのイダクタンスと等しい。 インダクタ全体の面積は、 本発明のインダク タが 130 / m四方であり、比較例のインダクタが 125 / m四方である。即ち、 本発明のインダクタは、 比較例のインダクタよりも若干大きいものの、 ほぼ同じ 面積である。 これらの面積は、 本発明や比較例と同じインダクタンスを持つ、 本 発明に関連する技術としての平面接続方式のインダクタの約半分である。
次に、 これらインダクタについて、 3次元電磁界シミュレータを用いてシミュ レーシヨンを行い、 特性を比較した。 比較するパラメ タは、 図 9に示された簡 素な LCR等価図中の要素に対応している。 図 9中、 容量 C 1側の端子は端子 I Nに対応し、 容量 C 2側の端子は端子 O U Tに対応する。
図 1 0は、 図 8 Aに示された本発明のインダクタと図 8 Bに示された比較例の インダクタのインダクタンスを示している。 図 1 0に示されるように、 本発明と 比較例のインダクタンスは、 ほぼ同等である。
図 1 1は、 本発明のインダクタと図 8 Bに示された比較例のインダクタの Q値 を示している。 図 1 1に示されるように、 本発明のインダクタの Q値は、 比較例 のインダクタよりも高い。 これは、 前述のごとく、 本発明のインダクタが上下配 線層間の寄生容量が端子から見え難い結果、 インダクタ全体としての寄生容量が 低いからである。
図 1 2は、図 8 Aに示された本発明のインダクタにおける外周部の端子 I Nと、 内周部の端子 O U Tそれぞれの半導体基板に対する寄生容量を示している。 図 1 2に示されるように、 内周部の端子 O U T端子の方が、 外周部の端子 I Nよりも 寄生容量が小さい。 これは、 インダクタ素子の内周部ほど配線長が短いからであ る。
実施例 3 ：
実施例 1および 2は、 相互に略相似した形状を呈するィンダクタ素子の数 nが 2個であるが、 本発明において、 これらインダクタ素子の数 nは、 2以上の任意 の整数個でありさえすればよく、 3またはそれよりも多くてもよレ、。
図 1 3 Aを参照すると、本発明の実施例 3によるインダクタは、第 1〜第 n ( n = 4 ) のインダクタ素子、 即ち、 インダクタ素子 L 1〜L 4を有している点で、 実施例 1および 2と異なっている。 このため、 実施例 1や 2と同様なことについ ては、 詳細な説明は省略する。
第 nのインダクタ素子、 即ち、 インダクタ素子 L 4は、 第 1の端子である端子 I N 4から第 2の端子である端子 O U T 4まで、 1周回の渦巻き状に延びている。 また、 第 n— 1のインダクタ素子、 即ち、 インダクタ素子 L 3は、 第 1の端子で ある端子 I N 3から第 2の端子である端子 O U T 3まで、 1周回の渦巻き状に延 びている。 さらに、 第 n— 2のインダクタ素子、 即ち、 インダクタ素子 L 2は、 第 1の端子である端子 I N 2から第 2の端子である端子 O U T 2まで、 1周回の 渦巻き状に延びている。 さらにまた、 第 n— 3のインダクタ素子、 即ち、 インダ クタ素子 L 1は、 第 1の端子である端子 I N1から第 2の端子である端子 OUT 1まで、 1周回の渦巻き状に延ぴている。
第 1〜第 nのインダクタ素子、 即ち、 インダクタ素子 L 1〜L4は、 相互に略 相似した形状を呈していると共に、 共通の中心点 Xに関して点対称に、 特に相互 に 360Zn度、 即ち、 90度ズレて、 絶縁配置されている。
さらに、 本実施例によるインダクタにおいては、 図 13 Aには示されていない が、 第 1〜第 nのインダクタ素子の各第 1の端子、 即ち、 インダクタ素子 L l〜 4の端子 I >^1〜4は、図13 Bに示されるように相互に接続されている。また、 第 1〜第 nのインダクタ素子の各第 2端子、 即ち、 インダクタ素子 L 1〜4の端 子 OUTl〜4も、 図 13 Bに示されるように相互に接続されている。 したがつ て、 第 1〜第 nのインダクタ素子、 即ち、 インダクタ素子 L 1〜L4は、 並列接 続された形となる。
図 13 Aを参照すると、 インダクタ素子 L 4は、 端子 I N4から端子 OUT 4 まで順次直列に接続された第 1〜第 m (m=3) のインダクタ素子片、 即ち、 ィ ンダクタ素子片 L41、 L42、 および L 43によって構成されている。 また、 ィンダクタ素子 L 3は、 端子 I N 3から端子 OUT 3まで順次直列に接続された 第 1〜第 m (m=3) のインダクタ素子片、 即ち、 インダクタ素子片 L 31、 L 32、 および L 33によって構成されている。 さらに、 インダクタ素子 L 2は、 端子 I N 2から端子 O U T 2まで順次直列に接続された第 1〜第 m (m= 3) の インダクタ素子片、 即ち、 インダクタ素子片 L 21、 L 22、 および L 23によ つて構成されている。 さらにまた、 インダクタ素子 L 1は、 第 1の端子である端 子 I N 1から第 2の端子である端子 OUT 1まで順次直列に接続された第 1〜第 m (m= 3) のィンダクタ素子片、 即ち、 インダクタ素子片 L 1 1、 L 1 2、 お ょぴ L 13によって構成されている。
インダクタ素子 L 1〜L4のインダクタ素子片 L 1 3〜L43は、 相互に、 中 心点 Xに関して 360/n度、即ち、 90度ズレるように配置されている。また、 インダクタ素子 L 1〜L4のインダクタ素子片 L 12〜L42は、 相互に、 中心 点 Xに関して 36 OZn度、即ち、 90度ズレるように配置されている。 さらに、 インダクタ素子 L 1〜L4のインダクタ素子片 L 1 1〜L41は、 相互に、 中心 点 Xに関して 3 6 O Z n度、 即ち、 9 0度ズレるように配置されている。
インダクタ素子 L 4のインダクタ素子片 L 4 1〜L 4 3は、 絶縁層を介した複 数の層に亘っている。 また、 インダクタ素子 L 3のインダクタ素子片 L 3 1〜L 3 3も、 絶縁層を介した複数の層に亘っている。 さらに、 インダクタ素子 L 2 2 のインダクタ素子片 L 2 1〜L 2 3も、 絶縁層を介した複数の層に亘つている。 さらにまた、 インダクタ素子 L 1のインダクタ素子片 L 1 1〜L 1 3も、 絶縁層 を介した複数の層に亘つている。
インダクタ素子片 L 1 1とインダクタ素子片 L 1 2とは互いにビア A 1を介し て接続され、 インダクタ素子片 L 1 2とインダクタ素子片 L 1 3とは互いにビア B 1を介して接続されている。 また、 インダクタ素子片 L 2 1とインダクタ素子 片 L 2 2とは互いにビア A 2を介して接続され、 インダクタ素子片 L 2 2とイン ダクタ素子片 L 2 3とは互いにビア B 2を介して接続されている。 さらに、 イン ダクタ素子片 L 3 1とインダクタ素子片 L 3 2とは互いにビア A 3を介して接続 され、 インダクタ素子片 L 3 2とインダクタ素子片 L 3 3とは互いにビア B 3を 介して接続されている。 さらにまた、 インダクタ素子片 L 4 1とインダクタ素子 片 L 4 2とは互いにビア A 4を介して接続され、 インダクタ素子片 L 4 2とイン ダクタ素子片 L 4 3とは互いにビア B 4を介して接続されている。
より具体的には、 ィンダクタ素子片 L 1 1は、 端子 I N 1から実線で表された 上層の外周を 1 / 4周回している。 インダクタ素子片 L 1 2は、 インダクタ素子 片 L 1 1にビア A 1を介して接続され、 破線で表された下層の外周から内周にか けて半周回している。 インダクタ素子片 L 1 3は、 インダクタ素子片 L 1 2にビ ァ B 1を介して接続され、 端子 O U T 1まで上層の内周を 1 4周回している。 したがって、 端子 I N 1から入った信号は、 インダクタ素子片 L 1 1、 L 1 2、 および L 1 3を通って、 端子 O U T 1から出力される。
また、 インダクタ素子片 L 2 1は、 端子 I N 2から実線で表された上層の外周 を 1 Z 4周回している。 インダクタ素子片 L 2 2は、 インダクタ素子片 L 2 1に ビア A 2を介して接続され、 破線で表された下層の外周から内周にかけて半周回 している。 インダクタ素子片 L 2 3は、 ィンダクタ素子片 L 2 2にビア B 2を介 して接続され、端子 O U T 2まで上層の内周を 1 / 4周回している。したがって、 端子 I N 2から入った信号は、 インダクタ素子片 L 21、 L 22、 および L 23 を通って、 端子 OUT 2から出力される。
さらに、 インダクタ素子片 L 31は、 端子 I N 3から実線で表された上層の外 周を 1Z4周回している。 インダクタ素子片 L 32は、 インダクタ素子片 L 31 にビア A 3を介して接続され、 破線で表された下層の外周から内周にかけて半周 回している。 インダクタ素子片 L 33は、 インダクタ素子片 L 32にビア B 3を 介して接続され、 端子 OUT 3まで上層の内周を 1/4周回している。 したがつ て、 端子 I N 3から入った信号は、 インダクタ素子片 L 31、 L 32、 および L 33を通って、 端子 OUT 3から出力される。
さらにまた、 インダクタ素子片 L 41は、 端子 I N4から実線で表された上層 の外周を 1ノ 4周回している。 インダクタ素子片 L 42は、 ィンダクタ素子片 L 41にビア A4を介して接続され、 破線で表された下層の外周から内周にかけて 半周回している。 インダクタ素子片 L 43は、 インダクタ素子片 L 42にビア B 4を介して接続され、 端子 OUT 4まで上層の内周を 1Z4周回している。 した がって、 端子 I N4から入った信号は、 インダクタ素子片 L41、 L42、 およ ぴ L43を通って、 端子 OUT4から出力される。
本実施例によるィンダクタは、 その主要な寄生容量が 1 Z4周回した位置のィ ンダクタ素子同士の寄生容量となるため、 寄生容量がさらに低い。
実施例 4 ：
実施例 2および 3は、 ィンダクタ素子それぞれの複数のィンダクタンス素子片 が 2層に亘つているが、 本発明において、 複数のインダクタンス素子片は、 3層 以上に亘つていてもよい。
図 14 Aを参照すると、 本発明の実施例 4によるインダクタは、 インダクタ素 子 L 1のインダクタ素子片 L 1 1〜L 1 3と、 ィンダクタ素子 L 2のィンダクタ 素子片 L 21 ~L 23とがそれぞれ、 3層に亘つている点で、 実施例 2および 3 と異なっている。 このため、 実施例 2や 3と同様なことについては、 詳細な説明 は省略する。
ィンダクタ素子 L 2は、 第 1の端子である端子 I N 2力 ら第 2の端子である端 子 OUT 2まで、 1. 5周回の渦巻き状に延ぴている。 同様に、 インダクタ素子 L 1は、 第 1の端子である端子 I Nlから第 2の端子である端子 OUT 1まで、 1. 5周回の渦巻き状に延びている。
インダクタ素子 L 1および L 2は、相互に略相似した形状を呈していると共に、 共通の中心点 Xに関して点対称に、 特に相互に 360/n度、 即ち、 1 80度ズ レて、 絶縁配置されている。
さらに、 本実施例によるインダクタにおいては、 図 14 Aには示されていない が、 第 1〜第 nのインダクタ素子の各第 1の端子、 即ち、 ィンダクタ素子 L 1の 端子 I N1とインダクタ素子 L 2の端子 I N 2とは、 図 14 Bに示されるように 相互に接続されている。また、第 1〜第 nのインダクタ素子の各第 2端子、即ち、 ィンダクタ素子 L 1の端子 OUT 1とインダクタ素子 L 2の端子 OUT 2とも、 図 14 Bに示されるように相互に接続されている。
図 14 Aを参照すると、第 nのインダクタ素子、即ち、インダクタ素子 L 2は、 第 1の端子である端子 I N 2から第 2の端子である端子 O U T 2まで順次直列に 接続された第 1〜第 m (m=3) のインダクタ素子片、 即ち、 インダクタ素子片 L21、 L22、 および L 23によって構成されている。 同様に、 第 n—lのィ ンダクタ素子、 即ち、 インダクタ素子 L 1は、 第 1の端子である端子 I N 1から 第 2の端子である端子 OUT 1まで順次直列に接続された第 1〜第 m (m=3) のインダクタ素子片、 即ち、 インダクタ素子片 L 1 1、 L 1 2、 および L 13に よって構成されている。
ィンダクタ素子 L 2のィンダクタ素子片 L 21と、 ィンダクタ素子 L 1のイン ダクタ素子片 L 1 1とは、 相互に、 中心点 Xに関して 180度ズレるように配置 されている。 また、 インダクタ素子 L 2のインダクタ素子片 L 22と、 インダク タ素子 L 1のインダクタ素子片 L 12とも、 相互に、 中心点 Xに関して 180度 ズレるように配置されている。 さらに、 インダクタ素子 L 2のインダクタ素子片 L 23と、 インダクタ素子 L 1のインダクタ素子片 L 13とも、 相互に、 中心点 Xに関して 180度ズレるように配置されている。
インダクタ素子 L 2のインダクタ素子片 L 21〜L 23は、 絶縁層を介した複 数の層に亘っている。 同様に、 インダクタ素子 L 1のインダクタ素子片 L 1 1〜 L 13も、 絶縁層を介した複数の層に亘っている。 インダクタ素子片 L 1 1とインダクタ素子片 L 12とは互いにビア A 1を介し て接続され、 インダクタ素子片 L 12とインダクタ素子片 L 13とは互いにビア B 1を介して接続されている。 同様に、 インダクタ素子片 L 21とインダクタ素 子片 L 22とは互いにビア A 2を介して接続され、 インダクタ素子片 L 22とィ ンダクタ素子片 L 23とは互いにビア B 2を介して接続されている。
より具体的には、 インダクタ素子片 L 1 1は、 端子 I N1から実線で表された 上層を半周回している。 インダクタ素子片 L 12は、 インダクタ素子片 L 1 1に ビア A 1を介して接続され、 粗い破線で表された中層を半周回している。 インダ クタ素子片 L 1 3は、 インダクタ素子片 L 12にビア B 1を介して接続され、 端 子 OUT 1まで密な破線で表された下層を半周回している。 したがって、 端子 I N1から入った信号は、 インダクタ素子片 L 1 1、 L 12、 および L 13を通つ て、 端子 OUT 1から出力される。
一方、 インダクタ素子片 L 21は、 端子 I N 1に対して共通の中心点 Xに関し て 180度ズレている端子 I N 2から実線で表された上層を半周回している。 ィ ンダクタ素子片 L 22は、インダクタ素子片 L 21にビア A 2を介して接続され、 粗い破線で表された中層を半周回している。 インダクタ素子片 L 23は、 インダ クタ素子片 L 22にビア B 2を介して接続され、 端子 OUT 1に対して共通の中 心点 Xに関して 180度ズレている端子 OUT 2まで密な破線で表された下層を 半周回している。 したがって、 端子 I N 2から入つた信号は、 インダクタ素子片 L 21、 L 22、 および L 23を通って、 端子 OUT 2から出力される。
実施例 5 ：
本発明の実施例 5によるインダクタは、とある層にあるインダクタ素子片片が、 この層よりも上層にあるインダクタ素子片よりも、 幅が広い点に特徴がある。 こ のため、 実施例 1〜4と同様なことについては、 詳細な説明は省略する。
図 1 5Aを参照すると、 本発明の実施例 5によるインダクタにおいて、 インダ クタ素子 L 2は、 第 1の端子である端子 I N 2から第 2の端子である端子 OUT 2まで、 2周回の渦巻き状に延びている。 同様に、 インダクタ素子 L 1は、 第 1 の端子である端子 I N1から第 2の端子である端子 OUT 1まで、 2周回の渦巻 き状に延ぴている。 インダクタ素子 L 1および L 2は、相互に略相似した形状を呈していると共に、 共通の中心点 Xに関して点対称に、 1 8 0度ズレて絶縁配置されている。
さらに、 図 1 5 Aには示されていないが、 ィンダクタ素子 L 1の端子 I N 1と インダクタ素子 L 2の端子 I N 2とは、 相互に接続されている。 また、 インダク タ素子 L 1の端子 O U T 1とインダクタ素子 L 2の端子 O U T 2とも、 相互に接 続されている。
インダクタ素子 L 2は、 第 1の端子である端子 I N 2から第 2の端子である端 子 O U T 2まで順次直列に接続されたインダクタ素子片 L 2 1、 L 2 2、 および L 2 3によって構成されている。 同様に、 インダクタ素子 L 1は、 第 1の端子で ある端子 I N 1から第 2の端子である端子 O U T 1まで順次直列に接続されたィ ンダクタ素子片 L 1 1、 L 1 2、 および L 1 3によって構成されている。
インダクタ素子 L 2のインダクタ素子片 L 2 1と、 インダクタ素子 L 1のイン ダクタ素子片 L 1 1とは、 相互に、 中心点 Xに関して 1 8 0度ズレるように配置 されている。 また、 インダクタ素子 L 2のインダクタ素子片 L 2 2と、 インダク タ素子 L 1のインダクタ素子片 L 1 2とも、 相互に、 中心点 Xに関して 1 8 0度 ズレるように配置されている。 さらに、 インダクタ素子 L 2のインダクタ素子片 L 2 3と、 インダクタ素子 L 1のインダクタ素子片 L 1 3とも、 相互に、 中心点 Xに関して 1 8 0度ズレるように配置されている。
ィンダクタ素子 L 2のィンダクタ素子片 L 2 1〜： L 2 3は、 絶縁層を介した複 数の層に亘っている。 同様に、 インダクタ素子 L 1のインダクタ素子片 L 1 1〜 L 1 3も、 絶縁層を介した複数の層に亘つている。
インダクタ素子片 L 1 1とインダクタ素子片 L 1 2とは互いにビア A 1を介し て接続され、 インダクタ素子片 L 1 2とインダクタ素子片 L 1 3とは互いにビア B 1を介して接続されている。 同様に、 インダクタ素子片 L 2 1とインダクタ素 子片 L 2 2とは互いにビア A 2を介して接続され、 インダクタ素子片 L 2 2とィ ンダクタ素子片 L 2 3とは互いにビア B 2を介して接続されている。
より具体的には、 ィンダクタ素子片 L 1 1は、 端子 I N 1から実線で表された 上層の外周部を半周回している。 インダクタ素子片 L 1 2は、 インダクタ素子片 L 1 1にビア A 1を介して接続され、 破線で表された下層の外周部およぴ内周部 を 1周回している。 インダクタ素子片 L 13は、 インダクタ素子片 L 12にビア B 1を介して接続され、 端子 OUT 1まで上層の内周部を半周回している。 した がって、 端子 I N1から入った信号は、 インダクタ素子片 L 1 1、 L 12、 およ び L 13を通って、 端子 OUT 1から出力される。
一方、 インダクタ素子片 L 21は、 端子 I N 1に対して共通の中心点 Xに関し て 180度ズレている端子 I N 2から実線で表された上層の外周部を半周回して いる。 インダクタ素子片 L 22は、 インダクタ素子片 L 21にビア A 2を介して 接続され、 下層の外周部および内周部を 1周回している。 インダクタ素子片 L 2 3は、 インダクタ素子片 L 22にビア B 2を介して接続され、 端子 OUT 1に対 して共通の中心点 Xに関して 180度ズレている端子 OUT 2まで上層の内周部 を半周回している。 したがって、 端子 I N 2から入った信号は、 インダクタ素子 片 L 21、 L22、 および L23を通って、 端子 OUT 2から出力される。 図 1 5 Aおよび図 15 Bを参照すると、 下層にあるインダクタ素子片 L 1 2、 L 22は、上層にあるインダクタ素子片 L 1 1、 L 1 3、 L 21、 L 23よりも、 幅が広い。 尚、 図 1 5 Bにおいて、 符号 I Sは、 絶縁層を示している。 図中、 絶 縁層 I Sは、 上下の配線層間にのみ形成されているが、 下の配線層または上の配 線層を覆うように形成されるか、 あるいは、 上下の配線層両方を覆うように形成 されてもてもよい。
ここで、 本発明のオンチップ型のィンダクタが適用されるチップ型の半導体装 置においては、 このインダクタの下方にチップ型の半導体装置が形成される。 こ の半導体装置に含まれる複数のトランジスタ間のピッチはかなり狭い。 このよう な半導体装置の上方に形成されるインダクタの配線のピッチも、 トランジスタ間 のピッチに応じて、 かなり狭くする必要がある。 狭いピッチでインダクタの配線 を形成する場合、 特に半導体装置に近い層、 即ち、 より下層にある配線は、 その 厚さも薄くする必要がある。 このため、 より下層に形成される配線は、 断面積が 小さく、 よって配線抵抗が大きいという欠点がある。
このような実情を解決すべく、 本実施例においては、 インダクタの下層に形成 される配線の幅を、上層に形成される配線よりも可及的広くしている。この結果、 厚さが薄い下層の配線であっても、 大きい断面積が得られ、 よって低い配線抵抗 が実現される。
実施例 6 ：
本発明の実施例 6によるインダクタは、 追加インダクタ素子片を有している点 に特徴がある。 このため、 実施例 1〜5と同様なことについては、 詳細な説明は 省略する。
図 16Aを参照すると、 本発明の実施例 5によるインダクタにおいて、 インダ クタ素子 L 2は、 第 1の端子である端子 I N 2から第 2の端子である端子 OUT 2まで、 2周回の渦卷き状に延ぴている。 同様に、 インダクタ素子 L 1は、 第 1 の端子である端子 I N 1から第 2の端子である端子 OUT 1まで、 2周回の渦巻 き状に延びている。
ィンダクタ素子 L 1および L 2は、相互に略相似した形状を呈していると共に、 共通の中心点 Xに関して点対称に、 180度ズレて絶縁配置されている。
さらに、 図 1 6 Aには示されていないが、 ィンダクタ素子 L 1の端子 I N 1と インダクタ素子 L 2の端子 I N2とは、 図 16 Bに示されるように相互に接続さ れている。 また、 インダクタ素子 L 1の端子 OUT 1とインダクタ素子 L 2の端 子 OUT 2とも、 図 16 Bに示されるように相互に接続されている。
インダクタ素子 L 2は、 第 1の端子である端子 I N 2から第 2の端子である端 子 O U T 2まで順次直列に接続されたィンダクタ素子片 L 21、 L 22、 および L 23によって構成されている。 同様に、 インダクタ素子 L 1は、 第 1の端子で ある端子 I N 1から第 2の端子である端子 OUT 1まで順次直列に接続されたィ ンダクタ素子片 L 1 1、 L 12、 および L 13によって構成されている。
インダクタ素子 L 2のインダクタ素子片 L 21と、 インダクタ素子 L 1のイン ダクタ素子片 L 1 1とは、 相互に、 中心点 Xに関して 180度ズレるように配置 されている。 また、 インダクタ素子 L 2のインダクタ素子片 L 22と、 インダク タ素子 L 1のインダクタ素子片 L 1 2とも、 相互に、 中心点 Xに関して 180度 ズレるように配置されている。 さらに、 インダクタ素子 L 2のインダクタ素子片 L 23と、 インダクタ素子 L 1のィンダクタ素子片 L 13とも、 相互に、 中心点 Xに関して 180度ズレるように配置されている。
インダクタ素子 L 2のインダクタ素子片 L 21〜L 23は、 絶縁層を介した複 数の層に亘つている。 同様に、 インダクタ素子 L 1のインダクタ素子片 L 1 1〜 L 1 3も、 絶縁層を介した複数の層に亘っている。
インダクタ素子片 L 1 1とインダクタ素子片 L 1 2とは互いにビア A 1を介し て接続され、 インダクタ素子片 L 1 2とインダクタ素子片 L 1 3とは互いにビア B 1を介して接続されている。 同様に、 インダクタ素子片 L 2 1とインダクタ素 子片 L 2 2とは互いにビア A 2を介して接続され、 インダクタ素子片 L 2 2とィ ンダクタ素子片 L 2 3とは互いにビア B 2を介して接続されている。
より具体的には、 ィンダクタ素子片 L 1 1は、 端子 I N 1から実線で表された 上層の外周部を半周回している。 インダクタ素子片 L 1 2は、 インダクタ素子片 L 1 1にビア A 1を介して接続され、 粗い破線で表された中層の外周部おょぴ内 周部を 1周回している。 インダクタ素子片 L 1 3は、 インダクタ素子片 L 1 2に ビア B 1を介して接続され、 端子 O U T 1まで上層の内周部を半周回している。 したがって、 端子 I N 1から入った信号は、 インダクタ素子片 L 1 1、 L 1 2、 および L 1 3を通って、 端子 O U T 1から出力される。
一方、 ィンダクタ素子片 L 2 1は、 端子 I N 1に対して共通の中心点 Xに関し て 1 8 0度ズレている端子 I N 2から実線で表された上層の外周部を半周回して いる。 インダクタ素子片 L 2 2は、 インダクタ素子片 L 2 1にビア A 2を介して 接続され、 粗い破線で表された中層の外周部およぴ内周部を 1周回している。 ィ ンダクタ素子片 L 2 3は、インダクタ素子片 L 2 2にビア B 2を介して接続され、 端子 O U T 1に対して共通の中心点 Xに関して 1 8 0度ズレている端子 O U T 2 まで上層の内周部を半周回している。したがって、端子 I N 2から入った信号は、 インダクタ素子片 L 2 1、 L 2 2、 および L 2 3を通って、 端子 O U T 2から出 力される。
図 1 6 A、 C、 および Dを参照すると、 本インダクタは、 追加インダクタ素子 片 L 1 2， ならびに L 2 2 ' をさらに有している。
追加インダクタ素子片 L 1 2 ' は、 中層にあるインダクタ素子片 L 1 2に略相 似した形状を呈し、 中心点 Xに関してインダクタ素子片 L 1 2からズレの無い向 きに、 絶縁されて配置されている。 追加インダクタ素子片 L 1 2 ' は、 図 1 6 A において密な破線で表された下層に形成されている。 同様に、 追加インダクタ素 子片 L 2 2 ' は、 下層にあるインダクタ素子片 L 2 2に略相似した形状を呈し、 中心点 Xに関してインダクタ素子片 L 2 2からズレの無い向きに、 絶縁されて配 置されている。 追加インダクタ素子片 L 2 2 ' も、 図 1 6 Aにおいて密な破線で 表された下層に形成されている。
追加インダクタ素子片 L 1 2， は、 ビアを介してインダクタ素子片 L 1 2に接 続されている。 同様に、 追加インダクタ素子片 L 2 2 ' も、 ビアを介してインダ クタ素子片 L 2 2に接続されている。
ここで、 互いにビアで接続されたインダクタ素子片 L 1 2と追加インダクタ素 子片 L 1 2 ' との対は、 1つのインダクタ素子片としてみなすことができる。 同 様に、 互いにビアで接続されたインダクタ素子片 L 2 2と追加インダクタ素子片 L 2 2 ' との対も、 1つのインダクタ素子片としてみなすことができる。
本実施例は、 実施例 5と同じことを目的とした、 実施例 5と異なるアプローチ である。 即ち、 本実施例においては、 下層 （本実施例では、 中層） に形成される インダクタの配線 （インダクタ素子片） に、 追加配線 （追加インダクタ素子片） を、 ビアを介して、 並列に接続している。 並列接続された配線と追加配線との対 は、 厚さが増された単一の配線とみなすことができる。 この結果、 厚さが薄い下 層の配線であっても、 実質上大きい断面積が得られ、 よって低い配線抵抗が実現 される。
実施例 7 ：
図 1 7を参照すると、 本発明の実施例 7によるインダクタ Lは、 実施例 1〜 6 のいずれかに記載された構造を有し、 アンプ回路 C K Tに接続されている。 アン プ回路 C K Tは、 チップ型の半導体装置内に構成されており、 定電圧部分と、 電 圧経時変化部分とを有している。
渦巻き状を呈するインダクタ L (インダクタ素子） の外周部に位置する端子で ある端子 I Nは、 定電圧部分である電源に接続されている。 一方、 渦巻きの内周 部に位置するである端子 O U Tは、 電圧経時変化部分であるァンプ回路 C K Tの 信号経路に接続されている。 この信号経路は、 信号入力点 S— I Nから信号出力 点 S—O U Tまで延ぴている。
前述したように、 本発明のインダクタにおいては、 インダクタの内周部の端子 から見た寄生容量力、外周部の端子から見た寄生容量よりも小さい。したがって、 信号の経路からみた寄生容量が小さくなり、 回路性能が向上する。
産業上の利用可能性：
以上説明した実施例に限定されることなく、 本発明は、 当該特許請求の範囲に 記載された技術範囲內であれば、種々の変形が可能であることは云うまでもなレ、。
本願は、 2007年 3月 29日出願の日本国特許出願 2007— 08681 0を基礎とするものであり、 同特許出願の開示内容は全て本願に組み込まれる。

Claims

請 求 の 範 囲
1 . チップ型の半導体装置に用いられるオンチップ型のインダクタであって、 第 1〜第 nのインダクタ素子を有し； nは、 2以上の整数であり ；、 該第 1〜 第 nのィンダクタ素子はそれぞれ、 第 1の端子から第 2の端子まで渦卷き状に延 ぴており、
前記第 1〜前記第 nのィンダクタ素子は、相互に略相似した形状を呈しており、 共通の中心点に関して相互に 3 6 O Z n度ズレるように、 絶縁されて配置され、 前記第 1〜前記第 ηのィンダクタ素子の各前記第 1の端子が相互に接続されて いると共に、 該第 1〜該第 ηのインダクタ素子の各前記第 2の端子が相互に接続 されていることを特徴とするィンダクタ。
2 . 前記第 1〜前記第 ηのインダクタ素子はそれぞれ、 前記第 1の端子から 前記第 2の端子まで順次直列に接続された第 1〜第 mのィンダクタ素子片によつ て構成されており ； mは、 2以上の整数であり ；、
前記第 1〜前記第 nのィンダクタ素子それぞれの前記第 1〜前記第 mのィンダ クタ素子片は、 相互に略相似した形状を呈しており、 共通の中心点に関して相互 に 3 6 O Z n度ズレるように配置されている請求項 1に記載のィンダクタ。
3 . 前記第 1〜前記第 mのインダクタ素子片は、 絶縁層を介した複数の層に 亘つている請求項 2に記載のィンダクタ。
4 . 互いに異なる層にある第 1のインダクタ素子片と第 1— 1のインダクタ ンス素子片とは； 1は、 m以下の整数であり ；、 互いに、 ビアを介して接続され ている請求項 3に記載のィンダクタ。
5 . 前記複数の層のうちの第 1の層よりも下層である第 2の層にある前記ィ ンダクタ素子片は、 該第 1の層にある前記インダクタ素子片よりも、 幅が広い請 求項 3に記載のインダクタ。
6 . 前記複数の層のうちの第 1の層よりも下層である第 2の層にある前記ィ ンダクタ素子片に略相似した形状を呈し、前記中心点に関してズレのない向きで、 絶縁されて配置された追加インダクタ素子片を、 該第 2の層よりも下層である第 3の層に有し、
前記追加ィンダクタ素子片は、 ビアを介して前記第 2の層にある前記ィンダク タ素子片に接続されている請求項 3に記載のィンダクタ。
7 . 定電圧部分と、 電圧経時変化部分とを有する電子回路に接続されるイン ダクタであって、
前記第 1および前記第 2の端子のうちの渦巻きの外周部に位置する方が前記定 電圧部分に接続される一方、 渦巻きの内周部に位置する方が前記電圧経時変化部 分に接続される請求項 1に記載のィンダクタ。
8 · 絶縁層を介して積層された複数の配線層と、 請求項 1に記載の前記ィン ダクタとを有し、 前記インダクタ素子は、 該複数の配線層のいずれか 1層以上を 用いて構成されることを特徴とする配線基板。
9 . 配線基板と、 該配線基板に搭載された能動部品と、 該配線基板に搭載さ れた受動部品としての請求項 1に記載の前記ィンダクタとを有することを特徴と するチップ型の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2461335A1 (en) * 2010-12-03 2012-06-06 Nxp B.V. Bond wire transformer
EP2669907A1 (en) * 2012-05-28 2013-12-04 NXP Semiconductors B.V. An integrated circuit based transformer

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5393646U (ja) * 1976-12-29 1978-07-31
JPH03211810A (ja) * 1990-01-17 1991-09-17 Takeshi Ikeda 積層型ｌｃノイズフィルタ及びその製造方法
JPH03278594A (ja) * 1990-03-28 1991-12-10 Tdk Corp 厚膜の磁界結合コイルを有する回路
JPH10163028A (ja) * 1996-11-26 1998-06-19 Murata Mfg Co Ltd 積層コイル装置
JP2001267512A (ja) * 2000-03-23 2001-09-28 Matsushita Electric Ind Co Ltd スパイラルインダクタ
JP2002262545A (ja) * 2001-02-28 2002-09-13 Toshiba Corp 半導体装置
JP2005005685A (ja) * 2003-05-16 2005-01-06 Matsushita Electric Ind Co Ltd 相互誘導回路
JP2006173145A (ja) * 2004-12-10 2006-06-29 Sharp Corp インダクタ、共振回路、半導体集積回路、発振器、通信装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5393646U (ja) * 1976-12-29 1978-07-31
JPH03211810A (ja) * 1990-01-17 1991-09-17 Takeshi Ikeda 積層型ｌｃノイズフィルタ及びその製造方法
JPH03278594A (ja) * 1990-03-28 1991-12-10 Tdk Corp 厚膜の磁界結合コイルを有する回路
JPH10163028A (ja) * 1996-11-26 1998-06-19 Murata Mfg Co Ltd 積層コイル装置
JP2001267512A (ja) * 2000-03-23 2001-09-28 Matsushita Electric Ind Co Ltd スパイラルインダクタ
JP2002262545A (ja) * 2001-02-28 2002-09-13 Toshiba Corp 半導体装置
JP2005005685A (ja) * 2003-05-16 2005-01-06 Matsushita Electric Ind Co Ltd 相互誘導回路
JP2006173145A (ja) * 2004-12-10 2006-06-29 Sharp Corp インダクタ、共振回路、半導体集積回路、発振器、通信装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2461335A1 (en) * 2010-12-03 2012-06-06 Nxp B.V. Bond wire transformer
US9048020B2 (en) 2010-12-03 2015-06-02 Nxp, B.V. Bond wire transformer
EP2669907A1 (en) * 2012-05-28 2013-12-04 NXP Semiconductors B.V. An integrated circuit based transformer

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