WO2009104391A1 - 小型低損失インダクタ素子 - Google Patents

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田辺昭
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Definitions

  • the present invention relates to a small, low-loss inductor element formed on a semiconductor substrate.
  • the inductor wiring has a wiring width larger than the wiring interval, the upper and lower inductor wirings are overlapped as shown in FIG. For this reason, the wiring capacity could not be reduced so much.
  • Patent Document 4 a structure shown in FIG. 16 has been proposed (see Patent Document 4 and Patent Document 5, hereinafter referred to as a 3D solenoid).
  • FIG. 17 is a schematic diagram of a cross section of the wiring.
  • the wiring width w is larger than the wiring thickness t.
  • the capacitance Cv between the upper and lower sides of the wiring is larger than the capacitance Ch between the left and right.
  • the dominant component of the parasitic capacitance of the inductor wiring in a general multilayer inductor is the capacitance Cv between the upper and lower sides of the wiring.
  • the capacitance other than Cv can be further reduced by increasing the interval s between the wirings arranged side by side rather than the interlayer film thickness h of the wiring.
  • FIG. 18 and 19 are equivalent circuits of the inductor including Cv
  • FIG. 18 is the equivalent circuit of FIG. 13
  • FIG. 19 is the equivalent circuit of FIG.
  • the 3D solenoid structure can reduce the parasitic capacitance in this way, it is necessary to connect the inductor wiring up and down every round, so that the upper and lower inductor wiring must be at the same position in the horizontal plane.
  • the thickness of the wiring closer to the silicon substrate (lower layer) is usually thinner and the distance from the substrate, that is, the wiring of the upper layer is thicker.
  • the minimum wiring pitch that can be manufactured according to this, that is, the wiring width and the wiring interval are narrower in the lower layer, and the upper layer wiring has a wider pitch.
  • wiring layers having different pitches are mixed in the wiring having a multilayer structure.
  • FIG. 20 is a cross section of the inductor wiring.
  • FIG. 20 is a cross section of the inductor wiring.
  • vias are arranged over the entire length of the wiring between the upper, middle, and lower layers, and the wiring layers are connected in parallel.
  • the series resistance can be lowered to 1/3 when only one layer is used.
  • the laminated spiral structure has a problem that the parasitic capacitance is large.
  • the 3D solenoid structure has a small parasitic capacitance, there is a problem in that the use efficiency of the wiring is low because a structure that spans different wiring layers cannot be created.
  • the present invention has been made in view of the above-mentioned problems, and an example of the object thereof is to reduce the parasitic capacitance of the inductor wiring as well as the wiring layers having different pitches, similarly to the 3D solenoid structure. Therefore, it is possible to provide a small-sized and low-loss inductor element capable of increasing the use efficiency of the wiring and reducing the chip area.
  • an inductor element of the present invention is an inductor element in a wiring layer in an insulating film on a semiconductor substrate, and the inductor wiring that is a peripheral wiring of the inductor element includes at least two Cross sections of the wiring layer are formed at different wiring pitches, and one end of the two wiring layers has an end portion in the circumferential wiring that circulates around the circumference approximately one or two times. Connected to the end of the peripheral wiring of the other wiring layer directly above or directly below by the via, and the peripheral wiring connected by the via has the same current direction in the wiring layer Features.
  • At least two wiring layers are formed at different wiring pitches in the cross section, so that an inductor that extends over wiring layers having different wiring pitches can be formed.
  • the parasitic capacitance of the inductor wiring can be reduced, and wirings of wiring layers having different pitches can be mixed.
  • the area can be reduced.
  • an inductor element according to the present embodiment is an inductor element in a wiring layer in an insulating film on a semiconductor substrate, and an inductor wiring that is a circumferential wiring of the inductor element includes at least two wiring layers ( The lower layer and the upper layer are formed with different wiring pitches, and one of the two wiring layers (the lower layer and the upper layer) (lower layer or upper layer) has a circumference of approximately one turn (or approximately two turns). There is an end (A or B) in the peripheral wiring, and the end is connected to the end of the peripheral wiring of the other wiring layer (upper layer or lower layer) immediately above or directly below by the via.
  • An inductor element characterized in that the connected circumferential wirings (lower layer and upper layer) have the same current direction (clockwise) in each wiring layer.
  • FIG. 1 is a top view of the inductor structure of the present invention and a cross-sectional view of the ⁇ - ⁇ portion in the figure.
  • Fig. 1 shows a three-turn inductor that straddles the upper and lower wiring layers.
  • the wiring pitch refers to the distance between the centers of two wirings between wirings in the same layer.
  • the upper layer wiring is wider than the lower layer wiring. Further, in FIG. 1, the upper layer wiring is thick and the upper layer wiring has a wide wiring pitch. That is, the upper layer wiring has a smaller number of circuit wiring than the lower layer wiring.
  • the number of the surrounding wirings in the upper wiring layer and the number of the surrounding wirings in the lower wiring layer are different from each other, and the number of the surrounding wirings in the lower wiring layer is larger. This is because the upper layer wiring is formed on an uneven surface as compared with the lower layer wiring, and thus needs to be formed thicker.
  • the circumferential wirings are stacked vertically in a limited area, the number of upper layer wirings needs to be smaller than the number of lower layer wirings.
  • the upper-layer circuit wiring width is larger than the lower-layer circuit wiring width. Since an overlapping portion is generated, the lower layer and the upper layer can be connected via vias. Further, the parasitic capacitance can be reduced in the non-overlapping portion.
  • the signal input from IN moves around the lower outer wiring approximately once and then moves to the upper wiring through the via at point A.
  • This via is formed in the above-described overlapping portion of the upper and lower wirings.
  • This signal then goes around the upper layer wiring approximately once, then moves to the lower layer wiring via a via at point B, and then outputs from the OUT after making approximately one round of the lower layer inner wiring.
  • the point B is also formed in the overlapping portion of the upper and lower wirings.
  • substantially one round means that the purpose is to form a coil and it is not a complete round.
  • the arrows in the cross-sectional view of FIG. 1 indicate the movement of signals between inductors.
  • FIG. 2 is a cross-sectional view of the inductor wiring when the lower wiring layer has a plurality of layers.
  • the signal path between the laps is indicated by an arrow.
  • the signal input from IN enters the metal wiring M5 at the point A while circulating around the metal wirings M1 to M4, and then goes around the metal wiring M5 substantially once before the lower layer wiring.
  • the metal wire M1 is turned around the metal wire M1 approximately twice at the point B and moved to the point C of the inner wiring.
  • the metal wire M5 enters the metal wire M5 at the point D while circling the metal wires M1 to M4, and moves around the metal wire M5 approximately two times to the point E of the inner wiring. Furthermore, it returns to the lower layer wiring and is output at OUT.
  • substantially two rounds is not intended to form two complete turns for the purpose of forming a coil close to two rounds.
  • FIG. 3 shows the case where the thickness of each wiring layer is the same and only the wiring pitch is different.
  • the signal flow is the same as in FIG.
  • FIG. 4 is a cross-sectional view of the inductor wiring when the upper wiring layer has a plurality of layers.
  • the signal path between the laps is indicated by an arrow.
  • the signal input from IN is transmitted through the metal wiring M1 around the metal wiring M1 and enters the metal wiring M2 at the point A, while circulating around the metal wirings M2 to M5.
  • the metal wiring M5 is rotated approximately two times and moved to the point C of the inner wiring. Further, it travels around the metal wirings M5 to M1 and is output at OUT.
  • FIG. 5 is a cross-sectional view of the inductor wiring when the upper and lower wiring layers are both a plurality of layers. Further, in FIG. 5, the signal path between each round is indicated by an arrow.
  • the metal wirings M1 to M4 are rotated approximately four times per layer, and the metal wirings M5 to M6 are rotated approximately three times per layer.
  • the signal entered from IN moves through the wiring layer while going around each layer approximately one turn up to point F, but does not move to the metal wiring M5 on the way from point F to the upper layer. Instead, it is output from OUT.
  • FIG. 6 is a cross-sectional view of the inductor wiring when the upper and lower wiring layers are both a plurality of layers. Further, the signal path between the laps is indicated by an arrow.
  • FIG. 6 it is assumed that there are a lower layer wiring of the metal wirings M1 to M4 and an upper layer wiring of the metal wirings M5 to M6, and the wiring pitch of the metal wirings M1 to M4 is smaller than the metal wirings M5 to M6.
  • the metal wirings M1 to M4 are turned about 8 turns per layer, and the metal wirings M5 to M6 are turned about 6 turns per layer.
  • the signal input from IN moves through the wiring layer while going around each layer up to point G, but does not move to the upper metal wiring M5 at point G. Move to H point on the inner wiring.
  • the pitch difference between the upper layer and lower layer wiring is filled, and thereafter, the wiring layer is moved while going around each layer substantially once, and output from OUT.
  • the wiring pitch is constant in the same wiring layer, but in FIG. 6, the distance between the point D and the point K is wider than the other parts, and thus the same. It is also possible to arrange wirings with different pitches in the wiring layer.
  • the upper layer wiring generally has a larger pitch and a larger film thickness than the lower layer wiring. For this reason, the wiring resistance of the upper layer wiring is lower than that of the lower layer wiring.
  • the series resistance of the entire inductor is limited by the resistance of the lower layer wiring and cannot be sufficiently reduced. Therefore, even in the 3D solenoid structure, it is possible to lower the wiring resistance by partially connecting the inductor wirings of a plurality of wiring layers in parallel (backing wiring).
  • the metal wirings M1 to M4 are the lower layer wiring and the metal wiring M5 is the upper layer wiring.
  • the metal wiring M1 and the metal wiring M2, and the metal wiring M3 and the metal wiring M4 are set as one set.
  • the wiring of each layer is connected in parallel by connecting vias up and down as shown in FIG.
  • the wiring resistance of the lower layer wiring is substantially halved, so that the wiring resistance of the entire inductor can be reduced.
  • metal wirings M1 to M3 are lower layer wirings and metal wirings M4 to M5 are upper layer wirings.
  • the upper layer wiring has a larger wiring film thickness and lower resistance than the lower layer wiring. Therefore, the lower layer wiring is a set of 3 layers, the upper layer wiring is a set of 2 layers, and the lower resistance upper layer wiring reduces the number of wiring layers so that the wiring resistance around each inductor is made uniform. can do.
  • the process assumes a 90-nm node 6-layer Cu wiring, the metal wirings M2 to M5 are wiring layers having the same pitch, and the metal wiring M6 is a wiring layer having a wider pitch than these.
  • 9 and 10 are a plan view and a cross-sectional view taken along ⁇ - ⁇ of the inductor used in the simulation.
  • the inductor wiring is composed only of the metal wirings M2 to M5.
  • the metal wiring M2 and the metal wiring M3, and the metal wiring M4 and the metal wiring M5 are one set, respectively.
  • the wiring of each layer is connected to the upper and lower vias as shown in FIG.
  • FIG. 11 shows the series inductance values of the conventional method and the inductor of the present invention obtained from the simulation.
  • the inductance value of the conventional method and the inductance value of the present invention are substantially the same.
  • the conventional method is 342 ⁇ m 2 and the present invention is 240 ⁇ m 2, so the area can be reduced by about 30%.
  • FIG. 12 shows the conventional method obtained from the simulation and the Q value of the present invention.
  • the Q value of the conventional method and the present invention can be substantially the same value.
  • the area can be reduced without degrading the characteristics of the conventional 3D solenoid inductor.
  • a small low-loss inductor element of the present invention is a small low-loss inductor element in a wiring layer in an insulating film on a semiconductor substrate, Inductor wiring, which is the wiring of the inductor element, is formed with at least two different wiring pitches in the plurality of wiring layer layers, and the inductor wiring of each wiring layer is made one or two rounds around the circumference.
  • the wiring has a cutting portion, and is connected to a surrounding wiring directly above or below by a via at the cutting portion, and the wirings connected by the via have the same current direction in the wiring.
  • the small low-loss inductor element of the present invention is a small low-loss inductor element in a wiring layer in an insulating film on a semiconductor substrate.
  • the inductor wiring that is the wiring of the inductor element includes at least two types of inductor wiring. Formed with at least two different wiring pitches in wiring layers with different minimum wiring pitches, the inductor wiring of each wiring layer has a cut portion in the wiring every time it makes one or two rounds, The cut portion is connected to a surrounding wiring immediately above or below by a via, and the wirings connected by the via have the same current direction in the wiring.
  • a small and low-loss inductor element characterized in that vias are formed at portions where the upper and lower wirings overlap at the cut portions at the connection portions where the upper and lower wiring layers have different wiring pitches.
  • the inductor wiring is characterized in that the number of turns in the same layer of the narrow pitch wiring layer is larger than the number of turns in the same layer of the wide pitch wiring layer.
  • the inductor wiring does not have a via between the wide pitch wiring layer and the wide pitch wiring layer in the same pitch wiring layer in the narrow pitch wiring layer.
  • a small low-loss inductor element characterized by having a portion connected to the adjacent inductor wiring.
  • the inductor wiring includes a portion in which a plurality of wiring layers adjacent in the vertical direction are connected by the vias so that the plurality of wiring layers are connected in parallel to form an integral wiring.
  • the thin layer of the wiring film has a smaller number of wiring layers constituting the part connected in parallel and integrated than the thick layer of wiring. Low loss inductor element.

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Abstract

　本発明のインダクタ素子は、半導体基板上の絶縁膜中の配線層の内のインダクタ素子であって、そのインダクタ素子の周回配線であるインダクタ配線は、少なくとも２つのその配線層の断面で、それぞれ異なる配線ピッチで形成され、２つのその配線層の一方で、周回状に周囲を略１周乃至略２周するその周回配線内に端部を有し、その端部でビアにより直上又は直下の他方のその配線層のその周回配線の端部に接続され、そのビアにより接続されたその周回配線同士はそれぞれの配線層内の電流方向が同一であることを特徴とするインダクタ素子。

Description

小型低損失インダクタ素子
　本発明は、半導体基盤上に形成される小型低損失インダクタ素子に関する。
　近年、無線ＬＡＮ（Local Area Network）、Bluetooth、地上波デジタルＴＶ等種々の高速なデジタル無線方式が実用化されている。また、デジタルの半導体集積回路では、特にＧＨｚ以上の高速な動作をするものでは、無線回路と同様のアナログ技術が使用される。このような回路では、受動素子として半導体基板上に形成されたオンチップインダクタを使用する。このインダクタは、半導体上のメタル配線を渦巻き状に巻いた形状をしており、大きくても数ｎＨ程度のインダクタンスしかないが、ＧＨｚ程度の周波数で動作する回路では、実用的なインダクタンス値である。
　このような高周波・無線回路では、通常複数のインダクタ素子を集積する。しかし、インダクタ素子は、１つの大きさが数１０μｍ～数１００μｍ角と大きく、チップ面積の増大を招いていた。
　インダクタの面積を縮小する方式としては、図１３のような構造（特許文献１参照、以下、多層直列方式と称する。）が提案されている。この構造は、多層配線構造を利用して、スパイラル形状のインダクタを多数の配線層に形成し、それらのインダクタを直列接続することによって、全体でのインダクタンス値を大きくすることができる。これにより、配線層数をｎとすると、チップ面積は１層のみのインダクタの約１／ｎにすることができる。
　しかし、この形状では、上下の配線間の容量によりインダクタ全体の寄生容量が大きくなるという問題があった。
　図１３では、全てのインダクタ配線は、平面上では同じ位置にあったが、配線容量を低減するために、図１４のように、層ごとにインダクタ配線の平面上の位置をずらせる方式が提案されている（特許文献２、及び特許文献３参照）。図では、上層の配線は、下層の配線の配線と配線の隙間の上を通るように配置されている。
　しかし、一般に、インダクタ配線は、配線幅が配線間隔よりも大きいために、上下のインダクタ配線は、図１５のように重なり部分ができる。このために、配線容量をあまり減らすことはできなかった。
　そこで、配線容量の低減策として、図１６に示す構造が提案されている（特許文献４、及び特許文献５参照、以下、３Ｄソレノイドと称する。）。
　この構造では、１周回ごと配線に切れ目があり、ビアで上又は下の配線に移動する形となっている。
　ここで、積層スパイラルと３Ｄソレノイドの寄生容量について説明する。
　図１７は、配線の断面の模式図である。
　インダクタ配線では、配線の直列抵抗を低減するために、一般的に幅広の配線が使用されるので、配線幅ｗは、配線厚さｔよりも大きい。このために、配線層の絶縁体の誘電率が配線層全体で同じならば、配線の上下間の容量Ｃｖは、左右間の容量Ｃｈよりも大きい。つまり、一般的な多層構造のインダクタでインダクタ配線の寄生容量の支配的な成分は、配線の上下間の容量Ｃｖである。更に、配線の層間膜厚ｈよりも横に並んでいる配線間の間隔ｓを大きくすることで、Ｃｖ以外の容量を更に小さくすることができる。
　このＣｖを含むインダクタの等価回路が図１８及び１９であり、図１８は図１３の等価回路であり、図１９は図１６の等価回路である。
　図１８では、Ｃｖは、ＩＮとＯＵＴに直接つながる形となるので、インダクタ外部からはＣｖが直接観測される。これに対して、図１９では、Ｃｖは、インダクタ配線の途中につながるために、インダクタ外部からはＣｖが直接は観測されず、この影響は小さくなる。つまり、インダクタ両端からみた実効的な寄生容量は、図１９つまり図１６の３Ｄソレノイド構造の方が小さくなる。
　３Ｄソレノイド構造は、このように寄生容量を低減できる反面、インダクタ配線を１周回毎に上下に接続する必要があるために、上下のインダクタ配線が水平面内の同じ位置にある必要があった。シリコン基板上の多層構造の配線では、通常はシリコン基板に近い側（下層）の配線ほど膜厚が薄く、基板から遠ざかる、つまり上層の配線ほど厚くなる。これに合わせて製造可能な最小の配線ピッチ、つまり配線幅と配線間隔は下層が狭く、上層の配線ほどピッチが広い。このように、多層構造の配線では異なるピッチの配線層が混在している。
　しかし、３Ｄソレノイド構造では、上述の制約のために配線ピッチの異なる配線層にまたがる構造は作成できなかった。このため、多層の配線構造であっても、実質的に使用できる配線層が少なくなり、配線の使用効率が低下してチップ面積の増大を招いていた。
　また、オンチップインダクタでは、インダクタンス値以外にＱ値が重要な性能である。このＱ値は、インダクタの直列抵抗が低いほど向上する。オンチップインダクタに使用される配線は、薄膜のために抵抗が高く、一般的にＱ値は低い。
　これを解決する方法として、図２０のような構造（特許文献６参照）が提案されている。図２０は、インダクタ配線の断面であるが、図２０のように複数の配線層の配線をビアでつないで並列に接続することにより、実質的な配線抵抗を下げることができる。図２０では、上層・中層・下層の３層の間に配線全長にわたってビアを配置して各配線層を並列に接続する。これにより、１層のみ使用する場合の１／３に直列抵抗を下げることができる。
　しかし、この構造では、多層の配線層を用いても総配線長を長くできないので、チップ面積が大きくなるという問題があった。
実開昭６０‐１３６１５６号公報 特開昭６１‐２６５８５７号公報 特開平０３‐０８９５４８号公報 特許第２９７６９２６号 特願２００６‐２０９９１５号公報 特許第２９８６０８１号
　しかしながら、上記従来の技術では、積層スパイラル構造は、寄生容量が大きいという問題があった。また、３Ｄソレノイド構造は、寄生容量は小さいものの、異なる配線層にまたがる構造が作成できないために、配線の利用効率が低いという問題点があった。
　そこで、本発明は、上記各問題点に鑑みて為されたもので、その目的の一例は、３Ｄソレノイド構造と同様に、インダクタ配線の寄生容量を低減することができるとともに、ピッチの異なる配線層の配線を混在させることができるために、配線の使用効率が高まり、チップ面積を縮小することができる小型低損失インダクタ素子を提供することである。
　上記の課題を解決するために、本発明のインダクタ素子は、半導体基板上の絶縁膜中の配線層の内のインダクタ素子であって、前記インダクタ素子の周回配線であるインダクタ配線は、少なくとも２つの前記配線層の断面で、それぞれ異なる配線ピッチで形成され、２つの前記配線層の一方で、周回状に周囲を略１周乃至略２周する当該周回配線内に端部を有し、当該端部でビアにより直上又は直下の他方の前記配線層の前記周回配線の端部に接続され、前記ビアにより接続された前記周回配線同士はそれぞれの前記配線層内の電流方向が同一であることを特徴とする。
　本発明によれば、少なくとも二つの配線層で、断面でのそれぞれ異なる配線ピッチで形成されるので、配線ピッチの異なる配線層にまたがるインダクタを形成できる。
　本発明によれば、３Ｄソレノイド構造と同様に、インダクタ配線の寄生容量を低減することができるとともに、ピッチの異なる配線層の配線を混在させることができるために、配線の使用効率が高まり、チップ面積を縮小することができる。
　上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実施の形態、およびそれに付随する以下の図面によってさらに明らかになる。
本発明の実施形態に係るインダクタ構造の上面図とα‐βの部分の断面図を示す図である。 本発明の実施形態を示す図である。 本発明の他の実施形態を示す図である。 本発明の他の実施形態を示す図である。 本発明の他の実施形態を示す図である。 本発明の他の実施形態を示す図である。 本発明の他の実施形態を示す図である。 本発明の他の実施形態を示す図である。 従来のインダクタの効果を説明するためのレイアウト図である。 本発明のインダクタの効果を説明するためのレイアウト図である。 インダクタの直列インダクタンス値を比較する図である。 インダクタのＱ値を比較する図である。 従来の積層スパイラルインダクタの鳥瞰図である。 従来の配線位置をずらせた積層スパイラルインダクタの上面図である。 従来の配線位置をずらせた積層スパイラルインダクタの断面図である。 従来の３Ｄソレノイドインダクタの鳥瞰図である。 従来のインダクタの断面図である。 図１３における寄生容量を説明する図である。 図１６における寄生容量を説明する図である。 従来のインダクタ配線の断面図である。
　以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様な符号を付し、適宜説明を省略する。
　本発明に好適な実施の形態１について、図面に基づいて説明する。図１において、本実施の形態によるインダクタ素子は、半導体基板上の絶縁膜中の配線層の内のインダクタ素子であって、そのインダクタ素子の周回配線であるインダクタ配線は、少なくとも２つの配線層（下層及び上層）の断面で、それぞれ異なる配線ピッチで形成され、２つのその配線層（下層及び上層）の一方（下層又は上層）で、周回状に周囲を略１周（乃至略２周）するその周回配線内に端部（Ａ又はＢ）を有し、その端部でビアにより直上又は直下の他方のその配線層（上層又は下層）のその周回配線の端部に接続され、そのビアにより接続されたその周回配線（下層及び上層）同士はそれぞれのその配線層内の電流方向（右回り）が同一であることを特徴とするインダクタ素子。
　図１を参照してさらに詳細に説明する。なお、図１は本発明のインダクタ構造の上面図と図のα‐βの部分の断面図である。
　図１では上層と下層の配線層にまたがる３巻きのインダクタを示している。ここで、配線ピッチとは同層の配線間で、２つの配線の中央間の距離を言う。
　図１の断面図に示すように、上層の配線は、下層の配線よりも幅が広い。また、図１では、上層の配線の膜厚が厚く、上層配線の配線ピッチが広い。すなわち上層周回配線は下層周回配線より周回配線数が少ない。２つの配線層の上方の配線層の周回配線数と下方の配線層の周回配線数が異なり、下方の配線層の周回配線数のほうが多い。これは、下層配線に比べて上層配線は凹凸のある平面に形成されるため、厚く形成する必要があるからである。限られた領域に周回配線を縦方向に積み上げる場合、上層配線数は下層配線数より少なくする必要がある。
　このように、上層の周回配線数が下層の周回配線数より少なくても、上層周回配線の配線幅が下層周回配線の配線幅より大きいので、配線の一部は、上下同じ位置にはないものの、重なり部分が生じるのでビアを介して下層の周回配と上層の周回配線接続できる。また、重ならない部分は寄生容量を減らすことができる。
　このインダクタにおいてＩＮから入った信号は、下層の外側配線を略１周してからＡ点でビアを介して上層配線に移動する。このビアは、前述の上下配線の重なり部分に形成する。この信号は、次に上層配線を略１周してからＢ点でビアを介して下層配線に移動し、下層の内側配線を略１周してからＯＵＴから出力される。ここで、Ｂ点も同様に上下配線の重なり部分に形成する。また、略１周とは、コイルを形成することを目的とし、完全に一周させるものではないことを意味する。
　このように上下の配線の重なり部分を利用することで、配線ピッチの異なる配線層にまたがるインダクタを形成できる。
　図１の断面図における矢印は、インダクタ周回間の信号の移動を示したものである。
　図１の断面図において、信号はインダクタ配線を略１周する度に、図１の断面の順番で上下の配線間を移動する。
　以下においても、インダクタ配線を略１周する度の信号の移動を断面図の矢印で示すものとする。
　次に、本発明の第２の実施形態について、図２を参照して説明する。なお、図２は、下層の配線層が複数層の場合のインダクタ配線の断面図である。また、図２において各周回間の信号の経路を矢印で示している。
　図２において、金属配線Ｍ１～Ｍ４の下層配線と金属配線Ｍ５の上層配線があり、金属配線Ｍ５の配線ピッチは、金属配線Ｍ１～Ｍ４より大きく、金属配線Ｍ５の配線膜厚は、他の層よりも厚いものとする。
　この場合においても、図２における矢印のように、ＩＮから入った信号は、金属配線Ｍ１～Ｍ４を周回しながらＡ点で金属配線Ｍ５に入り、金属配線Ｍ５を略１周してから下層配線に戻り、Ｂ点で金属配線Ｍ１を略２周して１つ内側の配線のＣ点に移動する。次に、金属配線Ｍ１～Ｍ４を周回しながらＤ点で金属配線Ｍ５に入り、金属配線Ｍ５を略２周して１つ内側の配線のＥ点に移動する。更に、下層配線に戻り、ＯＵＴで出力される。ここで、略２周とは、１周から２周に近づけたコイルを形成する目的で、完全に２周させるものではない。
　このように、上層と下層の配線のピッチの差に合わせて同一配線層内での周回数を調整することで、配線ピッチの異なる配線層にまたがるインダクタを形成することができる。
　次に、本発明の第３の実施形態を図３に示す。なお、図３は、各配線層の膜厚は同じで配線のピッチのみが異なる場合である。また、信号の流れは、図２と同じである。
　次に、本発明の第４の実施形態について、図４を参照して説明する。なお、図４は上層の配線層が複数層の場合のインダクタ配線の断面図である。また、図４において、各周回間の信号の経路を矢印で示している。
　図４に示すように、金属配線Ｍ１の下層配線と金属配線Ｍ２～Ｍ５の上層配線があり、金属配線Ｍ１の配線ピッチは、金属配線Ｍ１～Ｍ４より小さいものとする。
　この場合においても、図４における矢印のように、ＩＮから入った信号は、金属配線Ｍ１を略２周回してＡ点で金属配線Ｍ２に入り、金属配線Ｍ２～Ｍ５を周回しながら伝わり、Ｂ点で金属配線Ｍ５を略２周回して１つ内側の配線のＣ点に移動する。更に、金属配線Ｍ５～Ｍ１を周回しながら伝わり、ＯＵＴで出力される。
　次に、本発明の第５の実施形態について、図５を参照して説明する。なお、図５は上下層の配線層が共に複数層の場合のインダクタ配線の断面図である。また、図５において、各周回間の信号の経路を矢印で示している。
　図５に示すように、金属配線Ｍ１～Ｍ４の下層配線と金属配線Ｍ５～Ｍ６の上層配線があり、金属配線Ｍ１～Ｍ４の配線ピッチは、金属配線Ｍ５～Ｍ６より小さいものとする。
　図５において、金属配線Ｍ１～Ｍ４は、１層あたり略４周回し、金属配線Ｍ５～Ｍ６は、１層あたり略３周回する。図５の矢印のように、ＩＮから入った信号は、Ｆ点までは各層を略１周ずつ周回しながら配線層を移動するが、Ｆ点から上層に移る途中で金属配線Ｍ５には移動せず、ＯＵＴから出力される。
　本発明の第６の実施形態について、図６を参照して説明する。なお、図６は上下層の配線層が共に複数層の場合のインダクタ配線の断面図である。また、各周回間の信号の経路を矢印で示している。
　図６においては、金属配線Ｍ１～Ｍ４の下層配線と金属配線Ｍ５～Ｍ６の上層配線があり、金属配線Ｍ１～Ｍ４の配線ピッチは、金属配線Ｍ５～Ｍ６より小さいものとする。
　図６において金属配線Ｍ１～Ｍ４は、１層あたり略８周回し、金属配線Ｍ５～Ｍ６は、１層あたり略６周回する。図６における矢印のように、ＩＮから入った信号は、Ｇ点までは各層を略１周ずつ周回しながら配線層を移動するが、Ｇ点で上層の金属配線Ｍ５に移動せず、１つ内側の配線のＨ点に移動する。
　これによって、上層と下層の配線のピッチ差を埋め、以降は各層を略１周ずつ周回しながら配線層を移動してＯＵＴから出力される。
　なお、図２乃至５においては、同一の配線層内では配線ピッチが一定であるが、図６においては、Ｄ点とＫ点の間隔が他の部分よりも広くなっており、このように同一の配線層内に異なるピッチの配線を配置することも可能である。
　次に、本発明の第７の実施形態について、図７を参照して説明する。
　図７に示すように、多層配線構造では、一般に上層配線は、下層配線よりもピッチが広いと同時に膜厚も厚い。このため、上層配線の配線抵抗は、下層配線よりも低い。
　しかし、３Ｄソレノイド構造では、上層配線と下層配線を直列に接続するので、インダクタの全体での直列抵抗は、下層配線の抵抗に律速されて十分に低くすることができない。そこで、３Ｄソレノイド構造においても部分的に複数の配線層のインダクタ配線を並列に接続する（裏打ち配線）ことで、配線抵抗を下げることが可能である。
　図７では、金属配線Ｍ１～Ｍ４が下層配線、金属配線Ｍ５が上層配線であるが、金属配線Ｍ１と金属配線Ｍ２、金属配線Ｍ３と金属配線Ｍ４を夫々１組として、組の配線層では、各層の配線を図７のように上下にビアで接続することで並列接続とする。
　これによって、下層配線の配線抵抗は、実質的に１／２となるので、インダクタ全体の配線抵抗を下げることができる。
　次に、本発明の第８の実施形態について、図８を参照して説明する。
　図８において、金属配線Ｍ１～Ｍ３が下層配線、金属配線Ｍ４～Ｍ５が上層配線である。
　図８において、上層配線は、下層配線よりも配線膜厚が大きく低抵抗であるとする。そこで、下層配線は３層を一組、上層配線は２層を１組と、低抵抗の上層配線ほど組にする配線の層数を減らすことで、各インダクタの周回での配線抵抗を均一とすることができる。
　次に、本発明の効果を電磁界シミュレーションにより示す。
　なお、プロセスは、９０ｎｍノードの６層Ｃｕ配線を仮定し、金属配線Ｍ２～Ｍ５が同一ピッチの配線層、金属配線Ｍ６はこれらよりもピッチの広い配線層とする。
　図９及び１０は、シミュレーションに使用したインダクタの平面図とα‐βでの断面図である。
　図９の従来構造では、インダクタ配線は、金属配線Ｍ２～Ｍ５のみで構成されており、金属配線Ｍ２と金属配線Ｍ３、金属配線Ｍ４と金属配線Ｍ５を夫々１組として、組の配線層では、各層の配線を図９のように上下にビアで接続することで裏打ち配線としている。
　これに対して、図１０の本発明では、インダクタ配線は、金属配線Ｍ２～Ｍ６で構成されており、金属配線Ｍ２と金属配線Ｍ３、金属配線Ｍ４と金属配線Ｍ５を夫々裏打ち配線として、金属配線Ｍ６のみは裏打ちなしとなっている。
　図１１は、シミュレーションより求めた従来方式と本発明のインダクタの直列インダクタンス値である。
　図１１に示すように、低周波領域においては、従来方式のインダクタンス値と本発明のインダクタンス値とは、ほぼ同じである。しかし、面積で比較すると、従来方式が３４２μｍ２に対して、本発明が２４０μｍ２であるので、約３０％の面積縮小が可能である。
　図１２は、シミュレーションより求めた従来方式と本発明のＱ値である。
　図１２に示すように、従来方式と本発明のＱ値は、ほぼ同じ値が実現できる。
　以上説明したように、本発明によれば、従来の３Ｄソレノイドインダクタに対して、特性を劣化させることなく面積の縮小が可能である。
　尚、これらは本発明に例示であり、上記以外の様々な構成を採用することもできる。
（１）本発明の小型低損失インダクタ素子は、半導体基板上の絶縁膜中の配線層の内の小型低損失インダクタ素子であって、
　前記インダクタ素子の配線であるインダクタ配線は、複数の前記配線層層中で、少なくとも２種類の異なる配線ピッチで形成され、前記各配線層のインダクタ配線は、周囲を１周又は２周する度に当該配線内に切断部を有し、当該切断部でビアにより直上又は直下の周回配線と接続され、前記ビアにより接続された前記配線同士は、当該配線内の電流方向が同一であることを特徴とする。
（２）本発明の小型低損失インダクタ素子は、半導体基板上の絶縁膜中の配線層の内の小型低損失インダクタ素子であって、前記インダクタ素子の配線であるインダクタ配線は、少なくとも２種類の異なる最小配線ピッチの配線層中で少なくとも２種類の異なる配線ピッチで形成され、前記各配線層のインダクタ配線は、周囲を１周又は２周する度に当該配線内に切断部を有し、当該切断部でビアにより直上又は直下の周回配線と接続され、前記ビアにより接続された前記配線同士は、当該配線内の電流方向が同一であることを特徴とする。
（３）上記に記載の小型低損失インダクタ素子において、
　前記複数の配線ピッチの配線層は、前記配線ピッチの異なる配線層毎に前記配線層の膜厚が異なることを特徴とする小型低損失インダクタ素子。
（４）上記記載の小型低損失インダクタ素子において、
　上下の配線層の配線ピッチが異なる部分の接続部は、前記切断部で上下の配線の重なる部分にビアが形成されていることを特徴とする小型低損失インダクタ素子。
（５）上記記載の小型低損失インダクタ素子において、
　前記インダクタ配線は、狭ピッチの配線層の同一層内での周回数が広ピッチの配線層の同一層内での周回数より多いことを特徴とする小型低損失インダクタ素子。
（６）上記記載の小型低損失インダクタ素子において、
　前記インダクタ配線は、前記狭ピッチの配線層中で、前記広ピッチの配線層と上下に隣接する配線層におけるインダクタ配線では広ピッチの配線層との間にビアを有さず、同一配線層中の隣接するインダクタ配線に接続されている部分を有することを特徴とする小型低損失インダクタ素子。
（７）上記記載の小型低損失インダクタ素子において、
　前記インダクタ配線の中には、上下に隣接する複数の配線層を前記ビアで接続することにより、当該複数の配線層が並列接続されて一体の配線となっている部分を有することを特徴とする小型低損失インダクタ素子。
（８）上記記載の小型低損失インダクタ素子において、
　前記複数の配線層のうち、配線膜厚の薄い層は、配線膜厚の厚い層よりも前記並列接続されて一体となっている部分を構成する配線層の数が多いことを特徴とする小型低損失インダクタ素子。
この出願は、２００８年２月２０日に出願された日本出願２００８-０３８４１０号を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (9)

  1. 　半導体基板上の絶縁膜中の配線層の内のインダクタ素子であって、
    　前記インダクタ素子の周回配線であるインダクタ配線は、少なくとも２つの前記配線層の断面で、それぞれ異なる配線ピッチで形成され、２つの前記配線層の一方で、周回状に周囲を略１周乃至略２周する当該周回配線内に端部を有し、当該端部でビアにより直上又は直下の他方の前記配線層の前記周回配線の端部に接続され、
    　前記ビアにより接続された前記周回配線同士はそれぞれの前記配線層内の電流方向が同一であることを特徴とするインダクタ素子。
  2. 　請求項１に記載のインダクタ素子において、
    　前記２つの配線層の一方の配線層の周回配線である上層周回配線と、
    　他方の配線層の周回配線である下層周回配線とで、
    　前記下層配周回線の数の方が前記上層周回配線の数より多いことを特徴とするインダクタ素子。
  3. 　請求項２に記載のインダクタ素子において、
    　前記上層周回配線の配線幅の方が前記下層周回配線の配線幅より大きいことを特徴とするインダクタ素子。
  4. 　請求項１乃至３何れか１項に記載のインダクタ素子において、
    　前記配線ピッチの配線層は、前記配線ピッチの異なる配線層毎に前記配線層の膜厚が異なることを特徴とするインダクタ素子。
  5. 　請求項１乃至４何れか１項に記載のインダクタ素子において、
    　上下の配線層の配線ピッチが異なる部分の接続部は、前記切断部で上下の配線の重なる部分に前記ビアが形成されていることを特徴とするインダクタ素子。
  6. 　請求項１乃至５の何れか１項に記載のインダクタ素子において、
    　前記インダクタ配線は、前記配線ピッチが狭ピッチの配線層内での周回数が、前記配線ピッチが広ピッチの配線層内での周回数より多いことを特徴とするインダクタ素子。
  7. 　請求項６に記載のインダクタ素子において、
    　前記インダクタ配線は、前記狭ピッチの配線層中で、前記広ピッチの配線層と上下に隣接する配線層におけるインダクタ配線では、前記広ピッチの配線層との間に前記ビアを有さず、同一配線層中の隣接する前記インダクタ配線に接続されている部分を有することを特徴とするインダクタ素子。
  8. 　請求項１乃至５の何れか１項に記載のインダクタ素子において、
    　前記インダクタ配線の中には、上下に隣接する複数の前記配線層を前記ビアで接続することにより、当該複数の配線層が並列接続されて一体の配線となっている部分を有することを特徴とするインダクタ素子。
  9. 　請求項８に記載のインダクタ素子において、
    　前記複数の配線層のうち、配線膜厚の薄い層は、配線膜厚の厚い層よりも並列接続されて一体となっている部分を構成する前記配線層の数が多いことを特徴とするインダクタ素子。
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