CN103579096A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了半导体器件及其制造方法。在一个实施例中，制造半导体器件的方法包括在工件上方的第一金属化层中形成第一导电结构，第一导电结构包括具有第一宽度的第一部分和具有第二宽度的第二部分。第二宽度不同于第一宽度。方法包括在与第一金属化层相邻的第二金属化层中形成第二导电结构，并且将第二导电结构的部分连接至第一导电结构的第一部分。

Description

半导体器件及其制造方法
技术领域
本发明一般地涉及半导体技术领域，更具体地来说，涉及半导体器件及其制造方法。
背景技术
半导体器件用于各种电子应用中，例如，以个人电脑、手机、数码相机以及其他电子设备为例。通常通过在半导体沉底上方顺序沉积绝缘层或者介电层、导电层以及半导体层材料，并且使用光刻图案化各种材料层以在其上形成电路部件和元件来制造半导体器件。通常在单个半导体晶圆上制造数十或数百个集成电路。通过沿晶圆上的划线切割集成电路分割成单独的管芯。可以在多芯片模块中或者其他类型的封装件中单独封装管芯。随着半导体器件的尺寸减小，已经开始开发较小的封装件（例如，晶圆级封装件（WLP）），其中，集成电路（IC）置于具有用于制造连接至IC和其他电子部件的布线的载体上。为了进一步提高电路密度，也已经开发了三维（3D）IC，其中，两个或者多个管芯或者IC接合在一起并且在附接至衬底的中介层上的管芯和接触焊盘之间形成电连接件。
半导体器件的布线通常形成在后道工序（BEOL）工艺中。多个导电材料层用于形成布线和其他导电结构（例如，一些应用中的电容器和电感器）。尤其随着器件的尺寸减小，在许多半导体器件中关注电阻-电容（RC）时间常数、RC延迟特性以及导电布线和导电结构的电阻。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种制造半导体器件的方法，所述方法包括：在工件上方的第一金属化层中形成第一导电结构，所述第一导电结构包括具有第一宽度的第一部分和具有第二宽度的第二部分，所述第二宽度不同于所述第一宽度；在与所述第一金属化层相邻的第二金属化层中形成第二导电结构；以及将所述第二导电结构的一部分连接至所述第一导电结构的第一部分。
在该方法中，形成所述第一导电结构包括：形成包括信号互连件的所述第一部分以及形成包括与所述第一信号互连件相邻的接地互连件的所述第二部分。
在该方法中，形成所述第一导电结构包括：形成包括与所述信号互连件的第一侧相邻的第一接地互连件和与所述信号互连件的第二侧相邻的第二接地互连件的所述第二部分，所述第二侧与所述第一侧相对。
在该方法中，所述第一接地互连件和所述信号互连件之间的第一距离与所述第二接地互连件和所述信号互连件之间的第二距离基本相同。
在该方法中，所述第一接地互连件和所述信号互连件之间的第一距离不同于所述第二接地互连件和所述信号互连件之间的第二距离。
在该方法中，形成所述第一导电结构包括：形成包括设置在所述第一接地互连件和所述第二接地互连件之间的多个信号互连件的所述第一部分。
在该方法中，连接所述第二导电结构的所述一部分包括：将所述第二导电结构的第一部分连接至所述第一导电结构的第一部分，所述第二导电结构进一步包括第二部分，并且所述方法进一步包括：将所述第二导电结构的第二部分连接所述第一导电结构的第二部分。
在该方法中，形成所述第二导电结构包括：形成具有第三宽度的第一部分和形成具有第四宽度的第二部分，所述第四宽度不同于所述第三宽度。
在该方法中，形成所述第二导电结构包括：形成具有第三宽度的第一部分和形成具有第四宽度的第二部分，其中，所述第三宽度不同于所述第一宽度，或者所述第四宽度不同于所述第二宽度。
在该方法中，形成所述第二导电结构包括：形成具有第三宽度的所述第一部分和形成具有第四宽度的所述第二部分，并且所述第三宽度与所述第一宽度基本相同。
在该方法中，所述第一导电结构包括具有所述第二宽度的多个第二部分，形成所述第一导电结构包括形成地-信号-地（GSG）互连结构或者共面波导（CPW），所述GSG互连结构或者所述CPW包括设置在两个接地互连件之间的信号互连件，所述信号互连件包括所述第一导电结构的第一部分并且所述两个接地互连件中的每一个都包括所述第一导电结构中的一个第二部分，所述第二导电结构包括多个第二部分，并且所述方法进一步包括将所述两个接地互连件中的每一个都连接至所述第二导电结构的多个第二部分中的一个。
该方法进一步包括：在与所述第二金属化层相邻的第三金属化层中形成第三导电结构，所述第三导电结构包括多个导电部件，其中，所述多个导电部件中的每一个都连接至所述第二导电结构的多个第二部分中的一个。
在该方法中，所述多个导电部件中的每一个的宽度都基本为所述第一宽度。
在该方法中，形成所述第一导电结构包括形成电容器，所述第一导电结构的第一部分和所述第二导电结构的第一部分包括第一电容极板，并且所述第一导电结构的第二部分和所述第二导电结构的第二部分包括与所述第一电容极板相邻的第二电容极板。
在该方法中，形成所述第一导电结构包括形成电感器，形成所述电感器包括在所述第一金属化层和所述第二金属化层中形成螺旋电感器，并且所述电感器的外周界截面包括所述第一导电结构的第一部分和第二部分以及所述第二导电结构的第一部分和第二部分。
在该方法中，将所述第一导电结构的第一部分连接至所述第二导电结构的第一部分包括：通过设置在第三金属化层中的第一通孔将所述第一导电结构的第一部分连接至所述第二导电结构的第一部分，所述第三金属化层设置在所述第一金属化层和所述第二金属化层之间，并且将所述第一导电结构的第二部分连接至所述第二导电结构的第二部分包括：通过设置在所述第三金属化层中的第二通孔将所述第一导电结构的第二部分连接至所述第二导电结构的第二部分。
根据本发明的另一方面，提供了一种半导体器件，包括：工件；地-信号-地（GSG）互连结构，设置在所述工件上方的第一金属化层中，所述GSG互连结构包括设置在两个接地互连件之间的信号互连件，所述信号互连件和所述两个接地互连件中的每一个都包括第一宽度；以及导电结构，设置在与所述第一金属化层相邻的第二金属化层中，所述导电结构包括每一个都具有第二宽度的多个导电部件，所述第二宽度不同于所述第一宽度，其中，所述导电结构的所述多个导电部件中的一个导电部件连接至所述信号互连件，并且所述多个导电部件中的其他导电部件连接至所述两个接地互连件中的每一个。
根据本发明的又一方面，提供了一种半导体器件，包括：工件；第一导电结构，设置在所述工件上方的第一金属化层中，所述第一导电结构的第一部分包括第一宽度，所述第一导电结构的第二部分包括第二宽度，所述第二宽度不同于所述第一宽度；以及第二导电结构，设置在与所述第一金属化层相邻的第二金属化层中，其中，所述第二导电结构的第一部分包括第三宽度，所述第二导电结构的第二部分包括第四宽度，所述第四宽度不同于所述第三宽度，所述第一导电结构的第一部分连接至所述第二导电结构的第一部分，并且所述第一导电结构的第二部分连接至所述第二导电结构的第二部分。
在该半导体器件中，所述第二导电结构改善了所述第一导电结构的电阻、电容、RC延迟或者品质因数。
在该半导体器件中，所述第一导电结构和所述第二导电结构设置在集成电路管芯、中介层或者封装衬底上。
附图说明
为更完整的理解本发明及其优点，现在将结合附图所进行的以下描述作为参考，其中：
图1至图6是根据本发明的一些实施例示出包括地-信号-地（GSG）互连结构的导电结构的半导体器件的截面图；
图7是根据本发明一个实施例示出包括在一侧接地的互连结构的导电结构的截面图；
图8和9是根据一些实施例示出包括地-信号-信号-地（GSSG）互连结构的导电结构的截面图；
图10和11示出了根据另一个实施例示出包括电容器的导电结构的截面图；
图12和13分别示出了根据一个实施例包括电感器的导电结构的俯视图和截面图；
图14是根据一个实施例示出可以实施本文所述的新型导电结构的封装3DIC的截面图；以及
图15是根据一个实施例制造半导体器件的导电结构的方法流程图。
除非另有指定，否则不同附图中相应的数字和符号通常指相应的部件。绘制附图以清晰地示出一些实施例的相关方面并且不必按比例绘制。
具体实施方式
下面详细阐述了本发明一些实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的发明概念。阐述的具体实施例仅是制造和使用本发明的具体方式，并且没有限定本发明的范围。
本发明的一些实施例与半导体器件的金属化层中的互连结构、导电部件、以及无源部件的形成有关。在本文中将描述新型半导体器件及其制造方法。
根据一些实施例，两个或者多个导电结构形成在包括集成电路、中介层或者用于封装集成电路的衬底的半导体器件的至少两个金属化层中。导电结构包括通过通孔连接在一起的金属叠层。可以在要在本文中进一步描述的信号总线、GSG互连结构、GSSG互连结构、共面波导、电容器或者电感器中利用金属叠层。
图1至图6示出了根据本发明的一些实施例包括GSG互连结构的半导体器件中的导电结构的截面图。在一些实施例中，GSG互连结构包括共面波导（CPW）。首先参照图1，示出了包括GSG互连结构的初始设计的半导体器件的截面图。GSG互连结构包括具有形成在金属化层MN中的多条导线104和106的导电结构102。导电结构102的导线104和106包括信号互连件104和两个接地互连件106，其中，信号互连件104设置在两个接地互连件106之间。接地互连件106和信号互连件104在本文中还称为导电结构102的部分104和106。信号互连件104和接地互连件106具有包括尺寸d1的宽度并且以他们之间具有包括尺寸d2的宽度的间距间隔开。信号互连件104和接地互连件106具有包括尺寸d3的厚度或者高度。在一些实施例中，例如，尺寸d1可以包括大约1μm至10μm，尺寸d2可以包括大约1μm至10μm，并且尺寸d3可以包括大约0.8μm至2μm，但是可选地，尺寸d1、d2和d3可以包括其他值。在一些实施例中，例如，导电结构102的部分104和106可以在俯视图中（例如，相对于图1所示的截面图在进出纸面的视图中）延伸大约几微米至几毫米。金属化层MN可以包括其他导线（未示出）形成在其中的材料层。
设置在信号互连件104的任一侧的接地互连件106屏蔽（shield）信号互连件104。然而，图1所示的结构的潜在问题是导电结构102的部分104和106的电阻可以很高，从而可以导致较长的信号延迟。应该注意，根据一些实施例实际上不制造图1所示的半导体器件：图1仅示出了导电结构102的初始设计。
为了改善图1所示的初始设计的性能，如图2所示，其中，图2是根据本发明一个实施例的半导体器件100的截面图，互连结构的信号互连件104和接地互连件106延伸至相邻的金属化层MN-1。导电结构110形成在相邻的金属化层MN-1中，该金属化层MN-1可以包括其他导线（未示出）形成在其中的材料层。导电结构110通过设置在金属化层MN和MN-1之间的金属化层VN-1中的通孔108连接至导电结构102。金属化层VN-1包括半导体器件100的其他通孔（未示出）形成其中的材料层或者通孔层。
在制造工艺中，首先制造下部导电结构110，然后在导电结构110上方制造通孔层，然后在通孔层上方形成上部导电结构102，这将在本文进行进一步的描述。
导电结构110包括具有在截面图中所示的包括尺寸d4的宽度的部分112。每个部分112都设置在导电结构102的部分104和106中的一个的下方。导电结构110的部分112本文中（例如，在一些权利要求中）还称为多个导电部件。例如，在一些实施例中，导电结构110的部分112可以在俯视图（例如，相对于图2所示的截面图进出纸面）中延伸大约几微米至几毫米。
根据一些实施例，包括尺寸d4的部分112的宽度不同于包括尺寸d1的部分104或者106的宽度。例如，尺寸d4小于图2所示的实施例中的d1。可选地，尺寸d4可以大于尺寸d1。在其他实施例中，尺寸d4可以基本上与尺寸d1相同。在一些实施例中，尺寸d4可以包括大约尺寸d1的一半。可选地，尺寸d4可以包括其他值。
如图2的截面图所示，导电结构102的信号互连件104和接地互连件106的每个都通过通孔108接合至导电结构110的部分112中的一个。通孔108的宽度包括小于尺寸d1和d4的尺寸d5。如图2所示，生成的半导体器件100结构包括具有三个金属叠层的GSG互连结构，其中，信号互连金属叠层104/108/112设置在两个接地互连金属叠层106/108/112之间。多个通孔108可以沿俯视图中（例如，相对于图2所示的截面图进出纸面）的金属叠层104/108/112和金属叠层106/108/112的长度连接在每个部分104或者106和部分112之间。
通过增加通孔108和导电结构110的部分112增加金属叠层中的导电材料导致用于GSG互连结构的RC时间常数和RC延迟减小，不需要增加金属化层MN的厚度；相反，相邻的金属化层MN-1用于形成附加的导电结构110。使用相邻的金属化层MN-1而不是增加导电结构102的部分104和106的厚度提高了设计灵活性并且避免了增加制造成本。GSG互连结构的电容可以增加，但是电阻减小，并且例如，在一些实施例中可获得导致降低R和C乘积的半导体器件100设计。例如，GSG互连结构使得电阻损耗（例如，阻抗）最小并且在性能方面避免延长执行时间（latency）。因为金属叠层104/108/112和106/108/112不均匀（例如，在一些实施例中，导电结构102的部分104和106的宽度d1不同于导电结构110的部分112的宽度d4），所以有利地避免了耦合电容的增加。
如图3的截面图所示，在另一个实施例中，为了增加包括金属叠层106/108/112的相邻接地平面的间距并且最小化结构的电容，信号互连金属叠层104/108/116翻转大约180度。例如，可以调节信号互连金属叠层104/108/116的定向以最小化相邻接地互连金属叠层106/108/112的电容。信号互连金属叠层104/108/116具有在导电结构102中的较窄部分104和在导电结构110中的较宽部分116，在图2所示的实施例中不是反之亦然的。导电结构102的部分104具有包括尺寸d7的宽度，其中，d7包括与导电结构110的部分112的尺寸d4基本相同的宽度。导电结构110的部分116具有包括尺寸d6的宽度，其中d6包括与导电结构102的部分106的尺寸d1基本相同的宽度。在一个实施例中，为了最小化电容，导电结构102的部分104可以与导电结构102的部分106间隔距离基本上等于导电结构110的部分116与导电结构110的部分112间隔距离。可选地，尺寸d6和d7可以包括其他值，并且部分104和106以及部分116和112可以以其他相关量间隔开。在一些实施例中，尺寸d1、d4、d6和d7可以基本相同（未示出）。
图4示出了接地互连件包括形成在导电结构120中的又一金属化层MN-2中的延伸堆叠结构的另一个实施例。接地互连件延伸至附加的金属化层MN-2中。金属化层MN-2中的导电结构120设置在导电结构110和工件124之间。在本实施例中，接地互连件包括金属叠层106/108/112/128/122。导电结构120包括设置在导电结构110中部分112下方的部分122。导电结构120的部分112本文中（例如，在一些权利要求中）还称为多个导电部件。导电结构120的部分122通过形成在金属化层VN-2中的通孔128连接至导电结构110的部分112。金属化层VN-2包括半导体器件100的其他通孔（未示出）形成在其中的材料层。通孔128具有包括尺寸d5的宽度，其中，尺寸d5小于尺寸d1和d4。例如，通孔128的宽度可以与金属化层VN-1中通孔108的宽度基本相同。
金属化层MN-2中导电结构120的部分122具有包括尺寸d8的宽度。尺寸d3可以与包括导电结构102的部分106的宽度尺寸d1基本相同的宽度。尺寸d8还可以包括与包括导电结构110的部分116的宽度尺寸d6相同的宽度。可选地，尺寸d8可以包括其他值。在一些实施例中，尺寸d1、d4、d6、d7和d8（未示出）可以基本相同。
在一些实施例中，当电流流经信号互连金属叠层104/108/116时，生成E-场（E-field）。优选地，图4所示的实施例的延伸接地互连件106/108/112/128/122使得信号E-场线在接地处终止，而不是在硅衬底（信号E-场线可以增加衬底耦合噪声）处终止。例如，通过图4所示的工件124示出硅衬底。为了进一步改善与工件124的隔离，接地层可以延伸至另一金属层（例如，金属化层MN-2），而不延伸包括设置在接地互连叠层106/108/112/128/122之间的金属叠层104/108/116的信号互连件。
为了制造图2至图4所示的半导体器件100，首先，提供工件124（在图2和3中未示出工件124；参见图4）。例如，工件124可以包括含有硅或者其他半导体材料的半导体衬底并且可以被绝缘层覆盖。工件124还可以包括其他有源部件或者电路（未示出）。例如，工件124可以包括位于单晶硅上方的二氧化硅。工件124可以包括其他导电层或者其他半导体元件（例如，晶体管、二极管等）。可以使用化合物半导体（例如，GaAs、InP、Si/Ge或者SiC）来替换硅。工件124可以包括诸如绝缘体上硅（SOI）或者绝缘体上锗（GOI）衬底。在一些实施例中，工件124包括可以用于封装3DIC封装件中的集成电路的中介层或者衬底。
金属化层MN-2、VN-2、MN-1、VN-1和MN顺序形成在工件124上方，设置在包括层间介电层的绝缘材料126内。绝缘材料126可以包括二氧化硅、氮化硅、其他介电材料或者它们的组合和多层。绝缘材料126将各种金属化层MN-2、VN-2、MN-1、VN-1和MN中的导电部分122、112、116、112、104、106以及通孔128和108分离和隔离。在用于包括集成电路、中介层或者衬底的半导体器件100的多层互连结构中，金属化层MN-2、MN-1和MN包括导线层，并且金属化层VN-2和VN-1包括通孔层。金属化层MN-2、VN-2、MN-1、VN-1和MN的部分可以相互连接并且连接至工件124的部分。
可以使用减少蚀刻工艺或者双镶嵌工艺形成每个金属化层MN-2、VN-2、MN-1、VN-1和MN。在减少蚀刻工艺中，导电材料形成在工件124上方或者设置在工件124上方的绝缘材料126的部分上方。然后，使用光刻将导电材料图案化为期望形状。然后绝缘材料层126的另一部分形成在图案化导电材料上方以及图案化导电材料之间。
在双镶嵌工艺中，绝缘材料126的部分形成在工件124上方，并且使用光刻图案化绝缘材料126的该部分。用导电材料填充绝缘材料126的该部分中的图案，并且使用化学机械抛光（CMP）工艺和/或蚀刻工艺从绝缘材料层的该部分顶面上方去除多余的导电材料。作为另一个实例，可以使用双镶嵌工艺图案化绝缘材料126的两部分或者多部分，同时形成两个相邻的金属化层MN-2、VN-2、MN-1、VN-1和MN。可选地，可以使用其他方法形成金属化层MN-2、VN-2、MN-1、VN-1和MN。金属化层MN-2、VN-2、MN-1、VN-1和MN包括导电材料，例如，Cu、Al、其他材料或者它们的组合和多层。可选地，金属化层MN-2、VN-2、MN-1、VN-1和MN可以包括其他材料。
作为一个实例，在一些实施例中图2至图4所示的包括互连结构的半导体器件100示出了可以适用于以大约1GHz工作的GSG互连结构。在其他实施例中，GSG互连结构可以适用于以其他频率工作。图2至图4所示的GSG互连结构还可以用在其他类型的地-信号-地（GSG）总线中。
图5是根据一些实施例示出包括GSG互连结构的半导体器件100的截面图，在该实施例中信号互连件104（而不是接地互连件106）延伸至相邻的金属化层MN-1。在本实施例中，信号互连件包括金属叠层104/108/116。接地互连件106包括形成在导电结构102中的单层接地平面。如图5所示，接地互连件106可以与信号互连金属叠层104/108/116对称间隔开，其中，每个接地互连件106和信号互连金属叠层104/108/116之间的间距d2基本上相同。可选地，如图6所示，接地互连件106可以与信号互连金属叠层104/108/116非对称间隔开，其中，每个接地互连件106和信号互连金属叠层104/108/116之间的间距d2和d2’不同。
如图7所示，也可在仅在一侧接地的包括互连结构的半导体器件100中实施新型金属叠层。在本实施例中，信号互连件包括金属叠层104/108/116。接地互连件106被设置在位于信号互连金属叠层104/108/116的左侧的导电结构102中。接地互连件106还可以延伸至相邻的金属化层MN-1（未示出）。信号互连金属叠层104/108/116可以可选地在右侧接地，而不是如图7所示在左侧接地，例如，接地互连件106可以被设置在位于信号互连金属叠层104/108/116的右侧的导电结构102中。可选地，信号互连金属叠层104/108/116可以通过在信号互连金属叠层104/108/116的部分116的右边或者左边形成导电结构110的部分116（未示出）接地。在一些实施例中，信号互连金属叠层104/108/116不接地并且不包括导电结构110的部分116。
图8和9是根据一些实施例示出包括具有地-信号-信号-地（GSSG）互连结构的导电结构的半导体器件100的截面图。如图所示，不是仅具有设置在两个接地互连件之间的一个信号互连件，而是两个或者多个信号互连件可以设置在两个接地互连件之间。在本实施例中，信号互连件中的每个都包括金属叠层104/108/116。包括金属叠层104/108/116的三个或者多个信号互连件可以可选地设置在两个接地互连件106之间（未示出）。如图3所示，在本实施例中的接地互连件106还可以延伸至相邻金属化层MN-1。如图4所示，接地互连件106还可以延伸至附加的相邻金属化层MN-2。类似于图3所示的实施例，如图9的截面图所示，为了增加相邻接地层106的间距并且最小化结构的电容，在另一个实施例中，信号互连金属叠层104/108/116的一个或者多个可以翻转大约180度。
还可以在具有导电部件的其他结构中实施对于图2至图9所述的实施例及其部分实施例。例如，可以在无源部件（例如，图11所示的电容器130以及图12和13所示的电感器）中实施金属叠层。在这些实施例中，尺寸d1、d4、d5、d6和d7可以小于对图1至9的描述的相应尺寸。例如，部分106、104、112和116以及通孔108的尺寸d1、d4、d5、d6和d7可以为大约1μm至2μm或者更少，并且通孔108的尺寸d5可以包括大约0.5μm的阶数。可选地，d1、d4、d5、d6和d7可以包括其他值。
例如，图10和图11示出了根据一些实施例包括电容器130的导电结构的截面图。图10示出了用于电容器的初始设计，其中，导电材料的部分129a和129b被设计成形成在金属化层MN-1和MN中并且通过金属化层VN-1中的通孔108连接在一起。每个金属叠层129a/108/129b都包括电容器的极板。金属叠层129a/108/129b在初始设计中均匀，例如，129a和129b包括具有尺寸d9的相同宽度。尺寸d9可以包括大约1μm至2μm或者更少，但是可选地，尺寸d9可以包括其他值。根据一个实施例，将图10所示的初始设计修改成图11所示的结构，其中，电容器130的金属叠层106/108/112和104/108/116不一致。
电容器130的电容极板132包括金属叠层106/108/112并且电容极板134包括金属叠层104/108/116。例如，导电结构102中分别包括部分106和104的尺寸d1和d7的不同宽度并且导电结构110中分别包括部分112和116的尺寸d4和d6的不同宽度提供了具有最小化金属氧化物金属（MOM）结构的电阻和最大化金属氧化物金属（MOM）结构的电容的形状的交错的非均匀的电容器130。绝缘材料126设置在电容器极板132和134之间部分用作电容器130的电容电介质。
电容器130包括对图3所示的GSG互连结构所述的类似结构，而没有包括在结构中的最右边的金属叠层106/108/112。例如，导电结构102形成在设置在工件124上方的第一金属化层MN中。导电结构102包括具有包括尺寸d1的第一宽度的部分106以及具有包括尺寸d7的第二宽度的部分104。第二宽度d7不同于第一宽度d1。导电结构110形成在与第一金属化层MN相邻的第二金属化层MN-1。导电结构110包括具有第三宽度d4的部分112和具有第四宽度d6的部分116。第四宽度d6不同于第三宽度d4。导电结构102的部分106通过设置在金属化层MN和MN-1之间的第三金属化层VN-1中的通孔108连接至导电结构110的部分112。导电结构102的部分104通过第三金属化层VN-1中的通孔108连接至导电结构110的部分116。第二宽度d7小于第一宽度d1，并且第四宽度d6大于第三宽度d4。在一些实施例中，第一宽度d1与第四宽度d6基本上相同并且第二宽度d7与第三宽度d4基本上相同。可选地，部分104、106、112和116可以包括其他相关的尺寸。
图12和13分别示出了根据一些实施例包括具有电感器的导电结构的半导体器件100的俯视图和截面图。图12的俯视图示出了包括具有区域142中的交叉线144和146的两个绕组145和147的螺旋电感器。两个绕组145和147包括内绕组145和外绕组147。在图12中仅示出了两个绕组145和147；例如，可选地电感器可以仅包括一个绕组、或者三个或者更多绕组（未示出）。如图13的截面图所示，螺旋电感器在形成在多个金属化层MN-1、VN-1和MN中的电感线圈的端部处具有端子148。在图13中示出沿图12中A-A’截取的视图。交叉线144形成在金属化层MN中，并且交叉线146形成在金属化层MN-1中。如图13所示，电感器的其他部分形成在金属化层MN-1和MN中。电感器的外围的截面包括导电结构102的部分104和106以及导电结构110的部分112和116。例如，导电结构110的部分112的尺寸d4可以与导电结构102的部分106的尺寸d1不同或者基本相同。同样地，例如，导电结构110的部分116的尺寸d6可以与导电结构102的部分104的尺寸d7不同或者基本相同。
电感器结构最小化了电感线（inductor line）的阻抗并且改善了与阻抗成反比的电感器的品质因数。与形成在单个金属化层中的现有的电感器相比，还通过在金属化层MN-1和MN中形成电感器的部分来实现改进的电感器的信号连续性。
根据一些实施例，图11所示的电容器130和图12和13所示的电感器可以形成在半导体器件100的三个或者更多金属化层中。例如，包括金属叠层的电容器130的极板132和134可以延伸至三个或者更多金属化层，其中，类似于图4所示的实施例中的接地互连件的延伸，金属化层的部分通过金属化层之间的通孔层中的通孔连接在一起。类似地，电感器的绕组145和147可以延伸至三个或者更多金属化层中。
图14是包括附接至中介层100b（中介层100b附接至衬底100c）的两个集成电路100a管芯的封装3DIC 150的截面图。可选地，一个管芯100a或者三个或者多个管芯100a可以附接至中介层100b（未示出）。例如，中介层100b可以包括硅中介层或者包括其他类型材料的中介层。根据一个实施例，集成电路100a、中介层100b和/或衬底100c可以包括具有本文所述的金属叠层的新型导电结构。包括金属叠层的一个或者多个互连结构、信号总线、电容器130或者电感器可以形成在包括集成电路100a、中介层100b和/或用于封装集成电路100a的衬底100c的半导体器件100中。通过提供衬底100c、提供中介层100b以及提供集成电路100a形成3DIC150。可以在BEOL工艺中所形成的集成电路100a以及中介层100b的金属化层中形成互连结构、信号总线、电容器130或者电感器。可选地或者另外地，可以分别在中介层100b和/或衬底100c的导电层或者再分布层（RDL）152和152’中形成本文所述的互连结构、信号总线、电容器130或者电感器。一个或者多个集成电路100a通过微凸块160附接至中介层100b上的接合焊盘。中介层100b通过可控坍塌芯片连接（C4）凸块160’附接至衬底100c上的接合焊盘。衬底100c可以包括形成在衬底或者工件中的多个通孔（THV）154’，通孔（THV）154’提供从衬底100c的顶面至底面的连接。包括焊料的球栅阵列（BGA）球162可以连接至衬底100c的相对面。中介层100b还可以包括形成在其中的多个硅通孔（TSV）154。
图15是示出根据一个实施例制造图4所示的半导体器件100的导电结构的方法流程图170。在步骤172中，在工件124上方的第一金属化层MN中形成第一导电结构102。第一导电结构102包括具有第一宽度d1的第一部分106以及具有第二宽度d7的第二部分104，第二宽度d7不同于第一宽度d1。在步骤174中，在与第一金属化层MN相邻的第二金属化层MN-1中形成第二导电结构110。第二导电结构110包括具有第三宽度d4的第一部分112以及具有第四宽度d6的第二部分116。在步骤176中，第一导电结构102的第一部分106连接至第二导电结构110的第一部分112。在步骤178中，第一导电结构102的第二部分104连接至第二导电结构110的第二部分116。
可以以相反的顺序形成本文中所述的各种金属化层MN-2、VN-2、MN-1、VN-1和MN并且这些金属化层可以位于在半导体器件100、100a、100b和100c内的任何导电材料层处。作为一个实例，金属化层MN-1可以位于金属化层MN上方。作为另一个实例，本文中所示的每个附图可以形成为所示的器件100的倒置结构。
本发明的各个实施例包括形成包括本文中所述的导电结构的半导体器件100、100a、100b和100c的方法，并且还包括形成包括新型导电结构的半导体器件100、100a、100b和100c的方法。本发明的各种实施例还包括用于互连结构、无源部件以及具有导电部件的其他元件的设计方法。本发明的各种实施例还包括具有本文所述的新型半导体器件100、100a、100b和100c的封装器件。
本发明一些实施例的优点包括提供了新型金属叠层结构，可在诸如互连结构、信号总线、电容器130和电感器的导电结构中实施该新型金属叠层结构。当用于GSG互连结构中时，提供了新型传输线，该新型传输线减少RC延迟并且通过避免增加金属化层的厚度提供成本节约。通过调节相邻堆叠金属层的宽度、位置和定向，GSG互连结构提供了具有低执行时间、低信号损失（电阻）、高带宽以及高信号完整性的高性能互连总线结构。优选地，可以在互补金属氧化物半导体（CMOS）BEOL导电结构中或者硅中介层晶圆上使用GSG互连结构。例如，GSG互连结构在以大约千比特每秒或者兆比特每秒或者更大数量级的速度工作的高速应用中是尤其优选的，其中，需要高速数据的传送。可以通过改变信号互连件和接地互连件的宽度、位置和方向来最小化GSG互连结构的电容。本文所述的方法和结构提供了用于RC延迟、带宽以及低频（例如，大约MHz或者更小的数量级）和高频（例如，大约MHz或者更大的数量级）应用的信号完整性的较宽的调节范围。
当用于电容器130和电感器中时，最小化了结构的电阻，生成具有改善性能的电容器130和具有改善品质因数的电感器。
而且，可在制造工艺流程中容易地实施新型半导体结构、设计以及制造方法。可以通过不改变现有制造工艺参数，而是改变金属化层MN-2、VN-2、MN-1、VN-1和MN的光刻掩模或者工艺以包括本文所述的导电结构102、110和120的部分104、106、112、116和122以及通孔108和128来实现电路性能的优化。堆叠的金属结构功能类似于单条粗线，优选地，改善了本文所述的器件性能。
根据本发明的一个实施例，一种制造半导体器件的方法包括：在工件上方的第一金属化层中形成第一导电结构；第一导电结构包括具有第一宽度的第一部分和具有第二宽度的第二部分，第二宽度不同于第一宽度。方法包括在与第一金属化层相邻的第二金属化层中形成第二导电结构，以及将第二导电结构的部分连接至第一导电结构的第一部分。
根据另一个实施例，一种半导体器件包括：工件和设置在工件上方的第一金属化层中的GSG互连结构。GSG互连结构包括设置在两个接地互连件之间的信号互连件。信号互连件和两个接地互连件的每个都具有第一宽度。半导体器件包括设置在与所述第一金属化层相邻的第二金属化层中的导电结构。导电结构包括每个都具有第二宽度的多个导电结构，第二宽度不同于所述第一宽度。导电结构中的多个导电部件的一个连接至信号互连件。多个导电部件的其他导电部件连接至两个接地互连件中的每个。
根据又一个实施例，一种半导体器件包括工件以及设置在工件上方的第一金属化层中的第一导电结构。第一导电结构的第一部分具有第一宽度，第一导电结构的第二部分具有第二宽度，第二宽度不同于第一宽度。第二导电结构设置在与第一金属化层相邻的第二金属化层中。第二导电结构的第一部分具有第三宽度，并且第二导电结构的第二部分具有第四宽度。第四宽度不同于所述第三宽度。第一导电结构的第一部分连接至第二导电结构的第一部分，并且第一导电结构的第二部分连接至第二导电结构的第二部分。
尽管已经详细地描述了本发明的一些实施例及其优势，但应该理解，可以在不背离所附权利要求限定的本发明精神和范围的情况下，做各种改变、替换和更改。例如，本领域普通技术人员容易理解，可以改变本文所述的许多部件、功能、工艺和材料而且同时保持在本发明的范围内。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的具体的实施例。作为本领域普通技术人员应理解，通过本发明的公开，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造、材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。

Claims (10)

1.一种制造半导体器件的方法，所述方法包括：
在工件上方的第一金属化层中形成第一导电结构，所述第一导电结构包括具有第一宽度的第一部分和具有第二宽度的第二部分，所述第二宽度不同于所述第一宽度；
在与所述第一金属化层相邻的第二金属化层中形成第二导电结构；以及
将所述第二导电结构的一部分连接至所述第一导电结构的第一部分。
2.根据权利要求1所述的方法，其中，形成所述第一导电结构包括：形成包括信号互连件的所述第一部分以及形成包括与所述第一信号互连件相邻的接地互连件的所述第二部分。
3.根据权利要求2所述的方法，其中，形成所述第一导电结构包括：形成包括与所述信号互连件的第一侧相邻的第一接地互连件和与所述信号互连件的第二侧相邻的第二接地互连件的所述第二部分，所述第二侧与所述第一侧相对。
4.根据权利要求3所述的方法，其中，所述第一接地互连件和所述信号互连件之间的第一距离与所述第二接地互连件和所述信号互连件之间的第二距离基本相同。
5.根据权利要求3所述的方法，其中，所述第一接地互连件和所述信号互连件之间的第一距离不同于所述第二接地互连件和所述信号互连件之间的第二距离。
6.根据权利要求3所述的方法，其中，形成所述第一导电结构包括：形成包括设置在所述第一接地互连件和所述第二接地互连件之间的多个信号互连件的所述第一部分。
7.根据权利要求1所述的方法，其中，连接所述第二导电结构的所述一部分包括：将所述第二导电结构的第一部分连接至所述第一导电结构的第一部分，所述第二导电结构进一步包括第二部分，并且所述方法进一步包括：将所述第二导电结构的第二部分连接所述第一导电结构的第二部分。
8.根据权利要求7所述的方法，其中，形成所述第二导电结构包括：形成具有第三宽度的第一部分和形成具有第四宽度的第二部分，所述第四宽度不同于所述第三宽度。
9.一种半导体器件，包括：
工件；
地-信号-地（GSG）互连结构，设置在所述工件上方的第一金属化层中，所述GSG互连结构包括设置在两个接地互连件之间的信号互连件，所述信号互连件和所述两个接地互连件中的每一个都包括第一宽度；以及
导电结构，设置在与所述第一金属化层相邻的第二金属化层中，所述导电结构包括每一个都具有第二宽度的多个导电部件，所述第二宽度不同于所述第一宽度，其中，所述导电结构的所述多个导电部件中的一个导电部件连接至所述信号互连件，并且所述多个导电部件中的其他导电部件连接至所述两个接地互连件中的每一个。
10.一种半导体器件，包括：
工件；
第一导电结构，设置在所述工件上方的第一金属化层中，所述第一导电结构的第一部分包括第一宽度，所述第一导电结构的第二部分包括第二宽度，所述第二宽度不同于所述第一宽度；以及
第二导电结构，设置在与所述第一金属化层相邻的第二金属化层中，其中，所述第二导电结构的第一部分包括第三宽度，所述第二导电结构的第二部分包括第四宽度，所述第四宽度不同于所述第三宽度，所述第一导电结构的第一部分连接至所述第二导电结构的第一部分，并且所述第一导电结构的第二部分连接至所述第二导电结构的第二部分。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206539A (zh) * 2014-09-19 2016-12-07 英特尔公司 互连布线配置以及相关技术
CN109952642A (zh) * 2016-12-07 2019-06-28 英特尔公司 具有锯齿状金属迹线布局的集成电路器件
WO2020224018A1 (zh) * 2019-05-05 2020-11-12 中国科学院微电子研究所 互连结构、电路及包括该互连结构或电路的电子设备
CN116153858A (zh) * 2022-12-01 2023-05-23 之江实验室 一种多层交叉布线结构的硅转接板的制备方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9454177B2 (en) * 2014-02-14 2016-09-27 Apple Inc. Electronic devices with housing-based interconnects and coupling structures
US10236115B2 (en) 2014-06-16 2019-03-19 Stmicroelectronics S.R.L. Integrated transformer
TW201604902A (zh) * 2014-07-30 2016-02-01 瑞昱半導體股份有限公司 積體電感結構
US20160133566A1 (en) * 2014-11-06 2016-05-12 Morfis Semiconductor, Inc. Multi-layer transmission line structure for misalignment relief
US9484312B2 (en) * 2015-01-20 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Inductor shielding structure, integrated circuit including the same and method of forming the integrated circuit
US9691694B2 (en) * 2015-02-18 2017-06-27 Qualcomm Incorporated Substrate comprising stacks of interconnects, interconnect on solder resist layer and interconnect on side portion of substrate
WO2017074390A1 (en) 2015-10-29 2017-05-04 Intel Corporation Alternative surfaces for conductive pad layers of silicon bridges for semiconductor packages
CN108022905A (zh) * 2016-11-04 2018-05-11 超威半导体公司 使用多个金属层的转接板传输线
US10685925B2 (en) 2018-01-26 2020-06-16 Nvidia Corporation Resistance and capacitance balancing systems and methods
US11043478B2 (en) * 2018-04-24 2021-06-22 Cisco Technology, Inc. Integrated circuit bridge for photonics and electrical chip integration
US11211318B2 (en) * 2018-09-28 2021-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Bump layout for coplanarity improvement
US10756019B1 (en) * 2018-11-27 2020-08-25 Xilinx, Inc. Systems providing interposer structures
DE102019126433A1 (de) * 2019-03-14 2020-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Übertragungsleitungsstrukturen für Millimeterwellensignale
US11515609B2 (en) * 2019-03-14 2022-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Transmission line structures for millimeter wave signals
WO2021011019A1 (en) 2019-07-18 2021-01-21 Microchip Technology Incorporated Techniques for making integrated inductors and related semiconductor devices, electronic systems, and methods
WO2021145908A1 (en) * 2020-01-15 2021-07-22 Microchip Technology Incorporated Techniques for forming integrated inductor-capacitor oscillators and related methods, oscillators, semiconductor devices, systems-on-chips, and other systems

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1248064A (zh) * 1998-09-14 2000-03-22 世大积体电路股份有限公司 形成相邻于信号线的屏蔽线的方法
US20070279878A1 (en) * 2006-05-31 2007-12-06 Xingjian Cai Circuit board including hybrid via structures
US7400025B2 (en) * 2003-05-21 2008-07-15 Texas Instruments Incorporated Integrated circuit inductor with integrated vias
CN101359620A (zh) * 2007-07-31 2009-02-04 国际商业机器公司 具有减小的金属线路电阻的半导体结构及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1248064A (zh) * 1998-09-14 2000-03-22 世大积体电路股份有限公司 形成相邻于信号线的屏蔽线的方法
US7400025B2 (en) * 2003-05-21 2008-07-15 Texas Instruments Incorporated Integrated circuit inductor with integrated vias
US20070279878A1 (en) * 2006-05-31 2007-12-06 Xingjian Cai Circuit board including hybrid via structures
CN101359620A (zh) * 2007-07-31 2009-02-04 国际商业机器公司 具有减小的金属线路电阻的半导体结构及其制造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206539A (zh) * 2014-09-19 2016-12-07 英特尔公司 互连布线配置以及相关技术
CN106206539B (zh) * 2014-09-19 2019-10-22 英特尔公司 互连布线配置
CN109952642A (zh) * 2016-12-07 2019-06-28 英特尔公司 具有锯齿状金属迹线布局的集成电路器件
CN109952642B (zh) * 2016-12-07 2024-03-26 英特尔公司 具有锯齿状金属迹线布局的集成电路器件
WO2020224018A1 (zh) * 2019-05-05 2020-11-12 中国科学院微电子研究所 互连结构、电路及包括该互连结构或电路的电子设备
CN116153858A (zh) * 2022-12-01 2023-05-23 之江实验室 一种多层交叉布线结构的硅转接板的制备方法

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