KR20140019756A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20140019756A
KR20140019756A KR1020130093112A KR20130093112A KR20140019756A KR 20140019756 A KR20140019756 A KR 20140019756A KR 1020130093112 A KR1020130093112 A KR 1020130093112A KR 20130093112 A KR20130093112 A KR 20130093112A KR 20140019756 A KR20140019756 A KR 20140019756A
Authority
KR
South Korea
Prior art keywords
conductive structure
width
metallization layer
conductive
forming
Prior art date
Application number
KR1020130093112A
Other languages
English (en)
Other versions
KR101483365B1 (ko
Inventor
크리스티안토 치-칭 류
슈오-마오 첸
더-컁 예
샹-윤 호우
신-푸우 젱
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20140019756A publication Critical patent/KR20140019756A/ko
Application granted granted Critical
Publication of KR101483365B1 publication Critical patent/KR101483365B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0215—Grounding of printed circuits by connection to external grounding means

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 장치 및 그 제조 방법이 개시된다. 일 실시예에서, 반도체 장치 제조 방법은 제1 금속화층 내에서 가공물 위로 제1 폭의 제1 부분과 제1 폭과는 다른 제2 폭의 제2 부분을 갖는 제1 전도성 구조를 형성하는 단계를 포함한다. 상기 방법은 상기 제1 금속화층에 인접한 제2 금속화층 내에 제2 전도성 구조를 형성하는 단계와, 상기 제2 전도성 구조의 일부를 상기 제1 전도성 구조의 상기 제1 부분에 결합시키는 단계를 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURE THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 예컨대, 개인용 컴퓨터, 휴대 전화기, 디지털 카메라 및 기타 전자 장비와 같은 다양한 전자 기기에 사용된다. 반도체 장치는 통상 재료의 절연층 또는 유전층, 전도층 및 반도체층을 반도체 기판 위에 순차적으로 적층하고 다양한 재료층을 리소그래피 공정을 이용하여 패턴화하여 회로 성분과 장치를 형성하는 것에 의해 제조된다. 단일 반도체 웨이퍼상에 통상 수십 또는 수백 개의 집적 회로가 제조된다. 개별 다이는 웨이퍼상의 스크라이브 라인을 따라 집적 회로를 절단하는 것에 의해 낱개화된다. 다이들은 멀티 칩 모듈이나 다른 패키징 방식으로 따로 패키징된다. 반도체 장치가 소형화됨에 따라, 집적 회로(ICs)와 다른 전자 성분으로의 연결을 행하기 위해 배선을 갖는 캐리어상에 ICs가 배치되는 웨이퍼 레벨 패키징(Wafer Level Packaging: WLP)과 같이 작은 패키지가 개발되기 시작했다. 회로 밀도를 더 증가시키기 위해, 2개 이상의 다이 또는 ICs가 함께 접합되고 기판에 부착되는 인터포저(interposer)상의 접촉 패드와 다이 사이에 전기적 연결이 형성된다.
반도체 장치의 배선은 통상 후공정(BEOL)에서 형성된다. 일부 용례에서 배선과 다른 전도성 구조, 예컨대 캐패시터와 인덕터와 같은 전도성 구조의 형성에 다층의 전도성 재료가 사용된다. 전도성 배선 및 전도성 구조의 저항-정전용량(RC) 시간 상수, RC 지연 특성, 및 저항은 특히 장치의 크기가 작아짐에 따라 많은 반도체 장치의 관심 사항이다.
본 발명의 일 실시예에 따르면, 반도체 장치 제조 방법은 제1 금속화층 내에서 가공물 위로 제1 폭의 제1 부분과 제1 폭과는 다른 제2 폭의 제2 부분을 갖는 제1 전도성 구조를 형성하는 것을 포함한다. 상기 방법은 제1 금속화층에 인접한 제2 금속화층 내에 제2 전도성 구조를 형성하고 제2 전도성 구조의 부분을 제1 전도성 구조의 제1 부분에 결합하는 것을 포함한다.
다른 실시예에 따르면, 반도체 장치는 가공물과 제1 금속화층 내에서 가공물 위로 배치된 GSG 배선 구조를 포함한다. GSG 배선 구조는 2개의 접지 배선 사이에 배치된 신호 배선을 포함한다. 신호 배선과 2개의 접지 배선은 각각은 제1 폭을 가진다. 반도체 장치는 제1 금속화층에 인접한 제2 금속화층 내에 배치된 전도성 구조를 포함한다. 전도성 구조는 제1 폭과 다른 제2 폭을 각각 갖는 복수의 전도성 특징부를 포함한다. 전도성 구조 내에서 복수의 전도성 특징부 중 하나는 신호 배선에 결합된다. 복수의 전도성 특징부 중 다른 하나는 2개의 접지 배선 각각에 결합된다.
또 다른 실시예에 따르면, 반도체 장치는 가공물과 제1 금속화층 내에서 가공물 위로 배치된 제1 전도성 구조를 포함한다. 제1 전도성 구조의 제1 부분은 제1 폭을 가지며, 제1 전도성 구조의 제2 부분은 제1 폭과 다른 제2 폭을 가진다. 제1 금속화층에 인접한 제2 금속화층 내에 제2 전도성 구조가 배치된다. 제2 전도성 구조의 제1 부분은 제3 폭을 가지며, 제2 전도성 구조의 제2 부분은 제3 폭과 다른 제4 폭을 가진다. 제1 전도성 구조의 제1 부분은 제2 전도성 구조의 제1 부분에 결합되고, 제1 전도성 구조의 제2 부분은 제2 전도성 구조의 제2 부분에 결합된다.
본 발명의 개시 및 그 장점의 보다 완전한 이해를 위해, 첨부 도면과 함께 취한 다음의 설명을 참조한다. 도면에서:
도 1 내지 6은 본 발명의 소정의 실시예에 따라 접지-신호-접지(GSG) 배선 구조를 포함하는 전도성 구조를 보여주는 반도체 장치의 단면도이고;
도 7은 일 실시예에 따라 일 측면상에 접지된 배선 구조를 포함하는 전도성 구조를 보여주는 단면도이고;
도 8 및 도 9는 소정의 실시예에 따라 접지-신호-신호-접지(GSSG) 배선 구조를 포함하는 전도성 구조를 보여주는 단면도이고;
도 10 및 도 11은 다른 실시예에 따라 캐패시터를 포함하는 전도성 구조를 보여주는 단면도이고;
도 12 및 도 13은 일 실시예에 따라 인덕터를 포함하는 전도성 구조의 상면도 및 단면도이고;
도 14는 일 실시예에 따라 여기에 설명된 새로운 전도성 구조가 구현될 수 있는 패키징된 3DIC를 보여주는 단면도이고;
도 15는 일 실시예에 따라 반도체 장치의 전도성 구조를 제조하는 방법의 흐름도이다.
서로 다른 도면에서 대응하는 번호와 부호는 전체적으로 달리 명시되지 않으면 대응하는 부분을 지칭한다. 도면은 실시예 중 일부의 관련 측면을 분명하게 예시하기 위해 작도된 것으로 반드시 비율대로 작도될 필요는 없다.
본 발명의 일부 실시예의 구성 및 사용을 하기에 상세히 설명한다. 그러나, 본 발명은 여러 다양한 특정 상황에서 구체화될 수 있는 다수의 적용가능한 창의적 개념을 제공함을 알아야 한다. 논의되는 특정 실시예는 발명을 구성하고 이용하는 특정 방식에 불과한 것으로 발명의 범위를 제한하지 않는다.
본 발명의 일부 실시예는 반도체 장치의 금속화층 내에 배선 구조, 전도성 성분 요소 및 패시브 성분 요소를 형성하는 것에 관한 것이다. 새로운 반도체 장치 및 그 제조 방법이 여기 설명될 것이다.
일부 실시예에 따르면, 집적 회로, 인터포저 또는 집적 회로 패키징을 위한 기판을 포함하는 반도체 장치의 적어도 2개 금속화층에 2개 이상의 전도성 구조가 형성된다. 전도성 구조는 비아에 의해 서로 연결된 금속 스택을 포함한다. 금속 스택은 여기에 추가로 설명되는 신호 버스, GSG 배선 구조, GSSG 배선 구조, 공면 도파관, 캐패시터 또는 인덕터에 활용될 수 있다.
도 1 내지 6은 본 발명의 소정의 실시예에 따라 접지-신호-접지(GSG) 배선 구조를 포함하는 반도체 장치 내의 전도성 구조의 단면도이다. GSG 배선 구조는 소정의 실시예에서 공명 도파관(CPWs)을 포함한다. 먼저 도 1을 참조하면, GSG 배선 구조에 대한 초기 설계를 포함하는 반도체 장치의 단면도가 예시된다. GSG 배선 구조는 금속화층(MN) 내에 형성된 복수의 전도선(104, 106)을 포함하는 전도성 구조(102)를 포함한다. 전도성 구조(102)의 전도선(104, 106)은 2개의 접지 배선(106) 사이에 배치되는 신호 배선(104)을 포함한다. 접지 배선(106)과 신호 배선(104)은 여기서는 전도성 구조(102)의 부분(104, 106)으로서 지칭된다. 신호 배선(104)과 접지 배선(106)은 d1 치수의 폭을 가지며, d2 치수의 폭을 갖는 사이 공간에 의해 이격되어 있다. 신호 배선(104)과 접지 배선(106)은 d3 치수의 두께 또는 높이를 갖는다. 소정의 실시예에서, 예컨대, d1 치수는 약 1 내지 10 ㎛이고, d2 치수는 약 1 내지 10 ㎛이고, d3 치수는 0.8 내지 2 ㎛일 수 있지만, 대안적으로 d1, d2, d3 치수는 다른 값을 가질 수 있다. 전도성 구조(102)의 부분(104, 106)은 예컨대 소정의 실시예에서 상면도 상으로(예, 도 1에 도시된 단면도에 대해 지면 내외로 볼 때) 약 수 ㎛ 내지 수 mm만큼 연장될 수 있다. 금속화층(MN)은 다른 전도선(도시 생략)이 내부에 형성되는 재료층을 포함할 수 있다.
신호 배선(104)의 양측에 배치된 접지 배선(106)은 신호 배선(104)을 차폐한다. 그러나, 도 1에 도시된 구조의 잠재적인 문제점은 전도성 구조(102)의 부분(104, 106)의 저항이 높을 수 있고, 이는 장시간 신호 지연을 야기할 수 있다는 것이다. 도 1에 도시된 반도체 장치는 소정의 실시예에 따라 실제 제조된 것이 아니며: 도 1은 단지 전도성 구조(102)의 초기 설계를 예시하고 있음을 유의하여야 한다.
도 1에 도시된 초기 설계의 성능을 향상시키기 위해, 배선 구조의 신호 배선(104)과 접지 배선(106)은 본 발명의 일 실시예에 따른 반도체 장치(100)의 단면도인 도 2에 도시된 바와 같이 인접하는 금속화층(MN-1)까지 연장된다. 다른 전도선(도시 생략)이 내부에 형성된 재료층을 포함할 수 있는 인접 금속화층(MN-1)에 전도성 구조(110)가 형성된다. 전도성 구조(110)는 금속화층(MN)과 금속화층(MN -1) 사이에 배치된 금속화층(VN -1) 내의 비아(108)에 의해 전도성 구조(102)에 연결된다. 금속화층(VN-1)은 반도체 장치(100)의 다른 비아(도시 생략)가 내부에 형성된 재료층 또는 비아층을 포함한다.
제조 공정에서, 하부의 전도성 구조(110)가 먼저 제조되고, 이후 전도성 구조(110) 위로 비아층이 제조된 후, 여기에서 추가로 설명되는 바와 같이 상부의 전도성 구조(102)가 비아층 위에 형성된다.
전도성 구조(110)는 단면도에서 d4 치수를 갖는 것으로 도시된 폭을 갖는 부분(112)을 포함한다. 각각의 부분(112)은 전도성 구조(102)의 부분(104, 106) 중 하나의 아래에 배치된다. 전도성 구조(110)의 부분(112)은 본 명세서에서, 예컨대 일부의 청구항에서 복수의 전도부로도 지칭된다. 전도성 구조(110)의 부분(112)은 소정의 실시예에서 예컨대, 상면도상으로(예, 도 2에 도시된 단면도에 대해 지면의 내외로 볼 때)약 수 ㎛ 내지 수 mm만큼 연장될 수 있다.
일부 실시예에 따르면, d4 치수를 갖는 부분(112)의 폭은 d1 치수를 갖는 부분(104 또는 106)의 폭과 다르다. 예를 들면, d4 치수는 도 2에 도시된 실시예에서 d1 보다 작다. 대안적으로, d4 치수는 d1 치수보다 클 수 있다. 다른 실시예에서, d4 치수는 실질적으로 d1 치수와 동일할 수 있다. d4 치수는 소정의 실시예에서 d1 치수의 대략 절반일 수 있다. 이와 달리, d4 치수는 다른 값을 가질 수 있다.
전도성 구조(102)의 신호 배선과 접지 배선(106) 각각은 도 2에서 단면도로 도시된 바와 같이 비아(108)에 의해 전도성 구조(110)의 일부(112) 중 하나에 결합된다. 비아(108)는 d1 및 d4 치수보다 작은 d5 치수의 폭을 가진다. 그 결과 얻어진 반도체 장치(100) 구조는 도 2에 도시된 바와 같이 2개의 접지 배선 금속 스택(106/108/112) 사이에 신호 배선 금속 스택(104/108/112)이 배치된, 3개의 금속 스택을 갖는 GSG 배선 구조를 포함한다. 상면도상으로 예컨대, 도 2에 도시된 단면도에 대해 지면 내외로 볼 때, 금속 스택(104/108/112)(106/108/112)의 길이를 따라 부분(104 또는 106)과 부분(112) 사이에 복수의 비아(108)가 결합될 수 있다.
전도성 구조(110)의 부분(112)과 비아(108)의 추가에 의해 금속 스택 내에 증가된 전도성 재료는 금속화층(MN)의 두께 증가를 필요로 하지 않고; 오히려 인접하는 금속화층(MN-1)을 사용하여 추가의 전도성 구조(110)를 형성하면서; GSG 배선 구조에 대해 감소된 RC 시간 상수 및 RC 지연을 가져온다. 전도성 구조(102)의 부분(104, 106)의 두께를 증가시키기보단 인접하는 금속화층(MN-1)의 사용을 통해, 설계적 유연성이 향상되고 제조 비용의 증가가 방지된다. GSG 배선 구조의 정전용량은 증가되지만 저항이 감소됨으로써, 소정의 실시예에서 예컨대 R과 C의 곱(product)의 감소를 가져오는 반도체 장치(100) 설계가 얻어질 수 있다. GSG 배선 구조는 저항 손실(예, 저장)이 최소화되고, 예컨대 실행 대기 시간의 연장이 방지된다. 금속 스택(104/108/112)(106/108/112)은 예컨대, 일부 실시예에서 전도성 구조(102)의 부분(104, 106)이 전도성 구조(110)의 부분(112)의 폭(d4)과 다른 폭(d1)을 갖는 것처럼, 균일하지 않기 때문에, 결합 정전용량의 증가가 유리하게 방지된다.
신호 배선 금속 스택(104/108/116)은 금속 스택(106/108/112)을 포함하는 인접 접지면까지의 거리를 늘리고 구조의 정전용량을 최소화하기 위해 도 3에서 단면도로 도시된 바와 같이 다른 실시예에서 약 180도만큼 돌려진다(flipped). 신호 배선 금속 스택(104/108/116)의 배향은 예컨대, 정전용량을 인접하는 접지 배선 금속 스택(104/108/112)까지 최소화하도록 조정될 수 있다. 신호 배선 금속 스택(104/108/116)은 도 2에 도시된 실시예에서 반대로 하기보단 전도성 구조(102) 내에 좁은 부분(104)을 가지고 전도성 구조(110) 내에 넓은 부분(116)을 가진다. 전도성 구조(102)의 부분(104)은 d7 치수의 폭을 가지는데, d7 치수는 전도성 구조(110)의 부분(112)의 d4 치수와 거의 동일한 폭을 가진다. 전도성 구조(110)의 부분(116)은 d6 치수의 폭을 가지는데, d6 치수는 전도성 구조(102)의 일부(106)의 d1 치수와 거의 동일한 폭을 가진다. 전도성 구조(102)의 부분(104)은 정전용량을 최소화하기 위해 일 실시예에서 전도성 구조(110)의 부분(116)이 전도성 구조(110)의 부분(112)으로부터 이격된 거리와 거의 동일한 거리만큼 전도성 구조(102)의 부분(106)으로부터 이격될 수 있다. 대안적으로, d6 치수와 d7 치수는 다른 값을 가질 수 있고, 부분(104, 106)과 부분(112)은 다른 상대적인 양만큼 이격될 수 있다. 일부 실시예에서, 도시되지 않았지만, d1 치수, d4 치수, d6 치수, d7 치수는 실질적으로 동일할 수 있다.
도 4는 접지 배선이 전도성 구조(120) 내에서 또 다른 금속화층(MN -2) 내에 형성된 연장된 적층 구조를 포함하는 다른 실시예를 예시한다. 접지 배선은 추가의 금속화층(MN-2)까지 연장된다. 금속화층(MN -2) 내의 전도성 구조(120)는 전도성 구조(110)과 가공물(124) 사이에 배치된다. 접지 배선은 본 실시예에서 금속 스택(106/108/112/128/122)을 포함한다. 전도성 구조(120)는 전도성 구조(110) 내의 부분(112) 아래에 배치된 부분(122)을 포함한다. 전도성 구조(120)의 부분(112)도 본 명세서에서, 예컨대 일부 청구항에서 복수의 전도부로서 지칭된다. 전도성 구조(120)의 부분(122)은 금속화층(VN -2) 내에 형성된 비아(128)에 의해 전도성 구조(110)의 부분(112)에 연결된다. 금속화층(VN-2)은 반도체 장치(100)의 다른 비아(도시 생략)가 내부에 형성된 재료층을 포함한다. 비아(128)는 d1 치수와 d4 치수보다 작은 d5 치수의 폭을 가진다. 비아(128)의 폭은 예컨대 금속화층(VN -1) 내의 비아(108)의 폭과 실질적으로 동일할 수 있다.
금속화층(MN -2) 내의 전도성 구조(120)의 부분(122)은 d8 치수의 폭을 가진다. d8 치수는 전도성 구조(102)의 부분(106)의 폭의 d1 치수와 실질적으로 동일한 폭일 수 있다. d8 치수는 전도성 구조(110)의 부분(116)의 폭의 d6 치수와 동일한 폭을 가질 수도 있다. 대안적으로, d8 치수는 다른 값을 가질 수 있다. 일부 실시예에서, 도시되지 않았지만, d1 치수, d4 치수, d6 치수, d7 치수, d8 치수는 실질적으로 동일할 수 있다.
전류가 신호 배선 금속 스택(104/108/116)을 통과하면, 소정의 실시예에서 전기장(E-field)이 형성된다. 도 4에 도시된 실시예의 연장된 접지 배선(106/108/112/128/122)은 유리하게도 신호 전기장 라인이 실리콘 기판(기판 결합 노이즈를 증가시킬 수 있음)에서보단 접지에서 종료될 수 있게 한다. 실리콘 기판은 예컨대 도 4에 도시된 가공물(124)에 의해 예시된다. 접지면은 가공물(124)로부터 격리가 더욱 증진되도록 하기 위해 접지 배선 스택(106/108/112/128/122) 사이에 배치된 금속 스택(104/108/116)을 포함하는 신호 배선을 확장하지 않고 다른 금속층[예, 금속화층(MN-2)]까지 연장될 수 있다.
도 2 내지 4에 도시된 반도체 장치(100)의 제조를 위해, 우선, 가공물(124)이 제공된다(가공물(124)은 도 2 및 도 3에는 도시되어 있지 않고 도 4를 참조). 가공물(124)은 실리콘 또는 다른 반도체 재료로 이루어진 반도체 기판을 포함할 수 있고, 예컨대 절연층에 의해 피복될 수 있다. 가공물(124)은 도시되지 않은 다른 액티브 성분 또는 회로를 포함할 수 있다. 가공물(124)은 예컨대 단결정 실리콘 위에 실리콘 산화물을 포함할 수 있다. 가공물(124)은 예컨대 트랜지스터, 다이오드 등의 다른 전도층 또는 다른 반도체 요소를 포함할 수 있다. 예컨대, GaAs, InP, Si/Ge 또는 SiC와 같은 화합물 반도체가 실리콘 대신에 사용될 수 있다. 가공물(124)은 예컨대 실리콘 절연막(silicon-on-insulator; SOI) 또는 게르마늄 절연막(germanium-on-insulator; GOI) 기판을 포함할 수 있다. 가공물(124)은 소정의 실시예에서 집적 회로를 3DIC 패키지 내에 패키징하는데 사용될 수 있는 소정 실시예에 따른 인터포저(interposer) 또는 기판을 포함한다.
금속화층(MN-2, VN-2, MN-1, VN-1, MN)은 층간절연막을 포함하는 절연 재료(126) 내에 배치된 가공물(124) 위로 순차적으로 형성된다. 절연 재료(126)는 실리콘 이산화물, 실리콘 질화물, 다른 유전체 재료, 또는 이들의 조합 또는 다중층을 포함할 수 있다. 절연 재료(126)는 다양한 금속화층(MN -2, VN -2, MN -1, VN -1, MN) 내에서 전도성 부분(122, 112, 116, 112, 104, 106)과 비아(128, 108)를 분리 및 격리시킨다. 집적 회로, 인터포저 또는 기판을 포함하는 반도체 장치(100)용 다층 배선 구조 내에서 금속화층(MN-2, MN-1, MN)은 전도선 층을 포함하고, 금속화층(VN-2, VN-1)은 비아층을 포함한다. 금속화층(MN-2, VN-2, MN-1, VN-1, MN)의 부분들은 서로 그리고 가공물(124)의 부분에 결합될 수 있다.
각각의 금속화층(MN-2, VN-2, MN-1, VN-1, MN)은 기저 에칭 공정(substrative etch process) 또는 다마신 공정(damascene process)을 이용하여 형성될 수 있다. 기저 에칭 공정에서, 가공물(124) 위에 또는 가공물(124) 위에 배치된 절연 재료(126)의 일부분 위에 전도성 재료가 형성된다. 이후 전도성 재료는 리소그래피를 이용하여 원하는 형태로 패턴이 형성된다. 이후 절연 재료층(126)의 다른 부분이 패턴화된 전도성 재료의 위와 사이에 형성된다.
다마신 공정에서, 가공물(124) 위에 절연 재료(126)의 일부가 형성되고, 절연 재료(126)의 해당 부분은 리소그래피를 이용하여 패턴화된다. 절연 재료(126)의 일부에 형성된 패턴은 전도성 재료로 충전되고, 화학적 기계적 연마(CMP) 공정 및/또는 에칭 공정을 이용하여 절연 재료의 일부의 상부면 위로부터 여분의 전도성 재료가 제거된다. 다른 예로서, 절연 재료(126)의 2개 이상의 부분이 듀얼 다마신 공정을 이용하여 패턴화됨으로써 2개의 인접하는 금속화층(MN -2, VN -2, MN -1, VN -1, MN)을 동시에 형성할 수 있다. 대안적으로, 금속화층(MN-2, VN-2, MN-1, VN-1, MN)은 다른 방법을 이용하여 형성될 수 있다. 금속화층(MN-2, VN-2, MN-1, VN-1, MN)은 예로써, Cu, Al, 다른 재료 또는 이들의 조합 및 다중층과 같은 전도성 재료를 포함한다. 대안적으로, 금속화층(MN-2, VN-2, MN-1, VN-1, MN)은 다른 재료를 포함할 수 있다.
도 2 내지 4에 도시된 배선 구조를 갖는 반도체 장치(100)는 예컨대 소정의 실시예에서 약 1 GHz로 동작하도록 적합화될 수 있는 GSG 배선 구조를 나타낸다. 다른 실시예에서, GSG 배선 구조는 다른 주파수로 동작하도록 적합화될 수 있다. 도 2에 예시된 GSG 배선 구조다른 종류의 접지-신호-접지(GSG) 버스에도 사용될 수 있다.
도 5는 접지 배선(106)은 그렇지 않지만 신호 배선(104)이 인접 금속화층(MN-1)까지 연장되는 실시예에 따른 GSG 배선 구조를 갖는 반도체 장치(100)를 나타낸 단면도이다. 신호 배선은 본 실시예에서 금속 스택(104/108/116)을 포함한다. 접지 배선(106)은 전도성 구조(102) 내에 형성된 단일층 접지면을 포함한다. 접지 배선(106)은 도 5에 도시된 바와 같이 단일 배선 금속 스택(104/108/116)으로부터 대칭적으로 이격될 수 있으며, 각 접지 배선(106)과 신호 배선 금속 스택(104/108/116) 사이의 거리(d2)는 실질적으로 동일하다. 대안적으로, 접지 배선(106)은 도 6에 도시된 바와 같이 신호 배선 금속 스택(104/108/116)으로부터 비대칭적으로 이격될 수 있으며, 각 접지 배선(106)과 신호 배선 금속 스택(104/108/116) 사이의 거리(d2, d2)는 다르다.
도 7에 도시된 바와 같이 일측면에만 접지된 배선 구조를 갖는 반도체 장치(100)에 새로운 금속 스택이 역시 구현될 수 있다. 신호 배선은 본 실시예에서 금속 스택(104/108/116)을 포함한다. 접지 배선(106)은 신호 배선 금속 스택(104/108/116)의 좌측면상의 전도성 구조(102) 내에 배치된다. 접지 배선(106)은 도시되지 않은 인접 금속화층(MN-1)까지 연장될 수 있다. 신호 배선 금속 스택(104/108/116)은 대안적으로 도 7에 도시된 바와 같이 좌측면상보다는 우측면상에 접지될 수 있다; 예컨대 접지 배선(106)은 신호 배선 금속 스택(104/108/116)의 우측면상의 전도성 구조(102) 내에 배치될 수 있다. 대안적으로, 신호 배선 금속 스택(104/108/116)은 전도성 구조(110)의 부분(116)을 도시되지 않은 신호 배선 금속 스택(104/108/116)의 일부(116)의 좌측 또는 우측에 형성하는 것에 의해 접지될 수 있다. 일부 실시예에서, 신호 배선 금속 스택(104/108/116)은 접지되지 않으며, 전도성 구조(110)의 일부(116)가 포함되지 않는다.
도 8 및 도 9는 소정의 실시예에 따라 접지-신호-신호-접지(GSSG) 배선 구조를 포함하는 전도성 구조를 갖는 반도체 장치(100)의 단면도이다. 2개의 접지 배선 사이에 오직 하나의 신호 배선이 배치되기보단, 도시된 바와 같이 2개의 접지 배선 사이에 2개 이상의 신호 배선이 배치될 수 있다. 신호 배선 각각은 본 실시예에서 금속 스택(104/108/116)을 포함한다. 금속 스택(104/108/116)을 포함하는 3개 이상의 신호 배선가 대안적으로 도시되지 않은 2개의 접지 배선(106) 사이에 배치될 수 있다. 본 실시예에서 접지 배선(106)은 도 3에 도시된 바와 같이 인접 금속화층(MN-1)까지 연장될 수 있다. 접지 배선(106)은 도 4에 도시된 바와 같이 추가의 인접 금속화층(MN-2)까지 연장될 수 있다. 도 3에 도시된 실시예와 유사하게 인접하는 접지면(106)까지의 거리를 증가시키고 구조의 정전용량을 최소화하기 위해 도 9에 도시된 바와 같이 다른 실시예에서 신호 배선 금속 스택(104/108/116) 중 하나 이상은 180도만큼 돌려질 수 있다.
도 2 내지 9에 대해 설명된 실시예 및 그 관련 부분은 전도성 성분 요소를 갖는 다른 구조에 실현될 수 있다. 예를 들면, 금속 스택은 도 11에 도시된 바와 같은 캐패시터(130)과 도 12 및 도 13에 도시된 바와 같은 인덕터와 같은 패시브 성분 요소 내에 구현될 수 있다. 이들 실시예에서, d1, d4, d5, d6, d7 치수는 도 1 내지 9에 대해 설명된 것보다 작을 수 있다. 부분(106, 104, 112, 116)과 비아(108)의 d1, d4, d5, d6, d7 치수는 약 1 내지 2 ㎛ 이하이고, 비아(108)의 d5 치수는 예컨대 약 0.5 ㎛ 정도일 수 있다. 대안적으로, d1, d4, d5, d6, d7 치수는 다른 값을 가질 수 있다.
예를 들면, 도 10 및 도 11은 일 실시예에 따라 캐패시터(130)를 포함하는 전도성 구조의 단면도이다. 도 10은 전도성 재료의 부분(129a, 129b)이 금속화층(MN -1, MN) 내에 형성되고 그리고 금속화층(VN -1) 내의 비아(108)에 의해 함께 결합되도록 설계된 캐패시터의 초기 설계를 예시한다. 각각의 금속 스택(129a/108/129b)은 캐패시터의 플레이트를 포함한다. 금속 스택(129a/108/129b)은 초기 설계에서 균일하며; 예컨대 129a와 129b는 d9 치수의 동일한 폭을 갖는다. d9 치수는 약 1 내지 2 ㎛이하일 수 있지만, 대안적으로 d9 치수는 다른 값을 가질 수 있다. 일 실시예에 따르면, 도 10에 도시된 초기 설계는 도 11에 도시된 구조로 변형되며, 해당 구조에서 캐패시터(130)의 금속 스택[(106/108/112), (104/108/116)]은 균일하지 않다.
캐패시터(130)의 캐패시터 플레이트(132)는 금속 스택(106/108/112)을 포함하고, 캐패시터 플레이트(134)는 금속 스택(104/108/116)을 포함한다. 전도성 구조(102) 내의 부분(106, 104)의 d1 치수와 d7 치수의 상이한 폭과, 전도성 구조(110) 내의 부분(112, 116)의 d4 치수와 d6 치수의 상이한 폭은 예컨대 금속-산화물-금속(MOM) 구조에 대해 저항을 최소화하고 정전용량을 최대화하는 형상의 불균일한 스태거 캐패시터(130)를 제공한다. 캐패시터 플레이트(132, 134) 사이에 배치된 절연 재료(126)의 부분은 캐패시터(130)의 캐패시터 유전체로서 기능한다.
캐패시터(130)는 구조 내에 포함된 최우측 금속 스택(106/108/112)이 없이 도 3에 도시된 GSG 배선 구조에 대해 설명된 유사한 구조를 포함한다. 예를 들면, 전도성 구조(102)는 가공물(124) 위에 배치된 제1 금속화층(MN) 내에 형성된다. 전도성 구조(102)는 d1 치수의 제1 폭을 갖는 부분(106)과 d7 치수의 제2 폭을 갖는 부분(104)을 포함한다. 제2 폭(d7)은 제1 폭(d1)과는 다르다. 전도성 구조(110)는 제1 금속화층(MN)에 인접한 제2 금속화층(MN -1) 내에 형성된다. 전도성 구조(110)는 제3 폭(d4)을 갖는 부분(112)과 제4 폭(d6)을 갖는 부분(116)을 포함한다. 제4 폭(d6)은 제3 폭(d4)와 다르다. 전도성 구조(102)의 부분(106)은 금속화층(MN,MN -1) 사이에 배치된 제3 금속화층(VN -1) 내의 비아(108)에 의해 전도성 구조(110)의 부분(112)에 결합된다. 전도성 구조(102)의 부분(104)은 제3 금속화층(VN -1) 내의 비아(108)에 의해 전도성 구조(110)의 부분(116)에 결합된다. 제2 폭(d7)은 제1 폭(d1)과 다르며, 제4 폭(d6)은 제3 폭(d4)보다 크다. 제1 폭(d1)은 실질적으로 제4 폭(d6)과 같고, 제2 폭(d7)은 실질적으로 제3 폭(d4)과 같다. 대안적으로, 상기 부분(104, 106, 112, 116)은 다른 상대 치수를 가질 수 있다.
도 12 및 도 13은 일 실시예에 따라 인덕터를 포함하는 전도성 구조의 반도체 장치(100)의 상면도 및 단면도이다. 도 12의 상면도는 142 영역에 크로스 와이어(144, 146)을 갖는 2개의 권선(145, 147)을 포함하는 나선형 인덕터를 보여준다. 2개의 권선(145, 147)은 내부 권선(145)과 외부 권선(147)으로 이루어진다. 도 12에는 오직 2개의 권선(145, 147)만 도시되지만; 대안적으로 인덕터는 예컨대, 오직 하나 또는 3개 이상의 권선(도시 생략)을 포함할 수 있다. 나선형 인덕터는 도 13의 단면도에 보여진 바와 같이 다층 금속화층(MN -1, VN -1, MN) 내에 형성된 전도성 코일의 단부에 단자(148)를 가진다. 도 12의 A-A 단면이 도 13에 도시된다. 크로스오버 와이어(144)는 금속화층(MN) 내에 형성되고, 크로스오버 와이어(146)는 금속화층(MN -1) 내에 형성된다. 인덕터의 나머지는 도 13에 도시된 바와 같이 양측 금속화층(MN -1, MN) 내에 형성된다. 인덕터의 외주의 단면은 전도성 구조(102)의 부분(104, 106)과 전도성 구조(110)의 부분(112, 116)을 포함한다. 전도성 구조(110)의 부분(112)의 치수(d4)는 전도성 구조(102)의 부분(106)의 치수(d1)와 다르거나 실질적으로 동일할 수 있다. 마찬가지로, 예컨대, 전도성 구조(110)의 부분(116)의 치수(d6)는 전도성 구조(102)의 부분(104)의 치수(d7)와 다르거나 실질적으로 동일할 수 있다.
인덕터 구조는 인덕터 라인의 저항을 최소화하고, 저항에 반비례하는 인덕터의 품질 인자를 향상시킨다. 단일 금속화층 내에 형성된 기존의 인덕터와 비교하여, 양측 금속화층(MN -1, MN) 내에 인덕터의 부분을 형성하는 것에 의해 인덕터의 신호 연속성이 향상된다.
도 11에 도시된 인덕터(130)와 도 12 및 도 13에 도시된 인덕터는 일부 실시예에 따라 반도체 장치(100)의 3개 이상의 금속화층 내에 형성될 수 있다. 예를 들면, 금속 스택을 포함하는 캐패시터(130)의 플레이트(132, 134)는 도 4에 도시된 실시예에서의 접지 배선의 연장과 유사하게 3개 이상의 금속화층까지 연장될 수 있는데, 금속화층의 부분은 금속화층 사이의 비아층 내의 비아에 의해 함께 결합된다. 유사하게, 인덕터의 권선(145, 147)은 3개 이상의 금속화층까지 연장될 수 있다.
도 14는 기판(100c)에 부착된 인터포저(100b)에 부착된 2개의 집적 회로(100a) 다이를 포함하는 패키징된 3DIC(150)의 단면도이다. 대안적으로, 도시되지 않았지만, 하나의 다이(100a) 또는 3개 이상의 다이(100a)가 인터포저(100b)에 부착될 수 있다. 인터포저(100b)는 실리콘 인터포저 또는 예컨대 다른 종류의 재료로 이루어진 인터포저를 포함할 수 있다. 집적 회로(100a), 인터포저(100b) 및/또는 기판(100c)은 일 실시예에 따라 여기 설명되는 금속 스택을 포함하는 새로운 전도성 구조를 포함할 수 있다. 하나 이상의 배선 구조, 신호 버스, 캐패시터(130) 또는 금속 스택을 포함하는 인덕터는 집적 회로(100a)의 패키징을 위해 집적 회로(100a), 인터포저(100b) 및/또는 기판(100c)을 포함하는 반도체 장치(100) 내에 형성될 수 있다. 3DIC(150)는 기판(100c)을 제공하고, 인터포저(100b)를 제공하는, 집적 회로(100a)를 제공하는 것에 의해 형성된다. 배선 구조, 신호 버스, 캐패시터(130) 또는 인덕터는 BEOL 공정에서 형성된 집적 회로(100a)와 인터포저(100b)의 금속화층 내에 형성될 수 있다. 대안적으로 또는 추가적으로, 배선 구조, 신호 버스, 캐패시터(130) 또는 여기 설명된 인덕터는 인터포저(100b) 및/또는 기판(100c)의 전도층 또는 재배치층(RDLs)(152, 152') 내에 형성될 수 있다. 하나 이상의 집적 회로(100a)는 마이크로범프(160)에 의해 패드를 인터포저(100b)상에 접합하기 위해 부착된다. 인터포저(100b)는 C4(controlled collapse chip connection) 범프(160')에 의해 패드를 기판(100c)상에 접합하기 위해 부착된다. 기판(100c)은 기판 또는 가공물 내에 형성된 복수의 관통홀 비아(THVs)(154')를 포함할 수 있는데, 해당 비아는 기판(100c)의 상측으로부터 바닥측까지의 연결을 제공한다. 기판의 대향측에는 솔더를 포함하는 볼 그리드 어레이(BGA) 볼(162)이 결합될 수 있다. 인터포저(100b)는 그 내부에 복수의 관통 실리콘 비아(TSVs)(154)를 포함할 수 있다.
도 15는 일 실시예에 따라 도 4에 도시된 반도체 장치(100)의 전도성 구조를 제조하는 방법의 흐름도(170)이다. 172 단계에서, 제1 금속화층(MN) 내의 가공물(124) 위에 제1 전도성 구조(102)가 형성된다. 제1 전도성 구조(102)는 제1 폭(d1)을 갖는 제1 부분(106)과 제2 폭(d7)을 갖는 제2 부분(104)을 포함하며, 제2 폭(d7)은 제1 폭(d1)과 다르다. 174 단계에서, 제1 금속화층(MN)에 인접한 제2 금속화층(MN -1) 내에 제2 전도성 구조(110)가 형성된다. 제2 전도성 구조(110)는 제3 폭(d4)을 갖는 제1 부분(112)과 제4 폭(d6)을 갖는 제2 부분(116)을 포함한다. 176 단계에서, 제1 전도성 구조(102)의 제1 부분(106)은 제2 전도성 구조(110)의 제1 부분(112)에 결합된다. 178 단계에서, 제1 전도성 구조(102)의 제2 부분(104)은 제2 전도성 구조(110)의 제2 부분(116)에 결합된다.
여기 설명되는 다양한 금속화층(MN-2, VN-2, MN-1, VN-1, MN)은 역순으로 형성될 수 있으며, 반도체 장치(100, 100a, 100b, 100c) 내의 임의의 전도성 재료에 위치될 수 있다. 일례로서, 금속화층(MN-1)은 금속화층(MN) 위에 있을 수 있다. 다른 예로서, 여기 도시된 도면 각각은 도시된 장치(100)의 역전된 구조로서 형성될 수 있다.
본 발명의 다양한 실시예들은 여기 설명된 전도성 구조를 포함하는 반도체 장치(100, 100a, 100b, 100c)의 형성 방법과 새로운 전도성 구조를 갖는 반도체 장치(100, 100a, 100b, 100c)를 포함한다. 본 발명의 다양한 실시예는 또한 배선 구조, 패시브 성분 요소, 및 전도성 성분을 갖는 다른 요소에 대한 설계 방법을 포함한다. 본 발명의 다양한 실시예는 또한 여기 설명된 새로운 반도체 장치(100, 100a, 100b, 100c)를 포함하는 패키징된 장치를 포함한다.
본 발명의 일부 실시예의 장점은 배선 구조, 신호 버스, 캐패시터(130) 및 인덕터와 같은 전도성 구조 내에 구현 가능한 새로운 금속 스택 구조를 제공하는 것을 포함한다. GSG 배선 구조에 사용시, 금속화층의 두께 증가를 방지하는 것에 의해 RC 지연을 감소시키고 비용절감을 제공하는 새로운 전송선이 제공된다. GSG 배선 구조는 인접 적층된 금속층의 폭, 배치 및 배향의 조정을 통해 낮은 대기 시간, 낮은 신호 손실(저항), 높은 대역폭, 및 높은 신호 무결성을 갖는 고성능의 배선 버스 수조를 제공한다. 유리하게, GSG 배선 구조는 상보적 금속 산화물 반도체(CMOS) BEOL 전도성 구조 내에 또는 신리콘 인터포저 웨이퍼 상에 사용될 수 있다. GSG 배선 구조는 예컨대, 고속 데이터 전송이 필요하고 Kbps 또는 Mbps 정도의 속도로 동작하는 고속의 용례에 특히 유리하다. GSG 배선 구조의 정전용량은 신호 및 접지 배선의 폭, 배치 및 배향을 변경시키는 것에 의해 최소화될 수 있다. 여기 설명된 방법 및 구조는 저주파수(예, MHz 이하)와 고주파수(예, MHz 이상)의 용례 모두에 대해 RC 지연, 대역폭 및 신호 무결성을 폭넓게 조정한다.
캐패시터(130)와 인덕터에 사용시, 구조의 저항은 최소화되어 캐패시터(130)의 성능이 개선되고 인덕터의 품질 인자가 개선된다.
또한, 새로운 반도체 구조, 설계 및 제조 방법이 제조 공정 흐름으로 용이하게 구현될 수 있다. 회로 성능의 최적화는 여기 설명된 전도성 구조(102, 110, 120)의 부분(104, 106, 112, 116, 122)과 비아(108, 128)를 포함하는 금속화층(MN -2, VN-2, MN -1, VN -1, MN)을 위한 리소그래피 마스크 또는 공정이 아닌 기존의 제조 공정 파라미터를 변화시키지 않고 달성될 수 있다. 적층된 금속 구조는 단일의 두꺼운 와이어와 유사하게 기능함으로써 유익하게도 여기 설명된 장치의 성능을 향상시킨다.
본 발명의 일 실시예에 따르면, 반도체 장치 제조 방법은 제1 금속화층 내에서 가공물 위로 제1 폭의 제1 부분과 제1 폭과는 다른 제2 폭의 제2 부분을 갖는 제1 전도성 구조를 형성하는 것을 포함한다. 상기 방법은 제1 금속화층에 인접한 제2 금속화층 내에 제2 전도성 구조를 형성하고 제2 전도성 구조의 부분을 제1 전도성 구조의 제1 부분에 결합하는 것을 포함한다.
다른 실시예에 따르면, 반도체 장치는 가공물과 제1 금속화층 내에서 가공물 위로 배치된 GSG 배선 구조를 포함한다. GSG 배선 구조는 2개의 접지 배선 사이에 배치된 신호 배선을 포함한다. 신호 배선과 2개의 접지 배선은 각각은 제1 폭을 가진다. 반도체 장치는 제1 금속화층에 인접한 제2 금속화층 내에 배치된 전도성 구조를 포함한다. 전도성 구조는 제1 폭과 다른 제2 폭을 각각 갖는 복수의 전도성 특징부를 포함한다. 전도성 구조 내에서 복수의 전도성 특징부 중 하나는 신호 배선에 결합된다. 복수의 전도성 특징부 중 다른 하나는 2개의 접지 배선 각각에 결합된다.
또 다른 실시예에 따르면, 반도체 장치는 가공물과 제1 금속화층 내에서 가공물 위로 배치된 제1 전도성 구조를 포함한다. 제1 전도성 구조의 제1 부분은 제1 폭을 가지며, 제1 전도성 구조의 제2 부분은 제1 폭과 다른 제2 폭을 가진다. 제1 금속화층에 인접한 제2 금속화층 내에 제2 전도성 구조가 배치된다. 제2 전도성 구조의 제1 부분은 제3 폭을 가지며, 제2 전도성 구조의 제4 폭을 가진다. 제4 폭은 제3 폭과는 다르다. 제1 전도성 구조의 제1 부분은 제2 전도성 구조의 제1 부분에 결합되고, 제1 전도성 구조의 제2 부분은 제2 전도성 구조의 제2 부분에 결합된다.
본 발명의 일부 실시예와 그 장점을 상세히 설명하였지만, 첨부된 특허청구범위에 의해 정의되는 바와 같은 본 발명의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경이 가능함을 이해하여야 한다. 예를 들면, 당업자들은 여기 설명된 특징, 기능, 공정 및 재료 중 다수가 본 발명의 범위 내에 유지되면서 변경될 수 있음을 쉽게 이해할 것이다. 더욱이, 본 출원의 범위는 명세서에 설명된 공정, 장치, 제조, 물질의 조성, 수단, 방법 및 단계의 특정 실시예에 한정되도록 의도된 것이 아니다. 당업자 중 하나가 본 발명의 개시로부터 공정, 장치, 제조, 물질의 조성, 수단, 방법 또는 단계를 용이하게 이해함에 따라, 여기 설명된 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는 기존의 또는 추후 개발될 구성은 본 발명에 따라 사용될 수 있다. 따라서, 첨부된 특허청구범위는 이러한 공정, 장치, 제조, 물질의 조성, 수단, 방법 또는 단계의 범위 내에 포함되도록 의도된 것이다.

Claims (12)

  1. 반도체 장치를 제조하는 방법에 있어서,
    제1 금속화층 내 가공물(workpiece) 위에 제1 폭의 제1 부분과 제1 폭과는 다른 제2 폭의 제2 부분을 갖는 제1 전도성 구조를 형성하는 단계;
    상기 제1 금속화층에 인접한 제2 금속화층 내에 제2 전도성 구조를 형성하는 단계; 및
    상기 제2 전도성 구조의 일부를 상기 제1 전도성 구조의 상기 제1 부분에 결합시키는 단계를
    포함하는, 반도체 장치를 제조하는 방법.
  2. 제1항에 있어서, 상기 제1 전도성 구조를 형성하는 단계는 신호 배선을 포함하는 상기 제1 부분을 형성하는 단계와, 상기 신호 배선에 인접한 접지 배선을 포함하는 상기 제2 부분을 형성하는 단계를 포함하는 것인, 반도체 장치를 제조하는 방법.
  3. 제2항에 있어서, 상기 제1 전도성 구조의 형성 단계는 상기 신호 배선의 제1 측면에 인접한 제1 접지 배선과 상기 신호 배선의 상기 제1 측면에 대향하는 제2 측면에 인접한 제2 접지 배선을 포함하는 상기 제2 부분을 형성하는 단계를 포함하는 것인, 반도체 장치를 제조하는 방법.
  4. 제1항에 있어서,
    상기 제2 전도성 구조의 일부를 상기 제1 전도성 구조의 상기 제1 부분에 결합시키는 단계는 상기 제2 전도성 구조의 제1 부분을 상기 제1 전도성 구조의 상기 제1 부분에 결합시키는 단계를 포함하고,
    상기 제2 전도성 구조는 제2 부분을 더 포함하고, 상기 방법은 상기 제2 전도성 구조의 상기 제2 부분을 상기 제1 전도성 구조의 상기 제2 부분에 결합시키는 단계를 더 포함하는 것인, 반도체 장치를 제조하는 방법.
  5. 제4항에 있어서, 상기 제2 전도성 구조를 형성하는 단계는 제3 폭을 갖는 상기 제1 부분을 형성하는 단계와 상기 제3 폭과 다른 제4 폭을 갖는 상기 제2 부분을 형성하는 단계를 포함하는 것인, 반도체 장치를 제조하는 방법.
  6. 제4항에 있어서,
    상기 제1 전도성 구조는 상기 제2 폭을 갖는 복수의 상기 제2 부분을 포함하고,
    상기 제1 전도성 구조를 형성하는 단계는 접지-신호-접지(ground-signal-ground; GSG) 배선 구조 또는 공면 도파관(coplanar waveguide; CPW)을 형성하는 단계를 포함하고,
    상기 GSG 배선 구조 또는 상기 CPW는 2개의 접지 배선들 사이에 배치된 신호 배선을 포함하고,
    상기 신호 배선은 상기 제1 전도성 구조의 상기 제1 부분을 포함하고,
    상기 2개의 접지 배선들 각각은 상기 제1 전도성 구조의 상기 제2 부분 중 하나의 부분을 포함하고,
    상기 제2 전도성 구조는 복수의 상기 제2 부분을 포함하고,
    상기 방법은 상기 2개의 접지 배선들 각각을 상기 제2 전도성 구조의 상기 복수의 제2 부분 중 하나의 부분에 결합시키는 단계를 더 포함하는 것인, 반도체 장치를 제조하는 방법.
  7. 제4항에 있어서,
    상기 제1 전도성 구조를 형성하는 단계는 캐패시터를 형성하는 단계를 포함하고,
    상기 제1 전도성 구조의 상기 제1 부분과 상기 제2 전도성 구조의 상기 제1 부분은 제1 용량성 플레이트를 포함하며,
    상기 제1 전도성 구조의 상기 제2 부분과 상기 제2 전도성 구조의 상기 제2 부분은 상기 제1 용량성 플레이트에 인접한 제2 용량성 플레이트를 포함하는 것인, 반도체 장치를 제조하는 방법.
  8. 제4항에 있어서,
    상기 제1 전도성 구조를 형성하는 단계는 인덕터를 형성하는 단계를 포함하고,
    상기 인덕터를 형성하는 단계는 상기 제1 금속화층 및 상기 제2 금속화층 내에 나선형 인덕터를 형성하는 단계를 포함하고,
    상기 인덕터의 원주의 단면은 상기 제1 전도성 구조의 상기 제1 부분 및 상기 제2 부분과 상기 제2 전도성 구조의 상기 제1 부분 및 상기 제2 부분을 포함하는 것인, 반도체 장치를 제조하는 방법.
  9. 제4항에 있어서,
    상기 제1 전도성 구조의 상기 제1 부분을 상기 제2 전도성 구조의 상기 제1 부분에 결합시키는 단계는, 상기 제1 금속화층과 상기 제2 금속화층 사이에 배치된 제3 금속화층 내에 배치된 제1 비아에 의해 상기 제1 전도성 구조의 상기 제1 부분을 상기 제2 전도성 구조의 상기 제1 부분에 결합시키는 단계를 포함하고,
    상기 제1 전도성 구조의 상기 제2 부분을 상기 제2 전도성 구조의 상기 제2 부분에 결합시키는 단계는 상기 제3 금속화층 내에 배치된 제2 비아를 통해 상기 제1 전도성 구조의 상기 제2 부분을 상기 제2 전도성 구조의 상기 제2 부분에 결합시키는 단계를 포함하는 것인, 반도체 장치를 제조하는 방법.
  10. 반도체 장치에 있어서,
    가공물;
    제1 금속화층 내 상기 가공물 위에 배치되고, 2개의 접지 배선들 사이에 배치된 신호 배선 - 상기 신호 배선과 상기 2개의 접지 배선들 각각은 제1 폭을 가짐 - 을 포함하는 접지-신호-접지(ground-signal-ground; GSG) 배선 구조; 및
    상기 제1 금속화층에 인접한 제2 금속화층 내에 배치되는 전도성 구조를
    포함하고,
    상기 전도성 구조는 상기 제1 폭과는 다른 제2 폭을 각각 갖는 복수의 전도성 특징부들을 포함하고,
    상기 전도성 구조 내의 상기 복수의 전도성 특징부들 중 하나의 특징부는 상기 신호 배선에 결합되고,
    상기 복수의 전도성 특징부들 중 다른 하나의 특징부는 상기 2개의 접지 배선들 각각에 결합되는 것인, 반도체 장치.
  11. 반도체 장치에 있어서,
    가공물;
    제1 금속화층 내 상기 가공물 위에 배치된 제1 전도성 구조 - 상기 제1 전도성 구조의 제1 부분은 제1 폭을 가지고, 상기 제1 전도성 구조의 제2 부분은 상기 제1 폭과는 다른 제2 폭을 가짐 -; 및
    상기 제1 금속화층에 인접한 제2 금속화층 내에 배치된 제2 전도성 구조를 포함하고,
    상기 제2 전도성 구조의 제1 부분은 제3 폭을 가지고, 상기 제2 전도성 구조의 제2 부분은 상기 제3 폭과는 다른 제4 폭을 가지고,
    상기 제1 전도성 구조의 상기 제1 부분은 상기 제2 전도성 구조의 상기 제1 부분에 결합되며, 상기 제1 전도성 구조의 상기 제2 부분은 상기 제2 전도성 구조의 상기 제2 부분에 결합되는 것인, 반도체 장치.
  12. 제11항에 있어서, 상기 제1 전도성 구조 및 상기 제2 전도성 구조는 집적 회로 다이, 인터포저, 또는 패키징 기판상에 배치되는 것인, 반도체 장치.
KR20130093112A 2012-08-07 2013-08-06 반도체 장치 및 그 제조 방법 KR101483365B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/569,017 2012-08-07
US13/569,017 US8937389B2 (en) 2012-08-07 2012-08-07 Semiconductor devices comprising GSG interconnect structures

Publications (2)

Publication Number Publication Date
KR20140019756A true KR20140019756A (ko) 2014-02-17
KR101483365B1 KR101483365B1 (ko) 2015-01-15

Family

ID=50050580

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20130093112A KR101483365B1 (ko) 2012-08-07 2013-08-06 반도체 장치 및 그 제조 방법

Country Status (3)

Country Link
US (1) US8937389B2 (ko)
KR (1) KR101483365B1 (ko)
CN (1) CN103579096B (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9454177B2 (en) * 2014-02-14 2016-09-27 Apple Inc. Electronic devices with housing-based interconnects and coupling structures
US10236115B2 (en) 2014-06-16 2019-03-19 Stmicroelectronics S.R.L. Integrated transformer
TW201604902A (zh) * 2014-07-30 2016-02-01 瑞昱半導體股份有限公司 積體電感結構
US9542522B2 (en) * 2014-09-19 2017-01-10 Intel Corporation Interconnect routing configurations and associated techniques
US20160133566A1 (en) * 2014-11-06 2016-05-12 Morfis Semiconductor, Inc. Multi-layer transmission line structure for misalignment relief
US9484312B2 (en) * 2015-01-20 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Inductor shielding structure, integrated circuit including the same and method of forming the integrated circuit
US9691694B2 (en) * 2015-02-18 2017-06-27 Qualcomm Incorporated Substrate comprising stacks of interconnects, interconnect on solder resist layer and interconnect on side portion of substrate
DE112015007068T5 (de) * 2015-10-29 2018-09-13 Intel Corporation Alternative oberflächen für leitende kontaktinselschichten von siliziumbrücken für halbleitergehäuse
CN108022905A (zh) * 2016-11-04 2018-05-11 超威半导体公司 使用多个金属层的转接板传输线
US11139241B2 (en) * 2016-12-07 2021-10-05 Intel Corporation Integrated circuit device with crenellated metal trace layout
US10685925B2 (en) 2018-01-26 2020-06-16 Nvidia Corporation Resistance and capacitance balancing systems and methods
US11043478B2 (en) * 2018-04-24 2021-06-22 Cisco Technology, Inc. Integrated circuit bridge for photonics and electrical chip integration
US11211318B2 (en) * 2018-09-28 2021-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Bump layout for coplanarity improvement
US10756019B1 (en) * 2018-11-27 2020-08-25 Xilinx, Inc. Systems providing interposer structures
US11515609B2 (en) * 2019-03-14 2022-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Transmission line structures for millimeter wave signals
DE102019126433A1 (de) * 2019-03-14 2020-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Übertragungsleitungsstrukturen für Millimeterwellensignale
CN110137134B (zh) * 2019-05-05 2021-02-09 中国科学院微电子研究所 互连结构、电路及包括该互连结构或电路的电子设备
CN114127971A (zh) 2019-07-18 2022-03-01 微芯片技术股份有限公司 用于制造集成电感器和相关半导体器件的技术、电子系统和方法
US11804803B2 (en) 2020-01-15 2023-10-31 Microchip Technology Incorporated Techniques for forming integrated inductor-capacitor oscillators and related methods, oscillators, semiconductor devices, systems-on-chips, and other systems
CN116153858A (zh) * 2022-12-01 2023-05-23 之江实验室 一种多层交叉布线结构的硅转接板的制备方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW379432B (en) * 1998-09-14 2000-01-11 Worldwide Semiconductor Mfg Method of manufacturing self-aligned shield wires
US7400025B2 (en) * 2003-05-21 2008-07-15 Texas Instruments Incorporated Integrated circuit inductor with integrated vias
US8044305B2 (en) * 2006-05-31 2011-10-25 Intel Corporation Circuit board including hybrid via structures
US7960036B2 (en) * 2007-07-31 2011-06-14 International Business Machines Corporation Semiconductor structure and method of manufacturing same

Also Published As

Publication number Publication date
CN103579096B (zh) 2016-04-20
US20140042612A1 (en) 2014-02-13
KR101483365B1 (ko) 2015-01-15
CN103579096A (zh) 2014-02-12
US8937389B2 (en) 2015-01-20

Similar Documents

Publication Publication Date Title
KR101483365B1 (ko) 반도체 장치 및 그 제조 방법
US10700032B2 (en) Package with passive devices and method of forming the same
US8810008B2 (en) Semiconductor element-embedded substrate, and method of manufacturing the substrate
US9698131B2 (en) Methods of forming 3-D circuits with integrated passive devices
US9449917B2 (en) Method of forming an inductor with magnetic material
US10141280B2 (en) Mechanisms for forming package structure
US9257409B2 (en) Decoupling MIM capacitor designs for interposers and methods of manufacture thereof
TWI528519B (zh) 封裝結構及傳輸線之形成方法
US8344478B2 (en) Inductors having inductor axis parallel to substrate surface
US10109618B2 (en) Bonding structure between semiconductor device package
US8912844B2 (en) Semiconductor structure and method for reducing noise therein
CN103681613A (zh) 具有离散块的半导体器件
US8198724B1 (en) Integrated circuit device having a multi-layer substrate and a method of enabling signals to be routed in a multi-layer substrate
US11705395B2 (en) Core fill to reduce dishing and metal pillar fill to increase metal density of interconnects
TWI652514B (zh) 波導結構以及其製作方法
US20230387049A1 (en) Antenna Apparatus and Method
US8680689B1 (en) Coplanar waveguide for stacked multi-chip systems
KR20220034759A (ko) 반도체 디바이스 및 그 형성 방법
JP2008135753A (ja) マルチチップ電子回路モジュール及び製造方法
TW202405955A (zh) 半導體裝置、系統、與積體被動裝置晶粒的製作方法
CN111490025B (zh) 电子封装件及其封装基板与制法
US10861841B2 (en) Semiconductor device with multiple polarity groups
US20180174906A1 (en) Semiconductor device and method of manufacturing the same, and stacked semiconductor device
CN116741715A (zh) 半导体器件及其形成方法
KR20120113815A (ko) 반도체 기판 및 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20171228

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20181221

Year of fee payment: 5