CN116741715A - 半导体器件及其形成方法 - Google Patents

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CN116741715A CN202310415912.4A CN202310415912A CN116741715A CN 116741715 A CN116741715 A CN 116741715A CN 202310415912 A CN202310415912 A CN 202310415912A CN 116741715 A CN116741715 A CN 116741715A
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Abstract

一种半导体器件，包括：衬底；多个管芯，附接至衬底的第一侧；模制材料，位于所述多个管芯周围的衬底的第一侧上；第一重分布结构，位于衬底的与第一侧相对的第二侧上，第一重分布结构包括介电层和位于介电层中的导电部件，导电部件包括导电线、通孔以及与导电线和通孔隔离的伪金属图案；以及导电连接器，附接至第一重分布结构的背向衬底的第一表面。本申请的实施例还涉及形成半导体器件的方法。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体技术领域，更具体地，涉及半导体器件及其形成方法。
背景技术
由于多种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度不断改进，半导体行业经历了快速增长。在很大程度上，集成密度的这种改进来自于最小部件尺寸的重复减少，这允许更多的组件集成到给定的区域中。
随着对缩小电子器件的需求的增长，已经出现对更小和更有创意的半导体管芯封装技术的需求。这种封装系统的示例是封装上封装(PoP)技术。在PoP器件中，顶部半导体封装件堆叠在底部半导体封装件的顶部上，以提供高水平的集成度和组件密度。另一示例是，将芯片接合至中介层上，然后将中介层接合至衬底，以形成堆叠的半导体结构。在一些实施例中，为了形成堆叠的半导体结构，多个半导体芯片附接至晶圆，并且接着执行切割工艺以将晶圆分离为多个中介层，其中每个中介层具有一个或多个附接于其上的半导体芯片。然后将附接有半导体芯片的中介层附接到衬底(例如，印刷电路板)，以形成堆叠的半导体结构。这些和其他先进的封装技术使半导体器件的生产具有增强的功能和小的占位面积。
发明内容
根据本申请的实施例的一个方面，提供了一种半导体器件，包括：衬底；多个管芯，附接至衬底的第一侧；模制材料，在衬底的第一侧上围绕多个管芯；第一重分布结构，位于衬底的与第一侧相对的第二侧上，第一重分布结构包括介电层和位于介电层中的导电部件，其中，导电部件包括导电线、通孔以及与导电线和通孔隔离的伪金属图案；以及导电连接器，附接至第一重分布结构的背向衬底的第一表面。
根据本申请的实施例的另一个方面，还提供了一种半导体器件，包括：多个管芯，嵌入在模制材料中，其中，多个管芯包括第一管芯和与第一管芯相邻的第二管芯；重分布结构，其中多个管芯接合至重分布结构的第一侧，其中重分布结构包括介电层和位于介电层中的导电部件，其中导电部件包括导电线、通孔和伪金属图案，其中伪金属图案是电隔离的，其中在平面视图中，多个管芯设置在由模制材料的侧壁限定的边界内，伪金属图案设置在第一管芯与第二管芯之间的第一区域中，并且第一管芯的中心区域没有伪金属图案；以及导电连接器，附接至与第一侧相对的重分布结构的第二侧。
根据本申请的实施例的又一个方面，还提供了一种形成半导体器件的方法，方法包括：将多个管芯附接到中介层的第一侧，其中多个管芯包括第一管芯和与第一管芯相邻的第二管芯；在多个管芯周围的中介层的第一侧上形成模制材料；以及形成重分布结构，重分布结构位于中介层的与第一侧相对的第二侧上。其中形成重分布结构包括：在中介层的第二侧上方形成第一介电层；在第一介电层上方形成第一金属层，第一金属层包括第一导电部件和第一伪金属图案，其中在平面视图中，第一伪金属图案具有第一形状并且形成在第一管芯与第二管芯之间的第一区域中；在第一金属层上方形成第二介电层；和在第二介电层上方形成第二金属层，第二金属层包括第二导电部件和第二伪金属图案，其中在平面图中，第二伪金属图案具有第二形状并且形成在第一管芯与第二管芯之间的第一区域中。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1-图3示出了根据实施例处于不同制造阶段的半导体器件的截面视图。
图4A-图4C示出了根据一些实施例的伪金属图案的多种俯视图。
图5示出了根据实施例的图3的半导体器件中的伪金属图案的平面图。
图6-图11示出了根据一些实施例的图3的半导体器件中的伪金属图案的多种示例平面视图。
图12示出了根据实施例的半导体器件的截面视图。
图13示出了根据另一实施例的半导体器件的截面视图。
图14-图16示出了根据实施例的处于不同制造阶段的半导体器件的截面视图。
图17示出了根据实施例的半导体器件的截面视图。
图18示出了根据另一实施例的半导体器件的截面视图。
图19-图21示出了根据实施例的处于不同制造阶段的半导体器件的截面视图。
图22示出了根据实施例的半导体器件的截面视图。
图23示出了在一些实施例中形成半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考标号和/或字母。在整个描述中，除非另有说明，不同附图中的相似参考标号指的是通过相同或类似的方法使用相同或类似的材料形成的相同或类似的组件。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
在一些实施例中，半导体结构包括中介层、附接到中介层的第一侧的多个管芯以及在中介层的相对第二侧的重分布结构。重分布结构的导电部件包括导电线、通孔和伪金属图案。伪金属图案可以是岛状、条状或网格状的，并且每个金属层的导电部件可以是具有不同形状的伪金属图案的不同组合。在平面中，伪金属图案可以沿多个管芯之间的界面区域形成，或者沿半导体结构的周边形成。伪金属图案有助于减少半导体结构的翘曲，从而减少了诸如冷接头(cold joint)的问题，改进了接合良率。
图1-图3示出了根据实施例处于不同制造阶段的半导体器件100的截面视图。
参考图1，多个管芯，诸如管芯105A、105B和105C，附接至中介层102的前侧102F。管芯105A、105B和105C在本文的讨论中统称为管芯105。管芯105也可以被称为半导体管芯、芯片或集成电路(IC)管芯。在一些实施例中，管芯105是相同类型的管芯(例如，存储器管芯或逻辑管芯)。在其他实施例中，管芯105是不同类型的。例如，管芯105A可以是片上系统(SOC)管芯，其包括例如中央处理单元(CPU)、存储器接口、输入/输出(I/O)器件和I/O接口。管芯105B可以例如是存储器管芯，诸如高带宽存储器(HBM)管芯，并且管芯105C可以例如是芯粒(chiplet)，芯粒包含用于与管芯105A集成的明确限定的功能子集。图1所示的管芯105的数量和管芯105的类型只是非限制性示例。其他数量的管芯、其他类型的管芯、或管芯的其他布置(例如，放置)也是可能的，并且完全意于包括在本公开的范围内。例如，图6-图11示出了集成在半导体器件100中的管芯105的多种示例平面视图。
在一些实施例中，每个管芯105包括衬底、形成在衬底内/上的电子组件(例如，晶体管、电阻器、电容器、二极管等)、以及在衬底上方连接电子组件以形成管芯105的功能电路的互连结构。管芯105还包括导电柱107(也称为管芯连接器)，导电柱107可提供与管芯105的电路的电连接。
管芯105的衬底可以是掺杂或未掺杂的半导体衬底、或绝缘体上硅(SOI)衬底的有源层。通常，SOI衬底包括半导体材料的层，半导体材料诸如硅、锗、硅锗、绝缘体上硅锗(SGOI)或其组合。可使用的其他衬底包括多层衬底、梯度衬底或混合取向衬底。
管芯105的电子组件包括多种有源器件(例如，晶体管)和无源器件(例如，电容器、电阻器、电感器)等。管芯105的电子组件可以使用任何合适的方法形成在管芯105的衬底内或衬底上。管芯105的互连结构包括在一个或多个介电层中形成的一个或多个金属化层(例如，铜层)，并且用于连接多种电子组件以形成功能电路。在实施例中，互连结构由电介质和导电材料(例如，铜)的交替层形成，并且可以通过任何合适的工艺(例如沉积、镶嵌、双镶嵌等)形成。
在管芯105的互连结构上方可以形成一个或多个钝化层(未示出)，以便为管芯105的下层结构提供一定程度的保护。钝化层可以由一种或多种合适的介电材料制成，诸如氧化硅、氮化硅、低k介电材料(诸如碳掺杂氧化物)、极低k介电材料(诸如多孔碳掺杂二氧化硅)、这些材料的组合等。钝化层可以通过诸如化学气相沉积(CVD)等工艺形成，尽管可以利用任何合适的工艺。
导电焊盘(未示出)可以形成在钝化层上方，并且可以延伸穿过钝化层与管芯105的互连结构电接触。导电焊盘可以包含铝，但也可以使用其他材料，诸如铜。
管芯105的导电柱107形成在导电焊盘上，以提供与管芯105的电路进行电连接的导电区域。导电柱107可以是铜柱、接触凸块(诸如微凸块)等，并且可以包括诸如铜、锡、银或其他合适的材料。
观察中介层102，中介层102包括衬底101、贯通孔103(也称为衬底贯通孔(TSV，through substrate via))、以及在中介层102的前侧102F上的导电凸块104。在图1的示例中，前侧102F也是衬底101的上表面。
衬底101可以例如是掺杂或未掺杂的硅衬底、或绝缘体上硅(SOI)衬底的有源层。然而，衬底101可以是玻璃衬底、陶瓷衬底、聚合物衬底或可提供适当保护和/或互连功能的任何其他衬底。
在一些实施例中，衬底101包括电子组件，诸如电阻器、电容器、信号分布电路、它们的组合等。这些电子组件可以是有源组件、无源组件或它们的组合。在其他实施例中，衬底101中没有有源和无源电子组件，并且只用于提供电信号的连接/重布线。所有这些组合完全意于包括在本公开的范围内。
在图1的示例中，贯通孔103从衬底101的上表面(例如，102F)朝向衬底101的下表面延伸。注意，贯通孔103不延伸穿过衬底101。在随后的减薄工艺中，衬底101将被减薄以暴露下表面处的贯通孔103。贯通孔103可以由合适的导电材料形成，诸如铜、钨、铝、合金、掺杂多晶硅及其组合等。可以在贯通孔103与衬底101之间形成阻挡层。阻挡层可以包括合适的材料，诸如氮化钛、氮化钽、钛等，尽管也可以替代地利用其他材料。
在中介层102的前侧102F上形成导电凸块104，并且导电凸块104可以是任何合适类型的外部接触件，诸如微凸块、铜柱、铜层、镍层、无铅(LF)层、化学镀镍化学镀钯浸金(ENEPIG)层、Cu/LF层、Sn/Ag层、Sn/Pb、这些的组合等。导电凸块104可以形成为例如电耦接到贯通孔103或中介层102的前侧102F上的布线(如果形成)。
如图1所示，管芯105的导电柱107例如通过焊料区109接合至中介层102的导电凸块104。可以执行回流工艺以将管芯105接合至中介层102。
在管芯105接合至中介层102之后，在管芯105与中介层102之间形成底部填充材料111。底部填充材料111可以例如包括液态环氧树脂，该液态环氧树脂使用点胶针或其他合适的点胶工具点胶在管芯105与中介层102之间的间隙中，然后固化至硬化。如图1所示，底部填充材料111填充管芯105与中介层102之间的间隙，也可以填充相邻管芯105之间的间隙。此外，底部填充材料111可以例如沿管芯105B和105C的侧壁延伸。在其他实施例中，省略底部填充材料111。
接下来，在中介层102上方和管芯105周围形成模制材料113。在形成底部填充材料111的实施例中，模制材料113还包围底部填充材料111。作为示例，模制材料113可以包括环氧树脂、有机聚合物、具有或不具有硅基填料或玻璃填料的聚合物，或其他材料(例如)。在一些实施例中，模制材料113包括液态模制化合物(LMC)，其在施加时为凝胶型液体。模制材料113在施加时还可以包含液体或固体。或者，模制材料113可以包括其他绝缘材料和/或密封材料。在一些实施例中，使用晶圆级模制工艺施加模制材料113。可以使用例如压缩模制、传递模制、模制底部填充物(MUF)或其他方法模制模制材料113。
接下来，在一些实施例中，使用固化工艺使模制材料113固化。固化工艺可以包括使用退火工艺或其他加热工艺将模制材料113加热到预定的温度并持续预定的时间。固化工艺还可以包括紫外线(UV)光曝光工艺、红外(IR)能量曝光工艺、它们的组合，或它们与加热工艺的组合。可选地，可以使用其他方法固化模制材料113。在一些实施例中，不包括固化工艺。
在形成模制材料113之后，可以执行平坦化工艺，诸如化学机械平坦化(CMP)，以从管芯105上方去除模制材料113的过量部分，使得模制材料113和管芯105具有共面的上表面。
接下来，在图2中，将图1中形成的结构翻转，并且通过例如粘合剂层附接到载体133。载体133可以由诸如硅、聚合物、聚合物复合材料、金属箔、陶瓷、玻璃、玻璃环氧树脂、氧化铍、胶带或其他用于结构支撑的合适材料制成。在一些实施例中，在载体133上方沉积或层压粘合剂层(图2中未显示)。粘合剂层可以是光敏的，并且可以在随后的载体剥离工艺中通过例如紫外线(UV)光照射在载体133上而容易地从载体133分离。例如，粘合剂层可以是光热转换(LTHC)涂层。
接下来，从中介层102的背侧102B开始减薄中介层102。可以执行减薄工艺(诸如蚀刻工艺、研磨工艺或其组合)以减小衬底101的厚度，使得贯通孔103在背侧102B处暴露。
接下来，在中介层102上方形成重分布结构114。重分布结构114包括导电部件，诸如形成在多个介电层115中的一层或多层导电线117和通孔119。在一些实施例中，介电层115由聚合物形成，诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等。在其他实施例中，介电层115由诸如氮化硅的氮化物、诸如氧化硅的氧化物、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)等形成。介电层115可以由任何可接受的沉积工艺形成，诸如旋涂覆、化学气相沉积(CVD)、层压等或其组合。
在一些实施例中，重分布结构114的导电部件包括导电线117和通孔119，导电线117和通孔119由合适的导电材料形成，诸如铜、钛、钨、铝等。导电线117的每层(及其相应的下方通孔119)可以例如通过以下方式形成：在介电层115中形成开口以暴露下方导电部件，在介电层115上方和在开口中形成晶种层，在晶种层上方形成具有设计图案(例如，开口)的图案化的光刻胶，在设计图案中并在晶种层上方镀(例如，电镀或化学镀)导电材料，以及去除光刻胶和未在其上形成导电材料的部分晶种层。图2所示的重分布结构114中的导电线117和通孔119的层数量是非限制性示例，其他数量也是可能的，并且完全意于包括在本公开的范围内。
值得注意的是，在所示实施例中，伪金属图案121被形成为重分布结构114的导电部件的部分。伪金属图案121是电隔离的金属图案。换言之，伪金属图案121未配置为电耦接到半导体器件100的电信号(例如，电源信号或数据/控制信号)。
在一些实施例中，在相同的工艺步骤中形成伪金属图案121，以形成重分布结构114的其他导电部件。在图2的示例中，使用相同的导电材料(例如，铜)在与导电线117相同的金属层中形成伪金属图案121，并且在通孔119的金属层中没有形成伪金属图案121。在一些实施例中，也在与通孔119相同的金属层中形成伪金属图案121。这些和其他变化完全意于包括在本公开的范围内。
在图2的示例中，具有导电线117的重分布结构114的金属层与具有通孔119的重分布结构114的金属层交错(例如，交替)。为了便于讨论，将具有导电线117的金属层依次编号为金属层L1、金属层L2等，其中金属层L1为具有导电线117且最靠近中介层102的金属层。具有通孔119的金属层依次编号为金属层V1、V2等，其中金属层V1为具有通孔119且最靠近中介层102的金属层。因此，在图2的示例中，在金属层L1、L2等中形成了伪金属图案121，而在金属层V1、V2等中没有形成伪金属图案121。参考图4A-图4C和图5-图11在下文中讨论伪金属图案121的细节。
仍然参考图2，在形成重分布结构114之后，外部连接器123(也称为导电连接器)在重分布结构114上方形成并且电耦接到重分布结构114。在实施例中，外部连接器123是诸如微凸块的导电凸块，并且可以包括诸如锡的材料或诸如银或铜的其他合适材料。在外部连接器123为锡焊料凸块的实施例中，外部连接器123可以通过任何适当的方法(诸如蒸发、电镀、印刷、焊料转移、放置球)最初形成锡层来形成。一旦在结构上形成了锡层，就进行回流，以将材料塑形成直径约为20μm的所需凸块形状，尽管也可以使用任何合适的尺寸。
然而，正如本领域的普通技术人员将认识到的那样，虽然上面已将外部连接器123描述为微凸块，但这些仅用于说明性而不用于限制实施例。而是，可以替代地使用任何合适类型的外部连接器，诸如可控坍塌芯片连接(C4，controlled collapse chip connection)凸块、铜柱、铜层、镍层、无铅(LF)层、化学镀镍化学镀钯浸金(ENEPIG)层、Cu/LF层、Sn/Ag层、Sn/Pb，这些的组合等。任何合适的外部连接器以及形成外部连接器的任何合适的工艺都可以用于外部连接器123，并且所有这样的外部连接器完全意于包括在实施例的范围内。
在一些实施例中，重分布结构114的宽度被形成为小于中介层102的宽度，使得重分布结构114的侧壁从中介层102的对应侧壁凹入。作为示例，重分布结构114的侧壁与中介层102的对应侧壁之间的偏移D1(例如，横向距离)可以在约20μm和约200μm之间。偏移D1有利地减少或防止重分布结构114在随后切割工艺中的分层。
在一些实施例中，重分布结构114形成在包括多个中介层102的晶圆上方，从而在晶圆上同时形成多个半导体器件100。然后，执行蚀刻工艺以去除沿着/靠近晶圆的切割区域设置的重分布结构114的部分，从而形成偏移D1。在随后的切割工艺中，偏移D1允许在切割工艺中使用的刀片不接触重分布结构114的情况下进行切割，从而避免或减少重分布结构114在切割工艺中的分层。
接下来，在图3中，将图2中的半导体器件100翻转，将外部连接器123附接到切割胶带(图中未显示)上。接下来，通过剥离工艺工艺将载体133从半导体器件100分离(剥离)。剥离工艺可以使用任何合适的工艺去除载体133，诸如蚀刻、研磨和机械剥离。在一些实施例中，通过在载体133的表面上照射激光或紫外(UV)光而剥离载体133。激光或UV光破坏与载体133接合的粘合剂层(例如，LTHC)的化学键，然后可以容易地脱离载体133。接下来，执行切割工艺，以沿图3中线131所示的位置执行切割工艺，其中线131与晶圆的切割区域对齐。在切割工艺之后，形成多个单独的半导体器件100，其中每个半导体器件100具有如图3所示的结构。
随着越来越多具有不同功能的管芯被附接到中介层102，以实现半导体封装件(例如半导体器件100)的高度集成，中介层102的尺寸(例如表面积)增加。对于具有较大尺寸的中介层102，使中介层保持平坦(例如具有平坦表面)变得越来越困难，并且半导体器件100的翘曲控制成为越来越重要的问题。半导体器件的翘曲通常是由半导体器件中使用的不同材料的热膨胀系数(CTE)的差异引起的。由于随着温度的变化，不同的材料在不同程度上膨胀或接触，在半导体器件的各个区域产生应力，应力可能导致半导体器件的翘曲。
测试和分析表明，半导体封装件(例如半导体器件100)中的应力在某些区域可能特别高，诸如沿着/靠近管芯105之间的界面区域的区域，这可能是由于管芯105A(例如SOC管芯)与管芯105B(例如HBM管芯)/105C(例如芯粒)之间的大量数据流量(例如读写操作)的界面区域的高温所引起的。此外，沿着半导体器件的周边(例如侧壁)的区域也可能经历高应力或更高的翘曲。本公开在重分布结构114中使用伪金属图案121以减少翘曲。伪金属图案121可以形成在具有高温或高应力水平的区域(例如，界面区域、周边区域)中，以减少翘曲。伪金属图案121可以具有不同的形状以实现不同的优点(例如，低感应应力、电磁干扰屏蔽)。伪金属图案121可以有助于在高温区域散热。此外，伪金属图案121可以有助于在重分布结构114中实现更均匀的金属密度(因此更均匀的CTE)以减少翘曲。此外，伪金属图案121可以增加重分布结构114的结构完整性(例如，更高的刚度)以减少翘曲。伪金属图案121的多种形状、结构和位置在下面讨论。
图4A-图4C示出了根据一些实施例的伪金属图案121的多种俯视图。在图4A中，伪金属图案121具有岛状，例如，以离散的(例如，分离的)长方形或方形金属图案形成。岛状伪金属图案121可以形成行和列。例如，长方形或方形金属图案的尺寸a(例如宽度或长度)在约5μm至约100μm之间。岛状伪金属图案121的优点是，岛状伪金属图案121在重分布结构114中引起的应力很小(如果有的话)。
在图4B中，伪金属图案121具有网格状，例如，形成为金属网格。例如，图4B中的伪金属图案121与孔122形成连续的(例如连接的)金属区域。作为示例，孔122的尺寸c(例如宽度或长度)在约3μm到约50μm之间。网格状的伪金属图案121的优点是，网格状的伪金属图案121为半导体器件100提供优异的电磁(EM)干扰屏蔽。
在图4C中，伪金属图案121具有条状，例如，以离散的(例如，分离的)条状金属图案形成。条状伪金属图案121可以形成为彼此平行地延伸。例如，条状伪金属图案的长度b1可以在约5μm至约100μm之间，条状伪金属图案的宽度b2可以在约5μm至约100μm之间。选择长度b1和宽度b2以实现大的纵横比，例如b1/b2≥5或b1/b2≥10。条状伪金属图案121实现了岛状伪金属图案121与网状伪金属图案121之间的性能平衡，从而在重分布结构114中引起低应力，并实现一定程度的电磁干扰屏蔽。在一些实施例中，由条状伪金属图案121引起的应力是沿金属条的纵长方向。除了图4A-图4C所示的形状之外，其他形状也是可能的，并且完全意于包括在本公开的范围内。
多种伪金属图案121可以以不同的组合形式形成在重分布结构114的任何金属层(例如，L1、L2等)中。为了便于讨论，金属层L1、L2等统称为重分布结构114的金属层Ln。在实施例中，在每个金属层Ln形成有岛状、网状和条状伪金属图案。换言之，每个金属层Ln具有上述三种不同类型的伪金属图案。取决于不同的性能考虑，可以形成不同类型的伪金属图案。例如，如果管芯105易受EM干扰，则可以在与管芯105对应的区域中使用网格状的伪金属图案来屏蔽EM干扰。作为另一示例，岛状伪金属图案可以用在倾向于具有高应力的区域，以减少由伪金属图案引起的任何应力。
在另一实施例中，在金属层Ln中交替使用两种不同的伪金属图案。换言之，第一类型的伪金属图案(例如岛状伪金属图案)形成在奇数金属层L1、L3、L5等中，第二类型的伪金属图案(例如网格状伪金属图案)形成在偶数金属层L2、L4、L6等中。
在又一实施例中，如图5所示，在奇数金属层L1、L3、L5等中形成第一多个条状伪金属图案121A以及在偶数金属层L2、L4、L6等形成第二多个条状伪金属图案121B，第一多个条状伪金属图案121A具有沿第一方向(例如，图5的水平方向)的纵长轴，第二多个条状伪金属图案121B具有沿垂直于第一方向的第二方向(例如，图5的垂直方向)的纵长轴。为了清晰和避免杂乱，图5示出了在半导体器件100的重分布结构114的两个相邻金属层(例如L1和L2)中形成的伪金属图案121A和121B的平面图。回想一下，由条状伪金属图案引起的应力是沿金属条的纵长方向。因此，通过沿两个垂直方向对齐相邻金属层中的伪金属条的纵长方向，使条状伪金属图案引起的应力均匀化，从而在重分布结构114内实现更均匀的应力。
图6-图11示出了根据一些实施例的半导体器件100中伪金属图案的多种示例平面视图。注意，图4A-图4C和图5显示了在重分布结构114中形成的伪金属图案的多种实施例形状，图6-图11显示了重分布结构114中伪金属图案的多种实施例位置。半导体器件100的重分布结构114中的伪金属图案可以具有任何实施例形状，并且可以形成在任何实施例位置。换言之，图4A-图4C和图5所示的伪金属图案的任何示例形状可以在图6-图11所示的伪金属图案的任何示例位置形成。为简单起见，图6-图11中没有示出半导体器件100的所有组件。
在图6的示例中，半导体器件100包括位于中间的管芯105A(例如，SOC管芯)，位于管芯105A左侧的在列中对齐的两个管芯105B(例如，HBM模块)，以及位于管芯105A右侧的在列中对齐的两个管芯105C(例如，芯粒)。图6进一步示出了模制材料113的侧壁，模制材料113的侧壁限定了图6中半导体器件100的周边。图6中的阴影区域(例如，带有斜线图案)示出了伪金属图案121的位置。
如图6所示，沿管芯105A与管芯105B之间的界面区域并且沿管芯105A与管芯105C之间的界面区域，形成伪金属图案121。在本文的讨论中，术语“界面区域”用于描述两个或更多个相邻管芯105之间的间隙区域。在图6的平面视图中，伪金属图案121的区域与上面讨论的界面区域重叠，并与靠近界面区域的管芯105的部分重叠。伪金属图案121从模制材料113的第一侧壁(例如，图6中的上侧壁)连续延伸到相对第二侧壁(例如，图6中的下侧壁)。值得注意的是，在图6中，管芯105A的中心区域由伪金属图案121暴露(例如，没有伪金属图案121)，并且管芯105B/105C的远离于管芯105A的部分也由伪金属图案121暴露(例如，没有伪金属图案121)。
在图7的示例中，半导体器件100与图6中的半导体器件类似，但包括两倍数量的芯片105。例如，图7中的半导体器件100包括两个管芯105A，四个管芯105B在管芯105A的第一侧在列中对齐，四个管芯105C在管芯105A的第二侧在列中对齐。阴影区域示出了伪金属图案121的位置。与图6类似，沿管芯105A与管芯105B之间的界面区域并且沿管芯105A与管芯105C之间的界面区域，形成图7中的伪金属图案121。细节与图6相同或类似，因此不再重复。
在图8的示例中，半导体器件100与图6中的半导体器件类似，但伪金属图案121沿管芯105A与管芯105B之间的界面区域、沿管芯105A与管芯105C之间的界面区域、沿管芯105B之间的界面区域以及沿管芯105C之间的界面区域形成。此外，伪金属图案121的区域完全覆盖(例如，重叠)管芯105B和105C的区域，而管芯105A的中心区域由伪金属图案121暴露。
在图9的示例中，半导体器件100与图8中的半导体器件类似，但包括两倍数量的管芯105。例如，图9中的半导体器件100包括两个管芯105A，四个管芯105B在管芯105A的第一侧在列中对齐，四个管芯105C在管芯105A的第二侧在列中对齐。阴影区域示出了伪金属图案121的位置。细节与图8相同或类似，因此不再重复。
在图10的示例中，半导体器件100与图8中的半导体器件类似，但是除了图8中显示的区域之外，伪金属图案121还沿半导体器件100的周边(例如侧壁)形成。因此，图10中的伪金属图案121的区域沿半导体器件100的侧壁形成完整的环(或完整的矩形带)。管芯105A的中心区域没有伪金属图案121。
在图11的示例中，半导体器件100与图10中的半导体器件类似，但包括两倍数量的管芯105。例如，图11中的半导体器件100包括两个管芯105A，其中四个管芯105B在管芯105A的第一侧在列中对齐，四个管芯105C在管芯105A的第二侧在列中对齐。阴影区域示出了伪金属图案121的位置。与图10类似，图11中的伪金属图案121沿管芯105A和管芯105B之间的界面区域、沿管芯105A和管芯105C之间的界面区域以及沿半导体器件100的周边形成。此外，伪金属图案121也形成在管芯105A之间的界面区域，如图11中的半导体器件100的在中心水平延伸的阴影区域所示。
图12示出了根据实施例的半导体器件200的截面视图。半导体器件200是通过将图3中的半导体器件100接合至衬底142以形成堆叠半导体结构而形成的。
观察衬底142，在一些实施例中，衬底142是多层电路板。例如，衬底142可以包括由双马来酰亚胺三嗪(BT)树脂、FR-4(由编织玻璃纤维布与阻燃的环氧树脂粘合剂组成的复合材料)、陶瓷、玻璃、塑料、胶带、薄膜或其他支撑材料形成的另一介电层141。衬底142可以包括在衬底142中/在衬底142上形成的导电部件(例如，导电线143和通孔145)。如图12所示，衬底142具有形成在衬底142的上表面和下表面上的导电焊盘147，导电焊盘147电耦接至衬底142的导电部件。
在一些实施例中，为了形成半导体器件200，半导体器件100的外部连接器123与衬底142的上表面的相应导电焊盘147对齐，并且执行回流工艺以例如通过焊料区125将外部连接器123接合至导电焊盘147。接下来，在重分布结构114与衬底142之间形成底部填充材料155。底部填充材料155可以与底部填充材料111相同或类似，并且可以通过相同或类似的形成方法形成，因此不再重复细节。
随着越来越多的管芯105被集成到堆叠半导体结构(例如，半导体器件200)中以提供具有增强功能和/或更大储存容量(例如，存储器容量)的半导体器件，可以增加中介层102和衬底142的尺寸以容纳管芯105。随着衬底142的尺寸增加，使衬底142保持平坦(例如，具有平坦上表面和/或平坦下表面)越来越困难。衬底142的翘曲可能使半导体器件200难以连接到另一工件(例如，衬底142下的母板，未示出)，因为衬底142的翘曲导致衬底142的下表面处的导电焊盘147未布置在相同平面上。如果将翘曲的衬底142连接到母板上，可能会出现诸如冷接头等的问题。类似地，如果衬底142不是平坦的，则可能难以将堆叠半导体结构接合至衬底142。
为了控制(例如，减少)衬底142的翘曲，通过粘合剂材料153将环151附接至衬底142的上表面，并用于改进衬底142的平面度(例如，平整度)。在一些实施例中，环151由刚性材料形成，诸如钢、铜、玻璃等。在一些实施例中，环151是矩形环(例如，在俯视图中具有空心矩形形状)，并且附接至衬底142，使得环151围绕半导体器件100。在一些实施例中，在堆叠半导体结构形成之后，将环151附接至衬底142的上表面。在其他实施例中，环151首先附接至衬底142的上表面，然后，半导体器件100附接至环151内的衬底142的上表面。
图13示出了根据另一实施例的半导体器件200A的截面视图。半导体器件200A类似于图12的半导体器件200，半导体器件100A接合至衬底142，形成堆叠半导体结构。半导体器件100A类似于图3的半导体器件100，但是重分布结构114形成在中介层102的前侧和背侧上。图1-图3所示的工艺可以被修改以形成半导体器件100A。例如，在中介层102与管芯105之间的重分布结构114可以在管芯105附接至中介层102之前形成在中介层102的前侧102F上。在一些实施例中，在半导体器件100A的两个重分布结构114中形成上面针对半导体器件100所讨论的相同或相似的伪金属图案121。这里不再重复细节。
图14-图16示出了根据实施例处于不同制造阶段的半导体器件300的截面视图。在图14中，导电柱205形成在载体201上方，局部硅互连(LSI，local silicon interconnect)管芯207附接至载体201。载体201可以与图2的载体133相同或类似，因此不再重复细节。
导电柱205可以通过以下方式形成：在载体201上方形成晶种层，在晶种层上方形成图案化的光刻胶层，其中图案化的光刻胶层具有暴露晶种层的开口(例如，通孔)，用导电材料(例如通过电镀)填充开口，去除图案化的光刻胶层，并去除晶种层的其上未形成导电材料的部分。
LSI管芯207在附接到载体201之前是预先成型的。在一些实施例中，LSI芯片207包括衬底(例如，Si)、衬底上方的介电层(例如，氧化硅)和重分布结构，重分布结构包括一个或多个介电层(例如，氧化硅)和在一个或多个介电层中形成的导电部件(例如，导电线和通孔)。在一些实施例中，LSI管芯207是使用在后段制程(BEOL)处理中形成半导体管芯的互连结构的相同工艺形成的，因此，LSI管芯207的关键尺寸(例如，线宽或线节距)与互连结构相同，以允许高密度布线。LSI芯片207可以选择性地具有衬底贯通孔211。在图14的示例中，LSI管芯207的背侧(例如通过诸如LTHC涂层的胶层)附接到载体201。可以在形成导电柱205之前和附接LSI管芯207之前，在载体201上形成LTHC涂层，以便于在后续工艺中去除载体201。
接下来，在导电柱205和LSI管芯207周围的载体201上形成与模制材料113相同或类似的模制材料203。接下来，执行平坦化工艺，诸如CMP，以去除模制材料203的过量部分并且在导电柱205、LSI管芯207和模制材料203之间实现共面上表面。LSI管芯207的导电焊盘213暴露在模制材料203的上表面处。因此，导电柱205成为延伸穿过模制材料203的通孔。
接下来，在图15中，管芯105(例如，105A、105B和105C)接合到导电柱205，以及导电焊盘213/LSI管芯207的衬底贯通孔211。如图15所示，每个LSI芯片207与至少两个芯片105横向重叠，并且通过其重分布结构在至少两个芯片105之间提供电连接。接下来，在管芯105与模制材料203之间形成底部填充材料111。在形成底部填充材料111之后，在管芯105和底部填充材料111周围的模制材料203上方形成模制材料113。在一些实施例中，省略底部填充材料111。接下来，执行平坦化工艺，诸如CMP，以暴露管芯105的背侧并且在管芯105和模制材料113之间实现共面上表面。
接下来，在图16中，将图15中形成的结构翻转并附接至载体221，并且使用与图2所示的相同或类似的工艺在模制材料203上方形成重分布结构114。重分布结构114具有伪金属图案121，以控制所形成的半导体结构的翘曲。重分布结构114电耦接到导电柱205和LSI芯片207。接下来，在重分布结构114上方形成外部连接器123，外部连接器123电耦接到重分布结构114。工艺与图2的工艺相同或类似，因此在此不再重复。注意，在一些实施例中，在重分布结构114的侧壁与模制材料203的相应侧壁之间形成偏移D1。
在移除载体221并进行切割工艺后，图16中的结构形成多个单独的半导体器件300。注意，在图3中，半导体器件100包括中介层102(例如，硅中介层)。相比之下，图16中的半导体器件300用LSI管芯207(以及导电柱205和模制材料203)替换了中介层102。
图17示出了根据实施例的半导体器件400的截面视图。半导体器件400具有堆叠半导体结构，并且通过以下方式形成：将图16的半导体器件300接合到衬底142，在半导体器件300周围的衬底142上形成底部填充材料155，并且在在半导体器件300周围的衬底142上附接环151。工艺与图12的工艺相同或类似，因此不再重复细节。
图18示出了根据另一实施例的半导体器件400A的截面视图。半导体器件400A具有堆叠半导体结构，并且类似于图17的半导体器件400。在图18中，半导体器件300A接合到衬底142。半导体器件300A类似于图16的半导体器件300，但是重分布结构114形成在模制材料203的上侧和下侧。重分布结构114具有形成在其中的伪金属图案121。半导体器件300A可以通过修改用于形成半导体器件300的工艺而形成，如本领域技术人员容易理解的，因此在这里不讨论细节。
图19-图21示出了根据实施例处于不同制造阶段的半导体器件500的截面视图。在图19中，使用用于形成图2中的重分布结构114的相同或类似的工艺，在载体223上方形成具有伪金属图案121的重分布结构114。导电凸块118(例如，微凸块)形成在重分布结构114上方并电耦接到重分布结构114。
接下来，在图20中，管芯105(例如，105A、105B和105C)的导电柱107例如通过焊料区109接合到导电凸块118。接下来，在管芯105与重分布结构114之间形成底部填充材料111。在形成底部填充材料111之后，在管芯105和底部填充材料111周围的重分布结构114上形成模制材料113。在一些实施例中，省略底部填充材料111。接下来，执行平坦化工艺，诸如CMP，以暴露管芯105的背侧并且在模制材料113和管芯105之间实现共面上表面。
接下来，在图21中，移除载体223，图20中的结构被翻转并附接到载体225上。接下来，外部连接器123形成在重分布结构114上方并电耦接到重分布结构114。
在移除载体225并执行切割工艺之后，图21所示的结构形成多个单独的半导体器件500。注意，与图3的半导体结构相比，半导体器件500不具有中介层102，并且管芯105直接接合到重分布结构114。
图22示出了根据实施例的半导体器件600的截面视图。半导体器件600具有堆叠半导体结构，并且通过以下方式形成：将半导体器件500接合到衬底142，在半导体器件500周围的衬底142上形成底部填充材料155，在半导体器件500周围的衬底142上附接环151。工艺与图12的工艺相同或类似，因此不再重复细节。
实施例可以实现优点。例如，通过在重分布结构114中形成伪金属图案，减少了半导体结构(例如，半导体器件100)的翘曲。半导体结构的改进的平面性使得半导体结构更容易接合到衬底142以形成堆叠半导体结构。避免或减少了冷接头等问题，从而改进了半导体结构的接合良率。此外，通过形成偏移D1，避免了重分布结构114在切割工艺期间的分层。
图23示出了在一些实施例中半导体器件的形成方法的流程图。应该理解，图23中所示的实施例方法仅仅是许多可能的实施例方法的一个示例。本领域的普通技术人员可以认识到许多变化、替代方案和修改。例如，图23中所示的多个步骤可以被添加、删除、替换、重新排列和重复。
参考图23，在块1010处，将多个管芯附接到中介层的第一侧，其中多个管芯包括第一管芯和与第一管芯相邻的第二管芯。在块1020处，在多个管芯周围的中介层的第一侧上形成模制材料。在块1030处，在中介层的与第一侧相对的第二侧上形成重分布结构，其中形成重分布结构包括：在中介层的第二侧上形成第一介电层；在第一介电层上方形成第一金属层，第一金属层包括第一导电部件和第一伪金属图案，其中在平面视图中，第一伪金属图案具有第一形状并且形成在第一管芯与第二管芯之间的第一区域中；在第一金属层上方形成第二介电层；以及在第二介电层上方形成第二金属层，第二金属层包括第二导电部件和第二伪金属图案，其中在平面图中，第二伪金属图案具有第二形状并且形成在第一管芯与第二管芯之间的第一区域中。
根据实施例，一种半导体器件包括：衬底；多个管芯，附接至衬底的第一侧；模制材料，位于所述多个管芯周围的衬底的第一侧上；第一重分布结构，位于衬底的与第一侧相对的第二侧上，第一重分布结构包括介电层和位于介电层中的导电部件，其中，导电部件包括导电线、通孔和与导电线和通孔隔离的伪金属图案；导电连接器，附接至第一重分布结构的背向衬底的第一表面。在一个实施例中，导电部件包括多个金属层，其中，伪金属图案设置在多个金属层的第一金属层中，其中在平面视图中，伪金属图案为岛状、条状或网格状，其中第一金属层的每个具有岛状、条状和网格状的伪金属图案。在实施例中，导电部件包括多个金属层，其中，伪金属图案包括位于多个金属层的第一金属层中的第一伪金属图案，并且包括位于多个金属层的第二金属层中的第二伪金属图案，其中在平面视图中，第一金属层中的第一伪金属图案具有第一形状，并且第二金属层中的第二伪金属图案具有第二形状。在实施例中，在平面视图中，第一伪金属图案是第一金属条，第一金属条具有沿第一方向延伸的第一纵长轴，并且第二伪金属图案是第二金属条，第二金属条具有沿垂直于第一方向的第二方向延伸的第二纵长轴。在实施例中，伪金属图案和导电线位于导电部件的相同的金属层中，并且具有通孔的金属层中没有伪金属图案。在实施例中，多个管芯包括第一管芯和与第一管芯相邻的第二管芯，其中在平面视图中，多个管芯设置在由模制材料的侧壁限定的区域内，并且伪金属图案沿第一管芯和第二管芯之间的第一界面区域设置。在实施例中，在平面视图中，第一管芯的中心区域没有伪金属图案。在实施例中，多个管芯还包括与第一管芯相邻的第三管芯，其中在平面视图中，第二管芯和第三管芯沿相同的列对齐，并且伪金属图案沿第二管芯和第三管芯之间的第二界面区域设置。在实施例中，在平面图中，伪金属图案沿模制材料的侧壁设置。在实施例中，半导体器件还包括在衬底的第一侧处的第二重分布结构，其中，第二重分布结构位于衬底与多个管芯之间，其中，第二重分布结构包括第二伪金属图案。在实施例中，衬底是局部硅互连管芯的衬底，半导体器件还包括：另外的模制材料，位于LSI管芯周围，另外的模制材料位于模制材料与第一重分布结构之间；以及导电柱，延伸穿过另外的模制材料，其中，导电柱耦接到多个管芯和第一重分布结构中的一个。
根据实施例，一种半导体器件包括：多个管芯，嵌入在模制材料中，其中，多个管芯包括第一管芯和与第一管芯相邻的第二管芯；重分布结构，其中多个管芯接合至重分布结构的第一侧，其中重分布结构包括介电层和位于介电层中的导电部件，其中导电部件包括导电线、通孔和伪金属图案，其中伪金属图案是电隔离的，其中在平面视图中，多个管芯设置在由模制材料的侧壁限定的边界内，伪金属图案设置在第一管芯与第二管芯之间的第一区域中，并且第一管芯的中心区域没有伪金属图案；以及导电连接器，附接至与第一侧相对的重分布结构的第二侧。在实施例中，在平面图中，伪金属图案沿由模制材料的侧壁限定的边界设置。在实施例中，导电部件包括多个金属层，其中伪金属图案包括位于多个金属层的第一金属层中的第一伪金属图案，并且还包括位于多个金属层的第二金属层中的第二伪金属图案，其中第一金属层中的第一伪金属图案具有第一形状，第二金属层中的第二伪金属图案具有不同于第一形状的第二形状。在实施例中，半导体器件还包括：衬底，位于重分布结构的第二侧处，其中导电连接器接合到衬底的第一表面；以及底部填充材料，位于导电连接器、重分布结构和模制材料周围的衬底的第一表面上。
根据实施例，一种形成半导体器件的方法包括：将多个管芯附接到中介层的第一侧，其中多个管芯包括第一管芯和与第一管芯相邻的第二管芯；在多个管芯周围的中介层的第一侧上形成模制材料；以及形成重分布结构，重分布结构位于中介层的与第一侧相对的第二侧上，其中重分布结构的形成包括：在中介层的第二侧上方形成第一介电层；在第一介电层上方形成第一金属层，第一金属层包括第一导电部件和第一伪金属图案，其中在平面视图中，第一伪金属图案具有第一形状并且形成在第一管芯与第二管芯之间的第一区域中；在第一金属层上方形成第二介电层；以及，在第二介电层上方形成第二金属层，第二金属层包括第二导电部件和第二伪金属图案，其中在平面图中，第二伪金属图案具有第二形状并且形成在第一管芯与第二管芯之间的第一区域中。在实施例中，在平面视图中，第一管芯的中心没有第一伪金属图案和第二伪金属图案。在实施例中，第一形状不同于第二形状。在实施例中，第一形状和第二形状相同，其中在平面图中，第一伪金属图案是沿第一纵长方向延伸的第一金属条，并且第二伪金属图案是沿垂直于第一纵长方向的第二纵长方向延伸的第二金属条。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行多种改变、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
衬底；
多个管芯，附接至所述衬底的第一侧；
模制材料，位于所述多个管芯周围的所述衬底的所述第一侧上；
第一重分布结构，位于所述衬底的与所述第一侧相对的第二侧上，所述第一重分布结构包括介电层和位于所述介电层中的导电部件，其中，所述导电部件包括导电线、通孔以及与所述导电线和所述通孔隔离的伪金属图案；以及
导电连接器，附接至所述第一重分布结构的背向所述衬底的第一表面。
2.根据权利要求1所述的半导体器件，其中，所述导电部件包括多个金属层，其中，所述伪金属图案设置在所述多个金属层的第一金属层中，其中在平面视图中，所述伪金属图案为岛状、条状或网格状，其中每个所述第一金属层具有岛状、条状和网格状的所述伪金属图案。
3.根据权利要求1所述的半导体器件，其中，所述导电部件包括多个金属层，其中，所述伪金属图案包括位于所述多个金属层的第一金属层中的第一伪金属图案，并且包括位于所述多个金属层的第二金属层中的第二伪金属图案，其中在平面视图中，所述第一金属层中的所述第一伪金属图案具有第一形状，并且所述第二金属层中的所述第二伪金属图案具有第二形状。
4.根据权利要求3所述的半导体器件，其中，所述第一形状是岛状，并且所述第二形状是网格状。
5.根据权利要求3所述的半导体器件，其中，在所述平面视图中，所述第一伪金属图案是第一金属条，所述第一金属条具有沿第一方向延伸的第一纵长轴，并且所述第二伪金属图案是第二金属条，所述第二金属条具有沿垂直于所述第一方向的第二方向延伸的第二纵长轴。
6.根据权利要求3所述的半导体器件，其中，所述伪金属图案和所述导电线位于所述导电部件的相同的所述金属层中，并且具有所述通孔的所述金属层中没有伪金属图案。
7.根据权利要求3所述的半导体器件，其中，所述多个管芯包括第一管芯和与所述第一管芯相邻的第二管芯，其中在所述平面视图中，所述多个管芯设置在由所述模制材料的侧壁限定的区域内，并且所述伪金属图案沿所述第一管芯和所述第二管芯之间的第一界面区域设置。
8.根据权利要求7所述的半导体器件，其中，在所述平面视图中，所述第一管芯的中心区域没有伪金属图案。
9.一种半导体器件，包括：
多个管芯，嵌入在模制材料中，其中，所述多个管芯包括第一管芯和与所述第一管芯相邻的第二管芯；
重分布结构，其中所述多个管芯接合至所述重分布结构的第一侧，其中所述重分布结构包括介电层和位于所述介电层中的导电部件，其中所述导电部件包括导电线、通孔和伪金属图案，其中所述伪金属图案是电隔离的，其中在平面视图中，所述多个管芯设置在由所述模制材料的侧壁限定的边界内，所述伪金属图案设置在所述第一管芯与所述第二管芯之间的第一区域中，并且所述第一管芯的中心区域没有所述伪金属图案；以及
导电连接器，附接至所述重分布结构的与所述第一侧相对的第二侧。
10.一种形成半导体器件的方法，所述方法包括：
将多个管芯附接到中介层的第一侧，其中所述多个管芯包括第一管芯和与所述第一管芯相邻的第二管芯；
在所述多个管芯周围的所述中介层的所述第一侧上形成模制材料；以及
在所述中介层的与所述第一侧相对的第二侧上形成重分布结构，其中形成所述重分布结构包括：
在所述中介层的所述第二侧上方形成第一介电层；
在所述第一介电层上方形成第一金属层，所述第一金属层包括第一导电部件和第一伪金属图案，其中在平面视图中，所述第一伪金属图案具有第一形状并且形成在所述第一管芯与所述第二管芯之间的第一区域中；
在所述第一金属层上方形成第二介电层；和
在所述第二介电层上方形成第二金属层，所述第二金属层包括第二导电部件和第二伪金属图案，其中在所述平面图中，所述第二伪金属图案具有第二形状并且形成在所述第一管芯与所述第二管芯之间的所述第一区域中。
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