CN1248064A

CN1248064A - 形成相邻于信号线的屏蔽线的方法

Info

Publication number: CN1248064A
Application number: CN 98121451
Authority: CN
Inventors: 季明华
Original assignee: SHIDA INTEGRATED CIRCUIT CO Ltd
Current assignee: SHIDA INTEGRATED CIRCUIT CO Ltd
Priority date: 1998-09-14
Filing date: 1998-10-30
Publication date: 2000-03-22
Anticipated expiration: 2018-10-30
Also published as: CN1103496C; TW379432B

Abstract

一种在集成电路中形成相邻于一信号线的一屏蔽线的制造方法,该方法包括:在该信号线的上方形成一氧化硅层;回蚀该氧化硅层,以在该信号线的侧壁上形成一间隙壁;在该信号线和该氧化硅层的上方沉积一层金属层;去除顶端部分的该金属层,使得剩余的该金属层的上表面低于该信号线的上表面,剩余的该金属层形成一屏蔽线,以及去除该间隙壁。

Description

形成相邻于信号线的屏蔽线的方法

本发明涉及集成电路中的屏蔽信号线，以防止噪音干扰，特别是涉及一种在信号线旁边形成接地的屏蔽线的方法。

在超大型集成电路(Very Large Scale Integration，VLSI)中，金属内连线(metal interconnect)结构是十分重要的一部分。金属内连线结构通常包括金属导线和介层窗(via)。介层窗的用途为连接上下两层金属导线。复杂的集成电路可以包括多层金属内连线的结构。VLSI的金属导线通常用来传递数字信号、模拟信号或偏压电源(bias power)。

携带信号的金属线称之为信号线。因为在VLSI和极大型集成电路(Ultra Large Scale Integration，ULSI)中，信号线之间的空间十分小，因此相邻金属线之间的电容耦合(capacitive coupling)会制造出一些噪音或互相干扰的(cross-talk)信号。当集成电路的尺寸一直下降，关键尺寸(criticaldimension)也跟着变小，则相邻信号线之间的电容耦合和噪声的问题，也就越严重了。

一种用来屏蔽信号线，以防止噪声干扰的现有方法是在信号线的两侧提供屏蔽线。屏蔽线通常是和信号线同时在沉积蚀刻金属内连线时完成的。然而，屏蔽线是和直流电压(V_SS或V_CC)相接，所以和微弱的交流信号比起来，屏蔽线是“接地”的，即交流接地(AC grounded)。因此，屏蔽线不和任何输入或输出用的半导体元件连接。在此现有技术中，每条信号线需要两条和信号线绝缘的屏蔽线才能实现隔绝噪声的目的，因此需要很大的面积。信号线和屏蔽线之间所需的绝缘空间大小，主要是受限于光刻工艺的解析度。例如，在0.25μm的互补式金氧半晶体管(CMOS)技术中，信号线和屏蔽线之间的间隔距离约0.3μm。而且因为信号线和接地的屏蔽线之间的电容耦合，所以两者之间的电容也随着元件的尺寸降低而增加，尤其在要求高速的电路中，特别不喜欢和地线之间的电容耦合。

图1绘示现有的屏蔽方法的立体示意图。半导体基底101可以是下列各项的组合：硅基底、晶体管元件、逻辑元件、电容元件、或任何半导体元件。这些元件需要和其他半导体元件或输出/输入电路互相电连接。现有技术中，介电层103是用来隔离不同层的半导体电路。介电层103通常为层间介电层(interlayer dielectric，ILD)或金属间介电层(intermetal dielectric，IMD)。介电层103可由硼磷硅玻璃(BPSG)、用硅酸四乙酯(TEOS)为气源所沉积的氧化硅、磷硅玻璃(PSG)、二氧化硅、旋涂式玻璃(SOG)、氮化硅、氧化铝、氧化钽等单层物质所构成，或这些物质层的任意组合。对本发明来说，介电层103通常指的是氧化硅。

在介电层103之上为金属内连线的结构，材质为可导电的金属，例如铝、钨、多晶硅或铜。内连线结构包括金属导线组成的网路和介层窗，这些内连线经由和在其下层的接触窗来连接半导体元件。

在现有技术中，金属内连线至少包括信号线105和屏蔽线107。屏蔽线107是经由交流电的方式接地，而信号线105则携带元件之间的沟通电信号。如以上所述，屏蔽线107和信号线105是彼此相邻的。通常屏蔽线107和信号线105之间的空间会比光刻的关键尺寸稍大一点。而且在金属内连线的结构制作完成后，在屏蔽线107和信号线105的上方还有一层绝缘用的氧化硅层。因此屏蔽线107和信号线105之间的空间是被氧化硅所填满的。

因此本发明的目的在于提供一种屏蔽线的制造方法，使屏蔽线可以和信号线更靠近，而且具有更低的电容耦合。

为实现上述目的，本发明提出一种半导体元件中靠近信号线的屏蔽线的制作方法。本方法包括在信号线之上沉积一层氧化硅层，回蚀氧化硅层，在信号线的侧壁形成氧化硅间隙壁。在信号线和间隙壁的上方沉积一层金属，去除金属层的顶端部分，使得剩下的金属层表面低于信号线的上表面。剩下的金属层形成屏蔽线，再移除氧化硅间隙壁。

为使本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合附图作详细说明。附图中：

图1绘示现有的一种集成电路中的屏蔽信号线的技术；

图2～7绘示本发明的一优选实施例，一种半导体集成电路中的屏蔽线的制造流程剖面图。

请参照图2～7，其绘示本发明的一优选实施例，一种半导体集成电路中的屏蔽线的制造流程剖面图。请参照图2，在基底201之上形成绝缘的氧化硅层203。基底201可包含各式各样的半导体元件，元件彼此之间需要互相电连接，而且实质上和上述图1的基底101类似。同样的，氧化硅层203为绝缘的，用来在集成电路中隔绝不同的金属导线。

在氧化硅层203的上方形成一层金属层，再利用现有的光刻腐蚀工艺来形成信号线205。例如，信号线205的制作方法可先在氧化硅层203的上方沉积一层铝、钨或铜，在金属层上方再形成一层图案化的光致抗蚀剂层(图上未示出)，以此光致抗蚀剂层为掩模来进行蚀刻的步骤。如一般现有技术所熟知的情况，这层金属层还会将氧化硅层203中的介层窗开口(图上未示出)填满，让信号线205和位于其下方的半导体元件电相连。而信号线205本身的材质包括铝、钨、多晶硅或铜。

接着，请参照图3，利用等离子增强化学气相沉积法(PECVD)，在400℃下沉积一层约2000埃厚的硼磷硅玻璃207。可再使用快速热处理工艺(rapid thermal process，RTP)来密实化硼磷硅玻璃207。

然后，请参照图4，对207进行干蚀刻步骤，在每条信号线205的侧壁上形成间隙壁209的构造。干蚀刻步骤例如可用反应性离子蚀刻法(reactive ion etching，RIE)来进行。不过，就熟知此技术的人员来说，并不是所有的信号线205都需要屏蔽。在此种情况下，可利用掩模保护不需要屏蔽的信号线205，就不会在这些信号线205的侧壁上形成硼磷硅玻璃间隙壁209。因此，图4主要是显示集成电路中需要屏蔽信号线205的区域。

请参照图5，在整个结构的上方沉积金属层211。金属层211最好为约5000埃厚，但是至少要和需要屏蔽的信号线205的厚度一样。此外，金属层211的材质优选为金属钨，但是也可使用其他的导电材质。至于金属层211的形成方法，因为化学气相沉积法对于微小空隙的填沟能力较其他的方法为佳，如物理气相沉积法，所以优选为利用化学气相沉积法来进行共形(conformal)沉积，而金属钨为其中填沟能力非常高的一种材质。

然后，请参照图6，对金属层211进行化学机械研磨法(chemicalmechanical polishing，CMP)，并稍微有点过蚀刻，至间隙壁209的顶端再停止，使金属层211的表面低于信号线205的上表面。若信号线205和金属层211是由不同的导电材质所组成的，则二者的研磨速率会稍微有些不同。这样可保证在后续欲去除间隙壁209时，间隙壁209是暴露出来的，以利将其完全去除。所以此研磨步骤最重要是暴露出间隙壁209的上端。在后续步骤当中将会了解，只有如此才能将间隙壁209完全去除。

研磨步骤完成之后，形成的屏蔽线211和信号线205彼此是互相绝缘的。而且屏蔽线211和信号线205彼此是以间隙壁209来分隔的。

请参照图7，利用对硼磷硅玻璃具有高度选择性的蚀刻方法，移除间隙壁209。此高选择性的蚀刻方法优选为利用低压HF气体来蚀刻硼磷硅玻璃构成的间隙壁209，此方法对硼磷硅玻璃间隙壁209和氧化硅层203的选择比高达约1000左右，请参照“Gas Phase Selective Etching of NativeOxide”(Mike et al.IEEE Electron Device，37(1)，p.107-115，1990)。所以硼磷硅玻璃间隙壁209可以在氧化硅层203、信号线205和屏蔽线211完全不被破坏的情况下将其移除。此低压HF蚀刻技术的细节在“A New CylindricalCapacitor Using Hemispherical Grain Si(HSG-Si)for 256 Mb DRAMs”(Watanabe et al.IEDM 92-259，1992)中有讨论。

屏蔽线211则经由现有技术的一般交流电的方式接地，而信号线205和屏蔽线211之间为比氧化硅介电系数还低的空气，使信号线205和屏蔽线211的电容耦合程度大幅度降低。

最后，如一般的情况，在信号线205和屏蔽线211的上方沉积一层绝缘层，例如氮化硅或氧化硅。形成这层绝缘层的方法，必须选择填沟能力较差的方法，以免将信号线205和屏蔽线211之间的空气沟渠213填满。

由上述本发明优选实施例可知，应用本发明具有下列优点。第一、屏蔽线211为自动对准至信号线205，不需要用任何先进的光刻技术。第二、信号线205和屏蔽线211之间的间隔非常小。第三、空气沟渠213提供非常低的电容，使得信号线205和屏蔽线211之间的电容耦合得以降低。

信号线的材质可以为CMOS中所常使用的导电材料，例如多晶硅、金属硅化物、钨、铝、铜等等。屏蔽线的材质一般也和信号线的材质相同，只是一般会受限于容易使用化学气相沉积法所形成的材质，如多晶硅、钨、铜等。最后本发明的方法可应用于多重金属内连线的工艺上，提供更多的屏蔽效应给金属内连线。

虽然本发明已结合一优选实施例揭露如上，但是其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作出各种更动与润饰，因此本发明的保护范围应当由后附的权利要求来界定。

Claims

1.一种在集成电路中形成相邻于一信号线的一屏蔽线的方法，该方法包括：

在该信号线的上方形成一氧化硅层；

回蚀该氧化硅层，以在该信号线的侧壁上形成一间隙壁；

在该信号线和该氧化硅层的上方沉积一层金属层；

去除顶端部分的该金属层，使得剩余的该金属层的上表面低于该信号线的上表面，剩余的该金属层形成一屏蔽线；以及

去除该间隙壁。

2.如权利要求1所述的方法，其中该氧化硅层包括利用等离子增强化学气相沉积法所沉积的硼磷硅玻璃。

3.如权利要求1所述的方法，其中该金属层包括利用化学气相沉积法所沉积的金属钨。

4.如权利要求1所述的方法，还包括让该屏蔽线接地。

5.如权利要求1所述的方法，在回蚀刻氧化硅层之前还包括对该氧化硅层进行一快速热处理工艺。

6.如权利要求1所述的方法，其中去除该间隙壁的方法包括使用低压HF气体。

7.一种在集成电路中形成相邻于一信号线的一屏蔽线的方法，该方法包括：

在该信号线的侧壁上形成一间隙壁；

在该信号线和该氧化硅层的上方沉积一层金属层；

去除该间隙壁。

8.如权利要求7所述的方法，其中该氧化硅层包括利用等离子增强化学气相沉积法所沉积的硼磷硅玻璃。

9.如权利要求7所述的方法，其中该金属层包括利用化学气相沉积法所沉积的金属钨。

10.如权利要求7所述的方法，还包括让该屏蔽线接地。

11.如权利要求7所述的方法，在回蚀该氧化硅层之前还包括对该氧化硅层进行一快速热处理工艺。

12.如权利要求1所述的方法，其中去除该间隙壁的方法包括使用低压HF气体。