CN109952642A - 具有锯齿状金属迹线布局的集成电路器件 - Google Patents

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Abstract

集成电路(IC)单元架构包括锯齿状互连迹线布局。可以采用锯齿状迹线布局，其中IC单元包括晶体管，晶体管具有通过背侧(3D)路由方案互联的源极/漏极端子，该方案减小了给定晶体管占有面积的前侧路由密度。在锯齿状布局中，相邻互连迹线或轨道可以具有根据单元的锯齿状相位交错的端部。锯齿状轨道可以与一个单元边界相交，相邻轨道与相对单元边界相交。轨道端部可以偏移至少下方正交互连迹线的宽度。锯齿状轨道可以偏移下方正交互连迹线的宽度与相邻正交互连迹线之间一半间距之和。

Description

具有锯齿状金属迹线布局的集成电路器件
背景技术
集成电路(IC)设计典型地需要很多器件单元，其可以耦合到功能块以实现期望的逻辑。可以针对给定的制造技术对器件单元进行标准化，并将标准单元添加到库中。示例性基本器件单元是反相器，具有一个输入和一个输出。可以设计很多标准反相器单元，例如，以跨越一定范围的功能指标，例如驱动电流。基本器件单元的另一示例是缓冲器。可以类似地包括很多标准缓冲器单元设计作为参数化单元库的部分。可以通过将更基础的标准器件单元的输入和输出耦合在一起来构造出更高层级的功能块，例如锁存器。这些功能块然后可以被放入分层单元库中，以进一步从器件制造过程抽象出电路设计。开发良好的标准单元库对于成功发布新的微电子制造工艺技术而言非常重要，其为电路设计者提供了对各种经验证的构建块的访问，可以从该库建立这些构建块的电路设计而不会使每位设计者受到高度依赖于工艺技术的原子单元层级架构的困扰。
标准单元的设计者的任务是构建针对给定制造工艺的每个单元的布局。图1A是可能针对常规2D晶体管制造工艺技术而设计的示例性器件单元布局的平面图。如所示，器件单元101在x-y维度上占据某一占有面积，其周边边界由虚线表示。单元101可以是作为标准单元包括在单元库中的任何任意器件。单元101包括多条栅极迹线(又名“条带”或“轨道”)150，其具有在第一方向(例如，y维度)上延伸的基本平行的纵向长度。每条栅极轨道150可以充当示例性场效应晶体管(FET)的栅极端子。栅极轨道150与某一标称栅极间距相关联，该栅极间距是栅极迹线例如在x维度上的横断临界尺寸(CD)的函数，并且是相邻栅极轨道之间的间隔的函数。在图示的示例中，有三条中心栅极轨道以及在单元101的相对边缘处的半条栅极轨道。栅极轨道150中的一个或多个可以是虚设(无功能)栅极。在x维度上的给定尺寸的标准单元可以包括比图1A中所示的更多或更少的栅极轨道150。
单元101还包括多条互连迹线、条带或轨道160，其具有在与栅极轨道150正交的第二方向(例如，x维度)上延伸的基本平行的纵向长度。互连轨道160可以被视为在晶体管之上制造的导体层级的堆叠体中的第一互连层级，并且在图1A中被分配以标记“M0”(“金属零”)。互连轨道160与某一标称M0间距相关联，M0间距是例如在y维度上的横断CDM0的函数，并且是相邻M0轨道之间的间隔SM0的函数。在一些实施例中，第一M0互连轨道160电耦合到示例性FET的源极端子，而第二M0互连轨道160电耦合到示例性FET的漏极端子。M0轨道160可以与栅极轨道150交叉，其间设置有一种或多种层间电介质(ILD)材料(未示出)以用于电绝缘。在yx维度上的给定尺寸的标准单元可以包括比图1A中所示的更多或更少的M0轨道160。
单元101还包括多个前侧互连迹线、条带或轨道170，其具有沿平行于栅极轨道150(正交于M0互连轨道160)的第一方向(例如，y维度)延伸的基本平行的纵向长度。互连轨道170可以被视为在器件单元101的前侧上制造的第二互连层级，并且在图1A中被分配以标记“M1”(“金属一”)。互连轨道170与某一标称间距PM1相关联，PM1是例如在x维度上的横断CD的函数，并且是相邻M1轨道之间的间隔的函数。M1轨道170可以与M0轨道160交叉，其间设置有一种或多种ILD材料(未示出)以用于电绝缘。M1轨道170和M0轨道160之间的电互连由过孔V0(“过孔零”)提供。针对示例性单元101，示出了五个V0过孔。在x维度上的给定尺寸的标准单元可以包括比图1A中所示的更多或更少的互连轨道170。
要注意的是，每条M1轨道170结束于单元101的界限内。因此，尽管每条M1轨道170在单元101内的五条M0轨道160之上延伸，但每条M1轨道170具有M0轨道105的边缘处的第一端和M0轨道110的边缘处的第二端。单元101的周边分叉成M0轨道105、110，使得在单元101与具有M1轨道170的类似标准终止的其它单元排列在一起时，每条M1轨道之间的端到端间隔至少等于CDM0。利用这样的设计，标准单元设计者可以确保采用标准单元的所有电路设计都将符合工艺技术的最小M1端到端间隔规范。例如，图1B为平面图，其示出了被四个最近的相邻单元101B、101C、101D和101E围绕的器件单元101A，在将多个单元分组成功能IC块时可能会出现这样的结果。每个单元101A-101E可以是任何标准单元，例如，被示为具有不同的V0计数和布局。单元101A-101E可以根据其例如通过M0、M1或更高层级路由进行互连的需要而被修改。如果没有这样的互连，在每个单元101A-101E共享图1A中介绍的M1布局的情况下，与每个单元相关联的1/2M0轨道105、110确保了相邻单元中的M1的端到端间隔至少等于CDM0。图1A还示出了置于单元内的任何V0将如何具有至少等于M0轨道间隔SM0的V0到M1端交叠。图1B还示出了图1A中所示的对称M1轨道布局如何与相邻单元共享哪个边界边缘无关。
三维(3D)缩放作为提高总体器件密度和IC性能的另一途径现在是相当令人感兴趣的。3D架构可以代表IC工艺技术中的范式迁移。在制造技术中发生范式迁移时，标准单元库可能会在工艺代之间经历巨大的修订。因此，充分利用了给定3D架构的单元布局在商业上是有利的。
附图说明
在附图中，本文描述的材料是通过举例而不是限制的方式加以例示的。为了例示简单清晰起见，图中例示的元件未必是按比例绘制的。例如，为了清晰起见，一些元件的尺寸可能相对于其它元件被放大。此外，在认为适当的情况下，在各图之间重复附图标记以指示对应或相似的元件。在附图中：
图1A是符合2D晶体管制造工艺技术的示例性器件单元布局的平面图；
图1B是示出了在制造衬底的区域之上排列的图1A中所示的器件单元布局的平面图；
图2A是根据一些实施例的在3D晶体管制造工艺技术中可能采用的示例性器件单元布局的平面图；
图2B是示出了在制造衬底的区域之上排列的图2A中所示的器件单元布局的平面图；
图3A、3B、3C和3D是根据一些实施例的在3D晶体管制造工艺技术中可以利用的采用锯齿状金属迹线布局的示例性器件单元的平面图；
图4A、4B、5A、5B、6A和6B是示出了根据一些实施例的在制造衬底的区域之上排列的图3A和3B中所示的器件单元布局的平面图；
图7A和7B是进一步示出根据一些实施例的在制造衬底的区域之上排列的器件单元的块级互连的平面图；
图8A、8B和8C示出了根据一些实施例的采用锯齿状金属迹线布局的示例性反相器单元布局；
图9是示出了根据一些实施例的器件单元的3D制造的流程图；
图10是根据一些实施例的利用3D制造方法制造的晶体管单元的平面图；
图11A-11C是根据一些实施例的利用3D制造方法制造的晶体管单元的截面图；
图12示出了根据实施例的移动计算平台和数据服务器机器，其采用了具有多个标准单元的SoC，所述标准单元具有锯齿状金属迹线布局；以及
图13是根据一些实施例的电子计算装置的功能框图。
具体实施方式
参考附图描述了一个或多个实施例。尽管详细绘示并论述了具体配置和布置，但应当理解，这仅仅是为了例示性目的而做的。相关领域的技术人员将认识到，在不脱离本说明书的精神和范围的情况下，其它配置和布置是可能的。对于相关领域的技术人员而言显而易见的是，可以在除了本文详述的那些之外的各种其它系统和应用中采用本文所述的技术和/或布置。
在以下具体实施方式中参考了附图，附图形成具体实施方式的部分并且例示了示例性实施例。此外，应当理解，在不脱离要求保护的主题的范围的情况下，可以利用其它实施例并且可以做出结构和/或逻辑改变。还应该指出的是，可以使用方向和参考，例如，向上、向下、顶部、底部等，仅仅为了方便附图中的特征的描述。因此，以下具体实施方式不应该被理解为限制性的意义，并且要求保护的主题的范围仅由所附权利要求及其等同物界定。
在以下描述中，阐述了众多细节。不过，对本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实践实施例。在一些情况下，公知的方法和装置以框图形式示出而非详细示出，以避免使实施例难以理解。在整个说明书中提到“实施例”或“一个实施例”或“一些实施例”是指结合实施例所描述的特定特征、结构、功能或特性包括在至少一个实施例中。因此，在整个说明书中各处出现的短语“在实施例中”或“在一个实施例中”或“一些实施例”不一定是指本发明的相同实施例。此外，特定特征、结构、功能或特性可以以任何适当的方式结合在一个或多个实施例中。例如，只要与第一实施例和第二实施例相关联的特定特征、结构、功能或特性不是相互排斥的，就可以将两个实施例组合。
如说明书和所附权利要求中所使用的那样，单数形式的“一”和“所述”旨在也涵盖复数形式，除非上下文清楚地另外指示。还应当理解，本文中所使用的术语“和/或”是指并且涵盖相关联的所列出的项目中的一个或多个项目的任何和全部可能的组合。
可以在本文中使用术语“耦合”和“连接”连同其派生词描述部件之间的功能或结构关系。应当理解，这些术语并非旨在作为彼此的同义词。相反，在特定实施例中，可以使用“连接”指示两个或更多元件彼此直接物理、光学或电接触。可以使用“耦合”指示两个或更多元件彼此直接或间接(它们之间有其它居间元件)物理或电接触和/或两个或更多元件彼此合作或交互(例如，如在因果关系中那样)。
本文使用的术语“之上”、“之下”、“之间”和“上”是指一个部件或材料相对于其它部件或材料的相对位置，其中这种物理关系是值得注意的。例如，在材料语境中，设置于一种材料之上或之下的另一种材料或材料可以直接接触或可以具有一种或多种居间材料。此外，设置于两种材料或材料之间的一种材料可以与两层直接接触或者可以具有一个或多个居间层。相反，第二材料或材料“上”的第一材料或材料直接与该第二材料/材料接触。在部件组装的语境中进行类似的区分。
如整个本说明书和权利要求中所用，由术语“中的至少一个”或“中的一个或多个”连接的项目列表可以表示所列项目的任何组合。例如，短语“A、B或C中的至少一个”可以表示：A；B；C；A和B；A和C；B和C；或A、B和C。
本文描述了采用背侧互连路由的IC器件单元布局、晶体管结构和制造技术。在一些示例性实施例中，显露晶体管结构的背侧。器件结构的“背侧显露”或简称“BSR”可能需要晶片级背侧处理。与常规TSV型技术相反，本文描述的背侧显露可以以晶体管单元的密度、并且甚至在单个晶体管单元的子区域内执行。此外，可以执行这种背侧显露以去除在前面器件处理期间设置器件层的施主衬底的基本全部。在背侧显露之后器件单元中半导体厚度可能仅为几十或几百纳米的情况下，微米深TSV变得不必要。不过应当注意，不要求BSR制造工艺利用本文所述的互连迹线路由的所有优点。例如，可以将本文所述的锯齿状互连迹线路由用于其它背侧互连实施方式。实际上，甚至在没有背侧器件互连的情况下，也可以具有本文所述的锯齿状互连迹线路由的一些优点。本文描述的单元布局实施例可适用于平面和非平面FET技术两者。非平面FET具有包括侧壁的半导体沟道区，栅极通过侧壁被电(例如，电容)耦合。示例性非平面晶体管包括多栅极FINFET(例如双栅极和三栅极晶体管)、以及环绕(栅极全包围)晶体管(例如纳米带或纳米线晶体管)。
本文描述的背侧显露技术可以使得范式从“从底向上”器件制造迁移到“从中心向外”制造，其中“中心”是在前侧制造中采用、从背侧显露、并且在背侧制造中再次采用的任何层。在一些实施例中，背侧处理需要晶体管级背侧互连路由。例如，晶体管的一个或多个端子可以通过晶体管的背侧上制造的一个或多个迹线互连到IC的其它节点。这样一来，对于给定的3D器件单元而言，可以减少前侧互连迹线的数量。例如，在晶体管源极端子被互连在3D器件单元的背侧上的一些实施例中，可以从前侧互连迹线计数中去除电源轨，仅留下专用于路由信号输入和输出的迹线。晶体管端子互连的这种重新定位不需要直接影响标准单元的面积(占有面积)，其在其它情况下可能受到例如晶体管面积的限制。因此，在晶体管几何形状保持静态的情况下，标准单元的占有面积可能在2D和3D器件单元之间保持相同。
图2A是根据非锯齿状实施例的在3D晶体管制造工艺技术中可能采用的示例性器件单元前侧布局的平面图。如所示，单元201包括延伸到相对单元边界并且基本上如上文在单元101的语境中所述的栅极轨道150。不过，单元201包括的M0轨道160的数量比单元101中存在的M0轨道160的数量少一个。这种减少例如可能是将单元101的五个M0轨道160之一重新定位到单元201的背侧的结果。假设单元201的占有面积与单元101的占有面积基本相同，则可以有利地相对于单元101放松单元中的M0轨道160的间距。例如，在M0轨道仍然提供通往晶体管(例如，漏极)端子的连接的约束内，可以增大CDM0。因此，五个示例性V0过孔的尺寸也可以相对于在单元101中采用的那些被增大，从而有利地减小M0和/或V0图案化工艺的复杂性和/或改善器件参数(例如，较低的寄生)。M1轨道170再次终止于单元201内。不过，因为M0轨道布局中的放松，如在单元101的布局中那样在M0轨道处终止M1轨道会相对于单元101增大单元201的占有面积，或者会需要更小CD或间隔的居间M0轨道，这会抵消在单元201内的别处放松M0轨道尺寸的很多优点。因此，单元201的布局在两个外部M0轨道160的边缘处结束M1轨道170，从而适应了M0轨道从单元101中的奇数个M0轨道减少到单元201中的偶数个M0轨道。单元201中包括一半的M0空间(12SM0)，并且在与相邻单元排列在一起时(例如，如图2B所示)，M1轨道170在单元201A和201B之间具有的端到端间隔为～SM0。单元201中的M1轨道布局的一个限制在于，SM0可能代表对于M1图案化工艺而言有挑战性的端到端间隔。而且，要注意，单元201包括单元101中引入的五个示例性V0连接，通过虚线圆V0 220突出显示了单元201的布局中的另一个限制。具体而言，在V0 220和终止于V0 220所处的M0轨道上的M1轨道170的端部之间几乎没有交叠。该最小交叠可以导致M0-M1开口或其它工艺裕量。
根据本文的其它实施例，器件单元布局包括锯齿状前侧导电迹线布局。锯齿状布局使第一迹线的至少一个端部与第二相邻迹线的至少一个端部横向交错。根据一些示例性实施例，一对相邻的M1轨道是锯齿状的，以便使其相应端部中的至少一个彼此横向交错开至少居间M0轨道的尺寸。如下文进一步所述，锯齿状迹线布局解决了单元201中的布局的限制。图3A、3B、3C和3D是根据一些实施例的在例如3D晶体管制造工艺技术中可以利用的采用锯齿状导电(金属)迹线布局的示例性器件单元的平面图。
图3A示出了器件单元301的前侧的平面图。单元301共享单元201的布局属性中的一些，例如基本如上所述的多条栅极轨道150。像单元201那样，单元301仅包括偶数(例如，4)个M0轨道160，其可以与在单元301(未示出)的背侧上包括晶体管端子互连的3D单元架构相关联。假设单元301的占有面积与单元201的占有面积基本相同，则可以有利地再次相对于单元101放松单元301中的M0轨道160的间距。例如，在M0轨道160仍然允许通往晶体管(例如，漏极)端子的连接的约束内，可以增大CDM0。因此，V0尺寸也可以相对于在单元101中采用的那些被增大，从而有利地降低M0和/或V0图案化工艺的复杂性和/或改善器件参数(例如，较低的寄生)。在单元301中，M1轨道170是锯齿状的，其中第一M1轨道170A的端部与相邻M1轨道170B的对应端部横向偏移(例如，在y维度上)。在该示例中，M1轨道170A和170B的最接近单元边界的第一(例如，底部)边缘的端部彼此偏移锯齿距离C1，该距离至少等于居间M0轨道160的CDM0。在例示的实施例中，C1等于CDM0与12SM0之和。这样一来，在允许任何V0位置的情况下，相对于单元201中的布局增大了M1-V0交叠。例如，M1轨道170C的端部与V0 320交叠SM0的至少12。
在一些其它实施例中，互连迹线的锯齿还包括使第一金属轨道的两个端部与第二相邻金属轨道的对应端部横向偏移。例如，如图3A进一步示出，M1轨道170A和170B的最接近单元边界的第二(例如，顶部)边缘的端部偏移了与M1轨道170A和170B的相对端部之间的偏移相同的量(锯齿距离C1)。尽管图示的示例示出了具有在y维度上延伸的纵向长度的M1轨道170的锯齿，但锯齿又可以要求具有在正交的x维度上延伸的纵向长度的M1轨道的在x维度上的横向偏移。
在一些实施例中，一对锯齿状互连迹线包括与第一单元边界相交的一条迹线，而该对中的另一迹线不与边界相交。与第一单元边界相交的迹线能够与共享该边界的相邻单元中的同一互连层级处的迹线具有连续性，而无需对标准单元做出进一步修改，而不与单元边界相交的迹线需要在功能块层级上做出补充以形成通往该同一相邻单元的电连接。在一些这样的实施例中，一对锯齿状互连迹线包括与第一单元边界相交的一条迹线，而该对中的另一迹线与第二单元边界(与第一单元边界相对)相交。该对中的每条迹线仅与第一和第二单元边界之一相交。例如，在图3A中，M1轨道170A与顶部单元边界相交，但不与底部单元边界相交。M1轨道170B与底部单元边界相交，但不与顶部单元边界相交。在单位单元350被重复两次的示例性单元301中，M1轨道170A-170D在“顶部在外底部在内”轨道和“顶部在内底部在外”轨道布局之间交替。这样的锯齿状布局图案可以针对给定标准单元中包括的任何奇数或偶数个M1轨道而重复，并且限定了单元内的锯齿的相。
注意，单元301中的M1轨道布局是非对称的，并且不能叠加于其镜像上，在一些其它实施例中，具有锯齿状迹线的标准单元可能需要“左手”和“右手”或“互补”变体，以适应轨道锯齿的相所导致的单元手性。尽管单元301所具有的锯齿具有第一相，其中第一轨道(例如，M1轨道170A)是“顶部在外底部在内”轨道，但图3B中所示的单元302具有互补相，其中第一轨道(例如，M1轨道170B)是“顶部在内底部在外”轨道。像单元301那样，单元302仅包括四个M0轨道160，其指示单元302的背侧上的晶体管端子连接。假设单元302的占有面积与单元301的占有面积基本相同，则单元302中的M0轨道160的间距可以与单元301中的相同。在单元302中，M1轨道170是锯齿状的，并且第一M1轨道170A的端部与相邻M1轨道170B的对应端部横向偏移(例如，在y维度上)。在该示例中，M1轨道170A和170B的最接近单元边界的第一(例如，底部)边缘的端部再次彼此偏移锯齿距离C1，该距离至少等于居间M0轨道160的CDM0。在例示的实施例中，C1等于CDM0与SM0的12之和。这样一来，在允许任何V0位置的情况下，单元302中的M1-V0交叠与单元301中相同。
在单元302中，金属轨道170A的两个端部与相邻金属轨道170B的对应端部偏移。M1轨道170A和170B的相对端部偏移相同的量(锯齿距离C1)。尽管图示的示例再次示出了具有沿y维度延伸的纵向长度的M1轨道170的锯齿，锯齿又可以要求具有在x维度中的纵向长度的M1轨道的x维度上的横向偏移。如同单元301那样，一对锯齿状互连迹线包括与第一单元边界相交的一条迹线，而该对中的相邻迹线不与边界相交。每条迹线170A、170B仅与两个相对单元边界之一相交。在图3B中，第一M1轨道170B与底部单元边界相交，但不与顶部单元边界相交。第二M1轨道170A与顶部单元边界相交，但不与底部单元边界相交。在单位单元350再次被重复两次的示例性单元302中，M1轨道170A-170D在“顶部在内底部在外”轨道和“顶部在外底部在内”轨道布局之间交替。这样的锯齿状布局图案可以针对给定标准单元中包括的任何奇数或偶数个M1轨道而重复。
要注意的是，锯齿状迹线可以相对于标准单元具有任何纵向长度。在单元301和302中，单元内的每个锯齿状M1轨道跨越超过一条M0轨道。不过，对于其它实施例而言，锯齿状迹线可以显著更短，例如，仅与其中可以设置过孔的一条正交轨道相交。例如，图3C是示出了包括另一例示性锯齿状布局的单元303的平面图。假设单元303的占有面积与单元301的占有面积基本相同，则单元303中的M0轨道160的间距可以与单元301中的相同。在单元303中，M1轨道170是锯齿状的，并且第一M1轨道170A的端部与相邻M1轨道170B的对应端部横向偏移(例如，在y维度上)。在该示例中，M1轨道170A和170B的最接近单元边界的第一(例如，顶部)边缘的端部彼此偏移锯齿距离C1，该距离至少等于居间M0轨道160的CDM0。在例示的实施例中，C1等于CDM0与SM0之和。在单元303中，M1轨道371也是锯齿状的。第一M1轨道371A的端部与相邻M1轨道371B的对应端部横向偏移(例如，在y维度上)。在该示例中，M1轨道371A和371B的最接近单元边界的第二(例如，底部)边缘的端部再次彼此偏移距离C1。M1轨道170A和371A具有等于锯齿偏移的端到端间隔，例如，再次分开等于CDM0与SM0之和的距离C1。在单元包括超过一对锯齿状迹线的情况下，锯齿状布局可以在任何奇数或偶数个相邻迹线之上传播。在单元303中，例如，单位单元350被重复两次，使得M1轨道170A、170B、170C和170D全部锯齿状分开距离C1，如M1轨道371A、371B、371C和171D那样。图3D是进一步示出与单元303中的锯齿状布局互补的单元304中的锯齿状布局的平面图。单元304中的锯齿相是单元303中的锯齿相的180°。
可以通过任何方式组合互补的锯齿状单元301、302、303、304。对于互补锯齿状布局，允许通往给定M0轨道160的V0连接的M1轨道位置可以变化。例如，在单元301和302中，仅一半的M1轨道170A-170D支持通往两个外部M0轨道160的任一个的V0位置，而无需块级扩展到M1轨道。不过，与需要五个V0过孔的单元301相关联的连线表也由单元302中重新定位的五个V0过孔满足，以适应迹线锯齿。单元303和304中的五个V0过孔的布局满足与单元301相关联的连线表，并且因此也是功能上等同的标准单元布局。对于布局互补但满足等同连线表的标准单元而言，在块级设计的标准单元的阵列能够保持标准单元的期望属性(例如，V0-M0轨道交叠和M1轨道端到端间隔)，同时保持良好的填充比。
图4A-4B、5A-5B、6A-6B是示出了根据一些块级实施例的在制造衬底的区域之上排列的图3A和3B中所示的单元布局的平面图。尽管未示出，但是可以从单元303和304组装出类似阵列。同样，可以将单元301、302、303、304混合在一起以形成具有锯齿状迹线布局的任何期望功能IC块。
在不希望有单元间M1轨道连接时，可以将具有相同锯齿相的单元定位成彼此相邻，例如，以在轨道在y维度上是锯齿状时共享顶部/底部单元边缘。单元还应当在x维度上对准，以使其轨道对准。例如，图4A示出了共享顶部/底部单元边缘的两个单元301，其中所有轨道在x维度上对准。因为M1轨道170在相位上呈锯齿状，并在x维度上对准，所以延伸到一个单元301中的单元顶部边缘的M1轨道不与延伸到相邻单元301中的底部边缘的任何M1轨道相交。相邻单元301之间的M1轨道端到端间隔保持在距离C1。两个对准的单元301之间的任何M1轨道互连可以在块级设计，其中通过另一个金属互连层级(例如，M2或更高)、或通过M1轨道片或将对准的轨道连接在一起的附件进行路由。图4B示出了共享顶部/底部单元边缘的两个单元302。这里同样地，因为M1轨道170在相位上在y维度上呈锯齿状，并在x维度上对准，所以延伸到一个单元302中的单元顶部边缘的M1轨道不与延伸到相邻单元302中的底部边缘的M1轨道相交。要注意的是，以图4A、图4B所示的方式排列单元301或单元302提供了与图1B所示布局基本相同的M1单元间连接(或没有该连接)，同时消除了两个M0轨道。
在两个标准单元相邻但彼此横向偏移(例如，在轨道在y维度上呈锯齿状时共享顶部/底部单元边缘)的情况下，可以选择具有互补锯齿相的单元以跨越单元的共享边界保持期望的M1轨道端到端间隔。例如，图5A示出了单元302与单元301的顶部单元边缘共享底部单元边缘。在第一方向上以一个M1轨道间距从单元301开始对单元302进行横向索引，使得每个单元中仅有三个M1轨道在x维度上对准。因为它们以180°异相呈锯齿状，所以延伸到单元301的顶部边缘的M1轨道170A与延伸到相邻单元302中的底部边缘的M1轨道170A保持C1间隔。如图5B进一步所示，在第二方向上以一个M1轨道间距对与单元302的顶部单元边缘共享底部单元边缘的单元301进行横向索引，使得每个单元中仅有三个M1轨道在x维度上对准。那些对准的M1轨道再次保持C1间隔。在两个相邻单元横向偏移两个M1轨道间距的情况下，可以采用相同的标准单元布局，如图6A和6B分别针对两个单元301和两个单元302进一步所示。同样，在两个相邻单元横向偏移了三个M1轨道间距的情况下，可以采用互补标准单元布局。因此，假设单元301和302是连线表等同物，可以采用这些单元的任何组合来复制具有不同块级布局的连线表。类似地，根据给定块级布局的需要，可以将第一标准单元的第一或第二版本与第二标准单元的第一或第二版本组合。
对于具有在块级互连的锯齿状迹线布局的单元而言，在功能块的边缘处且在填充单元内仍然可以存在锯齿状迹线端部。图7A和7B是进一步示出根据一些实施例的在制造衬底的区域之上排列的器件单元301和302的互连的平面图。在图7A中，示例性功能IC块701被示为包括两个互连的单元301A、301B和两个互连的单元302A、302B。将单元301A、301B中的M1轨道的锯齿对准，并且由锯齿偏移指定单元之间的M1轨道间隔。在块级设计中采用M1轨道片751来将单元301A的M1轨道互连到相邻单元302A。尽管在图7A中被绘示为分立的桥，但在制造时，M1轨道片751将与IC块701中的对应轨道的剩余部分是连续的。这样的迹线附件减小了任何给定功能块内的锯齿状标准单元布局的刚度，但一般将不会消除所有轨道锯齿。例如，M1轨道的由M1轨道片751连结的相对端部保持与其最近的相邻(邻近)M1轨道呈锯齿状，因为没有理由增加M1轨道片以使这些轨道端部延伸超过与单元301A、302A的锯齿状单元布局相关联的偏移位置。
如图7A中进一步示出，单元302B由另一个M1轨道片752互连到单元302A。不过，因为单元302B和301A之间的距离，这些单元之间的其它互连需要上层级轨道754，例如，其可以是M2轨道。上层级轨道754具有通过第一过孔(例如，V1)连接到单元301A的M1轨道的一个端部、以及通过第二过孔连接到M1轨道片753的第二端部。M1轨道片753延伸到与单元302B中的第四M1轨道的锯齿状端部相交。如M1轨道片751那样，M1轨道片752和753装扮成单元302B中的一些M1轨道的一个端部的锯齿。不过，这些M1轨道的相对端部以指示标准单元的锯齿状布局的方式保持与相邻轨道偏移。还要注意，通常并不会如图7A中所示那样将M1轨道片753制造成隔离的。相反，其它功能集成电路可以占用被M1轨道片753和上层级轨道754跨越的区域。替代地，填充单元可以占用该区域。
根据一些实施例，填充单元在一个或多个互连层级具有锯齿状轨道布局。图7B示出了示例性经填充的功能IC块702，其包括IC块701，如上文所介绍并在图7B中以粗线重新绘示。以细线绘示出围绕IC块701的填充单元760。根据给定功能块的布局效率(例如，填充因子)，填充单元可以占用块占有面积的高达30％或更多。如所示，每个填充单元760包括基本如上文针对单元301、302所述的锯齿状M1轨道。具体而言，每个填充单元760共享图3A或图3B中介绍的原子单位350的布局。至少部分地由保持锯齿状布局的填充单元中的M1轨道提供M1轨道片753。尽管在给定功能块布局中可以采用很多M1轨道片，但这样的片在填充单元内并非无所不在的。因此，填充单元布局可以高度指示根据本文所述实施例的轨道锯齿。
尽管IC布局受到很多约束，并且对于所有但最简单的单元而言存在无数可能性，但在大部分(如果不是全部的话)布局中，本文的实施例的范围内的轨道锯齿将显而易见。图8A、8B和8C示出了根据一些实施例的采用锯齿状金属迹线布局的示例性反相器单元布局。反相器单元是所有标准单元库中典型包括的基本单元。尽管给定库中可以包括很多反相器单元布局，例如，以跨越一定范围的驱动电流，但根据本文一些实施例的反相器单元布局将全部共享轨道锯齿的属性。例如，在图8A中，反相器单元801包括输入M1轨道和输出M1轨道。这两条M1轨道的端部以在本文别处(例如，图3A-3B)深入描述的方式呈锯齿状。在图8B中，反相器单元802包括基本如单元801中那样的输入M1轨道，而输出M1轨道被短接为仅与一个M0轨道相交，以支持一个输出V0。这些M1轨道的端部同样以在本文别处(例如，图3A-3D)深入描述的方式呈锯齿状。在图8C中，反相器单元803包括基本如单元802中那样的输出M1轨道，而输入M1轨道也被短接为仅与一个M0轨道相交，以支持一个输入V0。这些M1轨道的端部同样以在本文别处(例如，图3C-3D)深入描述的方式呈锯齿状。因此，除了跨越一定范围的功能指标的各种反相器单元之外，库可以包括具有不同布局锯齿的各种反相器单元(例如，两个不同的锯齿相和/或不同的迹线长度)。
现在描述了具有锯齿状轨道布局的器件单元的很多架构特征，论述转向用于制造这种器件单元的示例性方法。图9是示出根据一些实施例的器件单元的3D制造的流程图。在方法901中，在操作905处形成晶体管栅极电极轨道或条带。在操作910处，形成与栅极电极正交延伸的第一前侧金属互连层级轨道或条带的相邻对。这些前侧金属互连迹线可以是第一层级的互连金属(例如，M0)，并且每个轨道可以耦合到例如给定晶体管的一个源极/漏极。在操作920处，在上方金属层级(例如，M1)中形成与第一金属互连轨道正交延伸的第二前侧金属互连层级轨道或条带的相邻对。对这些第二前侧互连轨道进行图案化以具有锯齿状端部。在一些有利实施例中，锯齿包括在相邻端部之间的偏移，该偏移至少等于第一前侧金属迹线的CD。在操作930处，背侧互连层级轨道或条带被耦合到给定晶体管的另一源极/漏极，从而完成三个晶体管端子的互连。然后可以采用任何常规处理以完成并入了通过方法901制造的器件单元的器件。
图10是根据一些实施例的利用3D制造方法制造的晶体管单元1001的平面图。晶体管单元1001可以包括在以上所述的任何器件单元内(例如，301-304)。根据一个例示性实施例，晶体管单元1001包括具有源极端子、漏极端子和栅极端子的场效应FET。在一些实施例中，源极和漏极端子包括具有相同导电类型的半导体。在其它实施例中，源极和漏极端子包括具有互补导电类型的半导体(例如，如隧道FET或TFET中采用的)。FET还可以包括异质结(即，HFET)，并且例如在沟道区包括III-V或III-N材料的情况下还可以有资格充当高电子迁移率晶体管(HEMT)。在图10中，晶体管单元1001的扩展视图内的实线表示覆盖在利用晶体管单元构层内的虚线表示的其它材料或结构特征上方的突出的材料和/或特征。图10中的粗点划线表示平面A-A'、B-B’和C-C’，在图11A、11B、11C中沿所述平面进一步提供截面图，其中图号中的字母对应于该同一字母所指定的截面平面。
如图10进一步所示，FET单元1001由下层1005支撑，该下层1005具有嵌入场隔离电介质材料1080内的半导体主体1010。在一些实施例中，下层1005包括承载衬底。在一些实施例中，居间层(未示出)将下层1005与承载衬底分开。晶体管单元1001包括固定在第一和第二半导体主体1010中的每个的沟道区之上的栅极电极1073。尽管示出了两个半导体主体1010，但非平面FET可以包括一个或多个这样的半导体主体。半导体主体1010内的晶体管沟道区可以包括具有上文所述的适合于场效应晶体管的任何组分的一个或多个半导体区。示例性材料包括但不限于IV族半导体(例如，Si、Ge、SiGe)、III-V族半导体(例如，GaAs、InGaAs、InAs、InP)、III-N族半导体(例如，GaN、AlGaN、InGaN)、氧化物半导体、过渡金属二硫化物(TMDC)、石墨烯等。在一些有利的实施例中，半导体主体210是单晶，但它们也可以是多(纳米)晶或非晶，其一些示例为氧化物半导体和其它薄膜晶体管半导体。
尽管仅一个栅极电极1073以实线被例示为单个逻辑晶体管单元的部分，示例性第二栅极电极1073以虚线被绘示为与相邻晶体管单元相关联。间隔体电介质1071将第二栅极电极与金属化1050和/或源极/漏极半导体1040、1060横向分开。尽管可以利用已知适合于半导体主体1010的任何栅极堆叠体材料，但在一些示例性实施例中，栅极堆叠体包括高k电介质材料(体相对电容率大于9)和具有适合于半导体主体1010的功函数的金属栅极电极。示例性高k材料包括金属氧化物，例如但不限于Al2O3、HfO2、HfAlOx。例如但不限于HfSiOx或TaSiOx的硅酸盐也可能适合于一些半导体主体组分(例如，Si、Ge、SiGe、III-V)。栅极电极273可以有利地具有低于5eV的功函数，并且可以包括元素金属层、金属合金层或任一者或两者的层合结构。在一些实施例中，栅极电极1073是金属氮化物，例如TiN(例如，4.0-4.7eV)。栅极电极还可以包括Al(例如，TiAlN)。在栅极电极中还可以采用其它合金组成，例如但不限于C、Ta、W、Pt和Sn。
如图10进一步所示，源极/漏极金属化1050与栅极电极1073相邻设置并且还跨越半导体主体1010延伸。在例示的实施例中，源极/漏极金属化1050设置于源极/漏极半导体1040上，源极/漏极半导体1040进一步设置成接触半导体主体1010。源极/漏极半导体1040可以具有n型或p型导电性。半导体主体1010被以虚线示为在电绝缘间隔体电介质1071和相交的源极/漏极半导体1060之下延伸。半导体主体1010可以被源极/漏极半导体1060分叉。源极/漏极半导体1060可以具有n型或p型导电性。对于一些示例性实施例而言，源极/漏极半导体1040和源极/漏极半导体1060两者具有相同的导电类型(例如，NMOS的n型和PMOS的p型)。在替代实施例中(例如，针对隧穿FET)，源极/漏极半导体1040具有的导电性与源极/漏极半导体1060的导电性互补(例如，TFET的n型源极和p型漏极)。源极/漏极半导体1040、1060可以是与半导体主体1010兼容的任何半导体材料，例如但不限于IV族半导体(例如，Si、Ge、SiGe)和/或III-V族半导体(例如，InGaAs、InAs)和/或III-N族半导体(例如，InGaN)和/或氧化物半导体。在例示的实施例中，源极/漏极半导体1040、1060形成在半导体主体1010之间延伸的连续条带。作为半导体主体1010之间的间隔的功能，源极/漏极半导体1040和/或1020均可以包括设置于每个半导体主体1010上的分立的结构。
间隔体电介质1071将栅极电极1073与源极/漏极金属化1050和/或源极/漏极半导体1040、1060分开。间隔体电介质1071可以是任何电介质，例如但不限于二氧化硅、氮化硅或氮氧化硅，或具有低于4.0的相对电容率的任何已知低k材料。源极/漏极金属化1050可以包括一种或多种金属(例如Ti、W、Pt、其合金和氮化物)，它们与源极/漏极半导体1040形成欧姆或隧道结。在源极/漏极半导体1060之上未示出源极/漏极金属化，其是本文中实施例的将源极/漏极半导体1060耦合到背侧金属化(图10中未示出)的结构特征。这样一来，绝缘电介质1090在源极/漏极半导体1060之上延伸，使得上方的金属化层(图10中未示出)能够在源极/漏极半导体1060之上延伸而不会与晶体管端子短接。
图11A-11C是根据一些实施例的利用3D制造方法制造的晶体管单元1001的截面图。晶体管单元1001包括半导体主体1010、栅极电极1073、栅极电介质1045、源极/漏极区1040、1060。沟道区1030以虚线突出显示。源极/漏极金属化1050接触源极/漏极半导体1040。电介质1090设置在源极/漏极半导体1060之上。源极/漏极半导体1060延伸到半导体主体1010的背侧，作为能够通过背侧金属互连层级1125实现背侧源极端子电源的3D互连的一个示例。这样的3D互连可以促进减少前侧金属轨道计数，如本文别处所述。例如，在图11A-11C中，第一前侧金属化层级(例如，M0)轨道1190可以与栅极电极1073正交地延伸，并接触源极/漏极金属化1050。金属化轨道1190然后电耦合到与轨道1190正交延伸的上层级金属化轨道(例如，M1)1199。根据一些有利的实施例，金属化轨道1199是被图案化为具有本文别处所述的锯齿状布局的一个或多个特征的多个这种轨道之一。这样一来，器件单元(例如，301-304)均可以包括一个或多个晶体管单元1001，如图10-11C中所述。因此，尽管锯齿状金属轨道布局不限于3D互连的器件单元，但图11A-11C所示类型的3D互连可以提供与锯齿状金属轨道布局的协同作用，因为可以相对于晶体管单元(例如，单元1001)的占有面积放松前侧金属互连路由密度。如上所述，该前侧互连密度减小可以实现可能有利地包括锯齿状互连轨道的布局。
图12示出了根据本文别处所述实施例的移动计算平台和数据服务器机器，其采用了包括器件单元的IC，例如，器件单元具有锯齿状互连轨道布局。服务器机器1206可以是任何商用服务器，例如，包括任何数量的高性能计算平台，它们设置于机架内并联网在一起以进行电子数据处理，在示例性实施例中，其包括封装的单片式SoC 1250。移动计算平台1205可以是针对电子数据显示、电子数据处理、无线电子数据传输等中的每者配置的任何便携式装置。例如，移动计算平台1205可以是平板电脑、智能电话、膝上型计算机等中的任一种，并可以包括显示屏(例如，电容式、电感式、电阻式或光学触摸屏)、芯片级或封装级集成系统1210和电池1215。
无论如扩展视图1220中所示设置于集成系统1210内，还是作为服务器机器1206内的独立封装的芯片，单片式SoC 1250包括处理器块(例如，微处理器、多核微处理器、图形处理器等)，它们具有例如根据本文别处描述的实施例的锯齿状互连轨道布局。单片式SoC1250可以连同功率管理集成电路(PMIC)1230、包括宽带RF(无线)发射机和/或接收机(TX/RX)的RF(无线)集成电路(RFIC)1225(例如，包括数字基带和模拟前端模块，还包括发射路径上的功率放大器和接收路径上的低噪声放大器)和控制器1235一起进一步耦合到板、基板或内插器1260。RFIC 1225和PMIC1230中的任一个或全部还可以包括具有例如根据本文别处所述实施例的锯齿状互连轨道布局的单元。
从功能上讲，PMIC 1230可以执行电池功率调节、DC到DC转换等，并且因此具有耦合到电池1215的输入，并具有向其它功能模块提供电流供应的输出。如进一步所示，在示例性实施例中，RFIC 1225具有耦合到天线(未示出)的输出，以实施若干无线标准或协议中的任何标准或协议，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、4G+和更高代的任何其它无线协议。在替代的实施方式中，这些板级模块中的每者可以集成到独立IC上或集成到单片式SoC 1250中。
图13是根据一些实施例的电子计算装置的功能框图。计算装置1300可以存在于例如平台1305或服务器机器1306内部。装置1300还包括容纳若干部件的主板1302，所述部件例如但不限于处理器1304(例如，应用处理器)，其还可以并入例如根据本文描述的实施例的具有锯齿状互连轨道布局的器件单元。处理器1304可以物理和/或电耦合到主板1302。在一些示例中，处理器1304包括封装于处理器1304内的集成电路。通常，术语“处理器”或“微处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以进一步存储于寄存器和/或存储器中的其它电子数据的任何装置或装置的部分。
在各示例中，一个或多个通信芯片1306也可以物理和/或电耦合到主板1302。在其它实施方式中，通信芯片1306可以是处理器1304的部分。取决于其应用，计算装置1300可以包括可以或可以不物理和电耦合到主板1302的其它部件。这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储装置(例如，硬盘驱动器、固态驱动器(SSD)、压缩磁盘(CD)、数字多用盘(DVD)等)，等等。
通信芯片1306可以实现用于向和从计算装置1300传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过非固体介质通过使用经调制的电磁辐射来传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示相关联的装置不包含任何线路，尽管在一些实施例中它们可以不包含。通信芯片1306可以实施若干无线标准或协议中的任何标准或协议，包括但不限于本文别处所述那些。如上所述，计算装置1300可以包括多个通信芯片1306。例如，第一通信芯片可以专用于诸如Wi-Fi和蓝牙的较短距离无线通信，并且第二通信芯片可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO及其它的较长距离无线通信。
尽管已经参考各种实施方式描述了本文阐述的某些特征，但本说明书并非旨在以限制性意义被解释。因此，本文所述实施方式的各种修改以及对本公开所属领域技术人员而言显而易见的其它实施方式被视为落在本公开的精神和范围内。例如，以上实施例可以包括如下进一步提供的特征的特定组合。
在一个或多个第一示例中，一种集成电路(IC)单元具有锯齿状迹线布局，其中，锯齿状迹线布局包括在某一方向上延伸的多条迹线，并且多条迹线中的个体迹线仅与单元的一个边界相交，并且多条迹线中的相邻迹线发生交错以与单元的相对侧上的边界相交。
在一个或多个第二示例中，对于第一示例中的任一者而言，多条迹线中的个体迹线在第一互连层级内，并且具有的端部与相邻迹线的端部横向偏移了至少第二互连层级内的正交迹线的宽度。
在一个或多个第三示例中，对于第一或第二示例中的任一者而言，多条迹线中的个体迹线的端部与相邻迹线的端部横向偏移，所述横向偏移大致为第二互连层级中的正交迹线的宽度与第二互连层级中的正交迹线与相邻迹线分开的距离的一半之和。
在一个或多个第四示例中，导电过孔将正交迹线耦合到锯齿状迹线中的至少一个。
在一个或多个第五示例中，对于第四示例中的任一者而言，导电过孔与锯齿状迹线的端部分开的距离大致为第二互连层级中的正交迹线与相邻迹线分开的距离的一半。
在一个或多个第六示例中，对于第五示例中的任一者而言，IC单元包括在第一方向上延伸且均耦合到晶体管沟道的多个栅极电极。IC单元包括耦合到晶体管源极端子的背侧互连迹线，该背侧互连迹线设置于晶体管沟道的与栅极电极相对的一侧上。
在一个或多个第七示例中，一种集成IC块包括第一、第二、第三、第四、第五或第六示例中的任一者中的IC单元，并包括与第一IC单元共享一个边界的第二IC单元。第二IC单元在第一金属互连层级中具有第二锯齿状迹线布局。第二锯齿状迹线布局包括在所述方向上延伸的第二多条迹线，第二多条迹线中的迹线仅与第二IC单元的一个边界相交，并且具有的第二端部在该方向上彼此横向偏移了至少第二互连层级中的正交迹线的宽度。多条迹线中的与共享边界相交的迹线在该方向上与第二多条迹线中的迹线横向偏移了至少第二互连层级中的正交迹线的宽度。
在一个或多个第八示例中，对于第七示例中的任一者中的IC块而言，锯齿状迹线布局具有与第二锯齿状布局的第二锯齿相互补的锯齿相。第一单元的不与第二单元的迹线横向偏移至少第二互连层级中的正交迹线的宽度的个体迹线与第二单元的迹线具有连续性。
在一个或多个第九示例中，对于第七或第八示例中的任一者中的IC块而言，第一和第二单元的锯齿状迹线布局具有相同的锯齿相。多条迹线中的个体迹线在第二方向上与第二多条迹线中的个体迹线对准，并且多条迹线中的与共享边界相交的迹线都不与第二多条迹线中的与共享边界相交的任何迹线具有连续性。
在一个或多个第十示例中，对于第七、第八或第九示例中的任一者而言，第一和第二单元的锯齿状迹线布局具有相同的锯齿相。多条迹线的子集在与第一方向正交的第二方向上与第二多条迹线的子集对准。在还与共享边界相交的第二方向上对准的迹线跨越共享边界具有连续性。
在一个或多个第十一示例中，一种集成电路(IC)单元包括在第一晶体管沟道之上的在第一方向上延伸的晶体管栅极电极迹线。IC单元包括第一互连层级，该第一互连层级包括至少第一互连迹线，第一互连迹线与第二互连迹线相邻并在栅极电极迹线之上在第二方向上延伸，其中第一和第二互连迹线具有第一迹线宽度并且彼此分开互连迹线间隔。IC单元包括第二互连层级，第二互连层级包括至少第三互连迹线，该第三互连迹线与第四互连迹线相邻并在第一方向上延伸。第三互连迹线在第一互连迹线之上延伸并具有位于与第一互连迹线相邻的第一互连迹线间隔之上的迹线端部。第四互连迹线在第二互连迹线之上延伸，但不在第一互连迹线之上延伸，并且具有在第一方向上与第三互连迹线的端部横向偏移至少等于第一迹线宽度的距离的端部。
在一个或多个第十二示例中，对于第十一示例中的任一者而言，第三互连迹线的迹线端部与第一互连迹线的边缘横向偏移大致互连迹线间隔的一半。第四互连迹线的迹线端部在第一方向上与第三互连迹线的端部横向偏移了大致第一迹线宽度与互连迹线间隔的一半之和。
在一个或多个第十三示例中，对于第十一或第十二示例中的任一者而言，第一互连层级还包括在栅极电极迹线之上的在第二方向上延伸并与第二互连迹线相邻的第五互连迹线、以及在栅极电极迹线之上的在第二方向上延伸并与第五互连迹线相邻的第六互连迹线。第三和第四互连迹线在第五和第六互连迹线中的至少一个之上延伸。
在一个或多个第十四示例中，对于第十三示例中的任一者而言，第三互连迹线在第五互连迹线之上延伸并具有位于第五和第六互连迹线之间的互连迹线间隔之上的第二迹线端部。第四互连迹线在第五和第六互连迹线之上延伸，并且具有在第一方向上与第三互连迹线的端部横向偏移至少第一迹线宽度的第二迹线端部。
在一个或多个第十五示例中，对于第十四示例中的任一者而言，第三和第四迹线在第一方向上具有相同的长度。
在一个或多个第十六示例中，对于第十五示例中的任一者而言，第二互连层级还包括在第一方向上延伸并与第四互连迹线相邻的第七互连迹线、以及在第一方向上延伸并与第七互连迹线相邻的第八互连迹线。第七互连迹线在第一互连迹线之上延伸并具有位于与第一互连迹线相邻的互连迹线间隔之上的迹线端部。第八互连迹线在第二互连迹线之上延伸，但不在第一互连迹线之上延伸，并且具有在第一方向上与第七互连迹线的迹线端部横向偏移至少等于第一迹线宽度的距离的迹线端部。
在一个或多个第十七示例中，对于第十六示例中的任一者而言，第七互连迹线在第五互连迹线之上延伸并具有位于第五和第六互连迹线之间的互连迹线间隔之上的第二迹线端部。第八互连迹线在第五和第六互连迹线之上延伸，并且具有在第一方向上与第三互连迹线的迹线端部横向偏移至少等于第一迹线宽度的距离的第二迹线端部。
在一个或多个第十八示例中，对于第十六示例中的任一者而言，第一和第七互连迹线的第一迹线端部彼此对准。第二和第八互连迹线的第一迹线端部彼此对准。第一和第七互连迹线的第二迹线端部彼此对准。第二和第八互连迹线的第二迹线端部彼此对准。
在一个或多个第十九示例中，对于第十一、第十二、第十三、第十四、第十五、第十六、第十七或第十八示例中的任一者而言，IC单元包括在第二晶体管沟道之上的在第一方向上延伸并与栅极电极相邻的第二栅极电极迹线。栅极电极迹线位于第三和第四互连迹线之间。第二栅极电极迹线位于第七和第八互连迹线之间。
在一个或多个第二十示例中，对于第十一、第十二、第十三、第十四、第十五、第十六、第十七、第十八或第十九示例中的任一者而言，IC单元还包括将第一、第二、第四或第五互连迹线中的至少一个互连到第三、第四、第五或第六互连迹线中的至少一个的过孔。
在一个或多个第二十一示例中，对于第十一、第十二、第十三、第十四、第十五、第十六、第十七、第十八、第十九或第二十示例中的任一者而言，IC单元还包括耦合到晶体管源极端子的背侧互连迹线。第一、第二、第四或第五互连迹线中的至少一个耦合到晶体管漏极端子。
在一个或多个第二十二示例中，一种制造集成电路(IC)单元的方法包括在晶体管沟道半导体之上形成在第一方向上延伸的栅极电极。该方法包括形成第一互连层级，该第一互连层级包括至少第一互连迹线，该第一互连迹线与第二互连迹线相邻并在栅极电极之上在第二方向上延伸，其中第一和第二互连迹线具有第一迹线宽度并在第一方向上彼此分开互连迹线间隔。该方法包括在第一互连层级之上形成第二互连层级，该第二互连层级包括在第一方向上延伸的多条锯齿状迹线。多条迹线中的个体迹线仅与单元的一个边界相交。多条迹线中的相邻迹线在第一方向上交错，以与单元的相对侧上的边界相交。多条迹线中的个体迹线具有在第一方向上与相邻迹线的端部横向偏移至少等于第一迹线宽度的距离的端部。
在一个或多个第二十三示例中，对于第二十二示例中的任一者而言，形成第二互连迹线层级还包括至少形成与第四互连迹线相邻并在第一方向上延伸的第三互连迹线。第三互连迹线在第一互连迹线之上延伸并具有位于与第一互连迹线相邻的互连迹线间隔之上的迹线端部。第四互连迹线在第二互连迹线之上延伸，但不在第一互连迹线之上延伸，并且具有在第一方向上与第三互连迹线的迹线端部横向偏移至少等于第一迹线宽度的距离的迹线端部。
将认识到，本公开的原理不限于这样描述的实施例，而是可以利用修改和改变来实践，而不脱离所附权利要求的范围。例如，以上实施例可以包括如下进一步提供的特征的特定组合。

Claims (23)

1.一种具有锯齿状迹线布局的集成电路(IC)单元，其中：
所述锯齿状迹线布局包括在一方向上延伸的多条迹线；
所述多条迹线中的个体迹线仅与所述单元的一个边界相交；并且
所述多条迹线中的相邻迹线交错，以与所述单元的相对侧上的边界相交。
2.根据权利要求1所述的IC单元，其中，所述多条迹线中的个体迹线在第一互连层级内，并且具有的端部与相邻迹线横向偏移了至少第二互连层级内的正交迹线的宽度。
3.根据权利要求2所述的IC单元，其中，所述多条迹线中的个体迹线的端部与相邻迹线的端部横向偏移，所述横向偏移大致为所述第二互连层级内的所述正交迹线的宽度和所述正交迹线与所述第二互连层级中的相邻迹线分开的距离的一半之和。
4.根据权利要求2所述的IC单元，还包括将所述正交迹线耦合到所述锯齿状迹线中的至少一个的导电过孔。
5.根据权利要求4所述的IC单元，其中：
所述正交迹线耦合到晶体管漏极；并且
所述过孔与锯齿状迹线的端部分开的距离大致为所述正交迹线与所述第二互连层级中的相邻迹线分开的距离的一半。
6.根据权利要求5所述的IC单元，还包括：
在所述第一方向上延伸并且均耦合到晶体管沟道的多个栅极电极；以及
耦合到晶体管源极端子的背侧互连迹线，所述背侧互连迹线设置于所述晶体管沟道的与栅极电极相对的一侧之上。
7.一种集成IC块，包括：
第一IC单元，包括根据权利要求1所述的IC单元；以及
与所述第一IC单元共享一个边界的第二IC单元，其中：
所述第二IC单元具有第二锯齿状迹线布局，所述第二锯齿状迹线布局包括在所述方向上延伸的第二多条迹线，所述第二多条迹线中的迹线仅与所述第二IC单元的一个边界相交，并且具有的第二端部在所述方向上彼此横向偏移了至少第二互连层级中的正交迹线的宽度；并且
其中，所述多条迹线中的与共享边界相交的迹线在所述方向上与所述第二多条迹线中的迹线横向偏移了至少所述第二互连层级中的正交迹线的宽度。
8.根据权利要求7所述的IC块，其中：
所述锯齿状迹线布局具有与所述第二锯齿状布局的第二锯齿相互补的锯齿相；
所述第一单元中的不与所述第二单元的迹线横向偏移至少所述第二互连层级中的正交迹线的宽度的个体迹线与所述第二单元的迹线具有连续性。
9.根据权利要求7所述的IC块，其中：
所述第一单元和所述第二单元的锯齿状迹线布局具有相同的锯齿相；并且
所述多条迹线中的个体迹线在所述第二方向上与所述第二多条迹线中的个体迹线对准，并且所述多条迹线中的与所述共享边界相交的迹线都不与所述第二多条迹线中的与所述共享边界相交的任何迹线具有连续性。
10.根据权利要求7所述的IC块，其中：
所述第一单元和所述第二单元的锯齿状迹线布局具有相同的锯齿相；
所述多条迹线的子集在与所述第一方向正交的第二方向上与所述第二多条迹线的子集对准；并且
在也与所述共享边界相交的所述第二方向上对准的所述迹线跨越所述共享边界具有连续性。
11.一种集成电路(IC)单元，包括：
晶体管栅极电极迹线，其在晶体管沟道之上在第一方向上延伸；
第一互连层级，其包括至少第一互连迹线，所述第一互连迹线与第二互连迹线相邻并在所述栅极电极迹线之上在第二方向上延伸，其中，所述第一互连迹线和所述第二互连迹线具有第一迹线宽度并彼此分开互连迹线间隔；以及
第二互连层级，其包括至少第三互连迹线，所述第三互连迹线与第四互连迹线相邻并在所述第一方向上延伸，其中：
所述第三互连迹线在所述第一互连迹线之上延伸并具有位于与所述第一互连迹线相邻的所述第一互连迹线间隔之上的迹线端部；并且
所述第四互连迹线在所述第二互连迹线之上延伸，但不在所述第一互连迹线之上延伸，并且具有在所述第一方向上与所述第三互连迹线的端部横向偏移至少等于所述第一迹线宽度的距离的端部。
12.根据权利要求11所述的IC单元，其中：
所述第三互连迹线的迹线端部与所述第一互连迹线的边缘横向偏移了大致所述互连迹线间隔的一半；并且
所述第四互连迹线的迹线端部在所述第一方向上与所述第三互连迹线的迹线端部横向偏移了大致所述第一迹线宽度与所述互连迹线间隔的一半之和。
13.根据权利要求11所述的IC单元，其中：
所述第一互连层级还包括：
第五互连迹线，其在所述栅极电极迹线之上在所述第二方向上延伸并与所述第二互连迹线相邻；以及
第六互连迹线，其在所述栅极电极迹线之上在所述第二方向上延伸并与所述第五互连迹线相邻；并且
所述第三互连迹线和所述第四互连迹线在所述第五互连迹线和所述第六互连迹线中的至少一个之上延伸。
14.根据权利要求13所述的IC单元，其中：
所述第三互连迹线在所述第五互连迹线之上延伸并具有位于所述第五互连迹线与所述第六互连迹线之间的互连迹线间隔之上的第二迹线端部；并且
所述第四互连迹线在所述第五互连迹线和所述第六互连迹线之上延伸，并且具有在所述第一方向上与所述第三互连迹线的端部横向偏移至少所述第一迹线宽度的第二迹线端部。
15.根据权利要求14所述的IC单元，其中，所述第三迹线和所述第四迹线在所述第一方向上具有相同的长度。
16.根据权利要求13所述的IC单元，其中：
所述第二互连层级还包括：
第七互连迹线，其在所述第一方向上延伸并且与所述第四互连迹线相邻；以及
第八互连迹线，其在所述第一方向上延伸并且与所述第七互连迹线相邻；
所述第七互连迹线在所述第一互连迹线之上延伸并具有位于与所述第一互连迹线相邻的所述互连迹线间隔之上的迹线端部；并且
所述第八互连迹线在所述第二互连迹线之上延伸，但不在所述第一互连迹线之上延伸，并且具有在所述第一方向上与所述第七互连迹线的迹线端部横向偏移至少等于所述第一迹线宽度的距离的迹线端部。
17.根据权利要求16所述的IC单元，其中：
所述第七互连迹线在所述第五互连迹线之上延伸并具有位于所述第五互连迹线和所述第六互连迹线之间的互连迹线间隔之上的第二迹线端部；并且
所述第八互连迹线在所述第五互连迹线和所述第六互连迹线之上延伸，并且具有在所述第一方向上与所述第三互连迹线的端部横向偏移至少等于所述第一迹线宽度的距离的第二迹线端部。
18.根据权利要求16所述的IC单元，其中：
所述第一互连迹线和所述第七互连迹线的迹线端部彼此对准；
所述第二互连迹线和所述第八互连迹线的迹线端部彼此对准；
所述第一互连迹线和所述第七互连迹线的第二迹线端部彼此对准；并且
所述第二互连迹线和所述第八互连迹线的第二迹线端部彼此对准。
19.根据权利要求11所述的IC单元，还包括在第二晶体管沟道之上的在所述第一方向上延伸并与所述栅极电极相邻的第二栅极电极迹线，其中：
所述栅极电极迹线位于所述第三互连迹线和所述第四互连迹线之间；并且
所述第二栅极电极迹线位于所述第七互连迹线和所述第八互连迹线之间。
20.根据权利要求11所述的IC单元，还包括将所述第一互连迹线、所述第二互连迹线、所述第四互连迹线或所述第五互连迹线中的至少一个互连到所述第三互连迹线、所述第四互连迹线、所述第五互连迹线或所述第六互连迹线中的至少一个的过孔。
21.根据权利要求11所述的IC单元，还包括耦合到晶体管源极端子的背侧互连迹线；并且
其中，所述第一互连迹线、所述第二互连迹线、所述第四互连迹线或所述第五互连迹线中的至少一个耦合到晶体管漏极端子。
22.一种制造集成电路(IC)单元的方法，所述方法包括：
在晶体管沟道半导体之上形成在第一方向上延伸的栅极电极；
形成第一互连层级，所述第一互连层级包括至少第一互连迹线，所述第一互连迹线与第二互连迹线相邻并在所述栅极电极之上在第二方向上延伸，其中，所述第一互连迹线和所述第二互连迹线具有第一迹线宽度并在所述第一方向上彼此分开互连迹线间隔；
在所述第一互连层级之上形成第二互连层级，所述第二互连层级包括在所述第一方向上延伸的多条锯齿状迹线，其中：
所述多条迹线中的个体迹线仅与所述单元的一个边界相交；
所述多条迹线中的相邻迹线在所述第一方向上交错，以与所述单元的相对侧上的边界相交；并且
所述多条迹线中的个体迹线具有在所述第一方向上与相邻迹线的端部横向偏移至少等于所述第一迹线宽度的距离的端部。
23.根据权利要求22所述的方法，其中，形成所述第二互连层级还包括形成至少第三互连迹线，所述第三互连迹线与第四互连迹线相邻并在所述第一方向上延伸，其中：
所述第三互连迹线在所述第一互连迹线之上延伸并具有位于与所述第一互连迹线相邻的所述互连迹线间隔之上的迹线端部；并且
所述第四互连迹线在所述第二互连迹线之上延伸，但不在所述第一互连迹线之上延伸，并且具有在所述第一方向上与所述第三互连迹线的迹线端部横向偏移至少等于所述第一迹线宽度的距离的迹线端部。
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