CN109906513A - 具有对深源极/漏极半导体的后侧互连的集成电路设备 - Google Patents

具有对深源极/漏极半导体的后侧互连的集成电路设备 Download PDF

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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
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Abstract

晶体管单元架构包括前侧和后侧结构两者。晶体管可以包括：一个或多个半导体鳍部，其具有沿着鳍部的沟道部分的侧壁设置的栅极堆叠。蚀刻该鳍部的一个或多个源极/漏极区域，以形成具有在沟道区域以下的深度的凹槽。该凹槽可以贯穿整个鳍部高度。然后将源极/漏极半导体沉积在凹槽内，从而将沟道区域耦合到深源极/漏极。处理晶体管的后侧以显露深源极/漏极半导体材料。一个或多个后侧互连金属喷镀层级可以耦合到晶体管的深源极/漏极。

Description

具有对深源极/漏极半导体的后侧互连的集成电路设备
优先权
本申请要求于2016年12月7日提交的题为“INTEGRATED CIRCUIT DEVICE WITHCRENELLATED METAL TRACE LAYOUT”的PCT专利申请No. PCT/US16/65423的优先权，并且该PCT专利申请通过引用整体地并入本文。
背景技术
几十年来，集成电路（IC）中的晶体管密度已经在遵从摩尔定律的情况下进行增加。然而，由于晶体管结构的横向尺寸随着每一代技术缩小，进一步减小结构尺寸变得越来越困难。
由于z高度（设备厚度）上的减小提供了增加整体设备密度和IC性能的另一途径，三维（3D）缩放现在具有相当大的关注。例如，3D缩放可以以芯片堆叠或封装IC堆叠的形式存在。已知的3D集成技术是昂贵的，并且可能仅提供z高度和设备密度上的逐步改进。例如，芯片的大部分厚度可以是非活性衬底材料。这样的芯片的堆叠可以采用穿衬底通孔（TSV）技术，作为使芯片堆叠垂直互连的手段。TSV通常贯穿20-50 μm或更多的衬底材料，因此通常被限制成微米级的通孔直径。由此，TSV密度被限制成远低于大多数设备（例如，晶体管、存储器）单元的密度。而且，采用TSV技术的芯片堆叠的最终z高度可以比由堆叠设备所采用的实际设备层厚数百微米。
附图说明
在附图中作为示例而非作为限制来图示本文中所述的材料。为了说明的简洁和清楚，各图中图示的元件不一定按比例绘制。例如，为了清楚起见，一些元件的尺寸可能相对于其他元件被夸大。另外，在认为适当的情况下，已在各图当中重复附图标记来指示对应的或类似的元件。在各图中：
图1是根据一些实施例的图示了深源极半导体和后侧互连制造方法的流程图；
图2是根据一些实施例的具有衬底上的IC管芯的展开图的衬底的平面图、以及利用深源极/漏极半导体和后侧互连制造的IC管芯上的晶体管单元的平面图；
图3是根据一些实施例的进一步图示了深源极/漏极半导体和后侧互连制造方法的流程图；
图4A-4C、5A-5C、6A-6C、7A-7C、8A-8C、9A-9C、10A-10C、11A-11C、12A-12C和13A-13C是根据图1和图3中图示的方法的一些实施例的利用深源极/漏极半导体和后侧互连制造的晶体管单元的横截面图；
图14是根据一些实施例的集成电路设备的横截面图，该集成电路设备包括具有穿过源极/漏极半导体的晶体管层，并且其与前侧和后侧互连金属喷镀层级互连。
图15图示了根据实施例的采用具有多个FET的SoC的移动计算平台和数据服务器机器，该多个FET包括深源极/漏极半导体和后侧互连；以及
图16是根据一些实施例的电子计算设备的功能框图。
具体实施方式
参考所附各图来描述一个或多个实施例。虽然详细描绘和讨论了具体配置和布置，但是应该理解这样做仅出于说明性目的。相关领域的技术人员将认识到在不偏离该描述的精神和范围的情况下，其他配置和布置是可能的。对于相关领域的技术人员将显而易见的是，可以在除了在本文中详细描述的内容以外的各种各样其他系统和应用中采用本文中描述的技术和/或布置。
在下面的详细描述中参考附图，该附图形成本文的一部分并且图示了示例性实施例。另外，要理解的是，可以利用其他实施例并且可以在不偏离所要求保护的主题的范围的情况下做出结构和/或逻辑改变。还应该指出的是，可以使用例如上、下、顶部、底部等等的方向和参考，仅仅为了便于描述绘图中的特征。因此，不要以限制的意义来理解下面的详细描述，并且所要求保护的主题的范围仅由所附权利要求及其等同方式来限定。
在以下描述中，阐述众多细节。然而，对于本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实践该实施例。在一些实例中，以框图形式而非详细示出公知的方法和设备，以避免使实施例晦涩难懂。遍及该说明书对“实施例”或“一个实施例”或“一些实施例”的参考意指：结合该实施例描述的特定特征、结构、功能或特性被包括在至少一个实施例中。因此，短语“在实施例中”或“在一个实施例中”或“一些实施例”在遍及该说明书的各个地方中的出现不一定指代同一实施例。此外，该特定特征、结构、功能或特性可以用任何适当的方式组合在一个或多个实施例中。例如，在与第一实施例和第二实施例相关联的特定特征、结构、功能或特性没有互相排斥的任何地方，这两个实施例可以进行组合。
如在本描述和所附权利要求中使用的，单数形式“一”、“一个”、“该”意图也包括复数形式，除非上下文另行明确指出的。还将理解的是，如在本文中使用的术语“和/或”指代并涵盖一个或多个相关联的列出项目的任何和全部可能的组合。
可以在本文中使用术语“耦合”和“连接”连同它们的派生词来描述组件之间的功能或结构关系。应当理解的是，这些术语不意图作为彼此的同义词。而是，在特定实施例中，“连接”可以被用来指示两个或更多个元件处于与彼此的直接的物理、光或电接触。“耦合”可以被用来指示两个或更多个元件处于与彼此的直接或间接（在它们之间具有其他居间元件）物理或电接触，和/或两个或更多个元件彼此协作或互相作用（例如，如处于因果关系中）。
如在本文中使用的术语“在…...上面”、“在…...下面”、“在…...之间”和“在…...上”指代一个组件或材料相对于其他组件或材料的相对方位，在这里这样的物理关系是值得注意的。例如，在材料的上下文中，一种材料或者设置在另一个上面或下面的材料可以直接接触、或者可以具有一种或多种居间材料。此外，设置在两种材料之间的一种材料或材料可以与这两层直接接触，或者可以具有一个或多个居间层。相比之下，在第二材料或材料“上”的第一材料或材料与该第二材料/材料直接接触。在组件组装的上下文中要做出相似区别。
如遍及本描述以及在权利要求中使用的，通过术语“…...中的至少一个”或“…...中的一个或多个”结合的项的列表可以意指所列出的项的任何组合。例如，短语“A、B或C中的至少一个”可以意指A；B；C；A和B；A和C；B和C；或A、B和C。
本文中描述了采用设备结构的后侧显露（reveal）的IC设备结构和制造技术。在一些示例性实施例中，设备结构的后侧的显露（在本文中被称为“后侧显露”或简称为“BSR”）可能需要晶片级的后侧处理。与常规TSV型技术相反，如本文中所述的后侧显露可以在晶体管单元的密度下实行，并且甚至可以在晶体管单元的子区域内实行。此外，可以实行这样的后侧显露，以基本上去除在前侧设备处理期间将设备层设置于其上的全部施主衬底。由此，在后侧显露之后的设备单元中的半导体厚度可能仅为几十或几百纳米的情况下，微米深的TSV变得不必要。
本文中所述的后侧显露技术可以使得能够实现从“自下而上”的设备制造到“中心向外”的制造的范例转移，其中“中心”是在前侧制造中采用、从后侧显露、并在后侧制造中再次采用的任何层。如从下面的讨论中应当变得清楚的那样，对设备结构的前侧和所显露的后侧两者进行处理可以解决与在主要依赖于前侧处理的情况下制造3D IC相关联的许多挑战。
图1是根据一些实施例的图示了深源极/漏极半导体和后侧互连制造方法101的流程图。可以应用方法101来制造可以在衬底的表面区上面平行复制的晶体管单元。每个晶体管单元可以包括晶体管，诸如但不限于场效应晶体管（FET），其包括金属氧化物半导体FET（MOSFET）。方法101适用于平面和非平面FET两者。非平面FET具有包括侧壁的半导体沟道区域，栅极通过该侧壁被电学地（例如，电容地）耦合。示例性非平面晶体管包括：多栅极FinFET，诸如双栅极和三栅极晶体管，以及栅极环绕（wrap-around）（栅极全包围（all-around））晶体管，诸如纳米带或纳米线晶体管。
方法101制造包括前侧和后侧结构两者的晶体管单元架构。根据这些架构，晶体管可以包括：一个或多个半导体本体，其具有沿着本体的沟道部分的侧壁设置的栅极堆叠。蚀刻本体的一个或多个源极/漏极区域，以形成在沟道区域下方具有深度的凹槽。这些凹槽可以贯穿整个半导体本体高度。然后将源极/漏极半导体沉积在凹槽内，从而将沟道区域耦合到深源极/漏极。在前侧处理之后，处理晶体管的后侧以显露深源极/漏极半导体材料。然后可以制造一个或多个后侧互连金属喷镀层级，以耦合到晶体管的深源极/漏极。在一些示例中，其中晶体管架构仅包括一个深源极/漏极，第二源极/漏极是浅的（例如，具有近似等于沟道区域的深度的深度）。然后，后侧电源线可以耦合到深源极/漏极端子（例如，源极），而前侧信号线耦合到浅源极/漏极端子（例如，漏极）。在将至少一个晶体管端子布线重新定位到晶体管单元的后侧的情况下，晶体管端子的互连变成3D的，从而允许超越采用单侧晶体管互连的常规架构之外的附加的横向缩放。
方法101开始于在操作105处制造从底层伸出的一个或多个半导体本体。每个半导体本体可以具有带有侧壁的非平面结构，诸如但不限于具有大于其横向宽度的纵向长度的鳍部。在一些示例性实施例中，半导体本体是单晶的，但在一些薄膜晶体管实现方式中还可以是多（纳米）晶的或非晶的。半导体本体可以具有任何半导体成分，诸如但不限于：IV族材料（例如，硅、锗、碳及其合金）、III-V族合金（例如，铟镓砷化物、磷化铟、砷化镓、锑化铟、砷化铟等）、III-N族合金（例如，氮化镓、氮化铝镓、氮化铟镓等）和氧化物半导体（例如，铟镓锌氧化物、氧化锌、氧化锡等）。每个半导体本体从其伸出的底层可以具有根据在方法101的上游的处理的任何成分，并且本文中的实施例在这方面不受限制。在一些示例中，底层是与非平面本体的半导体材料相同的半导体材料，其中已经从底层的最上面的部分蚀刻了该非平面本体。例如，底层可以是块体半导体晶片，诸如300 mm或450 mm直径的硅晶片。在其他实施例中，底层是绝缘介电层，诸如在绝缘体上半导体（SOI）衬底中找到的绝缘介电层。对于这样的实施例，半导体本体可能已被蚀刻到被设置在绝缘层上面的半导体层中。
方法101在操作110处继续，其中凹槽被蚀刻到邻近于沟道区域的源极/漏极位置处的半导体本体中。该凹槽可以贯穿半导体本体的横向宽度，例如切穿鳍部并延伸到沟道区域以下的深度。凹槽在本文中被称为“深”凹槽，因为它达到了沟道区域以下的深度。在一些实施例中，深凹槽一直贯穿半导体本体的高度，从而与底层相交。在操作130处，将源极/漏极半导体材料沉积到在操作110处形成的凹槽中。源极/漏极半导体可以是杂质掺杂的材料，或具有期望导电类型（例如，p型或n型）的另外的合金材料。源极/漏极半导体材料可以沉积在通过凹槽蚀刻而暴露的半导体本体的至少一侧壁上，从而从凹槽的底部（靠近底层）延伸到本体的顶部（靠近沟道区域）。由此，在操作130处沉积的源极/漏极半导体可以被认为是在半导体本体的前侧与底层之间延伸的“穿过鳍部”或“穿过层”源极/漏极半导体材料。源极/漏极材料还可以完全回填该凹槽，以形成具有等于（或大于）半导体本体的横向宽度的横向宽度的源极/漏极半导体插塞。
方法101在操作140处继续，其中采用前侧处理来制造栅极电极和/或一个或多个其他端子触点，该栅极电极和/或一个或多个其他端子触点通过在半导体本体的前侧上面建立的一个或多个前侧互连金属喷镀层级而与其他晶体管的端子进一步互连。在操作140处，可以利用任何已知的端子触点、互连金属喷镀层级和层间介电架构，这是由于本文中的实施例在这方面不受限制。
在操作150处，采用后侧处理来显露沉积在深凹槽内的源极/漏极半导体。由于源极/漏极半导体和沟道区域的深度中的差异，这样的后侧处理可以在不显露沟道区域或其他类似的浅特征的情况下暴露源极/漏极半导体，诸如栅极电极或其他晶体管端子。后侧处理可以例如包括底层的化学机械抛光（CMP）或底层的选择性图案化，以显露深源极/漏极。在显露之后，方法101在操作170处终结，在操作170中制造了与深源极/漏极材料的后侧触点。作为操作170的部分，还可以制造将一个晶体管单元的深源极/漏极材料互连到该其他晶体管单元的一个或多个后侧互连金属喷镀层级。由此，方法101可以凭借穿过层、p型或n型源极/漏极半导体材料来实现晶体管级3D互连。
可以利用各种各样的技术来实践方法101，从而实现各种单元架构。图2是根据方法101的一些实施例的具有IC管芯211的展开图的衬底201的平面图、以及利用深源极/漏极半导体和后侧互连来制造的逻辑晶体管单元204的平面图。在图2中，多个逻辑晶体管单元204排列在IC管芯211内的设备层的区上。附加设备单元202可以是例如存储器单元、功率晶体管单元、RF晶体管单元、光学设备单元等等中的任一个。根据一个说明性实施例，晶体管单元204包括具有源极端子、漏极端子和栅极端子的场效应FET。在一些实施例中，源极和漏极端子包括具有相同导电类型的半导体。在其他实施例中，源极和漏极端子包括具有互补导电类型的半导体（例如，如在隧道FET或TFET中采用的）。FET还可以包括异质结构（即，HFET），并且还可以有资格作为高电子迁移率晶体管（HEMT），例如其中沟道区域包括III-V或III-N材料。在图2中，晶体管单元204的展开图内的实线表示覆在晶体管单元层内以虚线表示的其他材料或结构特征上面的突出的材料和/或特征。图2中的重点划线表示平面A-A'、B-B'和C-C’，沿着它们，在图4A、B、C至13A、B、C中进一步提供横截面图，其中图号中的字母对应于由相同字母指定的横截面。
如图2中进一步所示，FET单元204由具有半导体本体210的底层205支撑，该半导体本体210嵌入在场隔离介电材料280中。在一些实施例中，底层205包括载体衬底。在一些实施例中，居间层（未描绘）将底层205与载体衬底分离。晶体管单元204包括：栅极电极273，其固定（strap）在第一和第二半导体本体210中的每一个的沟道区域上面。尽管图2中图示了两个半导体本体210，但是非平面FET可以包括一个或多个这样的半导体本体。半导体本体210内的晶体管沟道区域可以包括：一个或多个半导体区域，其具有适合于场效应晶体管的上述任何成分。示例性材料包括但不限于：IV族半导体（例如，Si、Ge、SiGe）、III-V族半导体（例如，GaAs、InGaAs、InAs、InP）、III-N族半导体（例如，GaN、AlGaN、InGaN）、氧化物半导体、过渡金属二硫化物（TMDCs）、石墨烯等。在一些有利实施例中，半导体本体210是单晶的，但它们也可以是多（纳米）晶的或非晶的，其中一些示例是氧化物半导体和其他薄膜晶体管半导体。
尽管以实线图示了仅一个栅极电极273作为单个逻辑晶体管单元的部分，但是以虚线将示例性第二栅极电极273绘制为与邻近的单元相关联。第二栅极电极还通过间隔物电介质271与金属喷镀250和/或源极/漏极半导体240横向分离。尽管可以利用已知适合于半导体本体210的任何栅极堆叠材料，但是在一些示例性实施例中，栅极堆叠包括高k介电材料（具有大于9的体相对介电常数）和具有适用于半导体本体210的功函数的金属栅极电极。示例性高k材料包括金属氧化物，诸如但不限于Al2O3、HfO2和HfAlOx。硅酸盐（诸如但不限于HfSiOx或TaSiOx）也可以适用于一些半导体本体成分（例如，Si、Ge、SiGe、III-V）。栅极电极273可以有利地具有低于5 eV的功函数，并且可以包括元素金属层、金属合金层或其任一个或两者的层叠结构。在一些实施例中，栅极电极是金属氮化物，诸如TiN（例如，4.0-4.7eV）。栅极电极还可以包括Al（例如，TiAlN）。还可以在栅极电极273中采用其他合金成分，诸如但不限于C、Ta、W、Pt和Sn。
如图2中进一步所示，源极/漏极金属喷镀250与栅极电极273邻近地设置，并且还跨半导体本体210延伸。在图示的实施例中，源极/漏极金属喷镀250设置在浅源极/漏极半导体240上，该浅源极/漏极半导体240进一步设置在半导体本体210上。浅源极/漏极半导体240可以具有n型或p型导电性。半导体本体210以虚线被示为在电绝缘间隔物电介质271下方延伸并与深源极/漏极半导体260相交。半导体本体210被深源极/漏极半导体260分叉（bifurcate）。深源极/漏极半导体260可以具有n型或p型导电性。对于一些示例性实施例，浅源极/漏极半导体240和深源极/漏极半导体260二者都具有相同的导电类型（例如，对于NMOS而言为n型，并且对于PMOS而言为p型）。在替换实施例中（例如，对于隧道FET而言），浅源极/漏极半导体240具有与深源极/漏极半导体260的导电性互补的导电性（例如，TFET的n型源极和p型漏极）。浅源极/漏极半导体240和深源极/漏极半导体260可以是与半导体本体210相容的任何半导体材料，诸如但不限于：IV族半导体（例如，Si、Ge、SiGe）和/或III-V族半导体（例如，InGaAs、InAs）和/或III-N族半导体（例如，InGaN）和/或氧化物半导体。在图示的实施例中，浅源极/漏极半导体240和深源极/漏极半导体260形成了在半导体本体210之间延伸的连续条带。根据半导体本体210之间的间隔，浅源极/漏极半导体240和/或深源极/漏极半导体260可以均包括设置在每个半导体本体210上的分立结构。
间隔物电介质271使栅极电极673与源极/漏极金属喷镀250和/或源极/漏极半导体240、260横向地分离。间隔物电介质271可以是任何电介质，诸如但不限于二氧化硅、氮化硅或氮氧化硅、或具有低于4.0的相对介电常数的任何已知的低k材料。源极/漏极金属喷镀250可以包括与浅源极/漏极半导体240形成欧姆结或隧道结的一个或多个金属（例如，Ti、W、Pt、它们的合金以及氮化物）。没有在深源极/漏极半导体260上面示出源极/漏极金属喷镀，该源极/漏极金属喷镀是本文中的实施例的结构特征，其将深源极/漏极半导体260耦合到后侧金属喷镀（图2中未描绘）。由此，绝缘电介质290遍布深源极/漏极260，从而使得上覆盖的金属喷镀层（未示出）能够遍布深源极/漏极260而不会使晶体管端子短路。
尽管可以利用各种方法制造晶体管单元204，但是图3中图示的方法301强调了一些有利实施例。图4A-13C的横截面图中进一步图示了指示方法301的结构特征。参考图3，方法301开始于操作105，其中半导体本体（例如，鳍部）被制造成从遵循任何已知技术且具有上文在图1的上下文中描述的任何属性的底层伸出。方法301在操作310处继续，其中沟道掩膜形成在鳍部的上面。沟道掩模可以是牺牲的，例如以牺牲栅极心轴（mandrel）的形式存在，该牺牲栅极心轴随后在“后栅极”制造过程中被替换。沟道掩模还可以是非牺牲的，例如以永久栅极堆叠的形式存在。沟道掩模还可以包括：间隔物介电材料，其利用自对准过程形成到栅极心轴/栅极堆叠。在沟道掩模处于适当位置的情况下，方法301继续到操作315，其中凹槽被蚀刻到处于沟道掩模的任一侧上的源极/漏极位置处的半导体鳍部中。将这些凹槽蚀刻到与浅源极/漏极凹槽相关联的第一深度。
在图4A-4C中进一步图示的示例性实施例中，包括牺牲栅极电介质445和牺牲栅极电极473的沟道掩模设置在被隔离电介质280围绕的凹槽内。可以为牺牲栅极电介质445和牺牲栅极电极473采用任何材料。如图4A中所示，牺牲栅极电极473设置在限定了有源鳍部高度H1的半导体本体210的暴露的侧壁上面。在牺牲栅极电极473下面，半导体本体210的子鳍部部分保持嵌入在隔离电介质280内。如图4B中所示，牺牲栅极电极473连同间隔物电介质271保护了晶体管沟道区域430，同时暴露了在之间那里的源极/漏极位置。如图4C中所示，在准备使半导体本体210的暴露部分凹进时，介电凹槽483被蚀刻到围绕源极/漏极位置的隔离电介质280中。例如，可以在制造沟道掩模期间或之后来蚀刻隔离电介质凹槽483。与沟道掩模类似，隔离电介质凹槽483在两个半导体本体210之间横向延伸。在图4C中所示的示例性实施例中，在半导体本体210的下面的子鳍部部分保持嵌入在隔离电介质280内的情况下，电介质凹槽483具有足以暴露有源鳍部高度H1的深度。
图5A-5C进一步图示了在浅源极/漏极凹槽蚀刻操作315之后的晶体管单元204。如图5A和5B中所示，沟道区域430保持受沟道掩模（例如，牺牲栅极电极473）保护。间隔物电介质271还可以保护沟道区域430的部分，同时在未受保护的源极/漏极位置处蚀刻浅源极/漏极凹槽485。如图5C中所示，浅源极/漏极凹槽485的深度近似等于有源鳍部高度H1的深度（即，近似等于沟道区域430的深度）。在该示例性实施例中，源极/漏极凹槽485的深度近似等于隔离电介质凹槽483的深度。可以利用适合于半导体本体210的成分的任何蚀刻过程来实行源极/漏极凹槽485。因为浅源极/漏极凹槽485去除了在隔离电介质凹槽483内暴露的鳍部的部分，所以可以采用各向同性蚀刻过程来横向地蚀刻暴露的半导体，这是由于鳍部高度H1可能超过半导体本体210的横向宽度。在隔离物电介质271下面的半导体本体210的底切（undercut）指示这样的各向同性半导体蚀刻过程，并且可以被调整以在源极/漏极位置之间实现期望的沟道长度。
返回到图3，方法301在操作320处继续，其中利用掩模来保护源极/漏极位置中的一个，并且然后在深蚀刻操作325期间，进一步在源极/漏极位置中的另一个处使半导体本体凹进。在操作320处可以采用任何光致抗蚀剂或硬掩模图案化过程。深蚀刻操作325可以使半导体本体凹进到沟道区域的深度以下。在一些有利实施例中，深蚀刻操作325可以完全地蚀刻穿过半导体鳍部，由此在源极/漏极位置处使非平面半导体本体分叉。在操作325处可以采用任何半导体蚀刻过程。在一些实施例中，可以采用选择性蚀刻过程（湿法化学的或基于等离子体的）来使半导体选择性地凹进到周围的隔离电介质中。替换地，半导体和隔离电介质两者都可以在源极/漏极位置处凹进。
图6A-6C进一步图示了在深源极/漏极凹槽蚀刻操作325之后的晶体管单元204。如图6A和6B中所示，沟道区域430保持受沟道掩模（牺牲栅极电极473）保护。间隔物电介质271还可以继续保护沟道区域430的一部分。保护浅源极/漏极凹槽485，同时在未受保护的源极/漏极位置处形成深源极/漏极凹槽685。深源极/漏极蚀刻可以利用适用于半导体本体的成分和凹槽纵横比的任何湿法化学的或干法（等离子体）蚀刻过程。如图6B和6C中所示，深源极/漏极凹槽685的深度近似等于鳍部高度H2的深度（即，基本上比沟槽区域430的深度更深），并且与底层205相交。对于图6C中所示的示例而言，源极/漏极凹槽685遵循了半导体本体210的轮廓，这指示深源极/漏极蚀刻采用了对隔离电介质280上面的半导体本体210是选择性的蚀刻过程。
返回到图3，方法301在操作330处继续，其中源极/漏极半导体沉积在浅和深源极/漏极凹槽内。可以在源极/漏极材料要是相同的的情况下（例如，对于NMOS或PMOS设备）同时填充这两个源极/漏极凹槽，或者在源极/漏极材料要在深凹槽与浅凹槽之间有所区别的情况下连续地填充这两个源极/漏极凹槽。取决于沉积过程，源极/漏极半导体可以是非晶的、多晶的或基本上单晶的。例如，源极/漏极半导体沉积可以通过化学气相沉积（CVD）和/或外延生长而进行。在外延生长中，至少沟道区域的侧壁表面可以在浅凹槽和深凹槽内接种（seed）晶体生长。通过深源极/漏极蚀刻而暴露的下面的子鳍部侧壁可以进一步在深凹槽内接种晶体生长。在操作330处，可以沉积提供合适的源极/漏极功能的任何半导体。取决于沉积条件和/或沉积的持续时间，可以利用（一种或多种）源极/漏极半导体材料完全回填深和浅源极/漏极凹槽，或者源极/漏极半导体材料可以仅形成在受沟道掩模保护的半导体本体的暴露的侧壁上。
图7A-7C进一步图示了在源极/漏极半导体沉积操作330期间的晶体管单元204。如图7A和7B中所示，沟道区域430保持受沟道掩模（牺牲栅极电极473）保护。间隔物电介质271还可以继续保护沟道区域430的一部分。源极/漏极半导体240和深源极/漏极半导体260分别开始填在浅和深凹槽中，从而首先形成在半导体本体210的侧壁上，如图7B中所示。在图7C中描绘的平面中，源极漏极半导体260可以首先形成在深源极/漏极凹槽的底部处，例如，如由底层205接种的那样，和/或作为该凹槽的最少阴影的表面。
图8A-8C进一步图示了在源极/漏极半导体沉积操作330之后的晶体管单元204。如图8B中所示，浅源极/漏极半导体240和深源极/漏极半导体260分别已经完全回填浅和深源极/漏极凹槽。如图8C中所示，深源极/漏极半导体260在隔离电介质280上面桥接，该隔离电介质280使两个半导体本体210分离（图8A）。因此，向下延伸到底层205中的源极/漏极半导体260以共同的源极/漏极电位电学地连在一起。
返回到图3，方法301在操作340处继续，其中制造了栅极电极和/或前侧端子触点、和/或前侧互连金属喷镀层级。在示例性实施例中，制造栅极电极和与浅源极/漏极半导体的一个端子触点，接着是一个或多个互连金属喷镀层级。深源极/漏极半导体不需要通过前侧金属喷镀（接触金属或布线金属）来接触，从而为其他设备端子提供了更多区域。例如，图9A-9C进一步图示了在前侧金属喷镀操作340之后的晶体管单元204。如图9A-9B中所示，牺牲栅极473已经被包括栅极电介质945（例如，高K材料）和栅极电极273（例如，金属）的最终栅极堆叠所替换。可以采用任何已知的栅极替换技术来形成这样的结构。
图9B进一步图示了与浅源极/漏极半导体240对接的接触金属喷镀250。如图2中引入的，接触金属喷镀250进一步被图示为通过嵌入在层间电介质（ILD）980中的第一互连金属喷镀层级990与一个或多个电路节点互连。可以在第一互连金属喷镀层级990上面形成一个或多个附加的前侧互连金属喷镀层级，如图9A-9C中由虚线区域995表示的那样。可以采用任何已知的接触制造和/或（双）镶嵌处理（damascene processsing）来形成所图示的结构。在图9B中所示的示例性实施例中，深源极/漏极半导体260通过电介质罩290与上覆盖的金属喷镀层级电隔离，该电介质罩290位于其中可能找到常规源极/漏极触点的地方。由此，连接到一个源极/漏极端子的第一互连金属喷镀层级990可以遍布另一个源极/漏极端子而不会使晶体管端子短路。电介质罩290可以具有任何成分，并且可以具有与隔离电介质280或ILD 980相同或不同的成分。
返回到图3，方法301继续后侧处理操作150，如上面在图2的上下文中所描述的那样，后侧处理操作150可能需要去除底层的至少一部分，以在不暴露浅源极/漏极半导体的情况下显露深源极/漏极半导体。在一些实施例中，在操作150处采用CMP的情况下，用以去除底层的后侧抛光暴露了非平面半导体本体的后侧表面。在深源极/漏极半导体完全贯穿半导体本体高度的情况下，后侧抛光还将暴露深源极/漏极半导体的底部表面。例如，图10A-10C进一步图示了在后侧过程之后的晶体管单元204，该后侧过程去除了底层205、暴露了与栅极电极273相反的半导体本体210的后侧表面，并且还暴露了与电介质罩290相反的深源极/漏极半导体260的后侧表面。
方法301在操作170处完成，其中使用任何合适的材料（例如，欧姆金属）和处理技术来制造与深源极/漏极半导体的后侧触点。在一些实施例中，采用为了与晶体管单元前侧上的浅源极/漏极半导体对接而采用的相同接触金属喷镀，以便与晶体管单元后侧上的深源极/漏极半导体对接。在一些另外的实施例中，制造一个或多个后侧互连金属喷镀层级，以将多个晶体管的深源极/漏极半导体耦合在一起和/或耦合到共同的供应轨道（supplyrail）。可以采用已知适用于前侧互连层级的任何金属喷镀（例如，Cu、Al、W、Ti、其合金等）和ILD材料（例如，SiOx、SiON、SiOC、其他低k材料等），作为使用任何已知技术制造的后侧互连层级。
深源极/漏极半导体的电横截面可以近似等于半导体本体的横向宽度乘以在操作315和/或325处凹进的半导体本体的纵向长度。可以通过对半导体本体的显露的后侧进行掺杂，来降低与后侧金属喷镀与深源极/漏极半导体之间的界面相关联的接触电阻。例如，图11A-11C进一步图示了在后侧杂质掺杂过程之后的晶体管单元204，在该后侧杂质掺杂过程期间，杂质掺杂的半导体区域1110形成在半导体本体的后侧上。如所示出的那样，杂质掺杂的半导体区域1110与深源极/漏极260相交。杂质掺杂的半导体区域1110可以具有受半导体本体（鳍部）高度、沟道区域430的深度和相关联的寄生电容限制的任何厚度。杂质掺杂的半导体区域1110可以被掺杂成具有p型或n型导电性。杂质浓度可以显著大于（例如，至少一个数量级）半导体本体的其余部分的杂质浓度。在一些实施例中，杂质掺杂的半导体区域1110被掺杂成与深源极/漏极260的导电类型相同的导电类型（例如，对于NMOS晶体管而言为n型）。使用任何技术（诸如但不限于离子注入和退火，或固态扩散），可以利用任何杂质（例如，As或B）将掺杂实现成期望的浓度。
图12A-12C和图13A-13C进一步图示了在制造接触了深源极/漏极260的第一后侧金属喷镀层级1225之后的晶体管单元204。在由图12A-12C表示的实施例中，后侧金属喷镀层级1225设置在包括深源极/漏极260、杂质掺杂的半导体区域1110和隔离210的平坦表面上。由杂质掺杂的半导体区域1110给予的较大金属界面表面积在图12B中是明显的。还可以通过使围绕深源极/漏极半导体和/或半导体本体的任何电介质的后侧表面凹进，来减小深源极/漏极半导体接触电阻。在由图13A-13C图示的实施例中，隔离电介质280已经对相对于半导体的隔离电介质成分选择性地从半导体本体210的后侧表面凹进（例如，利用任何湿法化学的或干法等离子体蚀刻）。杂质掺杂的半导体区域1110的得到的侧壁表面如图13A中所示。凹槽蚀刻还将暴露深源极/漏极半导体260的侧壁表面，如图13B-13C中所示。一旦暴露，就可以沉积后侧金属喷镀层级1225，以接触深源极/漏极半导体260和/或掺杂半导体区域1110的暴露的侧壁表面，由此相对于平面接触实施例增加了接触表面积。
图14是根据一些实施例的具有晶体管层1405的集成电路（IC）设备1401的横截面图，该晶体管层1405包括与前侧互连金属喷镀层级1410和后侧互连金属喷镀层级1420互连的深源极/漏极半导体260。IC设备1401可以是包括CMOS逻辑晶体管的任何ASIC或专用设备，诸如但不限于微处理器、存储器（和/或存储器控制器）或FPGA。如所示出的，晶体管层1405包括多个晶体管单元204，每个晶体管单元204包括贯穿半导体器件层的深源极/漏极半导体260（例如，“穿过鳍部”源极/漏极半导体），其耦合到后侧互连金属喷镀层级1420。晶体管单元204的其他端子（例如，栅极和浅源极/漏极半导体）耦合到前侧互连金属喷镀层级1410。
图15图示了例如根据本文中别处描述的实施例的移动计算平台和采用IC的数据服务器机器，该IC包括晶体管单元，该晶体管单元具有贯穿半导体器件层的深源极/漏极半导体。服务器机器1506可以是任何商业服务器，例如包括设置在机架内且联网在一起以用于电子数据处理的任何数量的高性能计算平台，其在示例性实施例中包括封装的单片SoC1550。移动计算平台1505可以是被配置用于电子数据显示、电子数据处理、无线电子数据传输等等中的每一个的任何便携式设备。例如，移动计算平台1505可以是平板设备、智能电话、膝上型计算机等中的任一个，并且可以包括显示屏（例如，电容性、电感性、电阻性或光学触摸屏）、芯片级或封装级集成系统1510和电池1515。
例如，根据本文中别处描述的实施例，无论是设置在展开图1520中图示的集成系统1510内，还是作为服务器机器1506内的独立封装芯片，单片SoC 1550都包括：处理器块（例如，微处理器、多核微处理器、图形处理器等等），其具有贯穿半导体器件层的深源极/漏极半导体。单片SoC 1550可以进一步耦合到板、衬底或内插器（interposer）1560连同下述各项中的一个或多个：功率管理集成电路（PMIC）1530、包括宽带RF（无线）发射器和/或接收器（TX/RX）（例如，包括数字基带，并且模拟前端模块进一步包括发射路径上的功率放大器和接收路径上的低噪声放大器）的RF（无线）集成电路（RFIC）1525以及控制器1535。例如，根据本文中别处描述的实施例，RFIC 1525和PMIC 1530中的任一个或全部还可以包括具有贯穿半导体器件层的深源极/漏极半导体的晶体管。
在功能上，PMIC 1530可以实行电池电力调节、DC至DC转换等等，并且所以具有耦合至电池1515的输入端并且具有向其他功能模块提供电流供应的输出端。如进一步图示的，在示例性实施例中，RFIC 1525具有耦合至天线（未示出）以实现许多无线标准或协议中的任一个的输出端，该无线标准或协议包括但不限于Wi-Fi（IEEE 802.11族）、WiMAX（IEEE802.16族）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物，以及被指定为3G、4G、4G及以上的任何其他无线协议。在替换实现方式中，这些板级模块中的每一个都可以被集成到单独的IC上或被集成到单片SoC 1550中。
图16是根据一些实施例的电子计算设备的功能框图。例如，可以在平台1605或服务器机器1606内部找到计算设备1600。例如，根据本文中别处描述的实施例，设备1600进一步包括托管多个组件的主板1602，该多个组件诸如但不限于处理器1604（例如，应用处理器），其可以进一步包含具有贯穿半导体器件层的深源极/漏极半导体的晶体管。处理器1604可以物理地和/或电学地耦合到主板1602。在一些示例中，处理器1604包括封装在处理器1604内的集成电路管芯。一般而言，术语“处理器”或“微处理器”可以指代处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以进一步存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的部分。
在各种示例中，一个或多个通信芯片1606也可以物理地和/或电学地耦合到主板1602。在另外的实现方式中，通信芯片1606可以是处理器1604的部分。取决于其应用，计算设备1600可以包括可以或可以不物理地和电学地耦合到主板1602的其他组件。这些其他组件包括但不限于易失性存储器（例如DRAM）、非易失性存储器（例如ROM）、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储设备（诸如硬盘驱动器、固态驱动器（SSD）、紧凑盘（CD）、数字多功能盘（DVD）等等）、等等。
通信芯片1606可以使得能够实现用于传递去往和来自计算设备1600的数据的无线通信。术语“无线”及其派生词可以被用来描述电路、设备、系统、方法、技术、通信信道等，它们可以通过使用经调制的电磁辐射通过非固态介质来传送数据。该术语不暗示相关联的设备不包含任何连线，尽管在一些实施例中它们可能不包含。通信芯片1606可以实现许多无线标准或协议中的任一个，该无线标准或协议包括但不限于本文中别处描述的那些。如所讨论的，计算设备1600可以包括多个通信芯片1606。例如，第一通信芯片可以专用于较短程无线通信（诸如Wi-Fi和蓝牙），并且第二通信芯片可以专用于较长程无线通信，诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其他的。
虽然参照各种实现方式描述了本文中阐述的某些特征，但是本描述不意图被理解成是限制性意义的。因此，对本公开所属于的领域的技术人员显而易见的是，本文中所述的实现方式的各种修改以及其他实现方式被认为处于本公开的精神和范围内。例如，上面的实施例可以包括如下面进一步提供的特征的具体组合。
在一个或多个第一示例中，晶体管单元包括：贯穿隔离电介质的半导体本体；设置在该半导体本体的沟道区域上面的栅极电极，该半导体本体延伸超出隔离电介质的前侧；以及电耦合到沟道区域的半导体源极/漏极区域。该半导体源极/漏极区域包括至少一个深源极/漏极区域，该至少一个深源极/漏极区域延伸到沟道区域的深度以下的深度。该晶体管单元进一步包括：一个或多个前侧互连金属喷镀层级，其设置在隔离电介质的前侧上面且耦合到源极/漏极区域或栅极电极中的至少一个，并且该晶体管单元包括：一个或多个后侧互连金属喷镀层级，其设置在隔离电介质的后侧上面且电耦合深源极/漏极区域。
在一个或多个第二示例中，对于第一示例中任一个中的晶体管单元而言，源极/漏极区域包括：浅源极/漏极区域，其延伸到小于深源极/漏极区域深度的深度。前侧互连金属喷镀层级耦合到浅源极/漏极区域和栅极电极。
在一个或多个第三示例中，对于第一或第二示例中任一个中的晶体管单元而言，浅源极/漏极区域延伸到近似等于沟道区域的深度的深度。
在一个或多个第四示例中，对于第一、第二或第三示例中任一个中的晶体管单元而言，前侧互连金属喷镀层级中的第一个耦合到浅源极/漏极区域，并且遍布覆盖了深源极/漏极半导体的前侧的介电材料。
在一个或多个第五示例中，对于第一、第二、第三或第四示例中任一个中的晶体管单元而言，深源极/漏极区域贯穿半导体本体的整个高度，从而延伸到至少等于隔离电介质深度的深度。
在一个或多个第六示例中，对于第五示例中任一个中的晶体管单元而言，非平面半导体本体的基极具有与深源极/漏极区域相同的导电类型，以及电耦合到深源极/漏极区域的后侧互连金属喷镀层级取得与非平面半导体本体的杂质掺杂的基极的接触。
在一个或多个第七示例中，对于第五示例中任一个中的晶体管单元而言，隔离电介质的后侧表面从深源极/漏极区域凹进，以及电耦合深源极/漏极区域的后侧互连金属喷镀层级取得通过深源极/漏极区域的侧壁的电接触。
在一个或多个第八示例中，对于第一、第二、第三、第四、第五、第六或第七实施例中任一个中的晶体管单元而言，非平面半导体本体包括至少一对半导体鳍部，该至少一对半导体鳍部具有相同的鳍部高度且通过居间隔离电介质而分离。栅极电极包括单个栅极电极，该单个栅极电极设置在该对半导体鳍部中的每一个中的沟道区域上面，并且遍布居间隔离电介质。深源极/漏极区域具有至少等于该鳍部高度的深源极/漏极高度，并且包括由居间隔离电介质分离至少一对p型或n型半导体鳍部，该居间隔离电介质处于深源极/漏极高度的至少第一部分内。
在一个或多个第九示例中，对于第八示例中任一个中的晶体管单元而言，该对p型或n型半导体鳍部通过p型或n型半导体的桥而互连，该p型或n型半导体的桥包括深源极/漏极高度的第二部分并遍布居间隔离电介质。
在一个或多个第十示例中，微处理器包括一个或多个逻辑核心，其中该逻辑核心包括第一、第二、第三、第四、第五、第六、第七、第八或第九示例中任一个中的晶体管单元。
在一个或多个第十一示例中，制造晶体管的方法包括：接收衬底，该衬底包括贯穿隔离电介质且设置在底层上面的半导体本体。该方法包括：在半导体本体的沟道区域上面形成栅极电极，该半导体本体延伸超出隔离电介质的前侧。该方法包括：在邻近沟道区域的源极/漏极位置处的半导体本体中蚀刻凹槽，并且蚀刻到该沟道区域的深度以下的深度。该方法包括：利用源极/漏极半导体回填该凹槽。该方法包括：在隔离电介质的前侧上面形成前侧互连金属喷镀层级，并且将其耦合到源极/漏极区域或栅极电极。该方法包括：去除底层的至少一部分，以显露回填的源极/漏极半导体。该方法包括：在隔离电介质的后侧上面形成后侧互连金属喷镀层级，并且使其电耦合显露的源极/漏极半导体。
在一个或多个第十二示例中，对于第十一示例中任一个中的方法而言，蚀刻凹槽进一步包括：在半导体本体上面形成沟道掩模，在沟道掩模的第一侧上蚀刻浅源极/漏极凹槽到第一深度，以及在沟道掩模的第二侧上蚀刻深源极/漏极凹槽到大于第一深度的第二深度。
在一个或多个第十三示例中，对于第十二示例中任一个中的方法而言，利用源极/漏极半导体回填凹槽进一步包括：在浅和深源极/漏极凹槽内沉积源极/漏极半导体。去除底层的至少一部分以显露回填的源极/漏极半导体进一步包括：在不显露浅源极/漏极半导体的情况下显露深源极/漏极半导体。
在一个或多个第十四示例中，对于第十二示例中任一个中的方法而言，蚀刻浅源极/漏极凹槽进一步包括：在第一源极/漏极位置处，使围绕半导体本体的隔离电介质凹进到第一深度，以及蚀刻在隔离电介质凹槽内暴露的半导体本体。蚀刻深源极/漏极凹槽进一步包括：在第二源极/漏极位置处，使围绕半导体本体的隔离电介质凹进到第一深度，蚀刻在隔离电介质凹槽内暴露的半导体本体，直到半导体本体凹进到隔离电介质凹槽以下的第二深度。
在一个或多个第十五示例中，对于第十四示例中任一个中的方法而言，在浅和深源极/漏极凹槽内沉积源极/漏极半导体进一步包括：利用源极/漏极半导体回填半导体本体凹槽和隔离电介质凹槽。
在一个或多个第十六示例中，对于第十二、第十三、第十四或第十五示例中任一个中的方法而言，第一深度近似等于沟道区域的深度。
在一个或多个第十七示例中，对于第十二、第十三、第十四、第十五或第十六示例中任一个中的方法而言，第二深度与底层相交。
在一个或多个第十八示例中，对于第十一、第十二、第十三、第十四、第十五、第十六或第十七示例中任一个中的方法而言，形成前侧互连金属喷镀进一步包括：形成耦合到浅源极/漏极半导体且遍布覆盖了深源极/漏极半导体的前侧的介电材料的互连金属喷镀。
在一个或多个第十九示例中，对于第十一、第十二、第十三、第十四、第十五、第十六、第十七或第十八示例中任一个中的方法而言，该方法进一步包括：在显露深源极/漏极半导体之后，将非平面半导体本体的基极掺杂成与深源极/漏极区域的导电类型相同的导电类型。形成一个或多个前侧互连金属喷镀进一步包括：形成与非平面半导体本体的杂质掺杂的基极相接触的互连金属喷镀层级。
在一个或多个第二十示例中，对于第十一、第十二、第十三、第十四、第十五、第十六、第十七、第十八或第十九示例中任一个中的方法，形成一个或多个前侧互连金属喷镀进一步包括：使隔离电介质的后侧从深源极/漏极半导体凹进，以及在深源极/漏极半导体的暴露的侧壁上沉积金属。
将认识到的是，本公开的原理不限于如此描述的实施例，而是可以在不偏离所附权利要求的范围的情况下在具有修改和变更的情况下进行实践。例如，上面的实施例可以包括如下面进一步提供的特征的具体组合。

Claims (20)

1.一种晶体管单元，其包括：
半导体本体，其贯穿隔离电介质；
栅极电极，其设置在所述半导体本体的沟道区域上面，所述半导体本体延伸超出所述隔离电介质的前侧；
半导体源极/漏极区域，其电耦合到所述沟道区域，其中所述半导体源极/漏极区域包括至少一个深源极/漏极区域，所述至少一个深源极/漏极区域延伸到所述沟道区域的深度以下的深度；
一个或多个前侧互连金属喷镀层级，其设置在所述隔离电介质的前侧上面且耦合到所述源极/漏极区域或所述栅极电极中的至少一个；以及
一个或多个后侧互连金属喷镀层级，其设置在所述隔离电介质的后侧上面且电耦合所述深源极/漏极区域。
2.根据权利要求1所述的晶体管单元，其中：
所述源极/漏极区域包括：浅源极/漏极区域，其延伸到小于所述深源极/漏极区域的深度的深度；以及
所述前侧互连金属喷镀层级耦合到所述浅源极/漏极区域和所述栅极电极。
3.根据权利要求2所述的晶体管单元，其中所述浅源极/漏极区域延伸到近似等于所述沟道区域的深度的深度。
4.根据权利要求2所述的晶体管单元，其中所述前侧互连金属喷镀层级中的第一个耦合到所述浅源极/漏极区域，并且遍布覆盖了所述深源极/漏极半导体的前侧的介电材料。
5.根据权利要求1所述的晶体管单元，其中所述深源极/漏极区域贯穿所述半导体本体的整个高度，从而延伸到至少等于所述隔离电介质的深度的深度。
6.根据权利要求5所述的晶体管单元，其中：
所述非平面半导体本体的基极具有与所述深源极/漏极区域相同的导电类型；以及
电耦合到所述深源极/漏极区域的后侧互连金属喷镀层级取得与所述非平面半导体本体的杂质掺杂的基极的接触。
7.根据权利要求5所述的晶体管单元，其中：
所述隔离电介质的后侧表面从所述深源极/漏极区域凹进；以及
电耦合所述深源极/漏极区域的后侧互连金属喷镀层级取得通过所述深源极/漏极区域的侧壁的电接触。
8.根据权利要求1所述的晶体管单元，其中：
所述非平面半导体本体包括至少一对半导体鳍部，所述至少一对半导体鳍部具有相同的鳍部高度且通过居间隔离电介质而分离；
所述栅极电极包括单个栅极电极，所述单个栅极电极设置在所述对半导体鳍部中的每一个中的沟道区域上面，并且遍布所述居间隔离电介质；以及
所述深源极/漏极区域具有至少等于所述鳍部高度的深源极/漏极高度，并且包括由所述居间隔离电介质分离的至少一对p型或n型半导体鳍部，该居间隔离电解质处于所述深源极/漏极高度的至少第一部分内。
9.根据权利要求8所述的晶体管单元，其中所述对p型或n型半导体鳍部通过p型或n型半导体的桥而互连，所述p型或n型半导体的桥包括所述深源极/漏极高度的第二部分并遍布所述居间隔离电介质。
10.一种包括一个或多个逻辑核心的微处理器，其中所述逻辑核心包括如权利要求中1所述的一个或多个晶体管单元。
11.一种制造晶体管的方法，所述方法包括：
接收衬底，所述衬底包括贯穿隔离电介质且设置在底层上面的半导体本体；
在所述半导体本体的沟道区域上面形成栅极电极，所述半导体本体延伸超出所述隔离电介质的前侧；
在邻近所述沟道区域的源极/漏极位置处的半导体本体中蚀刻凹槽，并且蚀刻到所述沟道区域的深度以下的深度；
利用源极/漏极半导体回填所述凹槽；
在所述隔离电介质的前侧上面形成前侧互连金属喷镀层级，并且将其耦合到源极/漏极区域或所述栅极电极；
去除所述底层的至少一部分，以显露回填的源极/漏极半导体；以及
在所述隔离电介质的后侧上面形成后侧互连金属喷镀层级，并且使其电耦合显露的源极/漏极半导体。
12.根据权利要求11所述的方法，其中蚀刻所述凹槽进一步包括：
在所述半导体本体上面形成沟道掩模；
在所述沟道掩模的第一侧上蚀刻浅源极/漏极凹槽到第一深度；以及
在所述沟道掩模的第二侧上蚀刻深源极/漏极凹槽到大于所述第一深度的第二深度。
13.根据权利要求12所述的方法，其中：
利用所述源极/漏极半导体回填所述凹槽进一步包括：在浅和深源极/漏极凹槽内沉积所述源极/漏极半导体；以及
去除所述底层的至少一部分以显露所述回填的源极/漏极半导体进一步包括：在不显露所述浅源极/漏极半导体的情况下显露所述深源极/漏极半导体。
14.根据权利要求12所述的方法，其中：
蚀刻所述浅源极/漏极凹槽进一步包括：
在第一源极/漏极位置处，使围绕所述半导体本体的隔离电介质凹进到所述第一深度；以及
蚀刻在所述隔离电介质凹槽内暴露的半导体本体；以及
蚀刻所述深源极/漏极凹槽进一步包括：
在第二源极/漏极位置处，使围绕所述半导体本体的隔离电介质凹进到所述第一深度；以及
蚀刻在所述隔离电介质凹槽内暴露的半导体本体，直到所述半导体本体凹进到所述隔离电介质凹槽以下的第二深度。
15.根据权利要求14所述的方法，其中在所述浅和深源极/漏极凹槽内沉积源极/漏极半导体进一步包括：利用所述源极/漏极半导体回填所述半导体本体凹槽和隔离电介质凹槽。
16.根据权利要求12所述的方法，其中所述第一深度近似等于所述沟道区域的深度。
17.根据权利要求12所述的方法，其中所述第二深度与所述底层相交。
18.根据权利要求11所述的方法，其中：
形成所述前侧互连金属喷镀进一步包括：形成耦合到所述浅源极/漏极半导体且遍布覆盖了所述深源极/漏极半导体的前侧的介电材料的互连金属喷镀。
19.根据权利要求11所述的方法，进一步包括：
在显露所述深源极/漏极半导体之后，将所述非平面半导体本体的基极掺杂成与所述深源极/漏极区域相同的导电类型；以及
形成所述一个或多个前侧互连金属喷镀进一步包括：形成与所述非平面半导体本体的杂质掺杂的基极相接触的互连金属喷镀层级。
20.根据权利要求11所述的方法，其中形成所述一个或多个前侧互连金属喷镀进一步包括：
使所述隔离电介质的后侧从所述深源极/漏极半导体凹进；以及
在所述深源极/漏极半导体的暴露的侧壁上沉积金属。
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