CN117642862A - 具有沟槽接触飞越（flyover）结构的集成电路结构 - Google Patents

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Abstract

描述了具有沟槽接触飞越结构的集成电路结构以及制造具有沟槽接触飞越结构的集成电路结构的方法。例如，集成电路结构包括多个水平堆叠的纳米线。栅极电介质材料层围绕所述多个水平堆叠的纳米线。栅极电极结构位于所述栅极电介质材料层之上。外延源极或漏极结构位于所述多个水平堆叠的纳米线的端部。导电沟槽接触结构竖直位于外延源极或漏极结构之上，所述导电沟槽接触结构与所述外延源极或漏极结构电隔离。

Description

具有沟槽接触飞越(flyover)结构的集成电路结构
技术领域
本公开的实施例处于集成电路结构和处理领域，并且特别是具有沟槽接触飞越结构的集成电路结构以及制造具有沟槽接触飞越结构的集成电路结构的方法。
背景技术
在过去的几十年里，集成电路中特征的缩放已经是半导体行业不断发展的驱动力。向越来越小的特征的缩放在半导体芯片的有限空间上实现功能单元的密度增加。例如，缩小晶体管尺寸允许在芯片上集成更多数量的存储器或逻辑器件，从而有利于制造容量增加的产品。然而，对更大容量的追求并非没有问题。优化每个器件的性能的必要性变得越来越重要。
在集成电路器件的制造中，随着器件尺寸不断缩小，多栅极晶体管(例如三栅极晶体管)已经变得更加普遍。在常规工艺中，三栅极晶体管通常制造在体块硅衬底或绝缘体上硅衬底上。在一些情况下，体块硅衬底是优选的，因为它们成本较低并且因为它们实现不太复杂的三栅极制造工艺。另一方面，当微电子器件尺寸缩小到低于10纳米(nm)节点时维持迁移率改进和短沟道控制给器件制造带来了挑战。
然而，缩放多栅极和纳米线晶体管并非没有后果。随着微电子电路的这些基本构建块的尺寸减小，并且随着在给定区域中制造的基本构建块的绝对数量增加，对用于图案化这些构建块的光刻工艺的约束已变得势不可挡。具体地，在半导体堆叠中图案化的特征的最小尺寸(临界尺寸)和这些特征之间的间隔之间可能存在折衷。
附图说明
图1A-1E图示了表示根据本公开的实施例的制造具有沟槽接触飞跃结构的集成电路结构的方法中的各种操作的成角度的剖视图。
图2A-2H图示了表示根据本公开的实施例的制造具有背侧自对准导电通孔条的集成电路结构的方法中的各种操作的成角度的剖视图。
图3图示了根据本公开的实施例的沿着栅极线截取的非平面集成电路结构的剖视图。
图4A-4H图示了根据一些实施例的用双侧器件处理方法处理的衬底的平面视图。
图5A-5H图示了根据一些实施例的用双侧器件处理方法处理的衬底的剖视图。
图6图示了根据本公开的实施例的穿过用于非端盖架构的纳米线和鳍截取的剖视图。
图7图示了根据本公开的实施例的穿过用于自对准栅极端盖(SAGE)架构的纳米线和鳍截取的剖视图。
图8A图示了根据本公开的实施例的基于纳米线的集成电路结构的三维剖视图。
图8B图示了根据本公开的实施例的沿a-a’轴截取的图8A的基于纳米线的集成电路结构的剖面源极或漏极视图。
图8C图示了根据本公开的实施例的沿b-b’轴截取的图8A的基于纳米线的集成电路结构的剖面沟道视图。
图9图示了根据本公开实施例的一种实施方式的计算设备。
图10图示了包括本公开的一个或多个实施例的中介层。
具体实施方式
描述了具有沟槽接触飞越结构的集成电路结构以及制造具有沟槽接触飞越结构的集成电路结构的方法。在下面的描述中，阐述了许多具体细节，诸如具体集成和材料体系，以便提供对本公开的实施例的透彻理解。对于本领域技术人员来说将显而易见的是，在没有这些具体细节的情况下也可以实践本公开的实施例。在其他情况下，没有详细描述诸如集成电路设计布局之类的众所周知的特征，以免非不必要地模糊本公开的实施例。此外，应当理解，附图中所示的各种实施例是说明性表示并且不一定按比例绘制。
某些术语也可以仅出于参考的目的而在以下描述中使用，并且因此不旨在进行限制。例如，诸如“上”、“下”、“上方”和“下方”之类的术语指的是所参考的附图中的方向。诸如“前”、“后”、“尾”和“侧”之类的术语描述了在一致但任意的参考系之内部件的各部分的取向和/或位置，这通过参考描述所讨论的部件的文本和相关附图而变得清楚。此类术语可以包括上面具体提到的词语、其派生词以及类似含义的词语。
本文描述的实施例可以涉及前道工艺(FEOL)半导体处理和结构。FEOL是集成电路(IC)制造的第一部分，其中个体器件(例如晶体管、电容器、电阻器等)在半导体衬底或层中被图案化。FEOL通常涵盖金属互连层沉积之前(但不包括金属互连层沉积)的所有内容。在最后FEOL操作之后，结果通常是具有隔离晶体管(例如，没有任何电线)的晶片。
本文描述的实施例可以涉及后道工艺(BEOL)半导体处理和结构。BEOL是IC制造的第二部分，其中个体器件(例如晶体管、电容器、电阻器等)与晶片上的布线(例如一个或多个金属化层)互连。BEOL包括触点、绝缘层(电介质)、金属层以及用于芯片与封装连接的键合位点。在制造阶段的BEOL部分，形成触点(焊盘)、互连电线、通孔和电介质结构。对于现代IC工艺，BEOL中可能会添加超过10个金属层。
下面描述的实施例可以适用于FEOL处理和结构、BEOL处理和结构、或者FEOL和BEOL处理和结构两者。具体地，尽管可以使用FEOL处理场景来说明示例性处理方案，但是这样的方法也可以适用于BEOL处理。同样，虽然可以使用BEOL处理场景来说明示例性处理方案，但是这样的方法也可以适用于FEOL处理。
根据本公开的实施例，描述了自对准导电沟槽接触飞跃结构。本文描述的一个或多个实施例涉及环绕栅极器件以及相关联的沟槽接触飞跃结构。应当理解，除非另有说明，否则本文提及的纳米线可以指示纳米线或纳米带。本文描述的一个或多个实施例涉及FinFET结构和相关联的沟槽接触飞跃结构。
为了提供上下文，需要新特征来实现未来工艺技术的混合单元布局。这是实现该特征的自对准版本的替代流程。根据本公开的一个或多个实施例涉及一种工艺方案，该工艺方案有效地将沟槽接触处理分解成两个操作，这两个操作涉及部分凹陷，随后是图案化的第二凹陷以暴露需要连接的外延源极或漏极结构。各实施例可以被实施为实现更大的单元缩放。
作为示例性处理方案，图1A-1E图示了表示根据本公开的实施例的制造具有沟槽接触飞越结构的集成电路结构的方法中的各种操作的成角度的剖视图。应当理解，所描述和图示的实施例也可以适用于代替纳米线或纳米带堆叠的鳍结构。
参照图1A，起始结构100包括栅极结构102。栅极结构102包括栅极电介质层104(诸如高k栅极电介质层)和栅极电极106(诸如金属栅极电极)。栅极结构102还可以包括电介质栅极盖108，诸如氮化硅电介质栅极盖，如所描绘的。虽然从该透视图不可见，但是栅极结构位于一组或多组多个水平堆叠的纳米线(或者可选地，一个或多个鳍)之上，纳米线诸如是硅纳米线，其示例在下面描述。外延源极或漏极结构110横向邻近栅极结构102。在一个实施例中，每个外延源极或漏极结构110位于由栅极结构102覆盖的各组多个水平堆叠纳米线中的对应一组的端部。应当理解，在该各组多个水平堆叠的纳米线中的对应一组的相对端上的对应外延源极或漏极结构在此透视图中是不可见的。栅极电介质间隔物111邻近栅极结构102的侧面。附加电介质材料118可以从栅极电介质间隔物111延伸并覆盖外延源极或漏极结构110。在一个实施例中，附加电介质材料118与栅极电介质间隔物111连续，如所描绘的。在其他实施例中，附加电介质材料118不与栅极电介质间隔物111连续。在一个实施例中，可以具有相关联的电介质线113的可选导电通孔条112被包括在两个外延源极或漏极结构110之间，如所描绘的。下面更详细地描述这种导电通孔条及其制造的细节。电介质填充物116(诸如氧化硅或二氧化硅填充物)位于外延源极或漏极结构110之上，并且如果包括的话，位于导电通孔条112之上。在一个实施例中，电介质插塞114(其最终变成沟槽接触电介质插塞)被包括在电介质填充物116内，如所描绘的。
参照图1B，使电介质填充物116凹陷以形成凹陷电介质填充物116A。在一个实施例中，如所描绘的，在暴露附加电介质材料118之前停止凹陷。
参照图1C，在栅极结构102上沉积诸如金属盔状物层的保护层或盔状物120。图案化所述凹陷电介质填充物116A和附加电介质材料118以形成图案化电介质材料118A和图案化电介质填充物116B，例如使用光刻和蚀刻工艺。在一个实施例中，保护层或盔状物120在蚀刻工艺期间保护栅极结构102。在实施例中，如所描绘的，图案化提供了覆盖外延源极或漏极结构110中选择的一个(110A)的图案化电介质填充物116B。其他外延源极或漏极结构110通过图案化电介质材料118A和图案化电介质填充物116B而被暴露。
参考图1D，可选地，在外延源极或漏极结构110的暴露部分上形成导电衬里122。在一个实施例中，如所描绘的，导电衬里122没有形成在图案化电介质填充物116B上。
参照图1E，例如通过沉积和平坦化工艺在图1D的结构的开口中形成导电沟槽接触层。在实施例中，导电沟槽接触层包括由沟槽接触电介质插塞114分隔开的第一导电沟槽接触结构124A和第二导电沟槽接触结构124B，如所描绘的。在一个实施例中，第一导电沟槽接触结构124A电耦合到左外延源极或漏极结构110并且与外延源极或漏极结构110A电隔离，如所描绘的。由于第一导电沟槽接触结构124A与外延源极或漏极结构110A电隔离，因此第一导电沟槽接触结构124A可以被称为飞跃结构。在一个实施例中，第二导电沟槽接触结构124B电耦合至右外延源极或漏极结构110以及导电通孔条112，如所描绘的。
再次参考图1A-1E，根据本公开的实施例，集成电路结构150包括多个水平堆叠的纳米线(在图1E中不可见)。栅极电介质材料层104围绕多个水平堆叠的纳米线。栅极电极结构106位于栅极电介质材料层104之上。外延源极或漏极结构110A位于多个水平堆叠的纳米线的端部。导电沟槽接触结构124A竖直位于外延源极或漏极结构110A之上。导电沟槽接触结构124A与外延源极或漏极结构110A电隔离。
在实施例中，导电沟槽接触结构124A通过电介质结构116B与外延源极或漏极结构110A电隔离。在实施例中，集成电路结构150还包括第二多个水平堆叠的纳米线(图1E中不可见)以及在第二多个水平堆叠的纳米线的端部处的第二外延源极或漏极结构(左侧110)。在一个这样的实施例中，导电沟槽接触结构124A竖直位于第二外延源极或漏极结构(左侧110)之上并且电耦合至该第二外延源极或漏极结构，如所描绘的。
在实施例中，集成电路结构150还包括第二导电沟槽接触结构124B，第二导电沟槽接触结构124B通过电介质插塞114与导电沟槽接触结构124A横向间隔开。在实施例中，集成电路结构150还包括竖直位于第二导电沟槽接触结构124下方并电耦合到第二导电沟槽接触结构124的导电通孔条112，如所描绘的。
在另一方面，描述了导电背侧通孔条。本文描述的一个或多个实施例涉及环绕栅极器件和相关联的背侧通孔条。上述通孔条112可以是一种这样通孔条。应当理解，除非另有说明，否则本文提及的纳米线可以指示纳米线或纳米带。本文描述的一个或多个实施例涉及FinFET结构和相关联的背侧通孔条。
为了提供上下文，导电深通孔条通常是从晶片前侧制造的。然而，随着缩放继续，栅极端部和/或源极或漏极外延(epi)与深通孔条的短路可能成为问题。此外，深沟槽可能难以用导电材料填充，尤其是在处理狭窄、高纵横比的沟槽时。
可以实施本文描述的实施例以提供稳健的导电深通孔条(DVB)工艺。根据本公开的实施例，子鳍与引导间隔物对准一起用于从晶片背侧进行DVB图案化。在一个这样的实施例中，所有DVB处理都是从晶片背侧执行的，并且可以消除浸没式光刻过程，并且提供自对准DVB而不是前侧自由浮动的DVB。
在示例性处理方案中，图2A-2H图示了表示根据本公开的实施例的制造具有背侧自对准导电通孔条的集成电路结构的方法中的各种操作的成角度的剖视图。应当理解，所描述和图示的实施例也可以适用于代替纳米线或纳米带堆叠的鳍结构。
参照图2A，起始结构200包括面朝下支撑在例如载体上的集成电路结构。集成电路结构包括从衬底202突出的子鳍204，诸如从硅衬底突出的硅子鳍。子鳍204突出穿过浅沟槽隔离(STI)结构206，诸如氧化硅STI结构。诸如氮化硅衬里之类的衬里203可以将子鳍204与STI结构206分隔开，如所描绘的。每个子鳍204位于对应的纳米线208堆叠之上，纳米线208可以位于对应的绝缘体盖209之上。栅极电极212，诸如金属栅极电极，位于纳米线208周围。栅极电极212通过栅极电介质层210(诸如高k栅极电介质层)与纳米线208分隔开并与子鳍204分隔开。导电沟槽接触结构216可以位于相邻栅极结构210/212之间，如所描绘的。在一个实施例中，如所描绘的，两个相邻栅极结构210/212通过电介质间隔物214(诸如氮化硅间隔物)与导电沟槽接触结构216分隔开。栅极结构210/212、导电沟槽接触结构216和电介质间隔物214可以被层间电介质层218覆盖。导电沟槽接触通孔220可以设置在层间电介质层218中，如所描绘的。
参考图2B，执行背侧暴露工艺以移除衬底202并在平坦化的STI结构206A中形成暴露的子鳍204A并且具有平坦化的衬里203A。
参照图2C，使平坦化的STI结构206A凹陷以形成凹陷的STI结构206B。
参照图2D，在图2C的结构之上形成间隔物形成层222，诸如包括氮化硅的层。间隔物形成层222可以是用于通孔条制造的引导间隔物的前体。
参照图2E，在间隔物形成层222之上图案化掩模224。在一个实施例中，掩模224中的开口位于要制造导电通孔条的位置。在一个实施例中，掩模224中的开口相对于最终制造的导电通孔条的尺寸更大(光刻松弛)。
参照图2F，蚀刻所述凹陷的STI结构206B的暴露部分以形成图案化STI结构206C。在一个实施例中，图案化STI结构206C中的开口226暴露一个或多个导电沟槽接触结构216，诸如暴露的导电沟槽接触结构216A。应当理解，间隔物形成层222可以在该工艺中被部分蚀刻，从而形成被侵蚀的间隔物形成层222A，如所描绘的。应当理解，开口226和与子鳍204A共形的间隔物形成层222的特征对准。因此，最终形成在开口226中的导电通孔条被认为与子鳍204A自对准。
参照图2G，在图案化的STI结构206C中的开口226中形成导电材料。然后可以将所得结构平坦化以形成导电通孔条228。平坦化可以形成平坦化间隔物层222B、平坦化子鳍204B和平坦化衬里203B。在一个实施例中，在背侧，导电通孔条228与平坦化子鳍204B和图案化STI结构206C共面，如所描绘的。在一实施例中，导电通孔条228电耦合到一个或多个导电沟槽接触结构216。
再次参考图2G，根据本公开的实施例，集成电路结构包括在纳米线208的第一堆叠之上的第一子鳍结构204B。第二子鳍结构204B在纳米线208的第二堆叠之上。第一栅极电极212在纳米线208的第一堆叠周围。第二栅极电极212在纳米线208第二堆叠周围。导电沟槽接触结构216在第一栅极电极212和第二栅极电极212之间。导电通孔条228位于导电沟槽接触结构216上。
在一个实施例中，导电通孔条228的背侧表面与第一和第二子鳍结构204B的背侧表面共面，如图2G中所描绘的。在一个实施例中，导电通孔条228与第一子鳍204B横向间隔开第一距离并且与第二子鳍204B横向间隔开第二距离，第二距离与第一距离相同，如图2G中所描绘的。
在一个实施例中，栅极电介质层210将第一栅极电极212与纳米线208的第一堆叠分隔开，并且将第二栅极电极212与纳米线208第二堆叠分隔开。在一个实施例中，第一和第二子鳍结构204B是半导体子鳍结构，诸如硅子鳍结构。在另一实施例中，第一子鳍结构和第二子鳍结构是绝缘体子鳍结构，诸如下面结合图2H描述的。
应当理解，背侧处理可以用图2G的结构来完成。然而，在其他实施例中，执行进一步的背侧处理。例如，图2H图示了根据本公开的另一个实施例的具有背侧自对准导电通孔条的集成电路结构250的成角度的剖视图。
参照图2H，平坦化间隔物层222B、平坦化子鳍204B和平坦化衬里203B被移除并用电介质材料252替换。在一个实施例中，电介质材料252是与图案化STI结构206C相同的材料。纳米线堆叠之上的电介质材料252的区域可以被称为绝缘体子鳍结构，其代替半导体绝缘体子鳍结构204B。
无论以图2G的结构结束还是以图2H的结构结束，进一步的处理可以包括从前侧(底侧)移除载体、用另一载体支撑背侧(顶面)、以及对前侧执行进一步处理，诸如栅极电极212和导电沟槽接触结构216之上的互连金属化部形成。还应当理解，类似的工艺和结构可以应用于半导体鳍而不是纳米线堆叠。
应当理解，如本公开全文所使用的，本文描述的子鳍、纳米线、纳米带或鳍可以是硅子鳍、硅纳米线、硅纳米带或硅鳍。如全文所使用的，硅层或结构可用于描述由非常大量(如果不是全部的话)的硅组成的硅材料。然而，应当理解，实际上，100％纯Si可能难以形成，并且因此可能包括微小百分比的碳、锗或锡。这样的杂质可能在Si沉积期间作为不可避免的杂质或成分被包括，或者可能在后沉积处理期间扩散时“污染”Si。因此，本文描述的涉及硅层或结构的实施例可以包括含有相对少量(例如“杂质”水平)的非Si原子或物质(诸如Ge、C或Sn)的硅层或结构。应当理解，本文所述的硅层或结构可以是未掺杂的或者可以掺杂有掺杂剂原子，诸如硼、磷或砷。
应当理解，如本公开全文所使用的，本文描述的子鳍、纳米线、纳米带或鳍可以是硅锗子鳍、硅锗纳米线、硅锗纳米带或硅锗鳍。如全文所使用的，硅锗层或结构可用于描述由硅和锗二者的大部分(诸如两者都至少5％)组成的硅锗材料。在一些实施例中，锗的量大于硅的量。在特定实施例中，硅锗层或结构包括约60％的锗和约40％的硅(Si40Ge60)。在其他实施例中，硅的量大于锗的量。在特定实施例中，硅锗层或结构包括约30％的锗和约70％的硅(Si70Ge30)。应当理解，实际上，100％纯硅锗(通常称为SiGe)可能难以形成，并且因此可能包括微小百分比的碳或锡。这样的杂质可能在SiGe沉积期间作为不可避免的杂质或成分被包括，或者可能在后沉积处理期间扩散时“污染”SiGe。因此，本文描述的涉及硅锗层或结构的实施例可以包括含有相对少量(例如，“杂质”水平)的非Ge和非Si原子或物质(诸如碳或锡)的硅锗层或结构。应当理解，本文所述的硅锗层或结构可以是未掺杂的或者可以掺杂有掺杂剂原子，诸如硼、磷或砷。
应当理解，上面结合图1E和/或2G和/或2H描述的集成电路结构可以与其他背侧暴露的集成电路结构共同集成。附加或替代地，可以使用结合图1E和/或2G和/或2H描述的工艺来制造其他集成电路结构。作为背侧暴露器件的示例，图3图示了根据本公开的实施例的沿着栅极线截取的非平面集成电路结构的剖视图。
参照图3，半导体结构或器件300包括沟槽隔离区域306内的非平面有源区域(例如，包括突出鳍部分304和子鳍区域305的实心鳍结构)。在另一实施例中，代替实心鳍，非平面有源区域在子鳍区域305上方被分隔成纳米线(诸如纳米线304A和304B)，如虚线所表示的。在任一情况下，为了便于描述非平面集成电路结构300，非平面有源区域304在下文中被称为突出鳍部分。应当理解，在一个实施例中，不存在耦合到子鳍区域305的体块衬底。
栅极线308设置在非平面有源区域的突出部分304(如果适用的话，包括周围的纳米线304A和304B)之上，以及沟槽隔离区域306的一部分之上。如所示出的，栅极线308包括栅极电极350和栅极电介质层352。在一个实施例中，栅极线308还可以包括电介质盖层354。从该透视图还看到栅极触点314和上覆的栅极接触通孔316，以及上覆的金属互连件360，所有这些都设置在层间电介质堆叠或层370中。从图3的透视图还看到，在一个实施例中，栅极触点314设置在沟槽隔离区域306之上，但不设置在非平面有源区域之上。
在实施例中，半导体结构或器件300是非平面器件，诸如但不限于鳍式FET(fin-FET)器件、三栅极器件、纳米带器件或纳米线器件。在这样的实施例中，对应的半导体沟道区域由三维主体组成或形成在三维主体中。在一个这样的实施例中，栅极线308的栅极电极堆叠至少围绕三维主体的顶表面和一对侧壁。
还如图3中所描绘的，在实施例中，界面380存在于突出鳍部分304和子鳍区域305之间。界面380可以是掺杂子鳍区域305和轻掺杂或未掺杂上鳍部分304之间的过渡区域。在一个这样的实施例中，每个鳍大约10纳米宽或更小，并且子鳍掺杂剂从子鳍位置处的邻近固态掺杂层供应。在特定的此类实施例中，每个鳍的宽度小于10纳米。在另一实施例中，子鳍区域是电介质材料，其通过经由湿法或干法蚀刻使鳍凹陷并且用共形或可流动电介质填充凹陷空腔来形成。
尽管图3中未描绘，但是应当理解，突出鳍部分304的源极或漏极区域或邻近突出鳍部分304的源极或漏极区域位于栅极线308的任一侧，即进入页面和离开页面的任一侧。在一个实施例中，源极或漏极区域是突出鳍部分304的原始材料的掺杂部分。在另一实施例中，突出鳍部分304的材料被移除并用另一种半导体材料替换，例如通过外延沉积以形成分立外延小块或非分立外延结构。在任一实施例中，源极或漏极区域可以延伸到沟槽隔离区域306的电介质层的高度以下，即，延伸到子鳍区域305中。根据本公开的实施例，更重掺杂的子鳍区域，即界面380下方的鳍的掺杂部分，抑制通过体块半导体鳍的该部分的源极到漏极泄漏。
再次参考图3，在实施例中，鳍304/305(以及可能的纳米线304A和304B)由掺杂有电荷载流子(诸如但不限于磷、砷、硼或其组合)的晶体硅、硅/锗或锗层组成。在一个实施例中，硅原子的浓度大于93％。在另一实施例中，鳍304/305由III-V族材料组成，该III-V族材料诸如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合。沟槽隔离区域306可以由电介质材料组成，该电介质材料诸如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂氮化硅。
栅极线308可以由包括栅极电介质层352和栅极电极层350的栅极电极堆叠组成。在实施例中，栅极电极堆叠中的栅极电极由金属栅极组成，并且栅极电介质层由高k材料组成。例如，在一个实施例中，栅极电介质层由以下材料组成，该材料诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌或其组合。此外，栅极电介质层的一部分可以包括由衬底鳍304的顶部几层形成的原生氧化物层。在实施例中，栅极电介质层由顶部高k部分和下部组成，该下部由半导体材料的氧化物组成。在一个实施例中，栅极电介质层由顶部的氧化铪和底部的二氧化硅或氮氧化硅组成。在一些实施方式中，栅极电介质的一部分是“U”形结构，其包括基本上平行于衬底的表面的底部和基本上垂直于衬底的顶表面的两个侧壁部分。
在一个实施例中，栅极电极由金属层组成，该金属层诸如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在具体实施例中，栅极电极由如下内容组成：非功函数设置填充材料形成在金属功函数设置层上方。栅极电极层可以由P型功函数金属或N型功函数金属组成，取决于晶体管是PMOS晶体管还是NMOS晶体管。在一些实施方式中，栅极电极层可以由堆叠的两个或更多个金属层组成，其中一个或多个金属层是功函数金属层并且至少一个金属层是导电填充层。对于PMOS晶体管，可用于栅极电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物，例如氧化钌。P型金属层将实现形成功函数在约4.9eV与约5.2eV之间的PMOS栅极电极。对于NMOS晶体管，可用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金以及这些金属的碳化物，诸如碳化铪、碳化锆、碳化钛、碳化钽、和碳化铝。N型金属层将实现形成功函数在约3.9eV与约4.2eV之间的NMOS栅极电极。在一些实施方式中，栅极电极可以由“U”形结构组成，该“U”形结构包括基本上平行于衬底的表面的底部和基本上垂直于衬底的顶表面的两个侧壁部分。在另一实施方式中，形成栅极电极的金属层中的至少一个可以简单地是平面层，该平面层基本上平行于衬底的顶表面并且不包括基本上垂直于衬底的顶表面的侧壁部分。在本公开的进一步实施方式中，栅极电极可以由U形结构和平面非U形结构的组合组成。例如，栅极电极可以由形成在一个或多个平面非U形层顶上的一个或多个U形金属层组成。
与栅极电极堆叠相关联的间隔物可以由以下材料组成：该材料适合于将永久栅极结构与邻近的导电触点(诸如自对准触点)最终电隔离或有助于永久栅极结构与邻近的导电触点的隔离。例如，在一个实施例中，间隔物由电介质材料组成，该电介质材料诸如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂氮化硅。
栅极触点314和上覆的栅极接触通孔316可以由导电材料组成。在实施例中，一个或多个触点或通孔由金属物质组成。金属物质可以是纯金属，诸如钨、镍或钴，或者可以是合金，诸如金属-金属合金或金属-半导体合金(例如，诸如硅化物材料)。
在实施例中(尽管未示出)，形成与现有栅极图案308基本上完美对准的接触图案，同时消除使用具有极其严格的配准预算的光刻步骤。在一个这样的实施例中，自对准方法使得能够使用本质上高选择性的湿法蚀刻(诸如，相对于常规实施的干法或等离子体蚀刻)来生成接触开口。在实施例中，通过利用现有的栅极图案结合接触插塞光刻操作来形成接触图案。在一个这样的实施例中，该方法使得能够消除对如常规方法中所使用的本来用于生成接触图案的关键光刻操作的需要。在实施例中，沟槽接触栅格没有被单独图案化，而是形成在多折线(栅极线)之间。例如，在一个这样的实施例中，在栅极光栅图案化之后但在栅极光栅切割之前形成沟槽接触栅格。
在实施例中，提供结构300涉及通过替换栅极工艺来制造栅极堆叠结构308。在这样的方案中，诸如多晶硅或氮化硅柱材料之类的伪栅极材料可以被移除并用永久栅极电极材料替换。在一个这样的实施例中，在该工艺中还形成永久栅极电介质层，这与从较早的处理中进行形成相反。在实施例中，通过干法蚀刻或湿法蚀刻工艺移除伪栅极。在一个实施例中，伪栅极由多晶硅或非晶硅组成，并且通过包括使用SF6的干法蚀刻工艺来移除。在另一实施例中，伪栅极由多晶硅或非晶硅组成，并利用包括使用NH4OH水溶液或氢氧化四甲铵的湿法蚀刻工艺来移除。在一个实施例中，伪栅极由氮化硅组成并且利用包括磷酸水溶液的湿法蚀刻来移除。
再次参考图3，半导体结构或器件300的布置将栅极触点置于隔离区域之上。这种布置可能被视为布局空间的低效利用。然而，在另一实施例中，半导体器件具有接触栅极电极的各部分的接触结构，该栅极电极的各部分形成在有源区域之上(例如，子鳍305之上)并且与沟槽接触通孔在同一层中。
应当理解，并非上述工艺的所有方面都必须被实践来落入本公开的实施例的精神和范围内。例如，在一个实施例中，在栅极堆叠的有源部分之上制造栅极触点之前不必总是形成伪栅极。上述栅极堆叠实际上可以是最初形成的永久栅极堆叠。此外，本文描述的工艺可用于制造一个或多个半导体器件。该半导体器件可以是晶体管或类似器件。例如，在实施例中，半导体器件是用于逻辑或存储器的金属氧化物半导体(MOS)晶体管，或者是双极晶体管。此外，在实施例中，半导体器件具有三维架构，诸如三栅极器件、独立存取双栅极器件、环绕栅极(GAA)器件、纳米线器件、纳米带器件或FIN-FET。一个或多个实施例对于在亚10纳米(10nm)技术节点制造半导体器件可能特别有用。
在实施例中，如本描述全文所使用的，层间电介质(ILD)材料由电介质或绝缘材料层组成或包括电介质或绝缘材料层。合适的电介质材料的示例包括但不限于硅氧化物(例如，二氧化硅(SiO2))、掺杂的硅氧化物、氟化的硅氧化物、碳掺杂的硅氧化物、现有技术中已知的各种低k电介质材料及其组合。层间电介质材料可以通过常规技术(诸如例如化学气相沉积(CVD)、物理气相沉积(PVD)或通过其他沉积方法)形成。
在实施例中，也如本描述全文所使用的，金属线或互连线材料(和通孔材料)由一种或多种金属或其他导电结构组成。一个常见的示例是使用铜线和结构，这些铜线和结构可能包括也可能不包括铜与周围ILD材料之间的阻挡层。如本文所使用的，术语“金属”包括多种金属的合金、堆叠和其他组合。例如，金属互连线可以包括阻挡层(例如，包括Ta、TaN、Ti或TiN中的一种或多种的层)、不同金属或合金的堆叠等。因此，互连线可以是单个材料层，或者可以由多个层形成，该多个层包括导电衬里层和填充层。任何合适的沉积工艺(诸如电镀、化学气相沉积或物理气相沉积)可用于形成互连线。在实施例中，互连线由导电材料组成，该导电材料诸如但不限于Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。互连线在本领域中有时也被称为迹线、电线、线、金属或简称为互连件。
在实施例中，也如本描述全文所使用的，硬掩模材料、顶盖层或插塞由与层间电介质材料不同的电介质材料组成。在一个实施例中，可以在不同区域中使用不同的硬掩模、顶盖或插塞材料，以便为彼此以及为下层的电介质和金属层提供不同的生长或蚀刻选择性。在一些实施例中，硬掩模层、顶盖或插塞层包括硅氮化物(诸如，氮化硅)的层或硅氧化物的层或两者，或它们的组合。其他合适的材料可以包括碳基材料。取决于特定的实施方式，可以使用本领域已知的其他硬掩模、顶盖或插塞层。硬掩模、顶盖或插塞层可以通过CVD、PVD或通过其他沉积方法形成。
在实施例中，也如本描述全文所使用的，使用193nm浸没式光刻(i193)、EUV和/或EBDW光刻等来执行光刻操作。可以使用正性抗蚀剂或负性抗蚀剂。在一个实施例中，光刻掩模是由形貌掩模部分、抗反射涂覆(ARC)层和光致抗蚀剂层组成的三层掩模。在特定的此类实施例中，形貌掩模部分是碳硬掩模(CHM)层并且抗反射涂覆层是硅ARC层。
在另一方面，本文描述的集成电路结构可以使用前侧结构制造方法的背侧暴露来制造。在一些示例性实施例中，晶体管或其他器件结构的背侧的暴露需要晶片级背侧处理。与常规TSV类型技术相比，如本文所描述的晶体管的背侧的暴露可以以器件单元的密度执行，并且甚至在器件的子区域内执行。此外，可以执行晶体管背侧的这种暴露以移除基本上所有供体(donor)衬底，在前侧器件处理期间在供体衬底上设置器件层。因此，微米深的TSV变得不必要，因为在晶体管的背侧暴露后，器件单元中的半导体厚度可能只有数十或数百纳米。
本文描述的暴露技术可以实现从“自下而上”器件制造到“自中心向外”制造的范式转变，其中“中心”是在前侧制造中采用、从背侧暴露并在背侧制造中再次采用的任何层。当主要依赖于前侧处理时，对器件结构的前侧和暴露的背侧二者进行处理可以解决与制造3D IC相关联的许多挑战。
例如可以采用晶体管背侧暴露方法来移除供体(donor)-受体(host)衬底组件的载体层和中间层的至少一部分，例如如下面所描述的图4A-4H和5A-5H中所示的。该工艺流程从供体-受体衬底组件的输入开始。供体-受体衬底中的载体层的厚度被抛光(诸如，CMP)和/或利用湿法或干法(例如，等离子体)蚀刻工艺来蚀刻。可以采用已知适合于载体层的成分的任何研磨、抛光和/或湿法/干法蚀刻工艺。例如，当载体层是IV族半导体(例如，硅)时，可以采用已知适合于减薄半导体的CMP浆料。同样，也可以采用已知适合于减薄IV族半导体的任何湿法蚀刻剂或等离子体蚀刻工艺。
在一些实施例中，在上述步骤之前，沿着基本上平行于中间层的断裂面分开载体层。可以利用分开或断裂工艺来移除作为块体的载体层的大部分，从而减少移除载体层所需的抛光或蚀刻时间。例如，在载体层厚度为400-900μm的情况下，可以通过实施已知促进晶片级断裂的任何毯式注入来分开去掉100-700μm。在一些示例性实施例中，将轻元素(例如，H、He或Li)注入到载体层内期望断裂面所在的均匀目标深度。在这样的分开工艺之后，保留在供体-受体衬底组件中的载体层的厚度然后可以被抛光或蚀刻以完全移除。替代地，在载体层不断裂的情况下，可以采用研磨、抛光和/或蚀刻操作来移除更大厚度的载体层。
接下来，检测中间层的暴露。检测被用于识别供体衬底的背侧表面已前进至接近器件层的点。可以实施已知适合于检测用于载体层和中间层的材料之间的转变的任何终点检测技术。在一些实施例中，一个或多个终点准则基于检测在执行抛光或蚀刻期间供体衬底的背侧表面的光吸收或发射的变化。在一些其他实施例中，终点准则与供体衬底背侧表面的抛光或蚀刻期间副产物的光吸收或发射的变化相关联。例如，与载体层蚀刻副产物相关联的吸收或发射波长可以根据载体层和中间层的不同成分而变化。在其他实施例中，终点准则与抛光或蚀刻供体衬底的背侧表面的副产物中的物质的质量变化相关联。例如，可以通过四极质量分析器对处理的副产物进行采样，并且物质质量的变化可能与载体层和中间层的不同成分相关。在另一个示例性实施例中，终点准则与供体衬底的背侧表面和接触供体衬底的背侧表面的抛光表面之间的摩擦力的变化相关联。
在相对于中间层来说移除工艺对载体层是选择性的情况下，对中间层的检测可以得到增强，因为载体移除工艺中的不均匀性可以通过载体层和中间层之间的蚀刻速率差来减轻。如果研磨、抛光和/或蚀刻操作以充分低于移除载体层的速率的速率移除中间层，则甚至可以跳过检测。如果不采用终点准则，则如果中间层的厚度对于蚀刻的选择性来说足够的话，则预定固定持续时间的研磨、抛光和/或蚀刻操作可以在中间层材料上停止。在一些示例中，载体蚀刻速率：中间层蚀刻速率为3:1-10:1或更大。
当暴露中间层时，可以移除中间层的至少一部分。例如，可以移除中间层的一个或多个组成层。例如，可以通过抛光来均匀地移除中间层的一定厚度。替代地，可以利用掩模或毯式蚀刻工艺来移除中间层的一定厚度。该工艺可以采用与用于减薄载体的工艺相同的抛光或蚀刻工艺，或者可以是具有不同工艺参数的不同工艺。例如，在中间层为载体移除工艺提供蚀刻停止的情况下，后一操作可以采用与移除器件层相比有利于移除中间层的不同抛光或蚀刻工艺。在要移除厚度小于几百纳米的中间层的情况下，与用于移除载体层所采用的工艺相比，该移除工艺可能相对较慢，针对跨晶片的均匀性进行优化，并且控制更精确。所采用的CMP工艺可以例如采用浆料，该浆料在半导体(例如，硅)和器件层周围并且嵌入在中间层内的电介质材料(例如，SiO)(例如作为邻近器件区域之间的电隔离)之间提供非常高的选择性(例如，100:1-300:1或更高)。
对于通过完全移除中间层而暴露器件层的实施例，背侧处理可以在器件层的暴露背侧或其中的特定器件区域上开始。在一些实施例中，背侧器件层处理包括穿过设置在中间层和先前在器件层中制造的器件区域(诸如源极或漏极区域)之间的器件层的厚度的进一步抛光或湿法/干法蚀刻。
在利用湿法和/或等离子体蚀刻使载体层、中间层或器件层背侧凹陷的一些实施例中，这种蚀刻可以是图案化蚀刻或材料选择性蚀刻，其赋予器件层背侧表面显著的非平面性或形貌。如下文进一步描述的，图案化可以在器件单元内(即，“单元内”图案化)或者可以跨器件单元(即，“单元间”图案化)。在一些图案化蚀刻实施例中，中间层的至少部分厚度被用作背侧器件层图案化的硬掩模。因此，掩模蚀刻工艺可以在对应的掩模器件层蚀刻之前进行。
上述处理方案可以产生包括IC器件的供体-受体衬底组件，该IC器件具有中间层的背侧、器件层的背侧和/或器件层内的一个或多个半导体区域的背侧、和/或暴露的前侧金属化部。然后可以在下游处理期间对这些暴露区域中的任何一个执行额外的背侧处理。
根据本公开的一个或多个实施例，为了实现对分割的源极或漏极接触结构的背侧访问，可以在晶片级实施双侧器件处理方案。在一些示例性实施例中，可以处理大的正式衬底(例如，300或450mm直径)晶片。在示例性处理方案中，提供包括器件层的供体衬底。在一些实施例中，器件层是IC器件所采用的半导体材料。作为一个示例，在诸如场效应晶体管(FET)之类的晶体管器件中，沟道半导体由半导体器件层形成。作为另一个示例，对于诸如光电二极管之类的光学器件，漂移和/或增益半导体由器件层形成。器件层还可以用在具有IC器件的无源结构中。例如，光波导可以采用从器件层图案化的半导体。
在一些实施例中，供体衬底包括材料层的堆叠。这样的材料堆叠可以促进随后形成包括器件层但缺少供体衬底的其他层的IC器件层。在示例性实施例中，供体衬底包括通过一个或多个中间材料层与器件层分隔开的载体层。载体层用于在器件层的前侧处理期间提供机械支撑。载体还可以为半导体器件层中的结晶度提供基础。(一个或多个)中间层可以促进载体层的移除和/或器件层背侧的暴露。
然后执行前侧制造操作以形成包括器件层中的一个或多个区域的器件结构。可以采用任何已知的前侧处理技术来形成任何已知的IC器件，并且示例性实施例在本文别处进一步描述。然后将供体衬底的前侧接合至受体衬底以形成器件-受体组件。受体衬底用于在器件层的背侧处理期间提供前侧机械支撑。受体衬底还可能需要集成电路，在供体衬底上制造的IC器件与集成电路互连。对于这样的实施例，受体衬底和供体衬底的接合还可能需要通过混合(电介质/金属)键合形成3D互连结构。可以采用任何已知的受体衬底和晶片级接合技术。
工艺流程继续，其中通过移除至少一部分载体层来暴露器件层的背侧。在一些另外的实施例中，沉积在器件层之上的任何中间层和/或前侧材料的部分也可以在暴露操作期间被移除。如本文别处在一些示例性实施例的上下文中所描述的，(一个或多个)中间层可以促进器件层背侧的高度均匀暴露，例如用作在晶片级背侧暴露工艺中采用的蚀刻标记或蚀刻停止中的一个或多个。对从背侧暴露的器件层表面进行处理，以形成双侧器件层。然后可以用一种或多种非原生材料替换与器件区域对接的原生材料，诸如供体衬底的那些材料中的任一种。例如，半导体器件层或中间层的一部分可以用一种或多种其他半导体、金属或电介质材料替换。在一些另外的实施例中，在暴露操作期间移除的前侧材料的部分也可以被替换。例如，在前侧器件的背侧去处理(deprocessing)/再处理期间，在前侧器件制造期间形成的电介质间隔物、栅极堆叠或接触金属化部的一部分可以被一种或多种其他半导体、金属或电介质材料替换。在再其他实施例中，第二器件层或金属中介层被键合到暴露背侧。
上述工艺流程提供了器件层-受体衬底组件。然后可以进一步处理器件层-受体组件。例如，可以采用任何已知的技术来单颗化和封装器件层-受体衬底组件。在受体衬底完全牺牲的情况下，器件层-受体衬底的封装可能需要将受体衬底与器件层分隔开。在受体衬底不完全牺牲的情况下(例如，在受体衬底还包括器件层的情况下)，器件层-受体组件输出可以在上述工艺流程的后续迭代期间作为受体衬底输入被反馈。因此，上述方法的迭代可以形成任意数量的双侧器件层的晶片级组件，例如，每个双侧器件层的厚度仅为数十或数百纳米。在一些实施例中，并且如本文别处进一步描述的，对器件层内的一个或多个器件单元进行电测试，例如作为双侧器件层的晶片级组件的制造中的产量控制点。在一些实施例中，电测试需要背侧器件探测。
图4A-4H图示了根据一些实施例的用双侧器件处理方法处理的衬底的平面视图。图5A-5H图示了根据一些实施例的用双侧器件处理方法处理的衬底的剖视图。
如图4A和图5A中所示，供体衬底401包括在前侧晶片表面之上按照任意空间布局的多个IC管芯411。IC管芯411的前侧处理可能已经按照用于形成任何器件结构的任何技术执行。在示例性实施例中，管芯411包括器件层415内的一个或多个半导体区域。中间层410将器件层415与载体层405分隔开。在示例性实施例中，中间层410与载体层405和器件层415直接接触。替代地，一个或多个间隔物层可以设置在中间层410与器件层415和/或载体层405之间。供体衬底401还可以包括其他层，例如设置在器件层415之上和/或设置在载体层405下方。
器件层415可以包括已知适合于特定IC器件的一层或多层任何器件材料成分，该特定IC器件诸如但不限于晶体管、二极管和电阻器。在一些示例性实施例中，器件层415包括一个或多个IV族(即，IUPAC族14)半导体材料层(例如，Si、Ge、SiGe)、III-V族半导体材料层(例如，GaAs、InGaAs、InAs、InP)、或III-N族半导体材料层(例如，GaN、AlGaN、InGaN)。器件层415还可以包括一个或多个半导体过渡金属二硫属化物(TMD或TMDC)层。在其他实施例中，器件层415包括一个或多个石墨烯层、或具有半导体属性的石墨烯材料层。在又其他实施例中，器件层415包括一个或多个氧化物半导体层。示例性氧化物半导体包括过渡金属(例如，IUPAC族4-10)或后过渡金属(例如，IUPAC族11-14)的氧化物。在有利的实施例中，氧化物半导体包括Cu、Zn、Sn、Ti、Ni、Ga、In、Sr、Cr、Co、V或Mo中的至少一种。金属氧化物可以是低氧化物(A2O)、一氧化物(AO)、二元氧化物(AO2)、三元氧化物(ABO3)及其混合物。在其他实施例中，器件层415包括一个或多个磁性、铁磁、铁电材料层。例如，器件层415可以包括已知适合于隧道结器件(诸如但不限于磁隧道结(MTJ)器件)的一层或多层任何材料。
在一些实施例中，器件层415基本上是单晶的。尽管是单晶，但仍可能存在大量晶体缺陷。在其他实施例中，器件层415是非晶的或纳米晶的。器件层415可以是任何厚度(例如，图5A中的z维度)。在一些示例性实施例中，器件层415的厚度大于管芯411所采用的至少一些半导体区域的z厚度，因为构建在器件层415上和/或嵌入器件层415内的管芯411的功能半导体区域不必延伸穿过器件层415的整个厚度。在一些实施例中，管芯411的半导体区域仅设置在图5A中由虚线412划分的器件层415的顶侧厚度内。例如，管芯411的半导体区域可以具有200-300nm或更小的z厚度，而器件层可具有700-1000nm或更大的z厚度。这样，大约600nm的器件层厚度可以将管芯411的半导体区域与中间层410分隔开。
载体层405可以具有与器件层415相同的材料成分，或者可以具有与器件层415不同的材料成分。对于其中载体层405和器件层415具有相同成分的实施例，可以通过它们相对于中间层410的位置来识别这两个层。在器件层415是晶体IV族、III-V族或III-N族半导体的一些实施例中，载体层405是与器件层415相同的晶体IV族、III-V族或III-N族半导体。在器件层415是晶体IV族、III-V族或III-N族半导体的替代实施例中，载体层405是与器件层415不同的晶体IV族、III-V族或III-N族半导体。在又其他实施例中，载体层405可以包括或者可以是器件层415转移到其上或在其上生长的材料。例如，载体层可以包括一个或多个非晶氧化物层(例如，玻璃)或晶体氧化物层(例如，蓝宝石)、聚合物片、或构建或层压成已知适合在IC器件处理期间作为载体的结构支撑件的(一种或多种)任何材料。载体层405可以是根据载体材料属性和衬底直径的任何厚度(例如，图5A中的z维度)。例如，当载体层405是大规格(例如，300-450mm)半导体衬底时，载体层厚度可以是700-1000μm或更大。
在一些实施例中，一个或多个中间层410设置在载体层405和器件层415之间。在一些示例性实施例中，中间层410在成分上与载体层405不同，使得其可以用作在随后的移除载体层405期间可检测的标记。在一些这样的实施例中，中间层410具有当暴露于载体层405的蚀刻剂时将以比载体层405显著更慢的速率蚀刻的成分(即，中间层410用作载体层蚀刻工艺的蚀刻停止)。在另外的实施例中，中间层410具有与器件层415的成分不同的成分。举例来说，中间层410可以是金属、半导体或电介质材料。
在载体层405和器件层415中的至少一者是晶体半导体的一些示例性实施例中，中间层410也是晶体半导体层。中间层410还可以与载体层405和/或器件层415具有相同的结晶度和晶体取向。相对于中间层410是需要将中间层410键合(例如热压键合)到中间层410和/或载体层405的材料的替代实施例，这样的实施例可以具有降低供体衬底成本的优点。
对于中间层410是半导体的实施例，主半导体晶格元素、合金组分或杂质浓度中的一个或多个可以在至少载体层405和中间层410之间变化。在至少载体层405是IV族半导体的一些实施例中，中间层410也可以是IV族半导体，但是具有不同的IV族元素或合金和/或掺杂有杂质物质达到与载体层405的杂质水平不同的杂质水平。例如，中间层410可以是外延生长在硅载体上的硅-锗合金。对于此类实施例，假晶中间层可以异质外延生长至低于临界厚度的任何厚度。替代地，中间层410可以是厚度大于临界厚度的松弛缓冲层。
在至少载体层405是III-V族半导体的其他实施例中，中间层410也可以是III-V族半导体，但是具有不同的III-V族合金和/或掺杂有杂质物质达到不同于载体层405的杂质水平的杂质水平。例如，中间层410可以是外延生长在GaAs载体上的AlGaAs合金。在载体层405和器件层415两者均为晶体半导体的一些其他实施例中，中间层410也是晶体半导体层，其还可以具有与载体层405和/或器件层415相同的结晶度和晶体取向。
在载体层405和中间层410两者具有相同或不同的主半导体晶格元素的实施例中，杂质掺杂剂可以区分载体和中间层。例如，中间层410和载体层405两者都可以是硅晶体，其中中间层410缺乏载体层405中存在的杂质，或者掺杂有载体层405中不存在的杂质，或者掺杂至与存在于载体层405中的杂质不同的水平。杂质差异可以赋予载体和中间层之间的蚀刻选择性，或者仅引入可检测的物质。
中间层410可以掺杂有电活性的杂质(即，使其成为n型或p型半导体)或非电活性杂质，因为该杂质可以为在随后的载体移除期间检测中间层410提供任何基础。用于一些半导体材料的示例性电活性杂质包括III族元素(例如，B)、IV族元素(例如，P)。可以采用任何其他元素作为非电活性物质。中间层410内的杂质掺杂剂浓度仅需要从载体层405的杂质掺杂剂浓度变化足以检测到的量，该足以检测到的量可以根据检测技术和检测器灵敏度来预定。
如本文别处进一步描述的，中间层410可以具有与器件层415不同的成分。在一些这样的实施例中，中间层410可以具有与器件层415的带隙不同的带隙。例如，中间层410可以具有比器件层415更宽的带隙。
在中间层410包括电介质材料的实施例中，电介质材料可以是无机材料(例如，SiO、SiN、SiON、SiOC、氢倍半硅氧烷、甲基倍半硅氧烷)或有机材料(聚酰亚胺、聚降冰片烯、苯并环丁烯)。对于一些电介质实施例，中间层410可以形成为嵌入层(例如，通过将氧注入到硅器件和/或载体层中的SiOx)。电介质中间层的其他实施例可能需要载体层405与器件层415的键合(例如，热压键合)。例如，当供体衬底401是氧化物上半导体(SOI)衬底时，载体层405和器件层415中的任一或两者可以被氧化并键合在一起以形成SiO中间层410。类似的键合技术可以用于其他无机或有机电介质材料。
在一些其他实施例中，中间层410包括在层内横向间隔开的两种或更多种材料。该两种或更多种材料可以包括电介质和半导体、电介质和金属、半导体和金属、电介质和金属、两种不同的电介质、两种不同的半导体或两种不同的金属。在这样的中间层内，第一材料可以围绕延伸穿过中间层的厚度的第二材料岛。例如，中间层可以包括围绕半导体岛的场隔离电介质，半导体岛延伸穿过中间层的厚度。半导体可以外延生长在图案化电介质的开口内，或者电介质材料可以沉积在图案化半导体的开口内。
在一些示例性实施例中，诸如鳍或台面之类的半导体特征被蚀刻到半导体器件层的前侧表面中。随后可以用隔离电介质回填围绕这些特征的沟槽，例如在任何已知的浅沟槽隔离(STI)工艺之后。可以采用半导体特征或隔离电介质中的一个或多个来终止背侧载体移除工艺，例如作为背侧暴露蚀刻停止。在一些实施例中，沟槽隔离电介质的暴露可以停止、显著延迟或引发用于终止背侧载体抛光的可检测信号。例如，采用具有高选择性的浆料的载体半导体的CMP抛光在暴露围绕半导体特征(包括器件层)的沟槽隔离电介质的(底)表面时可能被显著减慢，所述选择性有利于载体半导体(例如，Si)的移除而不是隔离电介质(例如，SiO)的移除。由于器件层设置在中间层的前侧，因此器件层不必直接暴露于背侧暴露工艺。
值得注意的是，对于中间层包括半导体和电介质两者的实施例来说，中间层厚度可以显著大于与中间层和载体的晶格失配相关联的临界厚度。鉴于低于临界厚度的中间层的厚度可能不足以适应晶片级背侧暴露工艺的不均匀性，具有更大厚度的实施例可以有利地增加背侧暴露工艺窗口。具有引脚孔电介质的实施例可以另外促进载体和器件层的后续分隔以及提高器件层内的晶体质量。
包括半导体和电介质两者的中间层内的半导体材料也可以是同质外延的。在一些示例性实施例中，硅外延器件层通过设置在硅载体层之上的引脚孔电介质生长。
继续图4A和图5A的描述，中间层410也可以是金属。对于这样的实施例，金属可以具有已知适合于键合到载体层405或器件层415的任何成分。例如，载体层405和器件层415中的任一个或两者可以用金属来完成，该金属诸如但不限于Au或Pt，并且随后键合在一起，例如用于形成Au或Pt中间层410。这样的金属还可以是还包括围绕金属特征的图案化电介质的中间层的一部分。
中间层410可以具有任何厚度(例如，图5A中的z高度)。中间层应当足够厚以确保在暴露器件区域和/或器件层415之前可以可靠地终止载体移除操作。中间层410的示例性厚度范围从几百纳米到几微米并且可以根据例如要移除的载体材料的量、载体移除工艺的均匀性以及载体移除工艺的选择性而变化。对于中间层具有与载体层405相同的结晶度和晶体取向的实施例，载体层厚度可以被减小中间层410的厚度。换句话说，中间层410可以是也用作载体层的700-1000μm厚的IV族晶体半导体衬底的顶部。在假晶异质外延实施例中，中间层厚度可以被限制到临界厚度。对于采用纵横比捕获(ART)或另一种完全松弛缓冲架构的异质外延中间层实施例，中间层可以具有任何厚度。
如图4B和图5B中进一步所示的，供体衬底401可以接合到受体衬底402以形成供体-受体衬底组件403。在一些示例性实施例中，供体衬底401的前侧表面接合到受体衬底402的表面，使得器件层415接近受体衬底402并且载体层405远离受体衬底402。受体衬底402可以是已知适合于接合到器件层415和/或在器件层415之上制造的前侧堆叠的任何衬底。在一些实施例中，受体衬底402包括一个或多个附加器件层。例如，受体衬底402还可包括一个或多个器件层(未描绘)。受体衬底402可以包括集成电路，在受体衬底402的器件层中制造的IC器件与该集成电路互连，在这种情况下，器件层415与受体衬底402的接合可能进一步需要通过晶片级键合形成3D互连结构。
尽管图5B中未详细描绘，但是在器件层415和受体衬底402之间可以存在任何数量的前侧层，诸如互连金属化层和层间电介质(ILD)层。可以采用任何技术来接合受体衬底402和供体衬底401。在本文别处进一步描述的一些示例性实施例中，供体衬底401与受体衬底402的接合通过金属-金属、氧化物-氧化物或混合(金属/氧化物-金属/氧化物)热压键合。
当受体衬底402面向在与载体层405相对的一侧上的器件层415时，可以移除载体层405的至少一部分，如图4C和图5C进一步所示。在整个载体层405被移除的情况下，供体-受体衬底组件403维持高度均匀的厚度以及平面的背侧和前侧表面。替代地，载体层405可以被掩模并且中间层410仅在未掩模的子区域中被暴露以形成非平面背侧表面。在图4C和图5C所示的示例性实施例中，从供体-受体衬底组件403的整个背侧表面移除载体层405。可以例如通过分开、研磨和/或抛光(例如，化学机械抛光)和/或湿法化学蚀刻、和/或等离子体蚀刻穿过载体层的厚度以暴露中间层410来移除载体层405。可以采用一个或多个操作来移除载体层405。有利地，(一个或多个)移除操作可以基于对中间层410的暴露敏感的终点信号或持续时间来终止。
在另外的实施例中，例如如图4D和图5D所示，中间层410也被至少部分地蚀刻以暴露器件层415的背侧。中间层410的至少一部分可以在其用作载体层蚀刻停止和/或载体层蚀刻终点触发之后被移除。当整个中间层410被移除时，供体-受体衬底组件403维持高度均匀的器件层厚度以及由比载体层薄得多的中间层410提供的平面的背侧和前侧表面。替代地，中间层410可以被掩模并且仅在未被掩模的子区域中暴露器件层415，从而形成非平面背侧表面。在图4D和5D所示的示例性实施例中，从供体-受体衬底组件403的整个背侧表面移除中间层410。因此可以例如通过以下方式来移除中间层410：抛光(例如，化学-机械抛光)、和/或毯式湿法化学蚀刻、和/或毯式等离子体蚀刻穿过中间层的厚度以暴露器件层415。可以采用一个或多个操作来移除中间层410。有利地，(一个或多个)移除操作可以基于对器件层415的暴露敏感的终点信号或持续时间来终止。
在一些另外的实施例中，例如如图4E和图5E所示，器件层415被部分蚀刻以暴露先前在前侧处理期间形成的器件结构的背侧。器件层415的至少一部分可以在其用于制造一个或多个器件半导体区域和/或其用作中间层蚀刻停止或终点触发之后被移除。当器件层415在整个衬底区域之上被减薄时，供体-受体衬底组件403维持高度均匀的减小的厚度以及平面的背表面和前表面。替代地，可以对器件层415进行掩模，并且仅在未被掩模的子区域中选择性地暴露器件结构(例如，器件半导体区域)，从而形成非平面的背侧表面。在图4E和图5E所示的示例性实施例中，器件层415在供体-受体衬底组件403的整个背侧表面之上被减薄。器件层415可以例如通过以下方式被减薄：抛光(例如化学机械抛光)、和/或湿法化学蚀刻、和/或等离子体蚀刻穿过器件层的厚度以暴露一个或多个器件半导体区域和/或先前在前侧处理期间形成的一个或多个其他器件结构(例如，前侧器件端子接触金属化部、间隔物电介质等)。可以采用一个或多个操作来减薄器件层415。有利地，器件层减薄可以基于对器件层415内的图案化特征的暴露敏感的终点信号或持续时间来终止。例如，在前侧处理形成器件隔离特征(例如，浅沟槽隔离)的情况下，器件层415的背侧减薄可以在暴露隔离电介质材料时终止。
非原生材料层可以沉积在中间层、器件层和/或器件层415内的特定器件区域的背侧表面之上，和/或在一个或多个其他器件结构(例如，前侧器件端子接触金属化部、间隔物介质等)之上。从背侧暴露(显露)的一种或多种材料可以用非原生材料层覆盖或者用这样的材料替换。在一些实施例中，如图4F和图5F所示，非原生材料层420沉积在器件层415上。非原生材料层420可以是具有与为了暴露器件层的背侧而被移除的材料不同的成分和/或微结构的任何材料。例如，在移除中间层410以暴露器件层415的情况下，非原生材料层420可以是与中间层410具有不同成分或微结构的另一种半导体。在器件层415是III-N族半导体的一些这样的实施例中，非原生材料层420也可以是在III-N族器件区域的暴露的背侧表面上再生长的相同或不同成分的III-N族半导体。该材料可以从暴露的III-N族器件区域外延地再生长，例如，以具有比移除的材料更好的晶体质量，和/或在器件层内和/或器件层内的器件区域内引起应变，和/或形成适合于堆叠器件的器件半导体区域的竖直(例如，z维度)堆叠。
在器件层415是III-V族半导体的一些其他实施例中，非原生材料层420也可以是在III-V族器件区域的暴露的背侧表面上再生长的相同或不同成分的III-V族半导体。该材料可以从暴露的III-V族器件区域外延地再生长，例如，以具有比移除的材料相对更好的晶体质量，和/或在器件层内或器件层内的特定器件区域内引起应变，和/或形成适合于堆叠器件的器件半导体区域的竖直堆叠。
在器件层415是IV族半导体的一些其他实施例中，非原生材料层420也可以是在IV族器件区域的暴露的背侧表面上再生长的具有相同或不同成分的IV族半导体。该材料可以从暴露的IV族器件区域外延地再生长，例如，以具有比移除的材料相对更好的晶体质量，和/或在器件区域内引起应变，和/或形成适合于堆叠器件的器件半导体区域的堆叠。
在一些其他实施例中，非原生材料层420是电介质材料，诸如但不限于SiO、SiON、SiOC、氢倍半硅氧烷、甲基倍半硅氧烷、聚酰亚胺、聚降冰片烯、苯并环丁烯等。这种电介质的沉积可以用于电隔离可能先前已经在供体衬底401的前侧处理期间形成的各种器件结构，诸如半导体器件区域。
在一些其他实施例中，非原生材料层420是导电材料，诸如已知适合于接触从背侧暴露的器件区域的一个或多个表面的任何基本金属或金属合金。在一些实施例中，非原生材料层420是适合于接触从背侧暴露的器件区域(诸如晶体管源极或漏极区域)的金属化部。在实施例中，可以形成诸如NixSiy、TixSiy、Ni:Si:Pt、TiSi、CoSi等的金属间触点。此外，植入物可用于实现稳健触点(例如，P、Ge、B等)。
在一些实施例中，非原生材料层420是材料堆叠，诸如包括栅极电介质层和栅极电极层二者的FET栅极堆叠。作为一个示例，非原生材料层420可以是适合于接触从背侧暴露的半导体器件区域(诸如晶体管沟道区域)的栅极电介质堆叠。作为器件层415的选项描述的任何其他材料也可以沉积在器件层415的背侧之上和/或在器件层415内形成的器件区域之上。例如，非原生材料层420可以是以下各项中的任意一种：氧化物半导体、TMDC或上述隧道材料，其可以沉积在背侧上，例如，以递增地制造竖直堆叠的器件层。
背侧晶片级处理可以以已知适合于前侧处理的任何方式继续。例如，可以使用任何已知的光刻和蚀刻技术将非原生材料层420图案化为有源器件区域、器件隔离区域、器件接触金属化部或器件互连件。背侧晶片级处理还可制造一个或多个互连金属化层，该互连金属化层将不同器件的端子耦合到IC中。在本文别处进一步描述的一些实施例中，可以采用背侧处理来将电源母线与IC内的各种器件端子互连。
在一些实施例中，背侧处理包括键合到第二受体衬底。这种键合可以采用任何层转移工艺来将背侧(例如，非原生)材料层接合到另一衬底。在这种接合之后，可以将前受体衬底作为牺牲供体移除，以重新暴露器件层的前侧堆叠和/或前侧。这样的实施例可以实现器件层的迭代并排层压，其中第一器件层用作组件的核心。在图4G和5G中所示的一些实施例中，接合至非原生材料层420的第二受体衬底440在受体衬底402被移除时至少提供机械支撑。
可以采用任何键合(诸如但不限于热压键合)来将第二受体衬底440接合到非原生材料层420。在一些实施例中，第二受体衬底440的表面层和非原生材料层420二者都是热压键合的连续电介质层(例如，SiO)。在一些其他实施例中，第二受体衬底440的表面层和非原生材料层420二者都包括热压键合的金属层(例如，Au、Pt等)。在其他实施例中，第二受体衬底440的表面层和非原生材料层420中的至少之一被图案化，包括被热压键合以形成混合(例如金属/氧化物)接合的图案化金属表面(即，迹线)和周围电介质(例如，隔离)两者。对于此类实施例，第二受体衬底440和图案化非原生材料层420中的结构特征在键合工艺期间对准(例如，光学地)。在一些实施例中，非原生材料层420包括一个或多个导电背侧迹线，该导电背侧迹线耦合到在器件层415中制造的晶体管的端子。该导电背侧迹线可以例如键合到第二受体衬底440上的金属化部。
器件层的键合可以在器件层的前侧处理完成之前或之后从器件层的前侧和/或背侧进行。可以在器件(例如，晶体管)的前侧制造基本完成之后执行背侧键合工艺。替代地，可以在完成器件(例如，晶体管)的前侧制造之前执行背侧键合工艺，在这种情况下，器件层的前侧可以在背侧键合工艺之后接受附加处理。如图4H和图5H中进一步所示，例如，前侧处理包括移除受体衬底402(作为第二供体衬底)以重新暴露器件层415的前侧。此时，供体-受体衬底组件403包括通过非原生材料层420接合到器件层415的第二受体440。
在另一方面，上面结合图1E和/或2G和/或2H描述的集成电路结构可以与其他背侧暴露的集成电路结构(诸如由自对准栅极端盖(SAGE)结构分隔开的相邻半导体结构或器件)共同集成。具体实施例可以涉及SAGE架构中并由SAGE壁分隔的多宽度(多Wsi)纳米线和纳米带的集成。在实施例中，纳米线/纳米带与前道工艺流程的SAGE架构部分中的多Wsi集成。这样的工艺流程可能涉及不同Wsi的纳米线和纳米带的集成，以提供具有低功率和高性能的下一代晶体管的稳健功能。可以嵌入相关的外延源极或漏极区域(例如，移除部分纳米线，然后执行源极或漏极(S/D)生长)。
为了提供进一步的上下文，自对准栅极端盖(SAGE)架构的优点可以包括实现更高的布局密度，并且特别是扩散到扩散间隔的缩放。为了提供说明性比较，图6图示了根据本公开的实施例的穿过用于非端盖架构的纳米线和鳍截取的剖视图。图7图示了根据本公开的实施例的穿过用于自对准栅极端盖(SAGE)架构的纳米线和鳍截取的剖视图。
参照图6，集成电路结构600包括具有鳍604的衬底602，鳍604从衬底602突出高于横向围绕鳍604的下部的隔离结构608一定量606。鳍的上部可以包括局部隔离结构622以及生长增强层620，如所描绘的。对应的纳米线605位于鳍604之上。可以在集成电路结构600之上形成栅极结构以制造器件。然而，可以通过增加鳍604/纳米线605对之间的间隔来适应这种栅极结构中的断裂。
参考图6，在实施例中，在栅极形成之后，结构600的下部可以被平坦化和/或蚀刻至水平634，以便留下背侧表面，该背侧表面包括栅极结构和外延源极或漏极结构的暴露底表面。应当理解，背侧(底部)触点可以形成在外延源极或漏极结构的暴露的底表面上。还应当理解，平坦化和/或蚀刻可以达到其他水平，诸如630或632。
作为对比，参考图7，集成电路结构750包括具有鳍754的衬底752，鳍754从衬底752突出高于横向围绕鳍754的下部的隔离结构758一定量756。鳍的上部可以包括局部隔离结构772和生长增强层770，如所描绘的。对应的纳米线755位于鳍754之上。隔离SAGE壁760(其上可以包括硬掩模，如所描绘的)被包括在隔离结构758内以及邻近的鳍754/纳米线755对之间。隔离SAGE壁760和最近的鳍754/纳米线755对之间的距离限定了栅极端盖间隔762。栅极结构可以形成在集成电路结构750之上，隔离SAGE壁之间，以制造器件。这种栅极结构中的断裂是由隔离SAGE壁造成的。由于隔离SAGE壁760是自对准的，因此可以最小化来自常规方法的限制以实现更激进的扩散到扩散间隔。此外，由于栅极结构包括在所有位置处的断裂，因此个体的栅极结构部分可以是通过形成在隔离SAGE壁760之上的局部互连件连接的层。在实施例中，如所描绘的，隔离SAGE壁760均包括下电介质部分和位于下电介质部分上的电介质盖。
参考图7，在实施例中，在栅极形成之后，结构750的下部可以被平坦化和/或蚀刻至水平784，以便留下背侧表面，该背侧表面包括栅极结构和外延源极或漏极结构的暴露底表面。应当理解，背侧(底部)触点可以形成在外延源极或漏极结构的暴露的底表面上。还应当理解，平坦化和/或蚀刻可以达到其他水平，诸如780或782。
自对准栅极端盖(SAGE)处理方案涉及形成与鳍自对准的栅极/沟槽接触端盖，而不需要额外的长度用于解决掩模未对准。因此，实施例可以被实施为能够缩小晶体管布局面积。本文描述的实施例可以涉及栅极端盖隔离结构(其也可以被称为栅极壁、隔离栅极壁或自对准栅极端盖(SAGE)壁)的制造。
在实施例中，如全文所描述的，自对准栅极端盖(SAGE)隔离结构可以由适合于使永久栅极结构的部分彼此最终电隔离或有助于永久栅极结构的部分彼此隔离的一种或多种材料组成。示例性材料或材料组合包括单一材料结构，诸如二氧化硅、氮氧化硅、氮化硅或碳掺杂氮化硅。其他示例性材料或材料组合包括多层堆叠，该多层堆叠具有下部二氧化硅、氮氧化硅、氮化硅或碳掺杂氮化硅以及上部较高介电常数材料(诸如氧化铪)。
应当理解，上面结合图1E和/或2G和/或2H描述的集成电路结构可以与其他背侧暴露的集成电路结构(诸如基于纳米线或纳米带的器件)共同集成。附加或替代地，可以使用结合图1A-1E和/或2A-2G和/或2H描述的工艺来制造其他集成电路结构。为了强调具有三个竖直布置的纳米线的示例性集成电路结构，图8A图示了根据本公开的实施例的基于纳米线的集成电路结构的三维剖视图。图8B图示了沿a-a’轴截取的图8A的基于纳米线的集成电路结构的剖面源极或漏极视图。图8C图示了沿b-b’轴截取的图8A的基于纳米线的集成电路结构的剖面沟道视图。
参照图8A，集成电路结构800包括在衬底802上方的一个或多个竖直堆叠的纳米线(804组)。在实施例中，如所描绘的，局部隔离结构802C、生长增强层802B和下部衬底部分802A包括在衬底802中，如所描绘的。为了出于说明性目的强调纳米线部分，未描绘最底部纳米线下方并由衬底802形成的可选鳍。本文的实施例针对单电线器件和多电线器件两者。作为示例，出于说明性目的示出了具有纳米线804A、804B和804C的基于三个纳米线的器件。为了描述方便，使用纳米线804A作为示例，该示例中的描述集中于纳米线之一。应当理解，在描述一个纳米线的属性的情况下，基于多个纳米线的实施例可以具有针对每个纳米线相同或基本相同的属性。
每个纳米线804包括纳米线中的沟道区域806。沟道区域806具有长度(L)。参考图8C，沟道区域还具有与长度(L)正交的周界(Pc)。参照图8A和8C，栅极电极堆叠808围绕每个沟道区域806的整个周界(Pc)。栅极电极堆叠808包括栅极电极以及沟道区域806和栅极电极(未示出)之间的栅极电介质层。在实施例中，沟道区域是分立的，因为它完全被栅极电极堆叠808围绕，而没有任何中间材料，诸如下层衬底材料或上覆的沟道制造材料。因此，在具有多个纳米线804的实施例中，纳米线的沟道区域806也是相对于彼此分立的。
参照图8A和8B二者，集成电路结构800包括一对非分立源极或漏极区域810/812。该对非分立源极或漏极区域810/812位于所述多个竖直堆叠的纳米线804的沟道区域806的任一侧上。此外，该对非分立源极或漏极区域810/812邻接所述多个竖直堆叠的纳米线804的沟道区域806。在一个这样的实施例中(未描绘)，该对非分立源极或漏极区810/812直接竖直邻接沟道区域806，因为外延生长在延伸超出沟道区域806的纳米线部分上和该纳米线部分之间，其中纳米线端部被示出在源极或漏极结构内。在另一实施例中，如图8A中所描绘的，该对非分立源极或漏极区域810/812间接竖直邻接沟道区域806，因为它们形成在纳米线的端部处而不是在纳米线之间。
在实施例中，如所描绘的，源极或漏极区域810/812是非分立的，因为对于纳米线804的每个沟道区域806不存在单独且分立的源极或漏极区域。因此，在具有多个纳米线804的实施例中，纳米线的源极或漏极区域810/812是全局的或统一的源极或漏极区域，而不是针对每个纳米线分立的源极或漏极区域。也就是说，非分立源极或漏极区域810/812在以下意义上是全局的：单个统一特征被用作针对多个(在这种情况下，3个)纳米线804(并且更具体地，针对多于一个分立沟道区域806)的源极或漏极区域。在一个实施例中，从与分立沟道区域806的长度正交的剖面透视图来看，一对非分立源极或漏极区810/812中的每一个的形状近似为矩形，具有底部锥形部分和顶部角顶部分，如图8B中所描绘的。然而，在其他实施例中，纳米线的源极或漏极区域810/812是相对较大但分立的非竖直合并的外延结构，诸如小块。
根据本公开的实施例，并且如图8A和8B中所描绘的，集成电路结构800还包括一对触点814，每个触点814位于一对非分立源极或漏极区域810/812中的一个上。在一个这样的实施例中，在竖直意义上，每个触点814完全围绕相应的非分立源极或漏极区域810/812。在另一方面，非分立源极或漏极区域810/812的整个周界可能并非都接触到触点814，并且因此触点814仅部分地围绕非分立源极或漏极区域810/812，如图8B中所描绘的。在未描绘的对比实施例中，沿着a-a’轴截取的非分立源极或漏极区域810/812的整个周界被触点814围绕。
再次参照图8A，在实施例中，集成电路结构800还包括一对间隔物816。如所描绘的，该对间隔物816的外部部分可以与非分立源极或漏极区域810/812的部分重叠，从而在一对间隔物816下方提供非分立源极或漏极区域810/812的“嵌入”部分。还如所描绘的，非分立源极或漏极区域810/812的嵌入部分可以不在该对间隔物816整个下方延伸。
衬底802可以由适合于集成电路结构制造的材料组成。在一个实施例中，衬底802包括由单晶材料组成的下部体块衬底，单晶材料可以包括但不限于硅、锗、硅-锗、锗-锡、硅-锗-锡、或III-V族化合物半导体材料。由可包括但不限于二氧化硅、氮化硅或氮氧化硅的材料构成的上部绝缘体层位于下部体块衬底上。因此，结构800可以由起始绝缘体上半导体衬底制造。替代地，结构800直接由体块衬底形成，并且使用局部氧化来形成电绝缘部分以代替上述上部绝缘体层。在另一替代实施例中，结构800直接由体块衬底形成，并且使用掺杂来在其上形成电隔离有源区域，诸如纳米线。在一个这样的实施例中，第一纳米线(即，靠近衬底)是omega-FET型结构的形式。
在实施例中，纳米线804的尺寸可以设计为电线或带，如下所述，并且可以具有方形(squared-off)或圆角。在实施例中，纳米线804由诸如但不限于硅、锗或其组合的材料组成。在一个这样的实施例中，纳米线是单晶的。例如，对于硅纳米线804，单晶纳米线可以基于(100)全局取向，例如在z方向上具有<100>平面。如下所述，也可以考虑其他取向。在实施例中，从剖面透视图来看，纳米线804的尺寸是纳米级的。例如，在特定实施例中，纳米线804的最小尺寸小于约20纳米。在实施例中，纳米线804由应变材料组成，特别是在沟道区域806中。
参照图8C，在实施例中，每个沟道区域806具有宽度(Wc)和高度(Hc)，宽度(Wc)与高度(Hc)大致相同。也就是说，在两种情况下，沟道区域806的剖面轮廓是类似方形的，或者如果是圆角的话，则是类似圆形的。在另一个方面，沟道区域的宽度和高度不必相同，诸如全文描述的纳米带的情况。
再次参照图8A、8B和8C，在实施例中，结构800的下部可以被平坦化和/或蚀刻至水平899，以便留下背侧表面，该背侧表面包括栅极结构和外延源极或漏极结构的暴露底表面。应当理解，背侧(底部)触点可以形成在外延源极或漏极结构的暴露的底表面上。
在实施例中，如全文所述，集成电路结构包括非平面器件，诸如但不限于finFET或三栅极结构，具有对应的一个或多个上覆纳米线结构以及finFET或三栅极结构和对应的一个或多个上覆纳米线结构之间的隔离结构。在一些实施例中，保留finFET或三栅极结构。在其他实施例中，finFET或三栅极结构最终可以在衬底移除工艺中被移除。
本文公开的实施例可用于制造各种不同类型的集成电路和/或微电子器件。这种集成电路的示例包括但不限于处理器、芯片组部件、图形处理器、数字信号处理器、微控制器等。在其他实施例中，可以制造半导体存储器。此外，集成电路或其他微电子器件可用于本领域已知的各种电子器件中。例如，在计算机系统(例如，台式机、膝上型计算机、服务器)、蜂窝电话、个人电子产品等中。集成电路可以与系统中的总线和其他部件耦合。例如，处理器可以通过一个或多个总线耦合到存储器、芯片组等。处理器、存储器和芯片组中的每一个可以潜在地使用本文公开的方法来制造。
图9图示了根据本公开的实施例的一种实施方式的计算设备900。计算设备900容纳板902。板902可以包括多个部件，包括但不限于处理器904和至少一个通信芯片906。处理器904物理且电耦合到板902。在一些实施方式中，至少一个通信芯片906也物理且电耦合至板902。在进一步的实施方式中，通信芯片906是处理器904的一部分。
取决于其应用，计算设备900可以包括可以或可以不物理且电耦合到板902的其他部件。这些其他部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、指南针、加速度计、陀螺仪、扬声器、相机和大容量存储设备(诸如硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等)。
通信芯片906实现用于向计算设备900传输数据和从计算设备900传输数据的无线通信。术语“无线”及其派生词可用于描述电路、设备、系统、方法、技术、通信信道等，它们可以通过使用经调制的电磁辐射通过非固体介质来传送数据。该术语并不暗示相关设备不包含任何电线，尽管在一些实施例中它们可能不包含任何电线。通信芯片906可以实现多种无线标准或协议中的任何一种，该无线标准或协议包括但不限于Wi-Fi(IEEE802.11系列)、WiMAX(IEEE802.16系列)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生协议，以及指定为3G、4G、5G等的任何其他无线协议。计算设备900可以包括多个通信芯片906。例如，第一通信芯片906可以专用于较短距离无线通信，诸如Wi-Fi和蓝牙，并且第二通信芯片906可以专用于较长距离无线通信，诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算设备900的处理器904包括封装在处理器904内的集成电路管芯。处理器904的集成电路管芯可以包括一个或多个结构，诸如根据本公开实施例的实施方式构建的集成电路结构。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的部分。
通信芯片906还包括封装在通信芯片906内的集成电路管芯。通信芯片906的集成电路管芯可以包括一个或多个结构，诸如根据本公开的实施例的实施方式构建的集成电路结构。
在进一步的实施方式中，容纳在计算设备900内的另一部件可以包含集成电路管芯，该集成电路管芯包括一个或多个结构，诸如根据本公开的实施例的实施方式构建的集成电路结构。
在各种实施方式中，计算设备900可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字录像机。在进一步的实施方式中，计算设备900可以是处理数据的任何其他电子设备。
图10图示了包括本公开的一个或多个实施例的中介层1000。中介层1000是用于将第一衬底1002桥接到第二衬底1004的中间衬底。第一衬底1002可以是例如集成电路管芯。第二衬底1004可以是例如存储器模块、计算机主板或另一集成电路管芯。一般而言，中介层1000的目的是将连接扩展至更宽的节距或将连接重新路由至不同的连接。例如，中介层1000可以将集成电路管芯耦合到球栅阵列(BGA)1006，球栅阵列(BGA)1006随后可以耦合到第二衬底1004。在一些实施例中，第一和第二衬底1002/1004附接到中介层1000的相对侧。在其他实施例中，第一和第二衬底1002/1004附接到中介层1000的同一侧。并且在另外的实施例中，三个或更多个衬底通过中介层1000互连。
中介层1000可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或诸如聚酰亚胺之类的聚合物材料形成。在另外的实施方式中，中介层1000可以由交替的刚性或柔性材料形成，这些材料可以包括与上面描述的用于半导体衬底中相同的材料，诸如硅、锗和其他III-V族和IV族材料。
中介层1000可以包括金属互连件1008和通孔1010，包括但不限于硅通孔(TSV)1012。中介层1000还可以包括嵌入式器件1014，包括无源器件和有源器件二者。此类器件包括但不限于电容器、去耦电容器、电阻器、电感器、保险丝、二极管、变压器、传感器和静电放电(ESD)器件。诸如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件之类的更复杂的器件也可以形成在中介层1000上。根据本公开的实施例，本文中公开的装置或工艺可用于制造中介层1000或用于制造中介层1000中所包括的部件。
因此，本公开的实施例包括具有沟槽接触飞跃结构的集成电路结构，以及制造具有沟槽接触飞跃结构的集成电路结构的方法。
本公开的实施例的图示实施方式的以上描述，包括摘要中所描述的内容，并不旨在是穷举的或将本公开限制于所公开的精确形式。虽然为了说明的目的在本文中描述了本公开的具体实施方式和示例，但是如相关领域的技术人员将认识到的，在本公开的范围内各种等效修改是可能的。
根据上面的详细描述可以对本公开进行这些修改。所附权利要求中使用的术语不应被解释为将本公开限制于说明书和权利要求中公开的具体实施方式。相反，本公开的范围完全由所附权利要求确定，权利要求应根据权利要求解释的既定原则来理解。
示例实施例1：一种集成电路结构，包括多个水平堆叠的纳米线。栅极电介质材料层围绕所述多个水平堆叠的纳米线。栅极电极结构位于所述栅极电介质材料层之上。外延源极或漏极结构位于所述多个水平堆叠的纳米线的端部。导电沟槽接触结构竖直位于外延源极或漏极结构之上，所述导电沟槽接触结构与所述外延源极或漏极结构电隔离。
示例实施例2：根据示例实施例1所述的集成电路结构，其中所述导电沟槽接触结构通过电介质结构与所述外延源极或漏极结构电隔离。
示例实施例3：根据示例实施例1或2所述的集成电路结构，还包括第二多个水平堆叠的纳米线以及位于所述第二多个水平堆叠的纳米线的端部处的第二外延源极或漏极结构，其中所述导电沟槽接触结构竖直位于第二外延源极或漏极结构之上并电耦合至第二外延源极或漏极结构。
示例实施例4：根据示例实施例1、2或3所述的集成电路结构，还包括通过电介质插塞与所述导电沟槽接触结构横向间隔开的第二导电沟槽接触结构。
示例实施例5：根据示例实施例4所述的集成电路结构，还包括竖直位于第二导电沟槽接触结构下方并电耦合到第二导电沟槽接触结构的导电通孔条。
示例实施例6：一种集成电路结构包括鳍。栅极电介质材料层围绕所述鳍。栅极电极结构位于所述栅极电介质材料层之上。外延源极或漏极结构位于所述鳍的端部。导电沟槽接触结构竖直位于所述外延源极或漏极结构之上，所述导电沟槽接触结构与所述外延源极或漏极结构电隔离。
示例实施例7：根据示例实施例6所述的集成电路结构，其中所述导电沟槽接触结构通过电介质结构与所述外延源极或漏极结构电隔离。
示例实施例8：根据示例实施例6或7所述的集成电路结构，还包括第二鳍以及位于所述第二鳍的端部的第二外延源极或漏极结构，其中所述导电沟槽接触结构竖直位于第二外延源极或漏极结构之上并电耦合至第二外延源极或漏极结构。
示例实施例9：根据示例实施例6、7或8所述的集成电路结构，还包括通过电介质插塞与所述导电沟槽接触结构横向间隔开的第二导电沟槽接触结构。
示例实施例10：根据示例实施例9所述的集成电路结构，还包括竖直位于第二导电沟槽接触结构下方并电耦合到第二导电沟槽接触结构的导电通孔条。
示例实施例11：一种计算设备包括板和耦合到所述板的部件。所述部件包括集成电路结构，所述集成电路结构包括多个水平堆叠的纳米线。栅极电介质材料层围绕所述多个水平堆叠的纳米线。栅极电极结构位于栅极电介质材料层之上。外延源极或漏极结构位于所述多个水平堆叠的纳米线的端部。导电沟槽接触结构竖直位于所述外延源极或漏极结构之上，所述导电沟槽接触结构与所述外延源极或漏极结构电隔离。
示例实施例12：根据示例实施例11所述的计算设备，还包括耦合到所述板的存储器。
示例实施例13：根据示例实施例11或12所述的计算设备，还包括耦合到所述板的通信芯片。
示例实施例14：根据示例实施例11、12或13所述的计算设备，其中所述部件是封装的集成电路管芯。
示例实施例15：根据示例实施例11、12、13或14所述的计算设备，其中所述部件选自由处理器、通信芯片和数字信号处理器组成的组。
示例实施例16：一种计算设备包括板和耦合到所述板的部件。所述部件包括集成电路结构，所述集成电路结构包括鳍。栅极电介质材料层围绕所述鳍。栅极电极结构位于所述栅极电介质材料层之上。外延源极或漏极结构位于所述鳍的端部。导电沟槽接触结构竖直位于所述外延源极或漏极结构之上，所述导电沟槽接触结构与所述外延源极或漏极结构电隔离。
示例实施例17：根据示例实施例16所述的计算设备，还包括耦合到所述板的存储器。
示例实施例18：根据示例实施例16或17所述的计算设备，还包括耦合到所述板的通信芯片。
示例实施例19：根据示例实施例16、17或18所述的计算设备，其中所述部件是封装的集成电路管芯。
示例实施例20：根据示例实施例6、17、18或19所述的计算设备，其中所述部件选自由处理器、通信芯片和数字信号处理器组成的组。

Claims (20)

1.一种集成电路结构，包括：
多个水平堆叠的纳米线；
栅极电介质材料层，围绕所述多个水平堆叠的纳米线；
栅极电极结构，位于所述栅极电介质材料层之上；
外延源极或漏极结构，位于所述多个水平堆叠的纳米线的端部；以及
导电沟槽接触结构，竖直位于所述外延源极或漏极结构之上，所述导电沟槽接触结构与所述外延源极或漏极结构电隔离。
2.根据权利要求1所述的集成电路结构，其中所述导电沟槽接触结构通过电介质结构与所述外延源极或漏极结构电隔离。
3.根据权利要求1或2所述的集成电路结构，还包括：
第二多个水平堆叠的纳米线；以及
位于所述第二多个水平堆叠的纳米线的端部处的第二外延源极或漏极结构，其中所述导电沟槽接触结构竖直位于第二外延源极或漏极结构之上并电耦合至第二外延源极或漏极结构。
4.根据权利要求1或2所述的集成电路结构，还包括：
通过电介质插塞与所述导电沟槽接触结构横向间隔开的第二导电沟槽接触结构。
5.根据权利要求4所述的集成电路结构，还包括：
竖直位于第二导电沟槽接触结构下方并电耦合到第二导电沟槽接触结构的导电通孔条。
6.一种集成电路结构，包括：
鳍；
栅极电介质材料层，围绕所述鳍；
栅极电极结构，位于所述栅极电介质材料层之上；
外延源极或漏极结构，位于所述鳍的端部；以及
导电沟槽接触结构，竖直位于所述外延源极或漏极结构之上，所述导电沟槽接触结构与所述外延源极或漏极结构电隔离。
7.根据权利要求6所述的集成电路结构，其中所述导电沟槽接触结构通过电介质结构与所述外延源极或漏极结构电隔离。
8.根据权利要求6或7所述的集成电路结构，还包括：
第二鳍；以及
位于所述第二鳍的端部的第二外延源极或漏极结构，其中所述导电沟槽接触结构竖直位于第二外延源极或漏极结构之上并电耦合至第二外延源极或漏极结构。
9.根据权利要求6或7所述的集成电路结构，还包括：
通过电介质插塞与所述导电沟槽接触结构横向间隔开的第二导电沟槽接触结构。
10.根据权利要求9所述的集成电路结构，还包括：
竖直位于第二导电沟槽接触结构下方并电耦合到第二导电沟槽接触结构的导电通孔条。
11.一种计算设备，包括：
板；和
耦合到所述板的部件，所述部件包括集成电路结构，所述集成电路结构包括：
多个水平堆叠的纳米线；
栅极电介质材料层，围绕所述多个水平堆叠的纳米线；
栅极电极结构，位于所述栅极电介质材料层之上；
外延源极或漏极结构，位于所述多个水平堆叠的纳米线的端部；以及
导电沟槽接触结构，竖直位于所述外延源极或漏极结构之上，所述导电沟槽接触结构与所述外延源极或漏极结构电隔离。
12.根据权利要求11所述的计算设备，还包括：
耦合到所述板的存储器。
13.根据权利要求11或12所述的计算设备，还包括：
耦合到所述板的通信芯片。
14.根据权利要求11或12所述的计算设备，其中所述部件是封装的集成电路管芯。
15.根据权利要求11或12所述的计算设备，其中所述部件选自由处理器、通信芯片和数字信号处理器组成的组。
16.一种计算设备，包括：
板；和
耦合到所述板的部件，所述部件包括集成电路结构，所述集成电路结构包括：
鳍；
栅极电介质材料层，围绕所述鳍；
栅极电极结构，位于所述栅极电介质材料层之上；
外延源极或漏极结构，位于所述鳍的端部；以及
导电沟槽接触结构，竖直位于所述外延源极或漏极结构之上，所述导电沟槽接触结构与所述外延源极或漏极结构电隔离。
17.根据权利要求16所述的计算设备，还包括：
耦合到所述板的存储器。
18.根据权利要求16或17所述的计算设备，还包括：
耦合到所述板的通信芯片。
19.根据权利要求16或17所述的计算设备，其中所述部件是封装的集成电路管芯。
20.根据权利要求16或17所述的计算设备，其中所述部件选自由处理器、通信芯片和数字信号处理器组成的组。
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US11757004B2 (en) * 2016-09-30 2023-09-12 Intel Corporation Transistors including source/drain employing double-charge dopants
KR102460847B1 (ko) * 2018-05-25 2022-10-28 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11081403B2 (en) * 2018-06-29 2021-08-03 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming contact features in field-effect transistors
US11522048B2 (en) * 2019-03-22 2022-12-06 Intel Corporation Gate-all-around integrated circuit structures having source or drain structures with epitaxial nubs
KR20210012084A (ko) * 2019-07-23 2021-02-03 삼성전자주식회사 반도체 장치

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