CN110970425A - 具有不对称源极和漏极结构的集成电路结构 - Google Patents

具有不对称源极和漏极结构的集成电路结构 Download PDF

Info

Publication number
CN110970425A
CN110970425A CN201910801484.2A CN201910801484A CN110970425A CN 110970425 A CN110970425 A CN 110970425A CN 201910801484 A CN201910801484 A CN 201910801484A CN 110970425 A CN110970425 A CN 110970425A
Authority
CN
China
Prior art keywords
drain
layer
integrated circuit
source
epitaxial source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910801484.2A
Other languages
English (en)
Inventor
A·波旺德
R·米恩德鲁
M·博尔
T·加尼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN110970425A publication Critical patent/CN110970425A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本公开描述了具有不对称源极和漏极结构的集成电路结构，以及制造具有不对称源极和漏极结构的集成电路结构的方法。例如，集成电路结构包括鳍和位于鳍上方的栅极堆叠体。第一外延源极或漏极结构位于鳍中栅极堆叠体的第一侧的第一沟槽中，第二外延源极或漏极结构位于鳍中栅极堆叠体的第二侧的第二沟槽中，第二外延源极或漏极结构比第一外延源极或漏极结构更深入鳍中。

Description

具有不对称源极和漏极结构的集成电路结构
技术领域
本公开的各实施例涉及集成电路结构和处理领域，特别地，涉及具有不对称源极和漏极结构的集成电路结构，和制造具有不对称源极和漏极结构的集成电路结构的方法。
背景技术
在过去的几十年中，集成电路中的特征的尺寸已成为不断增长的半导体工业背后的驱动力。缩放到越来越小的特征使得能够在半导体芯片的有限空间上增加功能单元的密度。例如，缩小晶体管尺寸允许在芯片上包含更多数量的存储或逻辑器件，使得制造出具有更大容量的产品。然而，对越来越大容量的驱动并非没有问题。优化每个器件性能的必要性变得越来越重要。
在集成电路器件的制作中，随着器件尺寸持续缩小，诸如三栅晶体管的多栅晶体管变得更加普遍。在传统工艺中，三栅晶体管通常制造在体硅衬底或绝缘体上硅衬底上。在一些情况下，体硅衬底是优选的，因为它们的成本较低并且因为它们能够实现不太复杂的三栅制造工艺。在另一个方面，当微电子器件尺寸缩小到低于10纳米(nm)节点时，保持迁移率改进和短沟道控制在器件制造中提出了挑战。用于制造器件的纳米线提供改进的短沟道控制。
然而，缩放多栅和纳米线晶体管并非没有结果。随着微电子电路的这些基本构建块的尺寸减小并且随着在给定区域中制造的基本构建块的绝对数量的增加，用于图案化这些构建块的光刻工艺的限制变得势不可挡。特别地，在半导体堆叠中图案化的特征的最小尺寸(临界尺寸)与这些特征之间的间隔之间可能存在折衷。
几十年来，集成电路(IC)中的器件密度已经按照摩尔定律增加。然而，随着器件结构的横向尺寸随着每一代技术缩小，进一步减小结构尺寸变得越来越困难。由于z高度(器件厚度)的减少提供了增加整体器件密度和IC性能的另一途径，因此三维(3D)缩放现在具有相当大的意义。例如，3D缩放可以是芯片堆叠或封装IC堆叠的形式。已知的3D集成技术是昂贵的，并且仅可以提供z高度和器件密度的逐步改进。例如，芯片的大部分厚度可以是非活性衬底材料。这种芯片的堆叠可采用穿衬底过孔(TSV)技术作为垂直互连芯片堆叠的手段。TSV通常延伸穿过20μm-50μm或更深的衬底材料，因此通常限于微米级的过孔直径。因此，TSV密度被限制在远低于大多数器件(例如，晶体管，存储器)单元的密度。因此，TSV密度被限制在远低于大多数器件(例如，晶体管、存储器)单元的密度。而且，采用TSV技术的芯片堆叠的最终z高度可以比该堆叠器件采用的实际器件层厚数百微米。
3D缩放也可以是垂直取向的器件的形式，例如，其中晶体管沟道长度基本垂直于衬底的表面而不是对于更常见的横向取向的晶体管那样平行于该表面。许多垂直取向器件架构面临的一个问题是如何在器件的相对端上制造端子，这对于横向取向器件更容易完成。
附图说明
图1A示出了具有对称源极和漏极结构的集成电路结构的横截面图。
图1B和图1C示出了根据本公开实施例的具有不对称源极和漏极结构的集成电路结构的平面图和横截面图。
图2说明根据本公开实施例的制造具有不对称源极和漏极结构的集成电路结构的方法中的各种操作的横截面图。
图3A-图3J示出了根据本公开实施例的制造具有不对称源极和漏极结构的全环栅集成电路结构的方法中的各种操作的横截面图。
图3K示出了根据本公开实施例的沿栅极线截取的非平面集成电路结构的截面图。
图4A-图4H示出了根据一些实施例的利用双面器件处理方法处理的衬底的平面图。
图5A-图5H示出了根据一些实施例的利用双面器件处理方法处理的衬底的横截面图。
图6示出了根据本公开实施例的通过纳米线和鳍截取的非端盖结构(左侧(a))对比自对准栅极端盖(SAGE)架构(右侧(b))的截面图。
图7说明根据本公开实施例的表示制造具有全环栅极装置的自对准栅极端盖(SAGE)结构的方法中的各种操作的横截面图。
图8A示出了根据本公开实施例的基于纳米线的集成电路结构的三维横截面图。
图8B示出了根据本发明实施例的沿a-a'轴截取的图8A的基于纳米线的集成电路结构的横截面源极或漏极视图。
图8C示出了根据本发明实施例的沿b-b'轴截取的图8A的基于纳米线的集成电路结构的横截面沟道视图。
图9A-图9E示出了根据本公开实施例的表示制造鳍/纳米线结构的纳米线部分的方法中的各种操作的三维横截面图。
图10示出了根据本公开实施例的一个实现方式的计算设备。
图11示出了包括本公开的一个或多个实施例的插入器。
具体实施方式
本公开描述了具有不对称源极和漏极结构的集成电路结构，以及制造具有不对称源极和漏极结构的集成电路结构的方法。在以下描述中，阐述了许多具体细节，例如具体的集成和材料方案，以便于提供对本公开的实施例的透彻理解。对于本领域技术人员显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其他情况下，没有详细描述诸如集成电路设计布局的众所周知的特征，以免不必要地模糊本公开的实施例。此外，应了解，附图中所示的各种实施例是说明性表示并且不一定按比例绘制。
也可以在以下描述中使用的某些术语仅用于参考目的，因此不旨在限制。例如，诸如“上”，“下”，“上方”和“下方”的术语指的是在附图中作参考的方向。诸如“正面”，“背面”，“后面”和“侧面”之类的术语描述了一致但任意的参考系内部件中的各部分的取向和/或位置，这通过参考文本和描述正在讨论的组件的相关附图来解释清楚。这样的术语可以包括上面具体提到的词语、其衍生词、和类似含义的词语。
本文描述的实施例可以针对生产线前道(FEOL)半导体处理和结构。FEOL是集成电路(IC)制造的第一部分，其中各个器件(例如，晶体管、电容器、电阻器等)在半导体衬底或层中被图案化。FEOL通常涵盖直到金属互连层沉积(但不包括)的所有内容。在最后的FEOL操作之后，结果通常是具有隔离的晶体管的晶圆(例如，没有任何布线)。
本文描述的实施例可以涉及生产线后道(BEOL)半导体处理和结构。BEOL是IC制造的第二部分，其中各个器件(例如，晶体管、电容器、电阻器等)与晶圆上的布线(例如，金属化层或多个层)互连。BEOL包括接触部，绝缘层(电介质)，金属层，和用于芯片到封装连接的接合点。在制造阶段的BEOL部分中，形成接触部(焊盘)，互连线，过孔和介电结构。对于现代IC工艺，BEOL中可以添加10个以上的金属层。
下面描述的实施例可以适用于FEOL处理和结构，BEOL处理和结构，或者FEOL和BEOL处理和结构两者。特别地，尽管可以使用FEOL处理场景来说明示例性处理方案，但是这样的方法也可以适用于BEOL处理。同样地，尽管可以使用BEOL处理场景来说明示例性处理方案，但是这样的方法也可以适用于FEOL处理。
本文描述的一个或多个实施例涉及使用源极或漏极(SD)不对称沟槽深度的鳍、纳米线或纳米带晶体管的双外延(EPI)连接。实施例可以针对深源极背面金属接触部。
为了提供上下文，紧密金属0(M0)间距(pitch)是缩放前端晶体管栅极(多晶硅)间距的结果。已经实现了具有双/四图案化的先进光刻，但是其可能对7nm以下的技术节点的可缩放性(scalability)提出挑战。根据本公开的实施例，背面金属接触技术与深源极晶体管架构一起使用。描述了用于深源极晶体管架构的工艺方案，以使得能够从器件背面制造到源极结构的金属接触，同时从器件正面接触漏极结构。结果是，在高度缩放的架构中，可以实现相对更宽松的金属间距用于正面金属接触。
在一个实施例中，为每个晶体管实现不对称的源极和漏极深度。在特定实施例中，源极侧比漏极侧深。该源极结构可以称为深源极(DS)。源极区和漏极区都可以填充有高度掺杂的外延材料以降低电阻。在一个实施例中，源极侧足够深以实现从背面金属接触，而漏极侧被从正面接触。
为了提供进一步的上下文，由于图案化复杂性，后端(BE)互连缩放导致更低的性能和更高的制造成本。可以实施本文描述的实施例以实现用于鳍、纳米线、或纳米带晶体管的正面和背面互连集成。本文描述的实施例可以提供实现相对更宽的互连间距的方案。结果是可以提高产品性能和降低图案化成本。可以实施实施例以实现具有低功率和高性能的缩放鳍，纳米线或纳米带晶体管的稳健功能。
为了比较的目的，图1A示出了具有对称源极和漏极结构的集成电路结构的横截面图。
参考图1，集成电路结构100包括衬底102，沟道区108，以及在沟道区108的任一侧的一对源极区或漏极区106。栅极堆叠体110和一对栅极堆叠体间隔物112位于沟道区108之上。箭头104表示最终形成与所述一对源极区或漏极区106接触的位置。两个位置104都被称为正面位置。
与图1A相对比，图1B和图1C示出了根据本公开实施例的具有不对称源极和漏极结构的集成电路结构的平面图和横截面图。图1B和图1C中所示的布置在本文中可称为垂直不对称源极或漏极结构图案，因为集成电路结构可被称为包括正面接触位置和背面接触位置。
参考图1B，集成电路结构120包括多个鳍122，例如硅鳍。鳍122可以排布在NMOS和PMOS区域中。或者，单个鳍可包括NMOS和PMOS结构。多个栅极线124在垂直于鳍122的方向上位于多个鳍122上方。相对浅的源极或漏极结构(并且在特定实施例中，漏极结构)在位置126中进行制造。相对深的源极或漏极结构(并且在特定实施例中，源极结构)在位置128中进行制造。
参考图1C，集成电路结构150包括PMOS区域152和NMOS区域172。PMOS区域152包括其上具有栅极堆叠体162的鳍(或鳍的一部分)154。栅极堆叠体162位于鳍154中的沟道区156之上。一个或多个相对浅的源极或漏极结构(并且在特定实施例中，漏极结构)158和一个或多个相对深的源极或漏极结构(并且在特定实施例中，源极结构)160在栅极堆叠体162之间并且与沟道区156相邻。正面接触部164与相对浅的源极或漏极结构158中的一个电连接。背面接触部166与相对深的源极或漏极结构160中的一个电连接。如所描述的，可以在背面接触部166和相对深的源极或漏极结构160之间形成介入的高度掺杂的区域168。
参考图1C，NMOS区域172包括其上具有栅极堆叠体182的鳍(或鳍的一部分)174。栅极堆叠体182位于鳍174中的沟道区176之上。一个或多个相对浅的源极或漏极结构(并且在特定实施例中，漏极结构)178和一个或多个相对深的源极或漏极结构(并且在特定实施例中，源极结构)180在栅极堆叠体182之间并且与沟道区176相邻。正面接触部184与相对浅的源极或漏极结构178中的一个电连接。背面接触部186和相对深的源极或漏极结构180中的一个电连接。如所描述的，可以在背面接触部186和相对深的源极或漏极结构180之间形成介入的高度掺杂的区域188。
应了解，虽然集成电路结构150被示出为具有PMOS区域152和NMOS区域172两者，但本文中所描述的实施例可针对仅PMOS集成电路结构或仅NMOS集成电路结构。此外，如图1C所示，在PMOS区域152和NMOS区域172彼此直接相邻的情况下，鳍部分190(可以替代地是隔离结构)可分隔相邻的PMOS区域152和了NMOS区域172的相邻源或漏极结构，如图所示。
再次参考图1C，根据本公开的实施例，集成电路结构包括鳍154或174，以及位于鳍154或174上的栅极堆叠体162或182。第一外延源极或漏极结构158或178位于鳍154或174中在栅极堆叠体162或182的第一侧的第一沟槽中。第二外延源源极或漏极结构160或180位于鳍154或174中在栅极堆叠体162或182的第二侧的第二沟槽中。第二外延源极或漏极160或180结构比第一外延源极或漏极结构158或178更深入到鳍154或174中。
在一个实施例中，集成电路结构还包括在第一外延源极或漏极结构158或178的顶部处耦合到第一外延源极或漏极结构158或178的第一导电接触结构162或182，在第二外延源极或漏极结构160或180的底部处第二导电接触结构166或186耦合到第二外延源极或漏极结构160或180。
如所示，在一个实施例中，第二导电接触结构166或186是背面接触结构。在一个实施例中，如图1C中所设想的实施例，尽管被高度掺杂区域168或188掩蔽，第二外延源极或漏极结构160或180具有与鳍154或174的底部共面的底部。
在一个实施例中，第二外延源极或漏极结构160或180是集成电路结构的源极区，并且第一外延源极或漏极结构158或178是集成电路结构的漏极区。在一个实施例中，第二外延源极或漏极结构160或180是集成电路结构的漏极区，第一外延源极或漏极结构158或178是集成电路结构的源极区。
在一个实施例中，第一和第二外延源极或漏极结构158/160或178/180是压缩应力源极或漏极结构，例如用于PMOS器件。在另一个实施例中，第一和第二外延源极或漏极结构158/160或178/180是拉伸应力源极或漏极结构，例如用于NMOS器件。在一个实施例中，栅极堆叠体162或182包括高k栅电介质层和金属栅电极。
在示范性工艺流程中，图2示出了根据本发明的实施例的制造具有不对称源极和漏极结构的集成电路结构的方法中的各种操作的横截面图。
参考图2的部分(a)，在衬底(未示出)上方形成鳍202/204。该鳍具有第一部分202(可以是PMOS或NMOS位置)和第二部分204(分别可以是NMOS或PMOS位置)。栅极堆叠体206形成在鳍202/204之上。栅极堆叠体206可以具有相关联的侧壁间隔物206A和电介质盖206B。可以在栅极堆叠体206之上形成刻蚀停止层206C。在栅极堆叠体206中的一些栅极堆叠体之上形成掩模208，并且将栅极堆叠体206中的其他栅极堆叠体暴露在鳍202/204的第二部分204之上。在刻蚀工艺之后示出了图2的部分(a)，其中去除了刻蚀停止层206C的被暴露部分，并且将沟槽210形成在鳍202/204的第二部分204的被暴露区域中。应理解，可以保留鳍部分205(其可以稍后用隔离结构替换)以分隔最终形成的源极、漏极结构。
参考图2的部分(b)，在沟槽210中形成相对浅的源极或漏极结构212。
参考图2的部分(c)，在栅极堆叠体206中的一些栅极堆叠体之上形成第二掩模214，并在鳍202/204的第二部分204之上暴露栅极堆叠体206中的其他栅极堆叠体。
参考图2的部分(d)，使用刻蚀工艺来去除刻蚀停止层206C的暴露部分并将沟槽218形成到鳍202/204的第二部分204的暴露区域中。在一个实施例中，沟槽218比沟槽210更深入鳍。在一些实施例中，沟槽218几乎完全穿过鳍202/204，并且在其他实施例中，沟槽218完全穿过鳍202/204。
参考图2的部分(e)，在沟槽218中形成相对深的源极或漏极结构220。
参考图2的部分(f)和(g)，使用类似的处理以在鳍202/204的第一部分202中形成相对浅的源极或漏极结构222和相对深的源极或漏极结构224。然后可以形成图案化的背面电介质226以暴露包括相对深的源极或漏极结构220和224的鳍202/204的区域。如下面描述的实施例中所例示的，在一个实施例中，在形成图案化的背面电介质226之前，去除在鳍202/204的背面处的衬底。
参考图2的部分(h)，背面导电接触部228A和228B分别形成在相对深的源极或漏极结构220和224的底表面上。可进一步形成分别与导电接触部228A和228B接触的互连线230A和230B。虽然未示出，但是正面导电接触部可以形成在相对浅的源极或漏极结构212和222的顶表面上。
在另一方面，在示例性工艺流程中，图3A-图3J示出了根据本公开实施例的制造具有不对称源极和漏极结构的全环栅集成电路结构的方法中的各种操作的截面图。
参考图3A，制造集成电路结构的方法包括形成起始堆叠300，其包括位于鳍302(例如硅鳍)之上的交替的硅锗层304和硅层306。硅层306可以被称为硅垂直排布的纳米线。如图所示，保护盖308可以形成在交替的硅锗层304和硅层306之上。
参考图3B，在垂直排布的纳米线306之上形成栅极堆叠体310。然后通过去除硅锗层304的部分来释放垂直排布的纳米线306的部分，以提供凹陷的硅锗层304'和空腔312，如图3C所示。
参考图3D，在栅极结构310的侧壁处形成上栅极间隔物314。在上栅极间隔物314下方的空腔312中形成空腔间隔物316。然后执行深沟槽刻蚀以形成沟槽318和形成凹陷的纳米线306'。然后在沟槽318中形成牺牲材料320，如图3E所示。
参考图3F，从沟槽318之一中去除牺牲材料320。然后在纳米线端部处生长外延源极或漏极结构324A和324B，如图3G中所示。源极或漏极结构324A可以被称为相对浅的源极或漏极结构，而源极或漏极结构324B可以被称为相对深的源极或漏极结构。
参考图3H，使用替换栅工艺来形成永久栅电介质328和永久栅电极326。去除鳍302的底部部分(或鳍302从其突出的衬底的部分)以在该结构背面暴露相对深的源极或漏极结构324B，如图3I所示。
参考图3J，形成耦合到相对浅的外延源极或漏极结构324A的正面导电接触结构334。形成耦合到相对深的外延源极或漏极结构324B的背面导电接触结构332。在一个实施例中，如图所示，首先在相对浅的外延源极或漏极结构324A中形成高度掺杂区域336，然后在相对浅的外延源极或漏极结构324A的高度掺杂区域336上形成正面导电接触结构334。在一个实施例中，如图所示，首先在相对深的外延源极或漏极结构324B中形成高度掺杂区域330，然后在相对深的外延源极或漏极结构324B的高度掺杂区域330上形成背面导电接触结构332。
再次参考图3J，根据本公开的一个实施例，集成电路结构包括在鳍302'之上的垂直排布的纳米线306'。栅极堆叠体326/328围绕纳米线306'的垂直排布。第一外延源极或漏极结构324A位于垂直排布的纳米线306'的第一端。第二外延源极或漏极结构324B位于垂直排布的纳米线306'的第二端。第二导电接触结构324B沿着鳍302'比第一导电接触结构324A更深。
如所示，在一个实施例中，第一外延源极或漏极结构324A不是沿着鳍302'。在一个实施例中，第一外延源极或漏极结构324A部分地沿着鳍302'。如所示，在一个实施例中，第二外延源极或漏极结构324B沿着整个鳍302'。
在一个实施例中，集成电路结构还包括第一导电接触结构334，其在第一外延源极或漏极结构324A的顶部处耦合到第一外延源极或漏极结构324A。第二导电接触结构332在第二外延源极或漏极结构324B的底部处耦合到第二外延源极或漏极结构324B。
如所示，在一个实施例中，第二导电接触结构324B是背面接触结构。在一个实施例中，第二外延源极或漏极结构324B具有与鳍302'的底部共面的底部，如图所示，并且在所示的特定实施例中包括324B的高度掺杂区域330。
在一个实施例中，第二外延源极或漏极结构324B是集成电路结构的源极区，第一外延源极或漏极结构324A是集成电路结构的漏极区。在另一实施例中，第二外延源极或漏极结构324B是集成电路结构的漏极区，第一外延源极或漏极结构324A是集成电路结构的源极区。
在一个实施例中，第一和第二外延源极或漏极结构324A和324B是压缩应力源极或漏极结构。在另一实施例中，第一和第二外延源极或漏极结构324A和324B是拉伸应力源极或漏极结构。在一个实施例中，栅极堆叠体326/328包括高k栅电介质层328和金属栅电极326。
在另一方面，为了能够访问一对不对称源极和漏极结构的深源极或漏极结构，可使用正面结构制造方法的背面显露来制造本文所描述的集成电路结构。在一些示例性实施例中，晶体管或其他器件结构的背面的显露需要晶圆级背面处理。与传统的TSV型技术相比，可以以器件单元的密度执行，甚至在器件的子区域内执行如本文所描述的晶体管的背面的显露。此外，可以执行晶体管背面的这种显露以去除基本上所有的在正面器件处理期间在其上设置器件层的施主衬底。因此，在晶体管的背面的显露可能仅为数十或数百纳米之后，器件单元中的半导体厚度变得不需要微米深的TSV。
本文描述的显露技术可实现从“自下而上”器件制造到“中心向外”制造的设计模式转移(paradigm shift)，其中“中心”是在正面制造中采用的任何层，从背面显露，并再次在背面制造中采用。器件结构的正面和所显露的背面两者的处理可解决与主要依赖于正面处理时制造3D IC相关联的许多挑战。
可以采用晶体管的背面显露方法例如以去除施主-主衬底组件(donor-hostsubstrate assembly)的载体层和介入层的至少一部分，例如如图4A-图4H和图5A-图5H所示，下面将进行描述。该工艺流程从施主-主衬底组件的输入开始。施主-主衬底中的载体层的厚度被抛光(例如，CMP)和/或用湿法或干法(例如，等离子体)刻蚀工艺刻蚀。可以采用已知的适用于载体层的成分的任何研磨、抛光和/或湿/干刻蚀工艺。例如，在载体层是IV族半导体(例如硅)的情况下，可以采用已知适用于减薄半导体的CMP浆料。同样，也可以采用已知适用于减薄IV族半导体的任何湿刻蚀剂或等离子体刻蚀工艺。
在一些实施例中，在上文之前，沿着基本平行于介入层的断裂平面切割载体层。可以利用切割或断裂工艺将大部分载体层作为块状物(bulk mass)去除，从而减少去除载体层所需的抛光或刻蚀时间。例如，在载体层的厚度为400-900μm的情况下，可以通过实施已知促进晶圆级断裂的任何毯覆式植入物来切割掉100μm-700μm。在一些示例性实施例中，将轻元素(例如，H，He或Li)植入到其中需要断裂平面的载体层内的均匀目标深度。在这样的切割过程之后，可以抛光或刻蚀保留在施主-主衬底组件中的载体层的厚度以完成去除。或者，在载体层不断裂的情况下，可采用研磨、抛光、和/或刻蚀操作来去除更大厚度的载体层。
接下来，检测介入层的暴露。检测用于识别供体衬底的背面表面已经前进到接近器件层时的点。可实施已知适用于检测用于载体层和介入层的材料之间的过渡的任何端点检测技术。在一些实施例中，一个或多个端点标准基于在执行抛光或刻蚀期间检测施主衬底的背面表面的光吸收或发射的变化。在一些其他实施方案中，端点标准与在施主基底背面表面的抛光或刻蚀期间副产物的光吸收或发射的变化相关联。例如，与载体层刻蚀副产物相关联的吸收或发射波长可以根据载体层和介入层的不同成分而改变。在其他实施方案中，端点标准与抛光或刻蚀施主基底的背面表面的副产物的物料质量的变化相关联。例如，可以通过四极质量分析器对处理的副产物进行采样，并且物料质量的变化可以与载体层和介入层的不同成分互相关联。在另一个示例性实施例中，端点标准与施主衬底的背面表面和与该施主衬底的背面表面接触的抛光表面之间的摩擦变化相关联。
可以增强对介入层的检测，其中去除工艺相对于介入层对载体层具有选择性，因为载体去除过程中的不均匀性可以通过载体层和介入层之间的刻蚀速率增量来减轻。如果研磨、抛光、和/或刻蚀操作以足够地低于去除载体层的速率去除介入层，则甚至可以跳过检测。如果不采用端点标准，则如果介入层的厚度足以满足刻蚀选择性，则预定的固定持续时间的研磨、抛光、和/或刻蚀操作可停止在介入层材料上。在一些示例中，载体刻蚀速率：介入层刻蚀速率为3:1-10:1或更高。
在暴露介入层时，可以去除介入层的至少一部分。例如，可以去除介入层的一个或多个组件层。例如，可以通过抛光均匀地去除介入层的厚度。替代地，可以通过掩模或毯覆式刻蚀工艺去除介入层的厚度。该工艺可以采用与用于将载体减薄的工艺相同的抛光或刻蚀工艺，或者可以是具有不同工艺参数的不同工艺。例如，在介入层为载体去除工艺提供刻蚀停止的情况下，后一操作可采用相对于器件层更有利于去除介入层的不同的抛光或刻蚀工艺。在要去除少于几百纳米的介入层厚度的情况下，去除工艺可能相对较慢，针对跨晶圆均匀性进行优化，并且比用于去除载体层的去除工艺更精确地控制。所采用的CMP工艺可以例如采用在半导体(例如，硅)和介电材料(例如，SiO)之间提供非常高的选择性(例如，100：1-300：1或更高)的浆料，其中该介电材料例如作为相邻器件区域之间的电隔离围绕器件层和嵌入在介入层内。
对于通过完全去除介入层来显露器件层的实施例，可以在器件层的暴露的背面或其中的特定器件区域上开始背面处理。在一些实施例中，背面器件层处理还包括穿过设置在介入层和先前在器件层中制造的器件区域(例如源极区或漏极区)之间的器件层的厚度进行进一步的抛光或湿法/干法刻蚀。
在其中载体层、介入层、或器件层背面通过湿法和/或等离子体刻蚀凹陷的一些实施例中，这种刻蚀可以是将显著的非平面性或形貌赋予到器件层的背表面中的图案化刻蚀或材料选择性刻蚀。如下面进一步描述的，图案化可以在器件单元内(即，“单元内”图案化)或者可以跨器件单元(即，“单元间”图案化)。在一些图案化刻蚀实施例中，介入层的至少部分厚度被用作用于背面器件层图案化的硬掩模。因此，掩模刻蚀工艺可以在相应的掩模器件层刻蚀之前进行。
上述处理方案可以产生包括IC器件的供体-主衬底组件,该IC器件具有被显露的正面金属化、介入层的背面、器件层的背面和/或器件层内的一个或多个半导体区域的背面。然后可以在下游处理期间执行这些被显露的区域中的任一个的额外背面处理。
应当理解，由上面示例性处理方案产生的结构可以以相同或相似的形式用于随后处理操作以完成器件制造，例如PMOS和/或NMOS器件制造。作为完成的器件的示例，图3K示出了根据本公开实施例的沿栅极线截取的非平面集成电路结构的横截面图。
参考图3K，半导体结构或器件3000包括在沟槽隔离区域3060内的非平面有源区域域(例如，包括突出鳍部分3040和子鳍区域3050的鳍结构)。在一个实施例中，取代实心鳍，该非平面有源区域域在子鳍区域3050上方被分成纳米线(例如纳米线3040A和3040B)，如虚线所示。在任一种情况下，为了便于描述非平面集成电路结构3000，下面将非平面有源区域域3040称为突出鳍部分。
栅极线3080设置在非平面有源区域的突出部分3040之上(如果适用，包括围绕纳米线3040A和3040B)，以及在沟槽隔离区域3060的一部分之上。如图所示，栅极线3080包括栅电极3500和栅极电介质层3520。在一个实施例中，栅极线3080还可以包括电介质盖层3540。从该透视图也可以看到栅极接触部3140和上覆栅极接触过孔3160，连同上覆金属互连3600，所有这些都设置在层间电介质堆叠或层3700中。从图3K的剖视图也可以看到，在一个实施例中，栅极接触部3140设置在沟槽隔离区域3060上，但不是在非平面有源区域域之上。
在一个实施例中，半导体结构或器件3000是非平面器件，例如但不限于，fin-FET器件，三栅器件，纳米带器件或纳米线器件。在这样的实施例中，相应的半导体沟道区由三维体构成或形成在三维体中。在一个这样实施例中，栅极线3080的栅电极堆叠至少围绕该三维体的顶表面和一对侧壁。
如图3K中还描绘的，在一个实施例中，界面3800存在于突出鳍部分3040和子鳍区域3050之间。界面3800可以是掺杂的子鳍区域3050和轻度掺杂或未掺杂的上部鳍部分3040之间的过渡区域。在一个这样的实施例中，每个鳍的宽度约为10纳米或更小，并且子鳍掺杂剂是从子鳍位置处的相邻固态掺杂层提供的。在一个特定的这样实施例中，每个鳍的宽度小于10纳米。
尽管未在图3K中描绘，但应了解，突出鳍部分3040的或邻近突出鳍部分3040的源极区或漏极区位于栅极线3080的任一侧上，即进、出页面(page)方向。在一个实施例中，突出鳍部分3040的材料被去除并且用另一种半导体材料代替，例如通过外延沉积来形成外延结构。在一个实施例中，源极区或漏极区可以在沟槽隔离区3060的电介质层的高度下方延伸，即，延伸到子鳍区3050中。根据本公开的一个实施例，更重度地掺杂的子鳍区域，即界面3800下方的鳍的掺杂部分，抑制了穿过该体半导体鳍的部分的源极到漏极的泄漏。根据本公开的一个或多个实施例，源极区和漏极区是一对不对称的源极和漏极结构，如上文结合图1B，图1C，图2和图3J所描述的。
再次参考图3K，在一个实施例中，鳍3040/3050(以及可能的纳米线3040A和3040B)由掺杂有载流子(例如但不是限于磷，砷，硼或其组合)的晶体硅，硅/锗或锗层构成。在一个实施方案中，硅原子的浓度大于93％。在另一实施例中，鳍3040/3050由III-V族材料组成，例如但不限于氮化镓，磷化镓，砷化镓，磷化铟，锑化铟，铟镓砷化物，铝镓砷化物，铟镓磷化物或其组合。沟槽隔离区3060可以由介电材料构成，例如但不限于二氧化硅，氮氧化硅，氮化硅，或碳掺杂的氮化硅。
栅极线3080可以由栅电极堆叠构成，该栅电极堆叠包括栅极电介质层3520和栅电极层3500。在一个实施例中，栅电极堆叠的栅电极由金属栅极和由高K材料组成的栅极电介质组成。例如，在一个实施例中，栅极电介质层由诸如但不限于氧化铪，氧氮化铪，硅酸铪，氧化镧，氧化锆，硅酸锆，氧化钽，钛酸锶钡，钛酸钡，钛酸锶，氧化钇，氧化铝，氧化钽铅钪，铌酸铅锌或它们的组合的材料组成。此外，栅极电介质层的一部分可以包括由衬底鳍3040的顶部几层形成的自然氧化物层。在一个实施例中，栅极电介质层由顶部高k部分和由半导体材料的氧化物组成的下部部分组成。在一个实施例中，栅极电介质层由顶部氧化铪部分和底部二氧化硅或氮氧化硅部分组成。在一些实施方案中，栅极电介质的一部分为“U”形结构，其包括基本上平行于衬底表面的底部部分和两个基本垂直于衬底的顶部表面的侧壁部分。
在一个实施例中，栅电极由金属层组成，例如但不限于金属氮化物，金属碳化物，金属硅化物，金属铝化物，铪，锆，钛，钽，铝，钌，钯，铂，钴，镍或导电金属氧化物。在特定实施例中，栅电极由形成在金属功函数设定层上方的非功函数设定填充材料组成。取决于晶体管是PMOS还是NMOS晶体管，栅电极层可以由P型功函数金属或N型功函数金属构成。在一些实施方案中，栅电极层可由两个或两个以上金属层的堆叠构成，其中一个或多个金属层为功函数金属层且至少一个金属层为导电填充层。对于PMOS晶体管，可用于栅电极的金属包括但不限于钌，钯，铂，钴，镍，和导电金属氧化物，例如氧化钌。P型金属层将能够形成功函数在约4.9eV和约5.2eV之间的PMOS栅电极。对于NMOS晶体管，可用于栅电极的金属包括但不限于铪，锆，钛，钽，铝，这些金属的合金，以及这些金属的碳化物，例如碳化铪，碳化锆，碳化钛，碳化钽和碳化铝。N型金属层将能够形成具有在约3.9eV和约4.2eV之间的功函数的NMOS栅电极。在一些实施方案中，栅电极可由“U”形结构组成，所述“U”形结构包括基本上平行于衬底表面的底部部分和两个基本上垂直于衬底的顶部表面的侧壁部分。在另一种实施方式中，形成栅电极的金属层中的至少一个可以简单地是基本平行于衬底的顶表面并且不包括基本垂直于衬底的顶表面的侧壁部分的平面层。在本公开的进一步实施方式中，栅电极可以由U形结构和平面非U形结构的组合构成。例如，栅电极可以由形成在一个或多个平面的非U形层的顶上一个或多个U形金属层构成。
与栅电极堆叠相关联的间隔物可以由适于最终电隔离永久栅极结构与相邻导电接触部(例如自对准接触部)或有助于永久栅极结构与相邻导电接触部(例如自对准接触部)隔离的材料构成。例如，在一个实施例中，间隔物由介电材料构成，例如但不限于二氧化硅，氮氧化硅，氮化硅，或碳掺杂的氮化硅。
栅极接触部3140和上覆栅极接触过孔3160可以由导电材料组成。在一个实施例中，一个或多个接触部或过孔由金属物料组成。金属物料可以是纯金属，例如钨，镍或钴，或者可以是合金，例如金属-金属合金或金属-半导体合金(例如，硅化物材料)。
在一个实施例中(尽管未示出)，形成接触部图案以使得与源极区和漏极区的电接触是一对不对称的源极和漏极结构，如上文结合图1B，图1C，图2和图3J所描述的。
在一个实施例中，提供结构3000涉及通过替换栅工艺制造栅极堆叠体结构3080。在这种方案中，可以去除诸如多晶硅或氮化硅柱材料的虚拟栅极材料并用永久栅电极材料来代替。在一个这样的实施例中，在该工艺中也形成永久栅极电介质层，而不是从较早的处理中进行。在一个实施例中，通过干法刻蚀或湿法刻蚀工艺去除虚拟栅极。在一个实施例中，虚拟栅极由多晶硅或非晶硅组成，并且通过包括使用SF6的干法刻蚀工艺进行去除。在另一个实施例中，虚拟栅极由多晶硅或非晶硅组成，并且通过包括使用NH4OH水溶液或氢氧化四甲基铵的湿法刻蚀工艺进行去除。在一个实施例中，虚拟栅极由氮化硅组成，并且用包括含水磷酸的湿法刻蚀进行去除。
再次参考图3K，半导体结构或器件3000的布置将栅极接触部放置在隔离区域之上。这种布置可以被视为布局空间的低效使用。然而，在另一个实施例中，半导体器件具有接触形成在有源区域之上(例如在鳍3050上方)的栅电极的部分的接触结构，并且该接触结构在与沟槽接触过孔相同的层中。
应当理解，并非需要实施上述工艺的所有方面以落入本公开的实施例的精神和范围内。例如，在一个实施例中，在制造栅极堆叠体的有源部分之上的栅极接触部之前，不需要形成虚拟栅极。上述栅极堆叠体实际上可以是最初形成的永久栅极堆叠体。而且，本文描述的工艺可以用于制造一个或多个半导体器件。半导体器件可以是晶体管或类似器件。例如，在一个实施例中，半导体器件是用于逻辑或存储的金属氧化物半导体(MOS)晶体管，或者是双极晶体管。而且，在一个实施例中，半导体器件具有三维架构，例如三栅器件，独立访问的双栅器件，或FIN-FET。一个或多个实施例对于在亚10纳米(10nm)技术节点制造半导体器件可尤其有用。
在一个实施例中，如在整个本说明书中所使用的，层间电介质(ILD)材料由电介质层或绝缘材料层组成或包括电介质层或绝缘材料层。适当的介电材料的实例包括但不限于硅的氧化物(例如，二氧化硅(SiO2))，掺杂的硅氧化物，硅的氟氧化物，碳掺杂的硅氧化物，各种本领域已知的低k介电材料及其组合。层间电介质材料可以通过常规技术形成，例如化学气相沉积(CVD)，物理气相沉积(PVD)或其他沉积方法。
在一个实施例中，如在整个本说明书中也使用的，金属线或互连线材料(和过孔材料)由一种或多种金属或其他导电结构组成。常见的例子是使用铜线和铜结构，其可以包括或不包括铜和周围ILD材料之间的阻挡层。如本文所使用的，术语金属包括合金、堆叠和多种金属的其他组合。例如，金属互连线可以包括阻挡层(例如，包括Ta，TaN，Ti或TiN中的一种或多种的层)，不同金属或合金的堆叠等。因此，互连线可以是单个材料层，或者可以由若干层形成，包括导电衬垫层和填充层。可以使用任何适当的沉积工艺，例如电镀，化学气相沉积，或物理气相沉积来形成互连线。在一个实施例中，互连线由导电材料构成，例如但不限于Cu，Al，Ti，Zr，Hf，V，Ru，Co，Ni，Pd，Pt，W，Ag，Au或其合金。互连线在本领域中有时也称为迹线，导线，线，金属或简单地称为互连。
在一个实施例中，如在整个本说明书中也使用的，硬掩模材料、覆盖层、或插塞由不同于层间电介质材料的介电材料构成。在一个实施例中，可以在不同区域中使用不同的硬掩模、覆盖、或插塞材料，以便为彼此以及为下面的电介质和金属层提供不同的生长或刻蚀选择性。在一些实施例中，硬掩模层、覆盖或插塞层包括硅的氮化物层(例如，氮化硅)或硅的氧化物层、或两者、或其组合。其他适当的材料可包括碳基材料。可以使用本领域已知的其他硬掩模、覆盖、或插塞层，这取决于具体实施方式。硬掩模、覆盖、或插塞层可以通过CVD，PVD或其他沉积方法形成。
在一个实施例中，如在整个本说明书中也使用的，使用193nm浸没光刻(i193)，EUV，和/或EBDW光刻等来执行光刻操作。可以使用正性光刻胶或负性光刻胶。在一个实施例中，光刻掩模是由形貌掩蔽部分，抗反射涂层(ARC)层和光刻胶层组成的三层掩模。在一个特定的这样实施例中，形貌掩蔽部分是碳硬掩模(CHM)层，抗反射涂层是硅ARC层。
根据本公开的一个或多个实施例，为了能够访问如上结合图1B，图1C，图2和图3J所述的一对不对称源极和漏极结构的源极区和漏极区两者，可以在晶圆级实施双面器件处理方案。在一些示例性实施例中，可以处理大的正式衬底(例如，300或450mm直径)晶圆。在示例性处理方案中，提供了包括器件层的施主衬底。在一些实施例中，器件层是IC器件所采用的半导体材料。作为一个示例，在诸如场效应晶体管(FET)的晶体管器件中，沟道半导体由半导体器件层形成。作为另一示例，对于诸如光电二极管的光学器件，漂移和/或增益半导体由器件层形成。器件层也可以在具有IC器件的无源结构中被采用。例如，光波导可以采用由器件层图案化的半导体。
在一些实施例中，施主衬底包括材料层的堆叠。这种材料堆叠可以便于随后形成包括器件层但缺少施主衬底的其他层的IC器件层级体(IC device stratum)。在示例性实施例中，施主衬底包括通过一个或多个中介材料层与器件层分隔开的载体层。载体层用于在器件层的正面处理期间提供机械支撑。载体还可以为半导体器件层中的结晶度提供基础。(一个或多个)中介层可以促进载体层的去除和/或器件层背面的显露。
然后执行正面制造操作以形成包括器件层中的一个或多个区域的器件结构。可以采用任何已知的正面处理技术来形成任何已知的IC器件，并且在本文其他地方进一步描述示例性实施例。然后将施主衬底的正面连结到主衬底上以形成器件-主体组件。主衬底在器件层的背面处理期间提供正面机械支撑。主衬底还可以包括集成电路，在施主衬底上制造的IC器件利用该集成电路互连。对于这样实施例，主衬底和施主衬底的连结可以进一步包括通过混合(电介质/金属)接合形成3D互连结构。可以采用任何已知的主衬底和晶圆级连接技术。
继续工艺流程，其中通过去除载体层的至少一部分来显露器件层级体的背面。在一些另外的实施例中，在显露操作期间也可以去除沉积在器件层上的任何介入层和/或正面材料的部分。如本文其他地方在一些示例性实施例的上下文中所描述的，(一个或多个)介入层可以促进器件层级体背面的高度均匀暴露，例如用作在晶圆级背面显露工艺中采用的刻蚀标记或刻蚀停止中的一个或多个。从背面暴露的器件层级体表面被处理以形成双面器件层级体。然后可以用一种或多种非原生材料代替与器件区域交界的诸如施主衬底中的任何一种的原生材料。例如，半导体器件层或介入层的一部分可以用一种或多种其他半导体、金属、或介电材料代替。在一些另外的实施例中，在显露操作期间被去除的正面材料的部分也可以被代替。例如，在正面器件制造期间形成的介电隔离物、栅极堆叠体、或接触金属化的一部分可以在该正面器件的背面处理/再处理期间用一种或多种其他半导体、金属、或介电材料代替。在其他实施例中，第二器件层级体或金属插入器(interposer)接合到显露的背面。
上述工艺流程提供了器件层级体-主衬底组件(device stratum-host substrateassembly)。然后可以进一步处理器件层级体-主体组件。例如，可以采用任何已知技术来分割和封装器件层级体-主衬底组件。在主衬底被完全牺牲的情况下，器件层级体-主衬底的封装可能需要将主衬底与器件层级体分离。在主衬底没有被完全牺牲的情况下(例如，在主衬底也包括器件层级体的情况下)，器件层级体-主体组件输出可以在上述工艺流程的随后迭代期间作为主衬底输入反馈。因此，上述方法的迭代可以形成具有任意数量的双侧器件层级体的晶圆级组件，例如，每个层级体的厚度仅为数十或数百纳米。在一些实施例中，并且如本文其他地方进一步描述的，对器件层级体内的一个或多个器件单元进行电测试，例如作为双面器件层级体的晶圆级组件的制造中的屈服控制点。在一些实施例中，电测试需要背面器件探测。
图4A-图4H示出了根据一些实施例的利用双面器件处理方法处理的衬底的平面图。图5A-图5H示出了根据一些实施例的利用双面器件处理方法处理的衬底的横截面图。
如图4A和5A所示，施主衬底401包括在正面晶圆表面之上的任意空间布局中的多个IC管芯411。可以按照任何技术执行IC管芯411的正面处理以形成任何器件结构。在示例性实施例中，管芯411包括器件层415内的一个或多个半导体区域。介入层410将器件层415与载体层405分开。在示例性实施例中，介入层410与载体层405和器件层415两者直接接触。或者，一个或多个间隔层可以设置在介入层410和器件层415和/或载体层405之间。施主衬底401还可以包括其他层，例如被设置在器件层415之上和/或载体层405之下。
器件层415可包括已知适用于特定IC器件的任何器件材料组成的一层或多层，所述特定IC器件例如但不限于晶体管、二极管、和电阻器。在一些示例性实施例中，器件层415包括一个或多个IV族(即IUPAC族14)半导体材料层(例如，Si，Ge，SiGe)，III-V族半导体材料层(例如，GaAs，InGaAs，InAs，InP)或III族-N半导体材料层(例如，GaN，AlGaN，InGaN)。器件层415还可以包括一个或多个半导体过渡金属双硫族化物(TMD或TMDC)层。在其他实施例中，器件层415包括一个或多个石墨烯层，或具有半导体特性的石墨烯材料层。在其他实施例中，器件层415包括一个或多个氧化物半导体层。示例性氧化物半导体包括过渡金属(例如IUPAC第4-10族)或后过渡金属(例如，IUPAC第11-14族)的氧化物。在优选实施例中，氧化物半导体包括Cu，Zn，Sn，Ti，Ni，Ga，In，Sr，Cr，Co，V或Mo中的至少一种。金属氧化物可以是低氧化物(A2O)，一氧化物(AO)。二元氧化物(AO2)，三元氧化物(ABO3)及其混合物。在其他实施例中，器件层415包括一个或多个磁性，铁磁，铁电材料层。例如，器件层415可以包括已知适用于隧道结器件的任何材料的一个或多个层，例如但不限于磁隧道结(MTJ)器件。
在一些实施例中，器件层415基本上是单晶的。尽管是单晶，但仍然存在大量的晶体缺陷。在其他实施例中，器件层415是非晶的或纳米晶的。器件层415可以是任何厚度(例如，图5A中的z维度)。在一些示例性实施例中，器件层415的厚度大于管芯411所采用的至少一些半导体区域的z厚度，因为管芯411的功能性半导体区域构建在器件层415之上/或嵌入415中不需要延伸穿过器件层415的整个厚度。在一些实施例中，管芯411的半导体区域仅设置在图5A中由虚线412标记的器件层415的顶侧厚度内。例如，管芯411的半导体区域可具有200-300nm或更小的z-厚度，而器件层可具有700-1000nm或更大的z-厚度。这样，约600nm的器件层厚度可以将管芯411的半导体区域与介入层410分隔开。
载体层405可以具有与器件层415相同的材料成分，或者可以具有与器件层415不同的材料成分。对于载体层405和器件层415具有相同成分的实施例，可以通过它们相对于介入层410的位置来识别这两层。在器件层415是晶体IV族，III-V族或III-N族半导体的一些实施方案中，载体层415是与器件层415相同的晶体IV族，III-V族或III-N族半导体。在替代实施例中，其中器件层415是晶体IV族，III-V族或III族-N半导体，载体层405是与器件层415不同的晶体IV族，III-V族或III族-N半导体。在其他实施例中，载体层405可以包括或者是在其上转移或生长器件层415的材料。例如，载体层可包括一个或多个无定形氧化物层(例如，玻璃)或晶体氧化物层(例如，蓝宝石)，聚合物片，或构建或层压到已知的适合作为IC器件处理期间的载体的结构支撑物中的任何(一种或多种)材料。根据载体材料特性和衬底直径，载体层405可以是任何厚度(例如，图5A中的z维度)。例如，在载体层405是大格式(例如，300mm-450mm)半导体衬底的情况下，载体层厚度可以是700μm-1000μm或更大。
在一些实施例中，一个或多个介入层410设置在载体层405和器件层415之间。在一些示例性实施例中，介入层410在成分上与载体层405不同，使得在随后去除载体层405期间它用作可检测的标记。在一些这样的实施例中，介入层410具有这样的成分，当暴露于载体层405的刻蚀剂时，将以比载体层405明显更慢的速率进行刻蚀(即，介入层410用作载体层刻蚀工艺的刻蚀停止)。在进一步的实施例中，介入层410具有与器件层415不同的成分。例如，介入层410可以是例如金属，半导体或介电材料。
在其中载体层405和器件层415中的至少一个是晶体半导体的一些示例性实施例中，介入层410也是晶体半导体层。介入层410可以进一步具有与载体层405和/或器件层415相同的结晶度和晶体取向。相对于其中介入层410是需要介入层410与器件层410和/或载体层405的接合(如热压接合)的材料的替代实施例，这样实施例可以具有降低的供体衬底成本的优点。
对于介入层410是半导体的实施例，主要半导体晶格元素、合金成分或杂质浓度中的一个或多个至少在载体层405和介入层410之间可以变化。在至少载体层405是IV族半导体的一些实施例中，介入层410也可以是IV族半导体，但是具有不同的IV族元素或合金和/或掺杂有不同于载体层405的杂质水平的杂质物料。例如，介入层410可以是在硅载体上外延生长的硅-锗合金。对于这样的实施例，可以将假型介入层异质外延生长至临界厚度以下的任何厚度。替代地，介入层410可以是具有大于临界厚度的厚度的松弛缓冲层。
在其他实施例中，其中在至少载体层405是III-V族半导体的情况下,介入层410也可以是III-V族半导体,但是具有不同的III-V族合金和/或掺杂有不同于载体层405的杂质水平的杂质物料。例如，介入层410可以是在GaAs载体上外延生长的AlGaAs合金。在载体层405和器件层415都是晶体半导体的一些其他实施例中，介入层410也是晶体半导体层，其可以进一步具有与载体层405和/或器件层415相同的结晶度和晶体取向。
在载体层405和介入层410两者都具有相同或不同的主要半导体晶格元素的实施例中，杂质掺杂剂可以区分载体和介入层。例如，介入层410和载体层405都可以是硅晶体，其中介入层410缺少载体层405中存在的杂质，或者掺杂有载体层405中不存在的杂质，或者掺杂至与载体层405中存在的杂质不同的水平。该杂质区分给予载体和介入层之间的刻蚀选择性，或仅仅引进可检测的物料。
介入层410可以掺杂或不掺杂有电活性的杂质(即，使其成为n型或p型半导体)，因为杂质可以在随后去除载体期间提供用于介入层410检测的任何基础。用于一些半导体材料的示例性电活性杂质包括III族元素(例如B)，IV族元素(例如P)。可以使用任何其他元素作为非电活性物料。介入层410内的杂质掺杂剂浓度仅需要从载体层405的杂质浓度变化足以用于检测的量，这可以根据检测技术和检测器灵敏度预先确定。
如本文其他地方进一步描述的，介入层410可以具有与器件层415不同的成分。在一些这样的实施例中，介入层410可以具有与器件层415不同的带隙。例如，介入层410可以具有比器件层415更宽的带隙。
在介入层410包括介电材料的实施例中，介电材料可以是无机材料(例如，SiO，SiN，SiON，SiOC，氢倍半硅氧烷，甲基倍半硅氧烷)或有机材料(聚酰亚胺，聚降冰片烯，苯并环丁烯)。对于一些电介质实施例，介入层410可以形成为嵌入层(例如，通过将氧植入到硅器件和/或载体层中的SiOx)。电介质介入层的其他实施例可能必需要载体层405到器件层415的接合(例如，热压接合)。例如，在供体衬底401是氧化物上半导体(SOI)衬底的情况下，载体层405和器件层415其中一个或两个可以被氧化并接合在一起以形成SiO介入层410。类似的接合技术可以应用于其他无机或有机介电材料。
在一些其他实施例中，介入层410包括在层内横向间隔开的两种或更多种材料。两种或更多种材料可包括电介质和半导体，电介质和金属，半导体和金属，电介质和金属，两种不同的电介质，两种不同的半导体或两种不同的金属。在这种介入层内，第一材料可以围绕延伸穿过介入层的厚度的第二材料的岛。例如，介入层可以包括围绕延伸穿过中介层的厚度的半导体岛的场隔离电介质。半导体可以在图案化电介质的开口内外延生长，或者电介质材料可以沉积在图案化半导体的开口内。
在一些示例性实施例中，诸如鳍或台面的半导体特征被刻蚀到半导体器件层的正面表面中。围绕这些特征的沟槽随后可以用隔离电介质回填，例如按照任何已知的浅沟槽隔离(STI)工艺。半导体特征或隔离电介质中的一个或多个可用于终止背面载体去除工艺，例如作为背面显露刻蚀停止物。在一些实施例中，沟槽隔离电介质的显露可以停止、显著延迟或感应可检测信号以终止背面载体抛光。例如，当暴露围绕含有器件层的半导体特征的沟槽隔离电介质的(底部)表面时，采用有助于载体半导体(例如，Si)的去除超过隔离电介质(例如SiO)的去除的高选择性的浆料的载体半导体的CMP抛光可显著减慢。因为器件层设置在介入层的正面，所以器件层不需要直接暴露于背面显露工艺。
值得注意的是，对于其间介入层包括半导体和电介质两者的实施例，介入层厚度可以显著大于与介入层和载体的晶格失配相关联的临界厚度。尽管低于临界厚度的介入层可能是不足以适应晶圆级背面显露工艺的不均匀性，但是具有更大厚度的实施例可有利地增加背面显露工艺窗口。具有针孔电介质的实施例可以以其他方式促进载体和器件层的随后分离以及改善器件层内的晶体质量。
包括半导体和电介质的介入层内的半导体材料也可以是同质外延的。在一些示例性实施例中，穿过设置在硅载体层上的针孔电介质生长硅外延器件层。
继续图4A和图5A的描述，介入层410也可以是金属。对于这样的实施例，金属可以是已知适于接合到载体层405或器件层415的任何成分。例如，载体层405和器件层415中的任一个或两个可以由金属完成，例如但不限于Au或Pt，并且随后接合在一起，例如以便形成Au或Pt介入层410。这种金属也可以是介入层的一部分，该介入层还包括围绕金属部件的图案化电介质。
介入层410可具有任何厚度(例如，图5A中的z高度)。介入层应该足够厚以确保在暴露器件区域和/或器件层415之前可以可靠地终止载体去除操作。介入层410的示例性厚度范围从几百纳米到几微米并且可根据例如待去除的载体材料的量、载体去除工艺的均匀性、和载体去除工艺的选择性而变化。对于其中介入层具有与载体层405相同的结晶度和晶体取向的实施例，可以将载体层410的厚度减小介入层410的厚度。换句话说，介入层410可以是700μm-1000μm厚的也用作载体层的IV族晶体半导体衬底的顶部部分。在假型异质外延实施例中，介入层厚度可以限于临界厚度。对于采用纵横比捕获(ART)或另一种完全松弛缓冲架构的异质外延介入层实施例，介入层可具有任何厚度。
如图4B和5B中进一步所示，供体衬底401可以连结到主衬底402以形成供体-主衬底组件403。在一些示例性实施例中，供体衬底401的正面表面连结到主衬底401的表面，使得器件层415邻近主衬底402并且载体层405远离主衬底402。主衬底402可以是已知适用于连结到器件层415和/或器件层415之一制造的正面堆叠的任何衬底。在一些实施例中，主衬底402包括一个或多个额外器件层级体。例如，主衬底402还可包括一个或多个器件层(未示出)。主衬底402可以包括集成电路，在主衬底402的器件层中制造的IC器件与该集成电路互连，在这种情况下，器件层415与主衬底402的连结可以进一步需要穿过晶圆级接合形成3D互连结构。
尽管未通过图5B详细描述，但是可以在器件层415和主衬底402之间存在任何数量的正面层，例如互连金属化层和层间电介质(ILD)层。可以采用任何技术连结主衬底402和施主衬底401。在本文其他地方进一步描述的一些示例性实施例中，施主衬底401与主衬底402的连结是通过金属-金属，氧化物-氧化物或混合物(金属/氧化物-金属/氧化物)热压接合来实现的。
在主衬底402在与载体层405相对的一侧面向器件层415的情况下，可以去除载体层405的至少一部分，如图4C和5C中进一步所示。在去除整个载体层405的情况下，施主-主衬底组件403保持具有平坦的背面和正面表面的高度均匀的厚度。替代地，可以掩蔽载体层405，并且仅在未掩蔽的子区域中暴露介入层410以形成非平面的背面表面。在图4C和5C所示的示例性实施例中，从施主-主衬底组件403的整个背面表面去除载体层405。可以例如通过切割、研磨、和/或抛光(例如，化学机械抛光)、和/或湿法化学刻蚀、和/或等离子体刻蚀穿过载体层的厚度来去除载体层405以暴露介入层410。可以采用一个或多个操作来去除载体层405。有利地，可以基于持续时间或对介入层410的暴露敏感的端点信号来终止(一个或多个)去除操作。
在进一步的实施例中，例如如图4D和5D所示，还至少部分地刻蚀介入层410以暴露器件层415的背面。在用作载体层刻蚀停止和/或载体层刻蚀端点触发之后，可以去除介入层410的至少一部分。在去除整个介入层410的情况下，供体-主衬底组件403保持由比载体层薄得多的介入层实现的、具有平面的背面和正面表面的高度均匀的器件层厚度。替代地，可以掩蔽介入层410并且仅在未掩蔽的子区域中暴露器件层415，从而形成非平面的背面表面。在图4D和5D所示出的示例性实施例中，从供体-主衬底组件403的整个背面表面去除介入层410。可以例如通过抛光(例如，化学机械抛光)、和/或毯覆式湿法化学刻蚀、和/或毯覆式等离子体刻蚀穿过载体层的厚度来去除介入层410以暴露器件层415。可以采用一个或多个操作来去除介入层410。有利地，可以基于持续时间或对器件层415的暴露敏感的端点信号来终止(一个或多个)去除操作。
在一些另外的实施例中，例如如图4E和图5E所示，器件层415被部分刻蚀以暴露先前在正面处理期间形成的器件结构的背面。在器件层415用于制造一个或多个器件半导体区域和/或其用作介入层刻蚀停止或端点触发之后，可以去除器件层415的至少一部分。在器件层415在整个衬底区域之上被减薄的情况下，施主-主衬底组件403保持具有平坦的背面表面和正面表面的高度均匀的减小的厚度。替代地，可以掩蔽器件层415，并且仅在未掩蔽的子区域中选择性地显露器件结构(例如，器件半导体区域)，从而形成非平面的背面表面。在图4E和5E所示的示例性实施例中，器件层415在施主-主衬底组件403的整个背面表面上减薄。可以例如通过抛光(例如，化学机械抛光)、和/或湿法化学刻蚀、和/或等离子体刻蚀穿过器件层的厚度来减薄器件层415，以暴露先前在正面处理期间形成的一个或多个器件半导体区域和/或一个或多个其他器件结构(例如，正面器件端子接触金属化、间隔电介质等)。可以采用一个或多个操作来减薄器件层415。有利地，可以基于持续时间或对器件层415内的图案化特征的曝光敏感的端点信号来终止器件层减薄。例如，在正面处理形成器件隔离特征(例如，浅沟槽隔离)的情况下，器件层415的背面减薄可在暴露隔离电介质材料时终止。
可以在器件层415内的介入层的背面表面、器件层、和/或特定的器件区域之上和/或一个或多个其他器件结构(例如，正面器件端子接触金属化、间隔电介质等)之上沉积非原生(non-native)材料层。从背面暴露(显露)的一种或多种材料可以用非原生材料层覆盖或用这种材料来代替。在一些实施例中，如图4F和图5F所示，非原生材料层420沉积在器件层415上。非原生材料层420可以是具有与被去除以显露器件层级体的背面的材料不同的成分和/或微结构的任何材料。例如，在去除介入层410以暴露器件层415的情况下，非原生材料层420可以是具有与介入层410不同的成分或微结构的另一半导体。在一些这样的实施例中，器件层415是III-N半导体，非原生材料层420也可以是在被显露的III-N器件区域的背面表面上再生长的、具有相同或不同成分的III-N半导体。该材料可以从显露的III-N器件区域外延再生长，以便例如具有比所去除的材料更好的晶体质量和/或在器件层内和/或在器件层内的器件区域内引起应变，和/或形成适用于堆叠器件的器件半导体区域的垂直(例如，z-维度)堆叠。
在器件层415是III-V半导体的一些其他实施例中，非原生材料层420也可以是在被显露的III-N器件区域的背面表面上再生长的、具有相同或不同成分的III-V半导体。该材料可以从显露的III-V器件区域外延再生长，以便例如具有比所去除的材料相对更好的晶体质量，和/或在器件层或器件层内的特定器件区域内引起应变，和/或形成适用于堆叠器件的器件半导体区域的垂直堆叠。
在器件层415是IV族半导体的一些其他实施例中，非原生材料层420也可以是在被暴露的IV族器件区域的背面表面上再生长的、具有相同或不同成分的IV族半导体。该材料可以从显露的IV族器件区域外延再生长，以便例如具有比所去除的材料相对更好的晶体质量，和/或在器件区域内引起应变，和/或形成适用于堆叠器件的半导体区域的堆叠。
在一些其他实施例中，非原生材料层420是介电材料，例如但不限于SiO，SiON，SiOC，氢倍半硅氧烷，甲基倍半硅氧烷，聚酰亚胺，聚降冰片烯，苯并环丁烯等。这种电介质的沉积可用于电隔离可先前在施主衬底401的正面处理期间形成的各种器件结构，例如半导体器件区域。
在一些其他实施例中，非原生材料层420是导电材料，例如已知适用于接触从背面露出的器件区域的一个或多个表面的任何元素金属或金属合金。在一些实施例中，非原生材料层420是适用于接触从背面露出的器件区域(例如晶体管源极区或漏极区)的金属化。
在一些实施例中，非原生材料层420是材料堆叠，例如包括栅极电介质层和栅电极层的FET栅极堆叠体。作为一个示例，非原生材料层420可以是适用于接触从背面显露出来的半导体器件区域(例如晶体管沟道区)的栅极电介质堆叠。被描述为器件层415的选项的任何其他材料也可以沉积在器件层415的背面之上和/或器件层415内形成的器件区域之上。例如，非原生材料层420可以是上述氧化物半导体，TMDC或隧穿材料中的任何一个，其可以沉积在背面上，例如，以递增地制造垂直堆叠的器件层级体。
背面晶圆级处理可以以已知适用于正面处理的任何方式继续。例如，可以使用任何已知的光刻和刻蚀技术将非原生材料层420图案化成有源器件区域、器件隔离区域、器件接触金属化或器件互连。背面晶圆级处理可以进一步制造将不同器件的端子耦合到IC中的一个或多个互连金属化层。在本文其他地方进一步描述的一些实施例中，可以采用背面处理来将电源总线互连到IC内的各器件端子。
在一些实施例中，背面处理包括接合到第二主衬底。这种接合可采用任何层转移工艺将背面(例如，非原生)材料层连结到另一个衬底。在这种接合之后，前一主衬底可作为牺牲施主被去除，以重新暴露器件层的正面堆叠和/或器件层的正面。这样实施例可以实现器件层级体的迭代的侧对侧层压，其中第一器件层用作组件的核心。在图4G和图5G所示的一些实施例中，连结到非原生材料层420的第二主衬底440在去除主衬底402时提供至少的机械支撑。
可以采用任何接合(例如但不限于热压接合)将第二主衬底440连接到非原生材料层420。在一些实施例中，第二主衬底440的表面层和非原生材料层420都是连续的电介质层(例如，SiO)，其是热压接合的。在一些其他实施例中，第二主衬底440的表面层和非原生材料层420都包括热压结合的金属层(例如，Au，Pt等)。在其他实施例中，第二主衬底440的表面层和非原生材料层420中的至少一个被图案化，包括图案化的金属表面(即，迹线)和周围电介质(例如，隔离)，其是热压接合的以形成混合(例如，金属/氧化物)接头。对于这样实施例，在接合工艺期间，第二主衬底440和图案化的非原生材料层420中的结构特征被对齐(例如，光学地)。在一些实施例中，非原生材料层420包括耦合到在器件层415中制造的晶体管的端子的一个或多个导电的背面迹线。该导电的背面迹线可以例如在次级主衬底440上接合到金属化(metallization)。
在已经完成器件层的正面处理之前或之后，可以从器件层的正面和/或背面开始器件层级体的接合。在器件(例如，晶体管)的正面制造基本上完成之后，可以执行背面接合工艺。替代地，可以在完成器件(例如，晶体管)的正面制造之前执行背面接合工艺，在这种情况下，器件层的正面可以在背面接合工艺之后接受额外的处理。如图4H和图5H中进一步所示的，例如，正面处理包括去除主衬底402(作为第二施主衬底)以重新暴露器件层415的正面。此时，施主-主衬底组件403包括通过非原生材料层420连结到器件层415的辅助主衬底440。
在另一方面，一个或多个实施例涉及由自对准栅极端盖(SAGE)结构分隔的相邻半导体结构或器件。具体实施方案可涉及集成在SAGE架构中的并且由SAGE壁分开的多宽度(多Wsi)纳米线和纳米带。在一个实施例中，纳米线/纳米带与正面工艺流程的SAGE架构部分中的多个Wsi集成在一起。这样的工艺流程可以涉及不同Wsi的纳米线和纳米带的集成，以提供具有低功率和高性能的下一代晶体管的稳健功能。可以嵌入相关的外延源极区或漏极区(例如，如上所述的，去除纳米线的部分，然后执行源极或漏极(S/D)生长)或通过垂直合并形成(例如，环绕现有线形成外延区域)相关的外延源极区或漏极区，如下面结合图9A-图9E更详细地描述的。
为了提供进一步的上下文，自对准栅极端盖(SAGE)架构的益处可包括实现更高的布局密度，特别是扩散到扩散间隔的缩放。为了提供说明性的比较，图6示出了本公开的实施例的通过纳米线和鳍截取的非端盖架构(左侧(a))对照自对准栅极端盖(SAGE)架构(右侧(b))的横截面图。
参考图6的左侧(a)，集成电路结构600包括衬底602，衬底602具有从衬底602突出隔离结构608之上一定量606的鳍604，隔离结构608横向地围绕鳍604的下部。对应的纳米线605位于鳍604的上方。可以在集成电路结构600上形成栅极结构以制造器件。然而，通过增加鳍604/纳米线605对之间的间隔，可以适应这种栅极结构的中断(break)。
相比之下，参考图6的右侧(b)，集成电路结构650包括衬底652，衬底652具有从其上突出隔离结构658之上量656的鳍654，隔离结构658横向地围绕鳍的下部。相应的纳米线605位于鳍604上方。隔离SAGE壁660(其上可包括硬掩模，如图所示)被包括在隔离结构652内和相邻的鳍654/纳米线655对之间。隔离SAGE壁660和最近的鳍654/纳米线655对之间的距离限定了栅极端盖间隔662。栅极结构可以形成在集成电路结构600上，在隔离SAGE壁之间以制造器件。这种栅极结构的中断由隔离的SAGE壁造成。由于隔离SAGE壁660是自对准的，因此可以最小化来自常规方法的限制，以使得能够实现更积极的扩散到扩散间隔。此外，由于栅极结构在所有位置处都包括中断，所以各个栅极结构部分可以通过在隔离SAGE壁660上形成的局部互连层连接。在一个实施例中，如图所示，SAGE壁660每个包括下部介电部分和在该下部介电部分上的电介质盖。
自对准栅极端盖(SAGE)处理方案涉及形成自对准到鳍的栅极/沟槽接触端盖，而不需要额外的长度来解决掩模误配准。因此，可以实现实施例以实现晶体管布局区域的缩小。本文描述的实施例可以涉及栅极端盖隔离结构的制造，其也可以称为栅极壁，隔离栅极壁，或自对准栅极端盖(SAGE)壁。
在用于具有分隔相邻器件的SAGE壁的结构的示例性处理方案中，图7示出了根据本公开的实施例的表示制造具有全环栅器件的自对准栅极端盖(SAGE)结构的方法中的各种操作的横截面图。
参考图7的部分(a)，起始结构包括位于衬底702上方的纳米线图案化堆叠704。在纳米线图案化堆叠704上方形成光刻图案化堆叠706。纳米线图案化堆叠704包括交替的硅锗层710与硅层712。保护掩模714位于纳米线图案化堆叠704和光刻图案化堆叠706之间。在一个实施例中，光刻图案化堆叠706是由形貌掩蔽部分720，抗反射涂层(ARC)层722，和光刻胶层725组成的三层结构。在特定的这样实施例中，形貌掩模部分720是碳硬掩模(CHM)层，并且抗反射涂层722是硅ARC层。
参考图7的部分(b)，对部分(a)的堆叠进行光刻图案化，然后刻蚀以提供包括图案化衬底702和沟槽730的刻蚀结构。
参考图7的部分(c)，部分(b)的结构具有形成在沟槽730中的隔离层740和SAGE材料742。然后将该结构平坦化以留下图案化的形貌掩模层720'作为被暴露的上层。
参考图7的部分(d)，隔离层740凹陷在图案化衬底702的上表面下方，例如，以限定突出鳍部分并提供在SAGE壁742下方的沟槽隔离结构741。
参考图7的部分(e)，至少在沟道区中去除硅锗层710以释放硅纳米线712A和712B。在形成图7的部分(e)的结构之后，可以环绕纳米线712B或712A，在衬底702的突出鳍上方以及在SAGE壁742之间形成栅极堆叠体。在一个实施例中，在形成在栅极堆叠体之前，去除保护掩模714的剩余部分。在另一个实施例中，保护掩模714的剩余部分被保留为绝缘鳍帽，作为处理方案的制品(artifact)。
再次参考图7的部分(e)，应理解，描绘了沟道视图，其中源极区或漏极区(可以是不对称的，如结合图1B，图1C，图2和图3J所述)位于页面内、外。在一个实施例中，包括纳米线712B的沟道区的宽度小于包括纳米线712A的沟道区的宽度。因此，在一个实施例中，集成电路结构包括多宽度(多Wsi)纳米线。尽管712B和712A的结构可以分别区分为纳米线和纳米带，但是这两种结构在本文中通常称为纳米线。还应理解，始终参考或描绘鳍/纳米线对可以指包括鳍和一个或多个上覆纳米线的结构(例如，图7中示出了两个上覆纳米线)。
为了突出显示具有三个垂直排布的纳米线的示例性集成电路结构，图8A示出了根据本公开实施例的基于纳米线的集成电路结构的三维横截面图。图8B示出了沿着a-a'轴截取的图8A的基于纳米线的集成电路结构的横截面源极或漏极视图。图8C示出了沿着b-b'轴截取的图8A的基于纳米线的集成电路结构的横截面沟道视图。
参考图8A，集成电路结构800包括位于衬底802上方的一个或多个垂直堆叠的纳米线(804组)。出于说明性目的，为了强调纳米线部分，未示出最底部纳米线和衬底802之间的可选鳍。本文的实施例针对单线(single wire)器件和多线器件。作为示例，出于说明性目的，示出了具有纳米线804A，804B和804C的三个基于纳米线的器件。为了便于描述，使用纳米线804A作为示例，来集中描述这些纳米线之一。应当理解，在描述一个纳米线的属性的情况下，基于多个纳米线的实施例针对其中的每个纳米线具有相同或基本相同的属性。
每个纳米线804包括纳米线中的沟道区806。沟道区806具有长度(L)。参考图8C，沟道区还具有与长度(L)正交的周界(Pc)。参照图8A和图8C，栅电极堆叠808围绕每个沟道区806的整个周界(Pc)。栅电极堆叠808包括沿位于沟道区806和栅电极(未示出)之间的栅极电介质层的栅电极。在一个实施例中，沟道区是离散的，因为它完全被栅电极堆叠808围绕，而没有任何介入材料，例如下面的衬底材料或上覆的沟道制造材料。因此，在具有多个纳米线804的实施例中，纳米线的沟道区806也是相对于彼此离散的。
参考图8A和图8B，集成电路结构800包括一对非离散的源极区或漏极区810/812。该对非离散的源极区或漏极区810/812位于多个垂直堆叠的纳米线804的沟道区806的任一侧上。此外，该对非离散的源极区或漏极区810/812邻接多个垂直堆叠的纳米线804的沟道区806。在一个这样实施例(未示出)中，该对非离散的源极区或漏极区810/812直接垂直地邻接沟道区806，其中外延生长在沟道区806上和超过沟道区806延伸的纳米线部分之间，其中纳米线端部被示出在源极或漏极结构内。在另一个实施例中，如图8A所示，该对非离散的源极区或漏极区810/812间接垂直地邻接沟道区806，它们形成在纳米线的端部而不是纳米线之间。
在一个实施例中，如所示，源极区或漏极区810/812是非离散的，其中对于纳米线804的每个沟道区806没有单独的和离散的源极区或漏极区。因此，在具有在多个纳米线804的实施例中，纳米线的源极区或漏极区810/812是全局或统一的源极区或漏极区，而不是每个纳米线的离散的区域。在一个实施例中，从垂直于离散沟道区806的长度的横截面透视图看，该对非离散的源极区或漏极区810/812中的每一个近似为矩形形状，在特定实施例中，具有底部锥形部分和顶部顶点部分，如图8B所示。在一个实施例中，源极或漏极结构810是相对深的源极或漏极结构，并且源极或漏极结构812是相对浅的源极或漏极结构，如上文结合图3J所述。
在一个实施例中，并且如图8A和8B所示，集成电路结构800还包括一对接触位置814。在一个实施例中，如上面结合图3J所述，制造背面接触部以接触相对深的源极或漏极结构810，并制造正面接触部以接触相对浅的源极或漏极结构812。
参考图8B和8C，非离散的源极区或漏极区810/812在某种意义上是全局的，即单个统一特征用作多个(在这种情况下为3)纳米线804，更特别地，用作不只一个沟道区806的源极区或漏极区。在一个实施例中，该对非离散源极区或漏极区810/812由与离散沟道区806的半导体材料不同的半导体材料构成，例如，该对非离散的源极区或漏极区810/812由硅锗构成，而离散的沟道区806由硅构成。在另一实施例中，该对非离散源极区或漏极区810/812由与离散沟道区806的半导体材料相同或基本相同的半导体材料构成，例如，非离散的源极区或漏极区810/812和离散的沟道区806都由硅构成。
再次参见图8A，在一个实施例中，集成电路结构800还包括一对间隔物816。如图所示，该对间隔物816的外部部分可以与非离散源极区或漏极区810/812的部分重叠，在该对间隔物806下面提供非离散的源极区或漏极区810/812的“嵌入”部分。如图所示，非离散的源极区或漏极区810/812的嵌入部分可能不是在整个该对间隔物816下面延伸。在另一个实施例中，该对间隔物816的外部部分不与非离散的源极区或漏极区810/812的部分重叠。
衬底802可以由适用于集成电路结构制造的材料组成。在一个实施例中，衬底802包括由单晶材料组成的下部体衬底，该材料可包括但不限于硅，锗，硅-锗或III-V族化合物半导体材料。由可包括但不限于二氧化硅，氮化硅，或氮氧化硅的材料组成的上部绝缘层位于下部体衬底上。因此，结构800可以由起始绝缘体上半导体衬底制造。替代地，结构800直接由体衬底形成，并且局部氧化物用于形成电绝缘部分来代替上述的上部绝缘层。在另一替代实施例中，结构800直接由体衬底形成，并且用掺杂来在该体衬底上形成电隔离的有源区域域，例如纳米线。在一个这样实施例中，第一纳米线(即，靠近衬底)是ω-FET型结构的形式。
在一个实施例中，纳米线804的尺寸可以设计为线或带，如下所述，并且可以具有方形角或圆角。在一个实施例中，纳米线804由诸如但不限于硅，锗或其组合的材料组成。在一个这样的实施方案中，纳米线是单晶的。例如，对于硅纳米线804，单晶纳米线可以基于(100)全局取向，例如，在z方向上具有<100>平面。如下所述，还可以考虑其他取向。在一个实施例中，从横截面的角度来看，纳米线804的尺寸是处于纳米尺度。例如，在特定实施例中，纳米线804的最小尺寸小于约20纳米。在一个实施例中，纳米线804由应变材料组成，特别是在沟道区806中。
参考图8C，在一个实施例中，每个沟道区806具有宽度(Wc)和高度(Hc)，宽度(Wc)与高度(Hc)大致相同。也就是说，在两种情况下，沟道区806都是方形的，或者如果是圆角的，则在横截面轮廓中是圆形的。在另一方面，沟道区的宽度和高度不需要相同，例如如全文所述的纳米带的情况。
在另一方面，提供了制造鳍/纳米线集成电路结构的纳米线部分的方法。例如，图9A-图9E示出了根据本公开实施例的表示制造鳍/纳米线结构的纳米线部分的方法中的各种操作的三维横截面图。
制造纳米线集成电路结构的方法可包括在衬底上方形成纳米线。在示出两个硅纳米线的形成的具体示例中，图9A示出了衬底902(例如，由其上具有绝缘二氧化硅层902B的体衬底硅衬底902A组成)，其上具有硅层904/硅锗层906/硅层908堆叠。应理解，在另一实施例中，硅锗层/硅层/硅锗层堆叠可用于最终形成两个硅锗纳米线。
参考图9B，硅层904/硅锗层906/硅层908堆叠的一部分以及二氧化硅层902B的顶部被图案化成鳍型结构910，例如，使用掩模和等离子刻蚀工艺。应理解，出于说明性目的，图9B的刻蚀显示为形成两个硅纳米线前体部分。虽然为了便于说明而示出刻蚀为在底部隔离层内的结束，但是在本公开的实施例的上下文中预期到更复杂的堆叠。例如，该过程可以应用于如结合图7所述的纳米线/鳍堆叠。
该方法还可以包括在纳米线中形成沟道区，沟道区具有长度和与长度正交的周界。在示出在两个硅纳米线上形成三个栅结构的具体示例中，图9C示出了其上具有三个牺牲栅极912A，912B和912C的鳍型结构910。在一个这样的实施例中，三个牺牲栅极912A，912B和912C由牺牲栅极氧化物层914和牺牲多晶硅栅极层916组成，它们通过等离子体刻蚀工艺进行毯覆式沉积和图案化。
在图案化以形成三个牺牲栅极912A，912B和912C之后，可以在三个牺牲栅极912A，912B和912C的侧壁上形成间隔物，可以执行掺杂(例如，尖端和/或源极和漏极型掺杂)，可以形成层间电介质层以覆盖三个牺牲栅极912A，912B和912C。可以抛光层间电介质层以暴露三个牺牲栅极912A，912B和912C，用于替代栅或后栅(gate-last)工艺。参照图9D，已经去除了三个牺牲栅极912A，912B和912C，留下了间隔物918和层间电介质层920的一部分。
另外，再次参考图9D，在最初由三个牺牲栅极912A，912B，912C覆盖的区域中去除鳍结构910的硅锗层906的部分和绝缘二氧化硅层902B的部分。因此保留硅层904和908的离散部分，如图9D所示。
在一个实施例中，图9D中所示的硅层904和908的离散部分最终将成为基于纳米线的器件中的沟道区。因此，在图9D所示的处理阶段，可以执行沟道工程或调整。例如，在一个实施例中，使用氧化和刻蚀工艺减薄图9D中所示的硅层904和908的离散部分。这种刻蚀工艺可以与通过刻蚀硅锗层906来分离线同时执行。因此，由硅层904和908形成的初始导线开始变厚并且减薄到适于纳米线器件中的沟道区的尺寸，与器件的源极区和漏极区的尺寸无关。因此，在一个实施例中，形成沟道区包括去除纳米线的一部分，并且所得到的源极区和漏极区的周界(下面描述)大于所得到的沟道区的周界。
该方法还可以包括形成围绕沟道区的整个周界的栅电极堆叠。在示出在两个硅纳米线上形成三栅结构的具体示例中，图9E示出了在间隔物198之间沉积栅极电介质层922(诸如高k栅电介质层)和栅电极层924(诸如金属栅电极层)以及随后进行抛光之后的结构。换句话说，在图9D的沟槽921中形成栅极结构。另外，图9E描绘了在形成永久栅极堆叠体之后随后去除层间电介质层920的结果。在最初由图9D中所示的层间电介质层920的部分覆盖的区域中，去除鳍结构910的硅锗层906的部分和绝缘二氧化硅层902B的部分。因此硅层904和908的离散部分被保留，如图9E所示。
该方法还可以包括在沟道区的任一侧上在纳米线中形成一对源极区和漏极区，源极区和漏极区中的每一个具有与沟道区的长度正交的周界。具体地，在一个实施例中，图9E中所示的硅层904和908的离散部分最终将成为基于纳米线的器件中的源极区和漏极区的至少一部分。在一个这样实施例中，通过在现有纳米线904和908周围合并外延材料来形成外延源极或漏极结构。在另一实施例中，嵌入外延源极或漏极结构，例如，去除纳米线904和908的部分，然后执行源极或漏极(S/D)生长。在后一种情况下，根据本公开的实施例，这种外延源极或漏极结构可以是非离散的并且可以是不对称的，如结合图3J和图8B所示例的。然后，根据本文描述的实施例，可以制作到非离散的和不对称的外延源极或漏极结构的各个正面和背面接触部。
在一个实施例中，如全文所述，集成电路结构包括非平面器件，例如但不限于具有对应的一个或多个上覆纳米线结构的finFET或三栅器件。在这样实施例中，对应的半导体沟道区由三维体组成或形成在三维体中，其中一个或多个离散的纳米线沟道部分覆盖在三维体上。在一个这样实施例中，栅极结构围绕该三维体的至少顶表面和一对侧壁，并且还围绕一个或多个离散纳米线沟道部分中的每一个。
在一个实施例中，如全文所述，衬底可以由能够承受制造工艺并且电荷可以在其中迁移的半导体材料组成。在一个实施例中，衬底是由掺杂有载流子(例如但不限于磷，砷，硼，或其组合)以形成有源区域的晶体硅、硅/锗、或锗层组成的体衬底。在一个实施方案中，体衬底中硅原子的浓度大于97％。在另一个实施例中，体衬底由在不同的晶体衬底上生长的外延层构成，例如，在硼掺杂的体硅单晶衬底顶上生长的硅外延层。体衬底可以替代地由III-V族材料组成。在一个实施例中，体衬底由诸如但不限于氮化镓，磷化镓，砷化镓，磷化铟，锑化铟，砷化铟镓，砷化铝镓，磷化铟镓，或其组合的III-V材料组成。在一个实施例中，体衬底由III-V材料组成，并且载流子掺杂剂杂质原子是例如但不限于碳，硅，锗，氧，硫，硒，或碲的原子。
在一个实施例中，如全文所述，沟槽隔离层可以由适于最终电隔离或有助于隔离永久栅极结构的部分与下面的体衬底或形成在体硅衬底下方的隔离有源区域域(例如隔离鳍有源区域域)的材料组成。例如，在一个实施例中，沟槽隔离层由诸如但不限于二氧化硅，氮氧化硅，氮化硅，或碳掺杂氮化硅的介电材料组成。
在一个实施例中，如全文所述，自对准栅极端盖隔离结构可以由适于最终彼此电隔离永久栅极结构的部分或有助于永久栅极结构的部分彼此隔离的一种或多种材料构成。示例性材料或材料组合包括单一材料结构，例如二氧化硅，氮氧化硅，氮化硅，或碳掺杂氮化硅。其他示例性材料或材料组合包括具有二氧化硅、氮氧化硅、氮化硅或碳掺杂氮化硅的下部部分和高介电常数材料(例如氧化铪)的上部部分的多层堆叠。
本文公开的实施例可用于制造各种不同类型的集成电路和/或微电子器件。这种集成电路的示例包括但不限于处理器，芯片组组件，图形处理器，数字信号处理器，微控制器等。在其他实施例中，可以制造半导体存储器。此外，集成电路或其他微电子器件可以用于本领域已知的各种电子器件中。例如，用在计算机系统(例如，台式机，膝上型计算机，服务器)，蜂窝电话，个人电子设备等中。集成电路可以与系统中的总线和其他组件耦合。例如，处理器可以通过一个或多个总线耦合到存储器，芯片组等。处理器、存储器和芯片组中的每一个可以使用本文公开的方法潜在地制造。
图10示出了根据本公开实施例的一个实现方式的计算设备1000。计算设备1000含有板1002。板1002可以包括多个部件，包括但不限于处理器1004和至少一个通信芯片1006。处理器1004物理地并电气地耦合到板1002。在一些实施方式中，至少一个通信芯片1006也物理地和电气地耦合到板1002。在进一步的实现中，通信芯片1006是处理器1004的一部分。
根据其应用，计算设备1000可以包括可物理地和电气地或可以不物理地和电气地耦合到板1002的其他部件。这些其他部件包括但不限于易失性存储器(例如，DRAM)，非易失性存储器(例如，ROM)，闪存，图形处理器，数字信号处理器，加密处理器，芯片组，天线，显示器，触摸屏显示器，触摸屏控制器，电池，音频编解码器，视频编解码器，功率放大器，全球定位系统(GPS)设备，指南针，加速度计，陀螺仪，扬声器，相机和大容量存储设备(例如硬盘驱动器，光盘(CD)，数字多功能磁盘(DVD)，等等)。
通信芯片1006能够实现用于向计算设备1000传送数据和从计算设备1000传送数据的无线通信。术语“无线”及其衍生词可用于描述电路，设备，系统，方法，技术，通信信道等，它可以通过非固体介质使用调制电磁辐射来传输数据。该术语并不暗示相关设备不包含任何导线，尽管在一些实施例中它们可能不包含任何导线。通信芯片1006可以实现多种无线标准或协议中的任何一种，包括但不限于Wi-Fi(IEEE 802.11系列)，WiMAX(IEEE802.16系列)，IEEE 802.20，长期演进(LTE)，Ev-DO，HSPA+，HSDPA+，HSUPA+，EDGE，GSM，GPRS，CDMA，TDMA，DECT，蓝牙及其衍生物，以及指定为3G，4G，5G及更高版本的任何其他无线协议。计算设备1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于诸如Wi-Fi和蓝牙的较短距离无线通信，并且第二通信芯片1006可以专用于诸如GPS，EDGE，GPRS，CDMA，WiMAX，LTE，Ev-DO等的较长距离无线通信。
计算设备1000的处理器1004包括封装在处理器1004内的集成电路管芯。处理器1004的集成电路管芯可以包括一个或多个结构，例如具有根据本公开实施例的实现方式内置的不对称源极和漏极结构的集成电路结构。术语“处理器”可以指代处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的设备或设备的一部分。
通信芯片1006还包括封装在通信芯片1006内的集成电路管芯。通信芯片1006的集成电路管芯可以包括一个或多个结构，例如具有根据本公开实施例的实现方式构建的不对称源极和漏极结构的集成电路结构。
在进一步的实施方式中，容纳在计算设备1000内的另一部件可以包含集成电路管芯，该集成电路管芯包括一个或多个结构，诸如具有根据本公开的实施例的实现方式内置的不对称源极和漏极结构的集成电路结构。
在各种实施方式中，计算设备1000可以是膝上型计算机，上网本，笔记本，超极本，智能手机，平板电脑，个人数字助理(PDA)，超移动PC，移动电话，台式计算机，服务器，打印机，扫描仪，监视器，机顶盒，娱乐控制单元，数码相机，便携式音乐播放器，或数字视频记录器。在进一步的实现方式中，计算设备1000可以是处理数据的任何其他电子设备。
图11示出了包括本公开的一个或多个实施例的插入器1100。插入器1100是用于桥接第一衬底1102和第二衬底1104的中介衬底。第一衬底1102可以是例如集成电路管芯。第二衬底1104可以是例如存储器模块，计算机主板，或另一集成电路管芯。通常，插入器1100的目的是将连接扩展到更宽的间距或将连接重新路由到不同的连接。例如，插入器1100可以将集成电路管芯耦合到球栅阵列(BGA)1106，该球栅阵列随后可以耦合到第二衬底1104。在一些实施例中，第一和第二衬底1102/1104附接到球形阵列的相对侧。在其他实施例中，第一和第二衬底1102/1104附接到插入器1100的同一侧。并且在进一步的实施例中，三个或更多个衬底通过插入器1100互连。
插入器1100可以由环氧树脂，玻璃纤维增强环氧树脂，陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在进一步的实施方式中，插入器可以由交替的刚性或柔性材料形成，其可以包括与上述用于半导体衬底的相同材料，例如硅，锗，和其他III-V族和IV族材料。
插入器可以包括金属互连1108和通孔1110，包括但不限于硅通孔(TSV)1112。插入器1100还可以包括嵌入式器件1114，包括无源和有源器件。这些器件包括但不限于电容器，去耦电容器，电阻器，电感器，熔丝，二极管，变压器，传感器和静电放电(ESD)器件。诸如射频(RF)设备，功率放大器，电源管理设备，天线，阵列，传感器和MEMS设备的更复杂的设备也可以形成在插入器1100上。根据本公开的实施例，本文所公开的装置或工艺这里可以用于制造插入器1100或制造包括在插入器1100中的部件。
因此，本公开的实施例包括具有不对称源极和漏极结构的集成电路结构，以及制造具有不对称源极和漏极结构的集成电路结构的方法。
本公开的实施例的所示实施方式的上述描述(包括摘要中所描述的内容)并非旨在是穷举的或将本公开限制于所公开的精确形式。尽管出于说明性目的在本文中描述了本公开的具体实施方式和示例，但是如相关领域的技术人员将认识到的，在本公开的范围内可以进行各种等同修改。
鉴于以上详细描述，可以对本公开做出这些修改。以下权利要求中使用的术语不应被解释为将本公开限制于说明书和权利要求中公开的特定实施方式。相反，本公开的范围完全由以下权利要求确定，以下权利要求应根据权利要求解释的既定原则来分析。
示例实施例1：集成电路结构包括鳍和该鳍上方的栅极堆叠体。第一外延源极或漏极结构位于鳍中处于栅极堆叠体的第一侧的第一沟槽中。第二外延源极或漏极结构位于鳍中处于栅极堆叠体的第二侧的第二沟槽中，第二外延源极或漏极结构比第一外延源极或漏极结构更深入鳍中。
示例实施例2：示例实施例1的集成电路结构，还包括在第一外延源极或漏极结构的顶部处耦合到第一外延源极或漏极结构的第一导电接触结构，以及在第二外延源极或漏极结构的底部处耦合到第二外延源极或漏极结构的第二导电接触结构。
示例实施例3：示例实施例2的集成电路结构，其中第二导电接触结构是背面接触结构。
示例实施例4：示例实施例1，2或3的集成电路结构，其中第二外延源极或漏极结构具有与鳍的底部共面的底部。
示例实施例5：示例实施例1，2，3或4的集成电路结构，其中第二外延源极或漏极结构是集成电路结构的源极区，并且第一外延源极或漏极结构是集成电路结构的漏极区。
示例实施例6：示例实施例1，2，3或4的集成电路结构，其中第二外延源极或漏极结构是集成电路结构的漏极区，并且第一外延源极或漏极结构是集成电路结构的源极区。
示例实施例7：示例实施例1，2，3，4，5或6的集成电路结构，其中第一和第二外延源极或漏极结构是压缩应力源极或漏极结构。
示例实施例8：示例实施例1，2，3，4，5或6的集成电路结构，其中第一和第二外延源极或漏极结构是拉伸应力源极或漏极结构。
示例实施例9：示例实施例1，2，3，4，5，6，7或8的集成电路结构，其中栅极堆叠体包括高k栅电介质层和金属栅电极。
示例实施例10：集成电路结构包括在鳍上方的垂直排布的纳米线。栅极堆叠体环绕垂直排布的纳米线。第一外延源极或漏极结构位于垂直排布的纳米线的第一端。第二外延源极或漏极结构位于垂直排布的纳米线的第二端，第二导电接触结构沿鳍比第一导电接触结构更深入。
示例实施例11：示例实施例10的集成电路结构，其中第一外延源极或漏极结构不沿着鳍。
示例实施例12：示例实施例10的集成电路结构，其中第一外延源极或漏极结构部分地沿着鳍。
示例实施例13：示例实施例10，11或12的集成电路结构，其中第二外延源极或漏极结构沿着整个鳍。
示例实施例14：示例实施例10，11，12或13的集成电路结构，还包括在第一外延源极或漏极结构的顶部处耦合到第一外延源极或漏极结构的第一导电接触结构，和在第二外延源极或漏极结构的底部处耦合到第二外延源极或漏极结构的第二导电接触结构。
示例实施例15：示例实施例14的集成电路结构，其中第二导电接触结构是背面接触结构。
示例实施例16：示例实施例10，11，12，13，14或15的集成电路结构，其中第二外延源极或漏极结构具有与鳍的底部共面的底部。
示例实施例17：示例实施例10，11，12，13，14，15或16的集成电路结构，其中第二外延源极或漏极结构是集成电路结构的源极区，并且第一外延源极或漏极结构是集成电路结构的漏极区。
示例实施例18：示例实施例10，11，12，13，14，15或16的集成电路结构，其中第二外延源极或漏极结构是集成电路结构的漏极区，并且第一外延源极或漏极结构是集成电路结构的源极区。
示例实施例19：示例实施例10，11，12，13，14，15，17或18的集成电路结构，其中第一和第二外延源极或漏极结构是压缩应力源极或漏极结构。
示例实施例20：示例实施例10，11，12，13，14，15，17或18的集成电路结构，其中第一和第二外延源极或漏极结构是拉伸应力源极或漏极结构。
示例实施例21：示例实施例10，11，12，13，14，15，17，18，19或20的集成电路结构，其中栅极堆叠体包括高k栅电介质层和金属栅电极。
示例实施例22：一种制造集成电路的方法包括：在衬底上方形成鳍；在鳍之上形成栅极堆叠体；在鳍中在栅极堆叠体的第一侧形成第一沟槽；在鳍中在栅极堆叠体的第二侧形成第二沟槽；在第一沟槽中形成第一外延源极或漏极结构；以及在第二沟槽中形成第二外延源极或漏极结构，其中第二沟槽比第一沟槽更深入鳍中。
示例实施例23：示例实施例22的方法，还包括去除衬底。
示例实施例24：示例实施例22或23的方法，还包括形成在第一外延源极或漏极结构的顶部处耦合到第一外延源极或漏极结构的第一导电接触结构，以及形成在第二外延源极或漏极结构的底部处耦合到第二外延源极或漏极结构的第二导电接触结构。

Claims (24)

1.一种集成电路结构，包括：
鳍；
栅极堆叠体，位于所述鳍上方；
第一外延源极或漏极结构，位于所述鳍中的在所述栅极堆叠体的第一侧的第一沟槽中；和
第二外延源极或漏极结构，位于所述鳍中的在所述栅极堆叠体的第二侧的第二沟槽中，所述第二外延源极或漏极结构比所述第一外延源极或漏极结构更深入到所述鳍中。
2.根据权利要求1所述的集成电路结构，还包括：
第一导电接触结构，在所述第一外延源极或漏极结构的顶部处耦合到所述第一外延源极或漏极结构；和
第二导电接触结构，在所述第二外延源极或漏极结构的底部处耦合到所述第二外延源极或漏极结构。
3.根据权利要求2所述的集成电路结构，其中所述第二导电接触结构是背面接触结构。
4.根据权利要求1、2或3所述的集成电路结构，其中所述第二外延源极或漏极结构具有与所述鳍的底部共面的底部。
5.根据权利要求1、2或3所述的集成电路结构，其中所述第二外延源极或漏极结构是所述集成电路结构的源极区，并且所述第一外延源极或漏极结构是所述集成电路结构的漏极区。
6.根据权利要求1、2或3所述的集成电路结构，其中所述第二外延源极或漏极结构是所述集成电路结构的漏极区，并且所述第一外延源极或漏极结构是所述集成电路结构的源极区。
7.根据权利要求1、2或3所述的集成电路结构，其中所述第一外延源极或漏极结构和所述第二外延源极或漏极结构是压缩应力源极或漏极结构。
8.根据权利要求1、2或3所述的集成电路结构，其中所述第一外延源极或漏极结构和所述第二外延源极或漏极结构是拉伸应力源极或漏极结构。
9.根据权利要求1、2或3所述的集成电路结构，其中所述栅极堆叠体包括高k栅极电介质层和金属栅电极。
10.一种集成电路结构，包括：
位于鳍上方的垂直排布的纳米线；
栅极堆叠体，环绕所述垂直排布的纳米线；
第一外延源极或漏极结构，位于所述垂直排布的纳米线的第一端；和
第二外延源极或漏极结构，位于所述垂直排布的纳米线的第二端，所述第二外延源极或漏极结构沿着所述鳍比所述第一外延源极或漏极结构更深入。
11.根据权利要求10所述的集成电路结构，其中所述第一外延源极或漏极结构不沿着所述鳍。
12.根据权利要求10所述的集成电路结构，其中所述第一外延源极或漏极结构部分地沿着所述鳍。
13.根据权利要求10、11或12所述的集成电路结构，其中所述第二外延源极或漏极结构沿着整个所述鳍。
14.根据权利要求10、11或12所述的集成电路结构，还包括：
第一导电接触结构，在所述第一外延源极或漏极结构的顶部处耦合到所述第一外延源极或漏极结构；和
第二导电接触结构，在所述第二外延源极或漏极结构的底部处耦合到所述第二外延源极或漏极结构。
15.根据权利要求14所述的集成电路结构，其中所述第二导电接触结构是背面接触结构。
16.根据权利要求10、11或12所述的集成电路结构，其中所述第二外延源极或漏极结构具有与所述鳍的底部共面的底部。
17.根据权利要求10、11或12所述的集成电路结构，其中所述第二外延源极或漏极结构是所述集成电路结构的源极区，并且所述第一外延源极或漏极结构是所述集成电路结构的漏极区。
18.根据权利要求10、11或12所述的集成电路结构，其中，第二外延源极或漏极结构是集成电路结构的漏极区，并且第一外延源极或漏极结构是集成电路结构的源极区。
19.根据权利要求10、11或12所述的集成电路结构，其中所述第一外延源极或漏极结构和所述第二外延源极或漏极结构是压缩应力源极或漏极结构。
20.根据权利要求10、11或12所述的集成电路结构，其中所述第一外延源极或漏极结构和所述第二外延源极或漏极结构是拉伸应力源极或漏极结构。
21.根据权利要求10、11或12所述的集成电路结构，其中所述栅极堆叠体包括高k栅极电介质层和金属栅电极。
22.一种制造集成电路结构的方法，该方法包括：
在衬底上方形成鳍；
在所述鳍上方形成栅极堆叠体；
在所述鳍中在所述栅极堆叠体的第一侧形成第一沟槽；
在所述鳍中在所述栅极堆叠体的第二侧形成第二沟槽，所述第二沟槽比所述第一沟槽更深入所述鳍中；
在所述第一沟槽中形成第一外延源极或漏极结构；和
在所述第二沟槽中形成第二外延源极或漏极结构。
23.根据权利要求22所述的方法，还包括去除所述衬底。
24.根据权利要求22或23所述的方法，进一步包括形成在所述第一外延源极或漏极结构的顶部处耦合到所述第一外延源极或漏极结构的第一导电接触结构；以及，形成在所述第二外延源极或漏极结构的底部处耦合到所述第二外延源极或漏极结构的第二导电接触结构。
CN201910801484.2A 2018-09-28 2019-08-28 具有不对称源极和漏极结构的集成电路结构 Pending CN110970425A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/147,538 2018-09-28
US16/147,538 US11462536B2 (en) 2018-09-28 2018-09-28 Integrated circuit structures having asymmetric source and drain structures

Publications (1)

Publication Number Publication Date
CN110970425A true CN110970425A (zh) 2020-04-07

Family

ID=67139612

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910801484.2A Pending CN110970425A (zh) 2018-09-28 2019-08-28 具有不对称源极和漏极结构的集成电路结构

Country Status (3)

Country Link
US (1) US11462536B2 (zh)
EP (1) EP3629382A1 (zh)
CN (1) CN110970425A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113299646A (zh) * 2020-04-29 2021-08-24 台湾积体电路制造股份有限公司 集成电路结构及其形成方法
TWI837724B (zh) * 2021-07-09 2024-04-01 台灣積體電路製造股份有限公司 半導體裝置及其形成方法與積體電路結構

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10833003B1 (en) * 2019-05-31 2020-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits with backside power rails
US11145765B2 (en) 2019-09-26 2021-10-12 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around structure with self substrate isolation and methods of forming the same
DE102020129842A1 (de) * 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Finfet-vorrichtungen mit rückseitiger stromschiene und rückseitiger selbstjustierender durchkontaktierung
US11362213B2 (en) * 2020-03-31 2022-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a FinFET device with a backside power rail and a backside self-aligned via by etching an extended source trench
US11289606B2 (en) 2020-05-11 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitance reduction for back-side power rail device
US11532714B2 (en) * 2020-06-25 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming thereof
US20210408246A1 (en) * 2020-06-25 2021-12-30 Intel Corporation Contact resistance reduction in transistor devices with metallization on both sides
US11411100B2 (en) * 2020-09-29 2022-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming backside power rails
US20220139911A1 (en) * 2020-10-30 2022-05-05 Intel Corporation Use of a placeholder for backside contact formation for transistor arrangements
US11398553B2 (en) * 2020-11-20 2022-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain features
US11569364B2 (en) 2020-11-24 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide backside contact
WO2022258146A1 (en) * 2021-06-08 2022-12-15 Huawei Technologies Co., Ltd. Semiconductor device with a ferroelectric layer around the channel and method for forming the semiconductor device on a substrate
KR20230111867A (ko) * 2022-01-19 2023-07-26 삼성전자주식회사 반도체 소자 및 그의 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8753942B2 (en) * 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
US9755030B2 (en) 2015-12-17 2017-09-05 International Business Machines Corporation Method for reduced source and drain contact to gate stack capacitance
US11139241B2 (en) * 2016-12-07 2021-10-05 Intel Corporation Integrated circuit device with crenellated metal trace layout
KR102471539B1 (ko) * 2017-12-27 2022-11-25 삼성전자주식회사 반도체 장치 및 그 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113299646A (zh) * 2020-04-29 2021-08-24 台湾积体电路制造股份有限公司 集成电路结构及其形成方法
TWI837724B (zh) * 2021-07-09 2024-04-01 台灣積體電路製造股份有限公司 半導體裝置及其形成方法與積體電路結構

Also Published As

Publication number Publication date
US11462536B2 (en) 2022-10-04
US20200105759A1 (en) 2020-04-02
EP3629382A1 (en) 2020-04-01

Similar Documents

Publication Publication Date Title
US11462536B2 (en) Integrated circuit structures having asymmetric source and drain structures
US11799037B2 (en) Gate-all-around integrated circuit structures having asymmetric source and drain contact structures
US11824107B2 (en) Wrap-around contact structures for semiconductor nanowires and nanoribbons
EP3647263A1 (en) Integrated circuit structures having partitioned source or drain contact structures
US11329162B2 (en) Integrated circuit structures having differentiated neighboring partitioned source or drain contact structures
EP4105977A1 (en) Integrated circuit structures with backside gate partial cut or trench contact partial cut
EP4102554A1 (en) Integrated circuit structures with backside gate cut or trench contact cut
US20220199610A1 (en) Substrate-less electrostatic discharge (esd) integrated circuit structures
US20220199615A1 (en) Substrate-less vertical diode integrated circuit structures
US20220102385A1 (en) Substrate-free integrated circuit structures
EP4106009A1 (en) Integrated circuit structures with backside self-aligned conductive via bar
US20220416022A1 (en) Substrate-less nanowire-based lateral diode integrated circuit structures
US20240105771A1 (en) Integrated circuit structures with channel cap reduction
EP4254480A1 (en) Integrated circuit structures with full-wrap contact structure
US20230187441A1 (en) Integrated circuit structures with trench contact flyover structure
US20240105801A1 (en) Integrated circuit structures with gate volume reduction
EP4109511A1 (en) Integrated circuit structures with backside self-aligned conductive pass-through contact
US20220415881A1 (en) Substrate-less silicon controlled rectifier (scr) integrated circuit structures
US20240105803A1 (en) Integrated circuit structures with trench contact depopulation structure
CN115863345A (zh) 具有掺杂子鳍状物的全环栅集成电路结构
CN116314189A (zh) 具有自对准到外延源极的后侧接触部的全环绕栅极集成电路结构
CN118782610A (zh) 带有具有增强接触面积的背侧导电源极或漏极接触部的集成电路结构
CN118782469A (zh) 具有子鳍状物隔离的集成电路结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination