CN106252328B - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN106252328B
CN106252328B CN201610341499.1A CN201610341499A CN106252328B CN 106252328 B CN106252328 B CN 106252328B CN 201610341499 A CN201610341499 A CN 201610341499A CN 106252328 B CN106252328 B CN 106252328B
Authority
CN
China
Prior art keywords
rail
electric
component
semiconductor device
trap
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610341499.1A
Other languages
English (en)
Other versions
CN106252328A (zh
Inventor
金珉修
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN106252328A publication Critical patent/CN106252328A/zh
Application granted granted Critical
Publication of CN106252328B publication Critical patent/CN106252328B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11881—Power supply lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)

Abstract

提供了一种半导体装置，所述半导体装置包括第一电轨、第二电轨、至少一个标准单元和至少一个电桥。第一电轨在基底上方沿第一方向延伸。第二电轨在基底上方沿第一方向延伸，第二电轨在与第一方向交叉的第二方向上与第一电轨隔开。至少一个标准单元从第一电轨和第二电轨接收第一电压。至少一个电桥在第二方向上连接第一电轨和第二电轨。第一电轨和第二电轨形成在第一金属层中，至少一个电桥形成在位于第一金属层下方的底金属层中。

Description

半导体装置
本申请要求于2015年6月4日在韩国知识产权局(KIPO)提交的第10-2015-0079252号韩国专利申请的优先权，通过引用将上述申请的内容全部包含于此。
技术领域
一些示例实施例可以总体上涉及半导体领域。更具体地，一些示例实施例可以涉及半导体装置。
背景技术
通常，软核(例如，行为或RTL代码)可以利用标准库执行布局和布线(P&R)以设计半导体芯片。一组传统的库单元可以包括基本单元(诸如AND、OR、NOR、INVERTER等)、复杂单元(诸如OAI(OR/AND/INVERTER)、AOI(AND/OR/INVERTER)等)以及存储元件(诸如主-从触发器、锁存器等)。
随着半导体芯片的复杂度变得越高，为半导体芯片提供电力的金属堆叠件的数量变得越多。
发明内容
一些示例实施例提供了一种在减小金属堆叠件的数量的同时能够稳定地供应电力的半导体装置。
根据本发明构思的一方面，半导体装置包括第一电轨、第二电轨、至少一个标准单元和至少一个电桥。第一电轨在具有第一导电类型的基底上方沿第一方向延伸。第二电轨在基底上方沿第一方向延伸，第二电轨在与第一方向交叉的第二方向上与第一电轨隔开预定距离。至少一个标准单元从第一电轨和第二电轨接收第一电压。至少一个电桥在至少一个标准单元内在第二方向上连接第一电轨和第二电轨。第一电轨和第二电轨形成在第一金属层中，至少一个电桥形成在位于第一金属层下方的底金属层中。
在一些实施例中，半导体装置还可以包括在第一电轨和第二电轨之间沿第一方向延伸的第三电轨。第三电轨形成在第一金属层中，第三电轨提供不同于第一电压的第二电压。
在一些实施例中，半导体装置还可以包括至少一个第一分支部分和至少一个第二分支部分。至少一个第一分支部分可以从第一电轨朝向第三电轨突出，至少一个第一分支部分可以沿第二方向延伸使得至少一个第一分支部分在第二方向上与第三电轨隔开。至少一个第二分支部分可以从第二电轨朝向第三电轨突出，至少一个第二分支部分可以沿第二方向延伸使得至少一个第二分支部分在第二方向上与第三电轨隔开。
在一些实施例中，至少一个第一分支部分和所述至少一个第二分支部分的各自的宽度可以与至少一个电桥的宽度基本相同。
在一些实施例中，至少一个电桥可以包括在第一方向上彼此隔开的第一电桥和第二电桥。至少一个第一分支部分可以包括在第一方向上彼此隔开的第一分支部分和第二分支部分。至少一个第二分支部分可以包括在第一方向上彼此隔开的第三分支部分和第四分支部分。
在一些实施例中，至少一个第一分支部分和至少一个第二分支部分的各自的宽度可以大于至少一个电桥的宽度。
在一些实施例中，至少一个第一分支部分可以通过第一接触件连接到至少一个电桥，至少一个第二分支部分可以通过第二接触件连接到至少一个电桥，至少一个第一分支部分和至少一个第二分支部分可以使至少一个电桥的电阻减小。
在一些实施例中，半导体装置还可以包括第一阱和第二阱。第一阱可以形成在基底中，第一阱可以具有第二导电类型。第二阱可以与第一阱分开地形成在基底中，第二阱可以具有第二导电类型。第一电轨可以形成在第一阱上方。第二电轨可以形成在第二阱上方。
在一些实施例中，第一导电类型可以是p型，第二导电类型可以是n型。
在一些实施例中，半导体装置还可以包括第一杂质区、第二杂质区和栅电极。第一杂质区可以形成在标准单元内的第一阱中。第二杂质区可以形成在标准单元内的第二阱中。栅电极可以在第二方向上与第一杂质区和第二杂质区交叉。
在一些实施例中，至少一个电桥可以在与第一方向和第二方向垂直的第三方向上与栅电极部分地叠置，至少一个电桥可以形成为在第三方向上高于栅电极。
在一些实施例中。第一杂质区、第二杂质区和栅电极可以构成多个晶体管，多个晶体管可以作为去耦电容器操作。
根据本发明构思的另一方面，半导体装置包括第一电轨、第二电轨、有源鳍和至少一个电桥。第一电轨在具有第一导电类型的基底上方沿第一方向延伸。第二电轨在基底上方沿第一方向延伸，第二电轨在与第一方向交叉的第二方向上与第一电轨隔开预定距离。有源鳍从基底突出，有源鳍沿第一方向延伸。至少一个电桥在具有由第一电轨和第二电轨限定的单元边界的至少一个标准单元内在第二方向上连接第一电轨和第二电轨。
在一些实施例中，半导体装置还可以包括栅极结构和杂质区域。栅极结构可以形成在有源鳍中，栅极结构可以沿第二方向延伸。杂质区域可以形成在凹进中，凹进形成在有源鳍中。
在一些实施例中，杂质区域可以相对于有源鳍升高。
根据本发明构思的另一方面，半导体装置可以包括：第一电轨，在基底上方在第一金属层中沿第一方向延伸；第二电轨，在基底上方在第一金属层中沿第一方向延伸，并在与第一方向交叉的第二方向上与第一电轨隔开；第三电轨，在基底上方在第一电轨和第二电轨之间沿第一方向延伸；以及至少一个电桥，在位于第一金属层下方的第二金属层中沿第二方向延伸并且被构造成在至少一个标准单元中连接第一电轨和第二电轨。
在一些实施例中，至少一个标准单元具有由第一电轨和第二电轨限定的单元边界并且从第一电轨和第二电轨接收第一电压。
在一些实施例中，第三电轨形成在第一金属层中，第三电轨提供不同于第一电压的第二电压。
在一些实施例中，半导体装置还包括至少一个第一分支部分和至少一个第二分支部分，至少一个第一分支部分从第一电轨朝向第三电轨突出，至少一个第一分支部分沿第二方向延伸使得至少一个第一分支部分在第二方向上与第三电轨隔开，至少一个第二分支部分从第二电轨朝向第三电轨突出，所述至少一个第二分支部分沿第二方向延伸使得至少一个第二分支部分在第二方向上与第三电轨隔开。
在一些实施例中，半导体装置还包括第一阱和第二阱，第一阱形成在具有第一导电类型的基底中，第一阱具有第二导电类型，第二阱与第一阱分开地形成在基底中，第二阱具有第二导电类型。第一电轨形成在第一阱上方，第二电轨形成在第二阱上方。
根据一些示例实施例，将电力提供到半导体装置的标准单元中的多个晶体管的第一电轨和第二电轨形成在第一金属层中，将第一电轨连接到第二电轨的至少一个电桥形成在位于第一金属层下方的底金属层中。因此，半导体装置可以在减少金属堆叠件的数量的同时稳定地供应电力，并且可以增强信号路由能力。
附图说明
通过如附图中示出的对发明构思的优选实施例的更加具体的描述，发明构思的上述和其他特征和优点将是明显的，在附图中，同样的附图标号贯穿不同的图指示同样的部件。附图未必是按比例绘制的，而重在说明发明构思的原理。
图1示出了根据一些示例实施例的半导体装置。
图2是沿图1的半导体装置的线A-A'截取的剖视图。
图3示出了根据一些示例实施例的半导体装置。
图4是沿图3的半导体装置的线B-B'截取的剖视图。
图5示出了根据一些示例实施例的半导体装置。
图6示出了根据一些示例实施例的半导体装置。
图7示出了图6的半导体装置中的电桥和分支部分。
图8示出了根据一些示例实施例的半导体装置。
图9是沿图8的半导体装置的线C-C'截取的剖视图。
图10是示出了图8的半导体装置中的标准单元的电路图。
图11示出了根据一些示例实施例的半导体装置。
图12是图11的半导体装置的一部分的局部透视图。
图13是沿图12的半导体装置的线D-D'截取的剖视图。
图14是沿图12的半导体装置的线E-E'截取的剖视图。
图15示出利用根据一些示例实施例的半导体装置的逻辑门。
图16是示出制造根据一些示例实施例的半导体装置的方法的流程图。
图17是示出包括根据一些示例实施例的半导体装置的芯片上系统(SoC)系统的框图。
图18是图17中的CPU的框图。
图19示出了封装后的图17的SoC。
图20是示出包括根据一些示例实施例的半导体装置的电子系统的框图。
具体实施方式
将参照附图更充分地描述各种示例实施例，在附图中示出了一些示例实施例。然而，本发明构思可以以许多不同的形式来实现，并且不应该被解释为受限于这里阐述的实施例。将理解的是，当元件被称作“在”另一元件或层“上”或者“连接到”或“结合到”另一元件或层时，该元件可以直接在所述另一元件或层上、直接连接到或直接结合到所述另一元件或层，或者可以存在中间元件或中间层。相反，当元件或层被称作“直接在”另一元件或层“上”或者“直接连接到”或“直接结合到”另一元件或层时，不存在中间元件或中间层。如在这里使用的，术语“和/或”包括一个或更多个相关所列项目的任意组合和所有组合。
将理解的是，尽管在这里可使用术语第一、第二、第三等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅用来将一个元件、组件、区域、层和/或部分与另一元件、组件、区域、层和/或部分区分开。例如，在不脱离本发明构思的教导的情况下，第一元件、组件、区域、层和/或部分可以被命名为第二元件、组件、区域、层和/或部分。
为了易于描述，在这里可使用诸如“在……下面”、“在……下方”、“下”、“在……上方”、“上”等空间相对术语来描述如图中所示的一个元件或特征与其它元件或特征的关系。将理解的是，空间相对术语意在包含除了在附图中描绘的方位之外的装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则描述为“在”其它元件或特征“下方”或“下面”的元件随后将被定位为“在”其它元件或特征“上方”。因此，示例性术语“在……下方”可包括“在……上方”和“在……下方”两种方位。此外，所述装置可被另外定位(旋转90度或者在其它方位)，并因此相应地解释这里使用的空间相对描述语。
这里使用的术语仅是为了描述特定示例实施例的目的，而不意图对本发明构思进行限制。如这里所使用的，除非上下文另外明确指出，否则单数形式的“一个(种、者)”和“所述(该)”也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包含”、“包括”和/或其变型时，说明存在所述特征、整体、步骤、操作、元件、和/或组件，但不排除存在或附加一个或更多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
虽然可能未示出一些剖视图的对应的平面图和/或透视图，但是在此示出的装置结构的剖视图为多个装置结构提供支持，其中，所述多个装置结构沿着如在平面图中将示出的两个不同的方向延伸，和/或沿着如在透视图中将示出的三个不同的方向延伸。所述两个不同的方向可以相互垂直或可以不相互垂直。所述三个不同的方向可以包括可与所述两个不同的方向垂直的第三方向。多个装置结构可以集成在同一个电子装置中。例如，当装置结构(例如，存储单元结构或晶体管结构)在剖视图中示出时，电子装置可以包括如将由该电子装置的平面图示出的多个装置结构(例如，存储单元结构或晶体管结构)。所述多个装置结构可以布置成阵列和/或布置成二维图案。
现在将参照附图中示出的示例实施例，其中，同样的附图标号可以始终指示同样的组件。
图1示出了根据一些示例实施例的半导体装置。
参照图1，半导体装置10可以包括半导体基底20、第一电轨(power rail)130、第二电轨140、第三电轨150、第一N阱110、第二N阱120、标准单元210和220以及至少一个电桥(power bridge)(例如，第一电桥170和第二电桥180)。半导体装置10可以包括第一电桥170和第二电桥180；然而，本发明构思不限于此。
基底20可以具有第一导电类型。基底20可以由从包括Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs和InP的组中选择的一种或更多种半导体材料形成。
第一电轨130在基底20上方在第一方向D1上延伸。第二电轨140在基底20上方在第一方向D1上延伸并且在与第一方向D1相交的第二方向D2上与第一电轨130隔开预定距离。第二方向D2基本垂直于第一方向D1。第三电轨150在第一电轨130与第二电轨140之间在第一方向D1上延伸使得第三电轨150在第二方向D2上与第一电轨130和第二电轨140两者隔开。
在一些示例实施例中，第一电轨130和第二电轨140可以向标准单元210和220提供第一电压V1，例如，电源电压VDD。第三电轨150可以标准单元210和220提供与第一电压V1不同的第二电压V2，例如，地电压VSS。第一至第三电轨130、140和150可以形成在半导体装置10中的第一金属层M1中。
第一N阱110和第二N阱120可以彼此独立地形成在基底20中并且可以具有第二导电类型。第一电轨130可以形成在第一N阱110上方，第二电轨140可以形成在第二N阱120上方。第一N阱110和第二N阱120中的每个可以是例如由半导体材料形成的外延层。外延层可以形成在例如绝缘基底上。即，第一N阱110和第二N阱120中的每个可以形成为绝缘体上硅(SOI)。
标准单元210和220中的每个可以具有由第一电轨130和第二电轨140限定的单元边界CB。单元边界可以是标准单元210和220的沿第一方向D1的边界。
在标准单元210中，第一电桥170可以使第一电轨130和第二电轨140在第二方向D2上相对于彼此连接，在标准单元220中，第二电桥180可以使第一电轨130和第二电轨140在第二方向D2上相对于彼此连接。第一电桥170和第二电桥180可以形成在形成于位于半导体装置10中的第一金属层M1下方的底金属层M0中。
当第一电轨130和第二电轨140利用形成在形成于第一金属层M1下方的底金属层M0中的第一电桥170和第二电桥180彼此连接而不利用形成在第一金属层M1上方的上金属层时，可以提高半导体装置10的信号布线能力并且可以降低半导体装置10的制造成本。
图2是沿图1的半导体装置的线A-A'截取的剖视图。
参照图2，第一N阱110和第二N阱120彼此独立地形成在具有第一导电类型(例如，p型)的基底20中，第一至第三电轨130、140和150形成在第一金属层M1中，第一电桥170形成在第一金属层M1下方的底金属层M0中以使第一电轨130在第二方向D2上连接到第二电轨140。第一电轨130通过第一接触插塞CP1连接到第一电桥170，第二电轨140通过第二接触插塞CP2连接到第一电桥170。在一些实施例中，尽管未示出，但是第一电桥170的一些部分可以形成在底金属层M0中，第一电桥170的其他部分可以形成在第一金属层M1中。在一些实施例中，尽管未示出，第一电桥170的至少一些部分可以形成在底金属层M0中。在一些实施例中，尽管未示出，第二电桥180的一些部分可以形成在底金属层M0中，第二电桥180的其他部分可以形成在第一金属层M1中。在一些实施例中，尽管未示出，第二电桥180的至少一些部分可以形成在底金属层M0中。
图3示出了根据一些示例实施例的半导体装置。
图3的半导体装置10a与图1的半导体装置10的不同之处在于半导体装置10a还包括多个分支部分，例如，第一分支部分131、第二分支部分141、第三分支部分133和第四分支部分143。
参照图3，标准单元210还可以包括第一分支部分131和第二分支部分141，标准单元220还可以包括第三分支部分133和第四分支部分143。
第一分支部分131可以从第一电轨130朝向第三电轨150突出并且可以在第二方向D2上延伸使得第一分支部分131与第一电桥170叠置且未到达标准单元210中的第三电轨150。即，第一分支部分131与第三电轨150在第二方向D2上隔开。第二分支部分141可以从第二电轨140朝向第三电轨150突出并可以在第二方向D2上延伸使得第二分支部分141与第一电桥170叠置且未到达标准单元210中的第三电轨150。即，第二分支部分141与第三电轨150在第二方向D2上隔开。第三分支部分133可以从第一电轨130朝向第三电轨150突出并可以在第二方向D2上延伸使得第三分支部分133与第二电桥180叠置且未到达标准单元220中的第三电轨150。即，第三分支部分133与第三电轨150在第二方向D2上隔开。第四分支部分143可以从第二电轨140朝向第三电轨150突出并可以在第二方向D2上延伸使得第四分支部分143与第二电桥180叠置且未到达标准单元220中的第三电轨150。第一至第四分支部分131、141、133和143可以形成在第一金属层M1中。
另外，第一分支部分131和第二分支部分141的每个的宽度可以与第一电桥170的宽度基本相同，第三分支部分133和第四分支部分143的每个的宽度可以与第二电桥180的宽度基本相同。
图4是沿图3的半导体装置的线B-B'截取的剖视图。
参照图4，第一N阱110和第二N阱120彼此独立地形成在具有第一导电类型(例如，p型)的基底20中，第一分支部分131形成在第一金属层M1中且第一分支部分131从第一电轨130向第三电轨150突出，第二分支部分141形成在第一金属层M1中且第二分支部分141从第二电轨140向第三电轨150突出。第一电桥170形成在第一金属层M1下方的底金属层M0中以使第一电轨130在第二方向D2上连接到第二电轨140。第一分支部分131通过第一接触插塞CP1和第三接触插塞CP3连接到第一电桥170，第二分支部分141通过第二接触插塞CP2和第四接触插塞CP4连接到第一电桥170。当第一分支部分131通过第一接触插塞CP1和第三接触插塞CP3连接到第一电桥170以及第二分支部分141通过第二接触插塞CP2和第四接触插塞CP4连接到第一电桥170时，如在电阻器并联连接的情况下，第一电桥170的电阻会减小。
图5示出了根据一些示例实施例的半导体装置。
图5的半导体装置10b与图1的半导体装置10的不同之处在于，半导体装置10b还包括多个分支部分，例如，第一至第八分支部分135、137、145、147、155、157、165和167，在标准单元210中，第一电桥171和第二电桥173中的每个使第一电轨130连接到第二电轨140，在标准单元220中，第三电桥181和第四电桥183中的每个使第一电轨130连接到第二电轨140。
参照图5，标准单元210还可以包括第一至第四分支部分135、137、145和147，在标准单元210中，第一电桥171和第二电桥173使第一电轨130连接到第二电轨140。标准单元220还可以包括例如第五至第八分支部分155、157、165和167。在标准单元220中，第三电桥181和第四电桥183使第一电轨130连接到第二电轨140。
在标准单元210中，第一分支部分135和第二分支部分137在第一方向D1上彼此隔开。第一分支部分135和第二分支部分137中的每个可以从第一电轨130向第三电轨150突出并且可以在第二方向D2上延伸使得第一分支部分135和第二分支部分137中的每个与第一电桥170和第二电桥173中的每个叠置且未到达第三电轨150。即，第一分支部分135和第二分支部分137中的每个与第三电轨150在第二方向D2上隔开。在标准单元210中，第三分支部分145和第四分支部分147在第一方向D1上彼此隔开。第三分支部分145和第四分支部分147中的每个可以从第二电轨140向第三电轨150突出并且可以在第二方向D2上延伸使得第三分支部分145和第四分支部分147中的每个与第一电桥171和第二电桥173中的每个叠置且未到达第三电轨150。即，第一至第四分支部分135、137、145和147可以形成在半导体装置10的第一金属层M1中。
另外，第一分支部分135和第二分支部分137的各自的宽度可以分别与第一电桥171和第二电桥173的各自的宽度基本相同，第三分支部分145和第四分支部分147的各自的宽度可以分别与第一电桥171和第二电桥173的各自的宽度基本相同。
如参照图4描述的，第一分支部分135和第二分支部分137中的每个可以通过接触插塞连接到第一电桥171和第二电桥173中的每个，第三分支部分145和第四分支部分147中的每个可以通过接触插塞连接到第一电桥171和第二电桥173中的每个。当第一至第四分支部分135、137、145和147中的每个分别通过接触插塞连接到第一电桥171和第二电桥173中的每个时，如在电阻器并联连接的实施例中，第一电桥171和第二电桥173的每个电阻可以减小。
在标准单元220中，第一分支部分155和第六分支部分157在第一方向D1上彼此隔开。第五分支部分155和第六分支部分157中的每个可以从第一电轨130向第三电轨150突出并可以在第二方向D2上延伸使得第五分支部分155和第六分支部分157中的每个与第三电桥181和第四电桥183中的每个叠置且未到达第三电轨150。即，第五分支部分155和第六分支部分157与第三电轨150在第二方向D2上隔开。在标准单元220中，第七分支部分165和第八分支部分167在第一方向D1上彼此隔开。第七分支部分165和第八分支部分167中的每个可以从第二电轨140向第三电轨150突出并可以在第二方向D2上延伸使得第七分支部分165和第八分支部分167中的每个与第三电桥181和第四电桥183中的每个叠置且未到达第三电轨150。即，第七分支部分165和第八分支部分167与第三电轨150在第二方向D2上隔开。第五至第八分支部分155、157、165和167可以形成在半导体装置10的第一金属层M1中。
另外，第五分支部分155和第六分支部分157的各自的宽度可以分别与第三电桥181和第四电桥183的各自的宽度基本相同，第七分支部分165和第八分支部分167的各自的宽度可以分别与第三电桥181和第四电桥183的各自的宽度基本相同。
如参照图4描述的，第五分支部分155和第六分支部分157中的每个可以通过接触插塞连接到第三电桥181和第四电桥183中的每个，第七分支部分165和第八分支部分167中的每个可以通过接触插塞连接到第三电桥181和第四电桥183中的每个。当第五至第八分支部分155、157、165和167中的每个分别通过接触插塞连接到第三电桥181和第四电桥183中的每个时，如在电阻器并联连接的实施例中，第三电桥181和第四电桥183的每个电阻可以减小。
图6示出了根据一些示例实施例的半导体装置。
图6的半导体装置10c与图5的半导体装置10b的不同之处在于，半导体装置10c还包括代替第一至第四分支部分135、137、145和147的多个分支部分例如第一分支部分139和第二分支部分149以及代替第五至第八分支部分155、157、165和167的多个分支部分例如第三分支部分159和第四分支部分169。
参照图6，标准单元210可以包括多个分支部分，例如，第一分支部分139和第二分支部分149，在标准单元210中，第一电桥171和第二电桥173使第一电轨130连接到第二电轨140。在标准单元220中，第三电桥181和第四电桥140使第一电轨130连接到第二电轨140。
在标准单元210中，第一分支部分139可以从第一电轨130向第三电轨150突出并且可以在第二方向D2上延伸使得第一分支部分139与第一电桥171和第二电桥173两者叠置且在第一电桥171与第二电桥173之间延伸且未达到第三电轨150。即，第一分支部分139与第三电轨150在第二方向D2上隔开。在标准单元220中，第二分支部分149可以从第二电轨140向第三电轨150突出并且可以在第二方向D2上延伸使得第二分支部分149与第一电桥171和第二电桥173两者叠置且在第一电桥171与第二电桥173之间延伸且未达到第三电轨150。即，第二分支部分149与第三电轨150在第二方向D2上隔开。第一分支部分139和第二分支部分149可以形成在第一金属层M1中，第一分支部分139和第二分支部分149的各自的宽度可以大于第一电桥171和第二电桥173的各自的宽度。
在标准单元220中，第三分支部分159可以从第一电轨130向第三电轨150突出并且可以在第二方向D2上延伸使得第三分支部分159与第三电桥181和第四电桥183两者叠置且在第三电桥181与第四电桥183之间延伸且未达到第三电轨150。即，第三分支部分159与第三电轨150在第二方向D2上隔开。在标准单元220中，第四分支部分169可以从第二电轨140向第三电轨150突出并且可以在第二方向D2上延伸使得第四分支部分169与第三电桥181和第四电桥183两者叠置且在第三电桥181与第四电桥183之间延伸且未达到第三电轨150。即，第四分支部分169与第三电轨150在第二方向D2上隔开。第三分支部分159和第四分支部分169可以形成在第一金属层M1中，第三分支部分159和第四分支部分169的各自的宽度可以大于第三电桥181和第四电桥183的各自的宽度。
图7示出了图6的半导体装置中的第一电桥171、第二电桥173和第一分支部分139。
参照图7，第一电桥171和第二电桥173中的每个可以具有第一宽度W1，分支部分139可以具有第二宽度W2，第二宽度W2可以大于第一宽度W1。如参照图7和图6描述的，第一分支部分139和第二分支部分149中的每个可以通过接触插塞连接到第一电桥171和第二电桥173中的每个，第一电桥171和第二电桥的每个电阻会减小。
图8示出了根据一些示例实施例的半导体装置。
图8的半导体装置10d与图5的半导体装置10b的不同之处在于，半导体装置10d还包括多个杂质区例如第一至第四杂质区111、113、121和123以及栅电极115。
第一杂质区111可以形成在第一N阱110中，第二杂质区113和第四杂质区123可以形成在基底20中，第三杂质区121可以形成在第二N阱120中。栅电极115可以形成在第一至第四杂质区111、113、121和123上方，栅电极115可以在第二方向D2上与第一至第四杂质区111、113、121和123交叉。第一杂质区111和第三杂质区121可以包括第一导电型杂质，即，p型杂质，第二杂质区113和第四杂质区123可以包括第二导电型杂质，即，n型杂质。因此，栅电极115和第一杂质区111可以构成p沟道金属氧化物半导体(PMOS)晶体管，栅电极115和第二杂质区113可以构成n沟道金属氧化物半导体(NMOS)晶体管，栅电极115和第四杂质区123可以构成NMOS晶体管，栅电极115和第三杂质区121可以构成PMOS晶体管。即，标准单元210可以包括四个金属氧化物半导体(MOS)晶体管。
栅电极115可以包括例如导电材料。在一些示例实施例中，栅电极115可以包括多晶硅。在一些示例实施例中，栅电极115可以包括金属。
至少一个标准单元210可以包括第一电轨130、第二电轨140、第三电轨150、第一至第四杂质区111、113、121和123以及栅电极115。
图9是沿图8的半导体装置的线C-C'截取的剖视图。
参照图8和图9，第一N阱110形成在具有第一导电类型的基底20中，第一杂质区111形成在第一N阱110中。栅极绝缘层116可以形成在栅电极115和N阱110之间。栅极绝缘层116可以由例如氧化物层形成。在一些示例实施例中，栅极绝缘层116可以由例如SiO2、HfO2、Al2O3、ZrO2或TaO2来形成，但不限于此。
杂质区可以通过装置隔离层112彼此分离。装置隔离层112可以包括例如浅槽隔离(STI)层。在一些示例实施例中，装置隔离层112还可以包括深槽隔离(DTI)层。
尽管未示出，间隔件可以形成在栅电极115的两侧。在一些实施例中，间隔件可以包括例如氮化物层或氮化硅(SiN)层。
形成在底金属层M0中的第一电桥171和第二电桥173可以在第三方向D3(即，与基底20垂直的方向)上与栅电极115部分地叠置并且可以形成为从基底20的表面高于栅电极115。栅电极115的顶表面的高度H1低于第一电桥171和第二电桥173的每个顶表面的高度H2。第一电桥171和第二电桥173的每个底表面从基底20的表面高于栅电极115的底表面并且从基底20的表面低于栅电极115的顶表面。第三方向D3可以与第一方向D1和第二方向D2垂直。
图10是示出了图8的半导体装置中的标准单元210的电路图。
参照图8和图10，栅电极115和第一杂质区111可以构成PMOS晶体管211，栅电极115和第二杂质区113可以构成NMOS晶体管212，栅电极115和第四杂质区123可以构成NMOS晶体管213，栅电极115和第三杂质区121可以构成PMOS晶体管214。因为晶体管211至214中的每个晶体管的源极和漏极彼此耦合，所以晶体管211至214可以用作半导体装置10d的去耦电容器。
图11示出了根据一些示例实施例的半导体装置50，图12是图11的半导体装置的一部分290的局部透视图。
图13是沿图12的半导体装置的线D-D'截取的剖视图。
图14是沿图12的半导体装置的线E-E'截取的剖视图。
在下文中将作为示例来描述半导体50包括鳍晶体管(FinFET)的实施例。然而，示例实施例不限于该示例实施例。示例实施例还可应用到包括三维半导体元件(例如，利用纳米线的晶体管)而不是鳍晶体管的半导体装置。
参照图11至图14，半导体装置50可以包括基底(有源层)300、第一电轨251、第二电轨253、第三电轨255、第一标准单元260、第二标准单元270以及第一至第四电桥261、263、271和273。
第一电轨251在基底300上方在第一方向D1上延伸。第二电轨253在基底300上方在第一方向D1上延伸并且在与第一方向D1相交的第二方向D2上与第一电轨251隔开预定距离。第二方向基本垂直于第一方向。第三电轨255在第一电轨251与第二电轨253之间在第一方向D1上延伸使得第三电轨255在第二方向D2上与第一电轨251和第二电轨253两者隔开。第一至第三电轨251、253和255可以形成在半导体装置50中的第一金属层M1中。
标准单元260和270中的每个可以具有由第一电轨251和第二电轨253限定的单元边界CB。单元边界可以是第一标准单元260和第二标准单元270的沿第一方向D1的边界。在第一标准单元260中，第一电桥261和第二电桥263可以使第一电轨251连接到第二电轨253，在第二标准单元270中，第三电桥271和第四电桥273可以使第一电轨251连接到第二电轨253。在半导体装置50中，第一至第四电桥261、263、271和273可以形成在形成于第一金属层M1下方的底金属层M0中。
当第一电轨251和第二电轨253利用形成在底金属层M0中的第一至第四电桥261、263、271和273来彼此连接而不利用形成在第一金属层M1上方的上金属层时，可以提高半导体装置50的信号布线能力并且可以降低半导体装置50的制造成本。
半导体装置50还可以包括在第一方向D1上延伸的第一有源鳍F1和第二有源鳍F2。
第一有源鳍F1和第二有源鳍F2可以在第三方向D3上从有源层300(即，基底)突出。在一些实施例中，第一有源鳍F1和第二有源鳍F2可以通过对有源层300进行局部地蚀刻而形成。
在一些实施例中，有源层300可以是半导体基底。当有源层300是半导体基底时，半导体基底可以由从包括Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs和InP的组中选择的一种或更多种半导体材料形成。
在一些实施例中，有源层300可以是由半导体材料形成的外延层。这里，外延层可以形成在绝缘基底上。换言之，有源层300可以是SOI基底。
第一有源鳍F1和第二有源鳍F2可以沿第一方向D1延伸并且可以在第二方向D2上彼此分离。
一对有源鳍F1和F2可以形成组。第一组的第一有源鳍F1和第二有源鳍F2可以位于第一电轨与第三电轨之间。第二组的有源鳍F1和F2可以位于第三电轨与第二电轨之间。这是因为两个有源鳍F1和F2由被称作芯棒的一个虚设栅极而形成。在一些实施例中，N阱可以形成在有源鳍F1和F2中。
装置隔离层301可以覆盖第一有源鳍F1和第二有源鳍F2中每个的侧表面。具体地，装置隔离层301可以覆盖如图13中示出的第一有源鳍F1和第二有源鳍F2中每个的较低部分。装置隔离层301可以是例如绝缘层。更具体地，装置隔离层301可以是氧化硅(SiO2)层、氮化硅(SiN)层或氮氧化硅(SiON)层，但不限于此。
在图12至图14中，第一有源鳍F1和第二有源鳍F2中每个的剖面可以是锥形的，即，可以从顶到底变宽。然而，第一有源鳍F1和第二有源鳍F2中每个的剖面形状不限于锥形的形状。在一些实施例中，第一有源鳍F1和第二有源鳍F2中的每个可以具有四边形的剖面形状。在一些实施例中，第一有源鳍F1和第二有源鳍F2中的每个可以具有倒角的剖面形状。即，第一有源鳍F1和第二有源鳍F2中每个的角可以是弯曲的。
如图13中示出的，栅极结构392可以形成在第一有源鳍F1和第二有源鳍F2中的每个上以在第二方向D2上延伸。间隔件315可以设置在栅极结构392的两侧上。间隔件315可以设置在第一有源鳍F1和第二有源鳍F2中的每个上以在第二方向D2上延伸。
晶体管可以形成在第一有源鳍F1和第二有源鳍F2中每个的部分中。每个晶体管可以包括栅极结构392、间隔件315以及源/漏区361。
栅极结构392可以包括顺序地形成在第一有源鳍F1和第二有源鳍F2中的每个上以沿第二方向延伸的界面层320、栅极绝缘层332、功函数控制层342和栅电极362。
界面层320可以设置在装置隔离层301以及第一有源鳍F1和第二有源鳍F2中的每个上以在第二方向D2上延伸。界面层可以包括例如具有9或更小的介电常数(k)的低k材料层，例如，氧化硅层(具有大约4的介电常数)或氮氧化硅层(根据氧原子和氮原子的含量而具有大约4至8的介电常量)。可选择的是，界面层320可以由硅酸盐或上面示例层的组合形成。
栅极绝缘层332可以设置在界面层320上。具体地，栅极绝缘层332可以沿第二方向延伸并部分地覆盖第一有源鳍F1和第二有源鳍F2中每个的上部。如图14中示出的，栅极绝缘层332可以沿设置在栅电极362的两侧的间隔件315的侧壁向上延伸。因为栅极绝缘层332由替代工艺(或后栅工艺)来形成，所以栅极绝缘层332如上面描述地成形。然而，示例实施例不限于此，栅极绝缘层332的形状可以根据需要而变化。
栅极绝缘层332可以由例如高k材料来形成。在一些实施例中，栅极绝缘层332可以由HfO2、Al2O3、ZrO2、TaO2等形成。
功函数控制层342可以设置在栅极绝缘层332上。功函数控制层342可以在第二方向D2上延伸并可以部分地覆盖第一有源鳍F1和第二有源鳍F2中每个的上部。与栅极绝缘层332类似，功函数控制层342可以沿间隔件315的侧壁向上延伸。功函数控制层342可以是用于控制晶体管的功函数的层。功函数控制层342可以是n型功函数控制层和p型功函数控制层中的至少一种。
栅电极362可以设置在功函数控制层342上。栅电极362可以沿第二方向D2延伸并可以部分地覆盖第一有源鳍F1和第二有源鳍F2中每个的上部。
栅电极362可以包括例如高导电材料。在一些实施例中，栅电极362可以包括金属。金属的示例可以包括但不限于Al和W。
凹进325可以在栅极结构392的两侧形成在第一有源鳍F1和第二有源鳍F2中的每个中。凹进325可以具有倾斜的侧壁。因此，在距有源层300的距离增加时，凹进325可以变得更宽。如图12中示出的，凹进325可以比第一有源鳍F1和第二有源鳍F2宽。
源/漏区(杂质区)361可以分别形成在凹进325中。在一些实施例中，源/漏区361可以是升高的源/漏区。即，源/漏区361的顶表面可以高于第一有源鳍F1和第二有源鳍F2的顶表面。另外，源/漏区361可以通过间隔件315与栅极结构392绝缘。
在p沟道晶体管的实施例中，源/漏区361可以包括例如压应力材料。压应力材料可以是具有晶格常数大于Si的晶格常数的材料(例如，SiGe)。压应力材料可以通过将压应力施加到第一有源鳍F1和第二有源鳍F2中的每个来提高沟道区中载流子的迁移率。在一些实施例中，形成在第一有源鳍F1上的源/漏区361可以包括压应力材料。
在n沟道晶体管的实施例中，源/漏区361可以包括例如与有源层300相同的材料或拉应力材料。例如，当有源层300包括Si时，源/漏区361可以包括Si或具有晶格常数小于Si的晶格常数的材料(例如，SiC)。在一些实施例中，形成在第二有源鳍F2上的源/漏区361可以包括拉应力材料。
在一些示例实施例中，凹进325形成在第一有源鳍F1和第二有源鳍F2的每个中，源/漏区361形成在凹进325中。然而，示例实施例不限于此。在一些实施例中，源/漏区361可以通过将杂质直接地注入到第一有源鳍F1和第二有源鳍F2的每个中而形成在第一有源鳍F1和第二有源鳍F2的每个中。
尽管为了易于理解，在图12中仅示出了层间绝缘膜302的一部分，但是层间绝缘膜302可以覆盖源/漏区361和栅极结构392。另外，在图12和图14中，形成在底金属层M0中的第一电桥261和第二电桥263将第一电轨251连接到第二电轨253。第一电桥161和第二电桥163可以在第三方向D3上与栅电极115部分地叠置并且可以形成为从基底300的表面高于栅电极115。即，第一电桥161和第二电桥163的每个底表面从基底300的表面高于栅电极115的底表面并且从基底300的表面低于栅电极115顶表面。
图15示出采用根据一些示例实施例的半导体装置的逻辑门。
在图15中，以利用结合图1至图14示出的标准单元的双输入NAND门为例。
参照图15，NAND门400可以包括第一PMOS晶体管411、第二PMOS晶体管413、第一NMOS晶体管415和第二NMOS晶体管417。第一PMOS晶体管411和第二PMOS晶体管413可以在电源电压(节点)VDD与第一节点NO1之间并联连接，第一NMOS晶体管415和第二NMOS晶体管417可以在第一节点NO1与地电压(节点)VSS之间串联连接。
第一PMOS晶体管411具有结合到电源电压VDD的源极和结合到第一节点NO1的漏极，第二PMOS晶体管413具有结合到电源电压VDD的源极与结合到第一节点NO1的漏极。第一NMOS晶体管415具有结合到第一节点NO1的漏极和结合到第二NMOS晶体管417的源极，第二NMOS晶体管417具有结合到第一NMOS晶体管415的漏极和结合到地电压VSS的源极。第一输入信号IN1施加到第一PMOS晶体管411和第一NMOS晶体管415的栅极，第二输入信号IN2施加到第二PMOS晶体管413和第二NMOS晶体管417的栅极，在第一节点NO1处提供输出信号Q。
NAND栅极400可以采用上述的半导体装置10、10a、10b、10c、10d和50中的至少一个。将电源电压VDD供应到第一PMOS晶体管411的第一电轨和将电源电压VDD供应到第二PMOS晶体管413的第二电轨可以形成在第一金属层中，第一电轨和第二电轨可以通过在形成在第一金属层下方的底金属层中形成的至少一个电桥而彼此连接。另外，将地电压VSS供应到第一NMOS晶体管415的第三电轨与将地电压VSS供应到第二NMOS晶体管417的第四电轨可以形成在第一金属层中，第三电轨和第四电轨可以通过在形成在第一金属层下方的底金属层中形成的至少一个电桥而彼此连接。
图16是示出根据一些示例实施例的制造半导体装置的方法的流程图。
参照图16，为了制造半导体装置，提供标准单元(S110)。标准单元可以具有结合图1至图14描述的半导体装置10、10a、10b、10c、10d和50中的一者的布图。提供的标准单元包括多个晶体管、第一电轨和第二电轨。第一电轨和第二电轨彼此隔开并将电源电压供应到多个晶体管。第一电轨和第二电轨可以形成在第一金属层中，第一电轨和第二电轨可以通过在形成在第一金属层下方的底金属层中形成的至少一个电桥而彼此连接。
返回参照图16，可以利用提供的标准单元来制造半导体装置(S130)。具体地，使用提供的标准单元在半导体基底上执行沉积工艺和/或蚀刻工艺等。结果，可以制造结合图1至图14描述的半导体装置10、10a、10b、10c、10d和50中的任何一个。
图17是示出了包括根据一些示例实施例的半导体装置的芯片上系统(SoC)系统1000的框图。图18是图17中的CPU 1010的框图。图19是示出封装后的图17的SoC系统1000。
参照图17，SoC系统1000包括应用处理器1001和动态随机存取存储器(DRAM)1060。
应用处理器1001可以包括CPU 1010、多媒体系统1020、总线1030(例如，多级互连总线)、存储器系统1040和外围电路1050。
CPU 1010可以执行驱动SoC系统1000所需要的操作。在一些实施例中，CPU 1010可以被配置为包括多个核的多核环境。
在一些示例实施例中，CPU 1010可以包括如图18中示出的第一集群1012和第二集群1016。
第一集群1012可以位于CPU 1010中并且包括n个第一核1014(其中，n是自然数)。在图18中，为了易于描述，将作为示例来描述第一集群1012包括四个(即，n＝4)第一核1014a、1014b、1014c和1014d的实施例。然而，示例实施例不限于这种示例实施例。
第二集群1016也可以位于CPU 1010中并且包括n个第二核1018。第二集群1016可以与第一集群1012分离。为了易于描述，将作为示例来描述第二集群1016包括四个(即，n＝4)第二核1018a、1018b、1018c和1018d的实施例。然而，示例实施例不限于这种示例实施例。
在图18中，在第一集群1012中包括的第一核1014的数量等于在第二集群1016中包括的第二核1018的数量。然而，示例实施例不限于此。在一些实施例中，在第一集群1012中包括的第一核1014的数量可以与在第二集群1016中包括的第二核1018的数量不同。
可以在包括NFC装置的电子装置中采用示例实施例。例如，示例实施例可以应用到移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、音乐播放器、便携式游戏机、导航系统、膝上型计算机等。
另外，在图18中，仅第一集群1012和第二集群1016位于CPU 1010中。然而，示例实施例不限于此。在必要时，与第一集群1012和第二集群1016分离且包括第三核(未示出)的第三集群(未示出)可以附加地位于CPU 1010中。
在图18的实施例中，在第一集群1012中包括的第一核1014的每单位时间的计算量可以与在第二集群1016中包括的第二核1018的每单位时间的计算量不同。
在一些实施例中，第一集群1012可以是小集群，第二集群1016可以是大集群。在这种实施例中，在第一集群1012中包括的第一核1014的每单位时间的计算量可以小于在第二集群1016中包括的第二核1018的每单位时间的计算量。
因此，在能够使在第一集群1012中包括的所有第一核1014执行操作的实施例中的每单位时间的计算量可以小于在能够使在第二集群1016中包括的所有第二核1018执行操作的情况下的每单位时间的计算量。
在第一集群1012中包括的第(1-1)核1014a至第(1-4)核1014d的相应的每单位时间的计算量可以相等，在第二集群1016中包括的第(2-1)核1018a至第(2-4)核1018d的相应的每单位时间的计算量可以相等。即，假设第(1-1)核1014a至第(1-4)核1014d中每个的每单位时间的计算量是10，那么第(2-1)核1018a至第(2-4)核1018d中每个的每单位时间的计算量可以是40。
电力管理单元1019可以按需要启用或禁用第一集群1012和第二集群1016。具体地，当需要由第一集群1012执行操作时，电力管理单元1019可以启用第一集群1012并禁用第二集群1016。可选择地，当需要由第二集群1016执行操作时，电力管理单元1019可以启用第二集群1016并禁用第一集群1012。当所要求的计算量可以完全由第一集群1012的第(1-1)核1014a来处理时，电力管理单元1019可以启用第一集群1012的第(1-1)核1014a并禁用第二集群1016。即使在第一集群1012内，电力管理单元1019可以启用第(1-1)核1014a并禁用第(1-2)核1014b至第(1-4)核1014d。即，电力管理单元1019可以确定是否启用第一集群1012和第二集群1016，并且还可以确定是否启用在第一集群1012中包括的第(1-1)核1014a至第(1-4)核1014d中的每个和在第二集群1016中包括的第(2-1)核1018a至第(2-4)核1018d中的每个。
在一些实施例中，电力管理单元1019可以通过分别将电力供应到第一集群1012和第二集群1016和/或在第一集群1012中包括的核1014a至1014d和在第二集群1016中包括的核1018a至1018d，来分别启用第一集群1012和第二集群1016和/或在第一集群1012中包括的核1014a至1014d和在第二集群1016中包括的核1018a至1018d。另外，电力管理单元1019可以通过分别切断向第一集群1012和第二集群1016和/或在第一集群1012中包括的核1014a至1014d和在第二集群1016中包括的核1018a至1018d的供电，来分别禁用第一集群1012和第二集群1016和/或在第一集群1012中包括的核1014a至1014d和在第二集群1016中包括的核1018a至1018d。
电力管理单元1019可以根据SoC系统1000的操作环境而仅启用特定集群1012或1016和/或在特定集群1012或1016中分别包括的核1014a至1014d或1018a至1018d，从而管理整个SoC系统1000的功耗。
参照图17，多媒体系统1020可以用于在SoC系统1000中执行各种多媒体功能。多媒体系统1020可以包括3D引擎模块、视频编码器、显示系统、相机系统和/或后处理器等。
总线1030可以用于CPU 1010、多媒体系统1020、存储器系统1040和外围电路1050之间的数据通信。在一些实施例中，总线1030可以具有多层结构。具体地，总线1030可以是但不限于多层先进高性能总线(AHB)、多层先进可扩展接口(AXI)等。
存储器系统1040可以提供应用处理器1001连接到外部存储器(例如，DRAM 1060)所需要的环境并且以高速操作。在一些实施例中，存储器系统1040可以包括控制外部存储器(例如，DRAM 1060)所需要的控制器(例如，DRAM控制器)。
外围电路1050可以提供使SoC系统1000顺利地连接到外部装置(例如，主板)所需要的环境。因此，外围电路1050可以包括能够使连接到SoC系统1000的外部装置可与SoC系统1000兼容的各种接口。
DRAM 1060可以用作应用处理器1001的操作所需要的操作存储器。在一些实施例中，DRAM 1060可以位于应用处理器1001的外部。具体地，在一些实施例中，DRAM 1060可以以堆叠式封装(PoP)的形式与应用处理器1001封装，如图19中所示。
参照图19，半导体封装件可以包括封装基底PS、DRAM 1060和应用处理器1001。
封装基底PS可以包括多个封装球PB。多个封装球PB可以通过封装基底PS内的信号线电连接到应用处理器1001的芯片球CB并且可以通过封装基底PS内的信号线电连接到联接球JB。
DRAM 1060可以通过例如引线键合来电连接到联接球JB。
应用处理器1001可以设置在DRAM 1060下方。应用处理器1001的芯片球CB可以通过封装基底PS内的信号线和联接球JB来电连接到DRAM 1060。
在图17中，DRAM 1060位于应用处理器1001的外部。然而，示例实施例不限于此。在需要时，DRAM 1060还可以位于应用处理器1001的内部。
结合图1至图14描述的半导体装置10、10a、10b、10c、10d和50中的任何一个可以被提供为SoC系统1000的元件中的任何一个。
图20是示出包括根据一些示例实施例的半导体装置的电子系统1100的框图。
参照图20，电子系统1100可以包括例如控制器1110、输入/输出(I/O)装置1120、存储器装置1130、接口1140和总线1150。控制器1110、I/O装置1120、存储器装置1130和/或接口1140可以通过总线1150彼此连接。总线1150可以用作传输数据的路径。
控制器1110可以包括例如微处理器、数字信号处理器、微控制器以及能够执行与微处理器、数字信号处理器、微控制器等执行的功能相似的功能的逻辑装置中的至少一种。I/O装置1120可以包括小键盘、键盘和显示装置等。存储器装置1130可以存储数据和/或命令。接口1140可以用于发送数据至通信网络或从通信网络接收数据。接口1140可以是有线接口或无线接口。在示例实施例中，接口1140可以包括天线或者有线或无线收发器。
尽管未示出，电子系统1100可以是用于改善控制器1110的操作的操作存储器，并且还可以包括高速DRAM或SRAM。结合图1至图14描述的半导体装置10、10a、10b、10c、10d和50中的任何一个可以用作操作存储器。另外，结合图1至图14描述的半导体装置10、10a、10b、10c、10d和50中的任何一个可以设置在存储器装置1130中、设置在控制器1110中和/或设置在I/O装置1120中。
电子系统1100可以应用到能够在无线环境中发送或接收信息的几乎所有类型的电子产品，例如，PDA、便携式计算机、上网本、无线电话、移动电话、数字音乐播放器和存储卡等。
各种示例实施例可以应用到半导体装置或者包括半导体装置的系统。
上述是对本发明构思的举例说明，并且不应被解释为对其构成限制。虽然已经描述了一些示例性实施例，但是本领域的技术人员将容易地认识到，在实质上不脱离本发明构思的新颖性教导与优点的情况下，能够在示例性实施例中进行许多修改。因此，所有的这些修改意图包括在如权利要求中限定的本发明构思的范围内。因此，将理解的是，上述是对各种示例实施例的举例说明并且不应被理解为受限于所公开的特定示例实施例，对公开的示例实施例的修改以及其他示例实施例意图包括在所附权利要求的范围内。

Claims (14)

1.一种半导体装置，所述半导体装置包括：
第一电轨，在具有第一导电类型的基底上方沿第一方向延伸；
第二电轨，在基底上方沿第一方向延伸，第二电轨在与第一方向交叉的第二方向上与第一电轨隔开预定距离；
至少一个标准单元，从第一电轨和第二电轨接收第一电压；
有源鳍，从基底突出，有源鳍沿第一方向延伸；以及
至少一个电桥，被构造成在所述至少一个标准单元内沿第二方向连接第一电轨和第二电轨，
其中，第一电轨和第二电轨形成在第一金属层中，所述至少一个电桥形成在位于第一金属层下方的底金属层中，
其中，所述半导体装置还包括：
第一阱，形成在基底中，第一阱具有第二导电类型；
第二阱，与第一阱分开地形成在基底中，第二阱具有第二导电类型，其中，第一电轨形成在第一阱上方，第二电轨形成在第二阱上方；
第一杂质区，形成在第一阱中且在标准单元内；
第二杂质区，形成在第二阱中且在标准单元内；
栅电极，在第二方向上与第一杂质区和第二杂质区交叉，
其中，所述至少一个电桥在与第一方向和第二方向垂直的第三方向上与栅电极部分地叠置，所述至少一个电桥被形成为在第三方向上高于栅电极。
2.根据权利要求1所述的半导体装置，所述半导体装置还包括：
第三电轨，在第一电轨和第二电轨之间沿第一方向延伸，
其中，第三电轨形成在第一金属层中，第三电轨提供不同于第一电压的第二电压。
3.根据权利要求2所述的半导体装置，所述半导体装置还包括：
至少一个第一分支部分，从第一电轨朝向第三电轨突出，所述至少一个第一分支部分沿第二方向延伸使得所述至少一个第一分支部分在第二方向上与第三电轨隔开；以及
至少一个第二分支部分，从第二电轨朝向第三电轨突出，所述至少一个第二分支部分沿第二方向延伸使得所述至少一个第二分支部分在第二方向上与第三电轨隔开。
4.根据权利要求3所述的半导体装置，其中，所述至少一个第一分支部分和所述至少一个第二分支部分的各自的宽度与所述至少一个电桥的宽度相同。
5.根据权利要求4所述的半导体装置，其中：
所述至少一个电桥包括在第一方向上彼此隔开的第一电桥和第二电桥；
所述至少一个第一分支部分包括在第一方向上彼此隔开的第一分支部分和第二分支部分；
所述至少一个第二分支部分包括在第一方向上彼此隔开的第三分支部分和第四分支部分。
6.根据权利要求3所述的半导体装置，其中，所述至少一个第一分支部分和所述至少一个第二分支部分的各自的宽度大于所述至少一个电桥的宽度。
7.根据权利要求3所述的半导体装置，其中，所述至少一个第一分支部分通过第一接触件连接到所述至少一个电桥，所述至少一个第二分支部分通过第二接触件连接到所述至少一个电桥，所述至少一个第一分支部分和所述至少一个第二分支部分减小所述至少一个电桥的电阻。
8.根据权利要求1所述的半导体装置，其中，第一导电类型是p型，第二导电类型是n型。
9.根据权利要求1所述的半导体装置，其中，第一杂质区、第二杂质区和栅电极构成多个晶体管，所述多个晶体管作为去耦电容器操作。
10.一种半导体装置，所述半导体装置包括：
第一电轨，在具有第一导电类型的基底上方沿第一方向延伸；
第二电轨，在基底上方沿第一方向延伸，第二电轨在与第一方向交叉的第二方向上与第一电轨隔开预定距离；
有源鳍，从基底突出，有源鳍沿第一方向延伸；以及
至少一个电桥，被构造成在具有由第一电轨和第二电轨限定的单元边界的至少一个标准单元内在第二方向上连接第一电轨和第二电轨，
其中，第一电轨和第二电轨形成在第一金属层中，所述至少一个电桥形成在位于第一金属层下方的底金属层中，
其中，所述半导体装置还包括：
第一阱，形成在基底中，第一阱具有第二导电类型；
第二阱，与第一阱分开地形成在基底中，第二阱具有第二导电类型，其中，第一电轨形成在第一阱上方，第二电轨形成在第二阱上方；
第一杂质区，形成在第一阱中且在标准单元内；
第二杂质区，形成在第二阱中且在标准单元内；
栅电极，在第二方向上与第一杂质区和第二杂质区交叉，
其中，所述至少一个电桥在与第一方向和第二方向垂直的第三方向上与栅电极部分地叠置，所述至少一个电桥被形成为在第三方向上高于栅电极。
11.一种半导体装置，所述半导体装置包括：
第一电轨，在基底上方在第一金属层中沿第一方向延伸；
第二电轨，在基底上方在第一金属层中沿第一方向延伸，并在与第一方向交叉的第二方向上与第一电轨隔开；
第三电轨，在基底上方在第一电轨和第二电轨之间沿第一方向延伸；
有源鳍，从基底突出，有源鳍沿第一方向延伸；
至少一个电桥，在位于第一金属层下方的第二金属层中沿第二方向延伸并且被构造成在至少一个标准单元中连接第一电轨和第二电轨，
其中，所述半导体装置还包括：
第一阱，形成在基底中，第一阱具有第二导电类型；
第二阱，与第一阱分开地形成在基底中，第二阱具有第二导电类型，其中，第一电轨形成在第一阱上方，第二电轨形成在第二阱上方；
第一杂质区，形成在第一阱中且在标准单元内；
第二杂质区，形成在第二阱中且在标准单元内；
栅电极，在第二方向上与第一杂质区和第二杂质区交叉，
其中，所述至少一个电桥在与第一方向和第二方向垂直的第三方向上与栅电极部分地叠置，所述至少一个电桥被形成为在第三方向上高于栅电极。
12.根据权利要求11所述的半导体装置，其中，所述至少一个标准单元具有由第一电轨和第二电轨限定的单元边界并且从第一电轨和第二电轨接收第一电压。
13.根据权利要求12所述的半导体装置，其中，第三电轨形成在第一金属层中，第三电轨提供不同于第一电压的第二电压。
14.根据权利要求11所述的半导体装置，所述半导体装置还包括：
至少一个第一分支部分，从第一电轨朝向第三电轨突出，所述至少一个第一分支部分沿第二方向延伸使得所述至少一个第一分支部分在第二方向上与第三电轨隔开；以及
至少一个第二分支部分，从第二电轨朝向第三电轨突出，所述至少一个第二分支部分沿第二方向延伸使得所述至少一个第二分支部分在第二方向上与第三电轨隔开。
CN201610341499.1A 2015-06-04 2016-05-20 半导体装置 Active CN106252328B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020150079252A KR102383650B1 (ko) 2015-06-04 2015-06-04 반도체 장치
KR10-2015-0079252 2015-06-04

Publications (2)

Publication Number Publication Date
CN106252328A CN106252328A (zh) 2016-12-21
CN106252328B true CN106252328B (zh) 2019-07-12

Family

ID=57451978

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610341499.1A Active CN106252328B (zh) 2015-06-04 2016-05-20 半导体装置

Country Status (3)

Country Link
US (1) US9754887B2 (zh)
KR (1) KR102383650B1 (zh)
CN (1) CN106252328B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9478556B2 (en) * 2014-09-11 2016-10-25 Kabushiki Kaisha Toshiba Semiconductor memory device
KR102643003B1 (ko) * 2016-12-14 2024-03-05 삼성전자주식회사 파워 레일의 오믹 강하를 감소하는 회로 체인을 포함하는 집적 회로
US10784198B2 (en) 2017-03-20 2020-09-22 Samsung Electronics Co., Ltd. Power rail for standard cell block
US10811357B2 (en) 2017-04-11 2020-10-20 Samsung Electronics Co., Ltd. Standard cell and an integrated circuit including the same
US10586765B2 (en) * 2017-06-22 2020-03-10 Tokyo Electron Limited Buried power rails
KR102599048B1 (ko) 2018-08-16 2023-11-06 삼성전자주식회사 표준 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법
GB2604728B (en) * 2018-09-10 2023-07-19 Pragmatic Printing Ltd Electronic circuit and method of manufacture
US11600707B2 (en) * 2020-05-12 2023-03-07 Micron Technology, Inc. Methods of forming conductive pipes between neighboring features, and integrated assemblies having conductive pipes between neighboring features
DE102020131432A1 (de) * 2020-05-22 2021-11-25 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain-kontaktstruktur
KR20220114794A (ko) 2021-02-09 2022-08-17 이레이노베이션 주식회사 바실러스 균주를 이용한 발효소금 및 그의 제조방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5789807A (en) 1996-10-15 1998-08-04 International Business Machines Corporation On-chip power distribution for improved decoupling
US6437441B1 (en) * 1997-07-10 2002-08-20 Kawasaki Microelectronics, Inc. Wiring structure of a semiconductor integrated circuit and a method of forming the wiring structure
JP5028714B2 (ja) * 2001-03-30 2012-09-19 富士通セミコンダクター株式会社 半導体集積回路装置、および配線方法
US7219324B1 (en) 2003-06-02 2007-05-15 Virage Logic Corporation Various methods and apparatuses to route multiple power rails to a cell
US7509613B2 (en) * 2006-01-13 2009-03-24 Sequence Design, Inc. Design method and architecture for power gate switch placement and interconnection using tapless libraries
KR100780750B1 (ko) 2006-05-11 2007-11-30 한국과학기술원 표준 셀과 파워 게이팅 셀을 이용한 파워 네트워크 및 이를가지는 반도체 장치
CN100468735C (zh) 2006-08-25 2009-03-11 威盛电子股份有限公司 集成电路的电源地网络及其布置方法
US7989849B2 (en) 2006-11-15 2011-08-02 Synopsys, Inc. Apparatuses and methods for efficient power rail structures for cell libraries
TWI376615B (en) 2008-01-30 2012-11-11 Realtek Semiconductor Corp Power mesh managing method utilized in an integrated circuit
KR101394145B1 (ko) 2008-02-26 2014-05-16 삼성전자주식회사 스탠다드 셀 라이브러리 및 집적 회로
US7760578B2 (en) 2008-10-20 2010-07-20 Lsi Logic Corporation Enhanced power distribution in an integrated circuit
US8495547B2 (en) * 2009-11-11 2013-07-23 International Business Machines Corporation Providing secondary power pins in integrated circuit design
US8726216B2 (en) 2012-09-27 2014-05-13 Apple Inc. Area efficient power switch
US8946914B2 (en) 2013-03-04 2015-02-03 Globalfoundries Inc. Contact power rail
KR102002453B1 (ko) * 2013-04-10 2019-10-01 삼성전자 주식회사 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
CN106252328A (zh) 2016-12-21
US9754887B2 (en) 2017-09-05
KR20160143112A (ko) 2016-12-14
KR102383650B1 (ko) 2022-04-06
US20160358856A1 (en) 2016-12-08

Similar Documents

Publication Publication Date Title
CN106252328B (zh) 半导体装置
CN104282655B (zh) 半导体器件及其制造方法
US10128246B2 (en) Semiconductor devices including an isolation layer on a fin and methods of forming semiconductor devices including an isolation layer on a fin
US10242984B2 (en) Semiconductor devices and methods for manufacturing the same
US9324715B2 (en) Flip-flop layout architecture implementation for semiconductor device
CN104299986B (zh) 半导体器件及其制造方法
CN104103689B (zh) 半导体器件及其制造方法
CN101752368B (zh) 具有可变设计规则的标准单元架构和方法
CN104103687B (zh) 半导体器件以及制造该半导体器件的方法
US9755079B2 (en) Semiconductor devices including insulating gates and methods for fabricating the same
CN104241287B (zh) 半导体装置
CN104851807B (zh) 半导体器件及其制造方法
CN109952642A (zh) 具有锯齿状金属迹线布局的集成电路器件
CN105895698B (zh) 包括具有裙部区域的栅极结构的半导体器件
US9490263B2 (en) Semiconductor device and method of forming the same
US9640444B2 (en) Semiconductor device and method of fabricating the same
KR20150061698A (ko) 반도체 장치 및 그 제조 방법
KR102133377B1 (ko) 반도체 소자 및 이의 제조 방법
CN104217959B (zh) 半导体器件及其制造方法
KR102286116B1 (ko) 반도체 장치
CN109729742A (zh) 用于3d堆叠器件的密度改善的倒置阶梯触点
KR102083774B1 (ko) 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant