CN104299986B - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件，其包括：衬底，其包括第一有源区、第二有源区和第一和第二有源区之间的场区；以及栅极结构，其形成在衬底上，以跨越第一有源区、第二有源区和场区。栅极结构包括彼此直接接触的p型金属栅电极和n型金属栅电极，p型金属栅电极从第一有源区朝着第二有源区延伸不到第一有源区与第二有源区之间的距离的一半。
Description
相关申请的交叉引用
本申请要求于2013年7月15日提交于韩国知识产权局的韩国专利申请No.10-2013-0082936的优先权，其内容全文以引用方式并入本文中。
技术领域
本发明构思的示例性实施例涉及一种半导体器件及其制造方法。
背景技术
随着半导体制造商减小半导体器件的几何形状以便继续在越来越小的封装件中提供更多的功能和性能，减小的特征尺寸可影响半导体器件的性能。例如，MOS器件的栅极区的尺寸可减小，并且因此形成在栅极区的相对侧部的源极与漏极区之间的距离也将减小。这种减小可影响这种器件的多种性能特征。
发明内容
根据本发明构思的原理的示例性实施例包括一种半导体器件，其包括：衬底，其包括第一有源区、第二有源区和在所述第一有源区和所述第二有源区之间并直接接触所述第一有源区和所述第二有源区的场区；以及栅极结构，其形成在所述衬底上，以跨越所述第一有源区、所述第二有源区和所述场区，其中所述栅极结构包括彼此直接接触的p型金属栅电极和n型金属栅电极，其中所述p型金属栅电极形成在所述第一有源区上，并且所述n型金属栅电极形成在所述第二有源区上，并且其中所述p型金属栅电极和所述n型金属栅电极之间的接触表面更靠近所述第一有源区而非所述第二有源区。
根据本发明构思的原理的示例性实施例包括一种半导体器件，其中所述场区具有与所述第一有源区和所述第二有源区等距间隔开的中心线，并且所述p型金属栅电极没有延伸至所述中心线。
根据本发明构思的原理的示例性实施例包括一种半导体器件，其中所述p型金属栅电极包括依次一个形成在另一个上的p型功函数调整层、第一下部金属栅电极和第一上部金属栅电极，并且所述n型金属栅电极包括依次一个形成在另一个上的第二下部金属栅电极和第二上部金属栅电极，但不包括p型功函数调整层。
根据本发明构思的原理的示例性实施例包括一种半导体器件，其中所述接触表面由所述p型功函数调整层限定。
根据本发明构思的原理的示例性实施例包括一种半导体器件，其中所述第一下部金属栅电极和所述第二下部金属栅电极彼此直接接触，并且所述第一上部金属栅电极和所述第二上部金属栅电极彼此直接接触。
根据本发明构思的原理的示例性实施例包括一种半导体器件，其包括：层间介质层，其形成在所述衬底上并包括与所述第一有源区、所述场区和所述第二有源区交叉的沟槽，其中所述第一下部金属栅电极和所述第二下部金属栅电极沿着所述沟槽的侧壁和底表面形成。
根据本发明构思的原理的示例性实施例包括一种半导体器件，其中所述第一下部金属栅电极和所述第二下部金属栅电极通过所述p型功函数调整层彼此分离。
根据本发明构思的原理的示例性实施例包括一种半导体器件，其中所述衬底是硅衬底，并且锗化硅沟道层设置在所述第一有源区与所述p型金属栅电极之间。
根据本发明构思的原理的示例性实施例包括一种半导体器件，其中所述第一有源区是静态随机存取存储器(SRAM)的上拉晶体管形成区，并且所述第二有源区是SRAM的下拉晶体管形成区。
根据本发明构思的原理的示例性实施例包括一种半导体器件，其中所述第一有源区和所述第二有源区分别是第一鳍型有源图案和第二鳍型有源图案。
根据本发明构思的原理的示例性实施例包括一种半导体器件，其包括：衬底，其包括第一有源区、第二有源区和在所述第一有源区和所述第二有源区之间并直接接触所述第一有源区和所述第二有源区的场区；层间介质层，其形成在所述衬底上，所述层间介质层包括与所述第一有源区、所述场区和所述第二有源区交叉的沟槽；以及栅极结构，其形成在所述沟槽中，以与所述第一有源区、所述第二有源区和所述场区交叉，所述栅极结构具有与所述层间介质层共面地形成的顶表面，其中所述栅极结构包括彼此接触的p型金属栅电极和n型金属栅电极，并且在所述p型金属栅电极与所述n型金属栅电极之间形成接触表面，其中所述p型金属栅电极形成在所述第一有源区上，并且所述n型金属栅电极形成在所述第二有源区上，并且其中从所述接触表面至所述第一有源区的范围的第一宽度小于从所述接触表面至所述第二有源区的范围的第二宽度。
根据本发明构思的原理的示例性实施例包括一种半导体器件，其中所述p型金属栅电极和所述n型金属栅电极彼此直接接触。
根据本发明构思的原理的示例性实施例包括一种半导体器件，其中所述场区具有与所述第一有源区和所述第二有源区等距间隔开的中心线，并且所述接触表面布置在所述中心线与所述第一有源区之间。
根据本发明构思的原理的示例性实施例包括一种半导体器件，其中所述p型金属栅电极包括依次一个形成在另一个上的p型功函数调整层、第一下部金属栅电极和第一上部金属栅电极，并且所述n型金属栅电极包括依次一个形成在另一个上的第二下部金属栅电极和第二上部金属栅电极，但不包括p型功函数调整层。
根据本发明构思的原理的示例性实施例包括一种半导体器件，其包括形成在所述衬底与所述p型金属栅电极之间以及形成在所述衬底与所述n型金属栅电极之间的栅极介质层，并且所述栅极介质层沿着所述沟槽的底表面形成，但不形成在所述沟槽的侧壁上。
根据本发明构思的原理的示例性实施例包括一种半导体器件，其中所述p型功函数调整层具有第一部分和第二部分，所述p型功函数调整层的第一部分沿着所述栅极介质层形成，所述p型功函数调整层的第二部分沿着垂直于所述衬底的方向延伸并形成在所述场区上，并且所述p型功函数调整层的第二部分介于所述第一下部金属栅电极和所述第二下部金属栅电极之间。
根据本发明构思的原理的示例性实施例包括一种半导体器件，其包括形成在所述衬底与所述p型金属栅电极之间以及形成在所述衬底与所述n型金属栅电极之间的栅极介质层，并且所述栅极介质层沿着所述沟槽的侧壁和底表面形成。
根据本发明构思的原理的示例性实施例包括一种半导体器件，其中所述p型功函数调整层包括TiN和TaN中的至少一个。
根据本发明构思的原理的示例性实施例包括一种半导体器件，其包括：第一鳍型有源图案；邻近所述第一鳍型有源图案的第二鳍型有源图案；隔离层，其形成在所述第一鳍型有源图案和所述第二鳍型有源图案之间并与所述第一鳍型有源图案和所述第二鳍型有源图案直接接触；以及栅极结构，其与所述第一鳍型有源图案、所述隔离层和所述第二鳍型有源图案交叉，其中所述栅极结构包括彼此直接接触的p型金属栅电极和n型金属栅电极，其中所述p型金属栅电极形成在所述第一鳍型有源图案上，并且所述n型金属栅电极形成在所述第二鳍型有源图案上，并且其中所述p型金属栅电极与所述n型金属栅电极之间的接触表面更靠近所述第一鳍型有源图案而非所述第二鳍型有源图案。
根据本发明构思的原理的示例性实施例包括一种半导体器件，其中所述p型金属栅电极包括依次一个形成在另一个上的p型功函数调整层、第一下部金属栅电极和第一上部金属栅电极，并且所述n型金属栅电极包括依次一个形成在另一个上的第二下部金属栅电极和第二上部金属栅电极，但不包括p型功函数调整层，并且所述接触表面由所述p型功函数调整层限定。
根据本发明构思的原理的示例性实施例包括一种半导体器件，其中所述第一下部金属栅电极和所述第二下部金属栅电极彼此直接接触，并且所述第一上部金属栅电极和所述第二上部金属栅电极彼此直接接触。
根据本发明构思的原理的示例性实施例包括半导体器件，其中所述第一下部金属栅电极和所述第二下部金属栅电极通过所述p型功函数调整层彼此分离。
根据本发明构思的原理的示例性实施例包括一种半导体器件，其中所述第一鳍型有源图案是硅元素半导体，并且锗化硅沟道层设置在所述第一鳍型有源图案与所述p型金属栅电极之间，其中所述锗化硅沟道层沿着所述第一鳍型有源图案的至少一部分形成。
根据本发明构思的原理的示例性实施例包括一种半导体器件，其中所述第一鳍型有源图案包括锗化硅层和锗层中的至少一个。
根据本发明构思的原理的示例性实施例包括一种半导体器件，其中所述第二鳍型有源图案包括III-V族化合物半导体层。
根据本发明构思的原理的示例性实施例包括一种半导体器件，其包括：栅极结构，其形成于在衬底中按次序排列的第一有源区、场区和第二有源区之上；以及所述栅极结构中的p型金属栅电极，其从所述第一有源区朝着所述第二有源区持续延伸不到所述第一有源区与所述第二有源区之间的距离的一半。
根据本发明构思的原理的示例性实施例包括一种半导体器件，其包括所述栅极结构中的n型金属栅电极，其从所述第二有源区朝着所述第一有源区持续延伸大于所述第一有源区与所述第二有源区之间的距离的一半。
根据本发明构思的原理的示例性实施例包括一种半导体器件，其包括：栅极结构，其形成于在衬底中按次序排列的第一有源区、场区和第二有源区之上；所述栅极结构中的p型金属栅电极，其从所述第一有源区持续延伸；以及所述栅极结构中的n型金属栅电极，其从所述第二有源区持续延伸，所述n型金属栅电极和所述p型金属栅电极布置为增大所述半导体器件的阈值电压。
根据本发明构思的原理的示例性实施例包括一种半导体器件，其中所述栅极结构中的p型金属栅极从所述第一有源区朝着所述第二有源区持续延伸不到所述第一有源区与所述第二有源区之间的距离的一半，并且所述栅极结构中的n型金属栅电极朝着所述第一有源区延伸超过所述第一有源区与所述第二有源区之间的距离的一半。
根据本发明构思的原理的示例性实施例包括一种具有半导体器件的存储器装置，所述半导体器件包括：栅极结构，其形成于在衬底中按次序排列的第一有源区、场区和第二有源区之上；所述栅极结构中的p型金属栅电极，其从所述第一有源区持续延伸；以及所述栅极结构中的n型金属栅电极，其从所述第二有源区持续延伸，所述n型金属栅电极和所述p型金属栅电极布置为增大所述半导体器件的阈值电压。
根据本发明构思的原理的示例性实施例包括一种具有半导体器件的便携式电子装置，所述半导体器件包括：栅极结构，其形成于在衬底中按次序排列的第一有源区、场区和第二有源区之上；所述栅极结构中的p型金属栅电极，其从所述第一有源区持续延伸；以及所述栅极结构中的n型金属栅电极，其从所述第二有源区持续延伸，所述n型金属栅电极和所述p型金属栅电极布置为增大所述半导体器件的阈值电压。
根据本发明构思的原理的示例性实施例包括一种具有半导体器件的存储器蜂窝电话，所述半导体器件包括：栅极结构，其形成于在衬底中按次序排列的第一有源区、场区和第二有源区之上；所述栅极结构中的p型金属栅电极，其从所述第一有源区持续延伸；以及所述栅极结构中的n型金属栅电极，其从所述第二有源区持续延伸，所述n型金属栅电极和所述p型金属栅电极布置为增大所述半导体器件的阈值电压。
附图说明
通过参照附图详细描述本发明的优选实施例，本发明构思的示例性实施例的以上和其它特征和优点将变得更加清楚，图中：
图1是示出根据本发明构思的第一至第四示例性实施例的半导体器件的平面图；
图2是示出根据本发明构思的第一实施例的半导体器件的剖视图；
图3是示出根据本发明构思的第二实施例的半导体器件的剖视图；
图4是示出根据本发明构思的第三实施例的半导体器件的剖视图；
图5是示出根据本发明构思的第四实施例的半导体器件的剖视图；
图6是示出根据本发明构思的第五和第六实施例的半导体器件的透视图；
图7是示出根据本发明构思的第五实施例的半导体器件的剖视图；
图8是示出根据本发明构思的第六实施例的半导体器件的剖视图；
图9是示出根据本发明构思的第七实施例的半导体器件的透视图；
图10是示出根据本发明构思的第七实施例的半导体器件的剖视图；
图11和图12是示出根据本发明构思的第八实施例的半导体器件的电路图和布局图；
图13是包括根据本发明构思的一些实施例的半导体器件的电子系统的框图；
图14和图15示出了可采用根据本发明构思的一些实施例的半导体器件的示例性半导体系统；
图16至图21示出了用于制造根据本发明构思的第三实施例的半导体器件的方法的中间工序；
图22至图25示出了用于制造根据本发明构思的第四实施例的半导体器件的方法的中间工序；以及
图26至图30示出了用于制造根据本发明构思的第五实施例的半导体器件的方法的中间工序。
具体实施方式
下文中将参照其中示出了示例性实施例的附图更加全面地描述多个示例性实施例。然而，示例性实施例可按照许多不同的形式实现，并且不应构造为限于本文阐述的示例性实施例。相反，提供这些示例性实施例以使得本公开将是彻底的，并且将把示例性实施例的范围传递给本领域技术人员。在附图中，为了清楚起见，可夸大层和区的尺寸和相对尺寸。
应该理解，当一个元件或层被称作“位于”另一元件或层“上”、“连接至”或“结合至”另一元件或层时，所述一个元件或层可直接“位于”另一元件或层“上”、“连接至”或“结合至”另一元件或层，或者也可存在中间元件或层。相反，当一个元件被称作“直接位于”另一元件或层“上”、“直接连接至”或“直接结合至”另一元件或层时，则不存在中间元件或层。相同的附图标记始终指代相同元件。如本文所用，术语“和／或”包括相关所列项之一或多个的任何和所有组合。除非另外指明，否则将按照包括的含义来使用术语“或”。
应该理解，虽然本文中可使用术语例如第一、第二、第三来描述多个元件、组件、区、层和／或部分，但是这些元件、组件、区、层和／或部分不应被这些术语限制。这些术语仅用于将一个元件、组件、区、层或部分与另一区、层或部分区分开。这样，下面讨论的第一元件、第一组件、第一区、第一层或第一部分可被称作第二元件、第二组件、第二区、第二层或第二部分，而不脱离示例性实施例的教导。
为了方便描述，本文中可使用诸如“在……下方”、“在……之下”、“下”、“在……之上”、“上”等的空间相对术语，以描述附图中所示的一个元件或特征与另一元件或特征的关系。应该理解，空间相对术语旨在涵盖使用或操作中的装置的除图中所示的取向之外的不同取向。例如，如果图中的装置颠倒，则被描述为“在其它元件之下”或“在其它元件下方”的元件将因此被取向为“在其它元件或特征之上”。这样，示例性术语“在……之下”可涵盖“在……之上”和“在……之下”这两个取向。装置可按照其它方式取向(旋转90度或位于其它取向)，并且本文所用的空间相对描述语将相应地解释。
本文所用的术语仅是为了描述特定示例性实施例，并且不旨在限制示例性实施例。如本文所用，除非上下文另外明确地指出，否则单数形式“一”、“一个”和“该”也旨在包括复数形式。还应该理解，术语“包括”当用于本说明书中时，指明存在所列特征、整体、步骤、操作、元件和／或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和／或它们的组。
本文参照作为理想示例性实施例(和中间结构)的示意图的剖视图来描述示例性实施例。这样，作为例如制造技术和／或公差的结果，可以预见附图中的形状的变化。这样，示例性实施例不应被构造为限于本文示出的区的具体形状，而是包括例如由制造工艺导致的形状的偏差。例如，示为矩形的注入区将通常具有圆形或弯曲特征和／或在其边缘具有注入浓度的梯度，而非从注入区至非注入区二值变化。同样地，通过注入形成的掩埋区可在掩埋区与通过其发生注入的表面之间的区中导致一些注入。这样，图中示出的区实际上是示意性的，并且它们的形状不旨在示出装置的区的实际形状，并且不旨在限制示例性实施例的范围。
除非另外限定，否则本文中使用的所有术语(包括技术和科学术语)具有与示例性实施例所属领域的技术人员通常理解的含义相同的含义。还应该理解，诸如在通用词典中定义的那些的术语应该被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应该理想化地或过于正式地解释它们，除非本文中明确地进行了定义。
下文中，将参照附图详细解释根据本发明构思的原理的示例性实施例。
图1是示出根据本发明构思的原理的根据第一至第四示例性实施例的半导体器件的平面图。图2至图5分别是根据本发明构思的第一至第四示例性实施例的半导体器件的剖视图。
参照图1，半导体器件1至4中的每一个包括衬底10，其包括第一有源区20、第二有源区30、场区40和与第一有源区20、第二有源区30和场区40交叉的栅极结构50。
衬底10可为例如体硅或绝缘体上硅(SOI)，或者可为硅衬底或为由选自以下材料构成的组的其它材料制成的衬底，例如锗、锗化硅、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓和锑化镓，但本发明构思不限于此。
第一有源区20和第二有源区30可由场区40限定。第一有源区20和第二有源区30通过场区40在空间上彼此分离。第一和第二有源区(例如20、30)在本文中可被称作彼此“邻近”。所述有源区邻近的含义为：虽然场区40位于它们之间(并且因此，在它们彼此毗邻的含义下，有源区并不相邻)，但没有有源图案位于它们之间。在根据本发明构思的原理的示例性实施例中，第一有源区20和第二有源区30是沿着第二方向DR2延长的矩形形状。第一有源区20和第二有源区30沿着长边方向彼此平行地布置。
第一有源区20是PMOS形成区，并且第二有源区30是NMOS形成区。例如，第一有源区20可实现为SRAM的上拉晶体管，并且第二有源区30可实现为SRAM的下拉晶体管或通道晶体管。在根据本发明构思的原理的示例性实施例中，第一有源区20和第二有源区30可为可通过一个栅极结构将栅极电压施加于其上的PMOS形成区和NMOS形成区。
第一有源区20和第二有源区30可为例如鳍型有源图案，这将参照图6至图10在讨论中更加详细地描述。
场区40可形成为例如包围第一有源区20和第二有源区30，或者可为例如布置在第一有源区20和第二有源区30之间的一部分。
场区40布置在第一有源区20和第二有源区30之间并同时与第一有源区20和第二有源区30直接接触。也就是说，在根据本发明构思的原理的示例性实施例中，不存在介于场区40与第一有源区20之间以及介于场区40与第二有源区30之间的有源区。
场区40可包括例如二氧化硅层、氮化硅层、氮氧化硅层或它们的组合中的至少一种。
位于第一有源区20和第二有源区30之间的场区40的宽度可由W指示，并可具有与第一有源区20和第二有源区30等距间隔开的中心线CL。也就是说，在根据本发明构思的原理的示例性实施例中，中心线CL与第一有源区20之间的距离和中心线CL与第二有源区30之间的距离可相等，为场区40的宽度的一半。场区40的中心线CL可平行于第一有源区20和第二有源区30的延长方向。
在根据本发明构思的原理的示例性实施例中，栅极结构50可形成在衬底10上与第一有源区20、第二有源区30和场区40交叉。栅极结构50可沿着第一方向DR1纵长地延伸。
在根据本发明构思的原理的示例性实施例中，栅极结构50包括第一金属栅电极120和第二金属栅电极220。第一金属栅电极120和第二金属栅电极220可彼此直接接触。第一金属栅电极120是形成在第一有源区20上的p型金属栅电极。第二金属栅电极220是形成在第二有源区30上的n型金属栅电极。也就是说，PMOS10p(本文中还称为PMOS晶体管)形成在第一有源区20与栅极结构50的交叉位置，并且NMOS10n(本文中还称为NMOS晶体管)形成在第二有源区30与栅极结构50的交叉位置。
在根据本发明构思的原理的示例性实施例中，因为第一金属栅电极120在场区40上延伸，所以其可与第一有源区20和一部分场区40重叠。因为第二金属栅电极220直接接触第一金属栅电极120，所以其可与第二有源区30和不与第一金属栅电极120重叠的那一部分场区40重叠。
在根据本发明构思的原理的示例性实施例中，栅极结构50包括将第一金属栅电极120和第二金属栅电极220接触的接触表面MI。第一金属栅电极120和第二金属栅电极220的接触表面MI布置在场区40上。布置在第一金属栅电极120和第二金属栅电极220之间的接触表面MI被布置为更加靠近第一有源区20(与第二有源区30相比)。在根据本发明构思的原理的示例性实施例中，因为第一有源区20、接触表面MI、中心线CL和第二有源区30按照所列次序排列，所以第一金属栅电极120可不与场区40的中心线CL重叠。也就是说，接触表面MI布置在第一有源区20与场区40的中心线CL之间。
第一金属栅电极120在场区40上延伸的那一部分具有第一宽度W1。也就是说，第一宽度W1是指第一金属栅电极120从接触表面MI至第一有源区20的范围的宽度。第二金属栅电极220在场区40上延伸的那一部分具有第二宽度W2。也就是说，第二宽度W2是指第二金属栅电极220从接触表面MI至第二有源区30的范围的宽度。在根据本发明构思的原理的示例性实施例中，因为第一金属栅电极120和第二金属栅电极220之间的接触表面MI更靠近第一有源区20(与第二有源区30相比)，所以第二宽度W2大于第一宽度W1。
在根据本发明构思的原理的示例性实施例中，因为第一金属栅电极120和第二金属栅电极220彼此直接接触，所以第一金属栅电极120与场区40重叠的宽度W1和第二金属栅电极220与场区40重叠的宽度W2之和可等于场区40的宽度W。
接着，将参照图1和图2描述根据根据本发明构思的原理的第一示例性实施例的半导体器件。
图2是示出根据本发明构思的原理的第一示例性实施例的半导体器件沿着图1的线A-A、B-B和C-C截取的剖视图。
参照图1和图2，半导体器件1包括衬底10、栅极介质层110和210以及栅极结构50。
衬底10包括第一有源区20、第二有源区30和布置在第一有源区20和第二有源区30之间的场区40。场区40与第一有源区20和第二有源区30直接接触。
栅极介质层110和210形成在衬底上。栅极介质层110和210可包括第一栅极介质层110和第二栅极介质层210。第一栅极介质层110形成在第一有源区20上，并且第二栅极介质层210形成在第二有源区30上。第一栅极介质层110和第二栅极介质层210可由栅极结构50的接触表面MI限定。第一栅极介质层110和第二栅极介质层210形成在同一水平上。“形成在同一水平上”是指两个元件通过相同的制造工艺或工序形成。
第一栅极介质层110和第二栅极介质层210中的每一个可包括高k层，并且其示例可包括(但不限于)二氧化铪、硅酸铪、氧化镧、铝酸镧、氧化锆、硅酸锆、氧化钽、二氧化钛、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、钽酸铅钪和铌酸铅锌中的至少一个。
包括彼此直接接触的第一金属栅电极120和第二金属栅电极220的栅极结构50形成在栅极介质层110和210上。第一金属栅电极120包括依次形成在第一栅极介质层110上的p型功函数调整层122、第一下部金属栅电极124和第一上部金属栅电极126。第二金属栅电极220包括依次形成在第二栅极介质层210上的第二下部金属栅电极224和第二上部金属栅电极226。在根据本发明构思的原理的该示例性实施例中，第二金属栅电极220不包括p型功函数调整层122。
因为第一金属栅电极120包括p型功函数调整层122而第二金属栅电极220不包括p型功函数调整层122，所以第一金属栅电极120和第二金属栅电极220之间的接触表面MI由p型功函数调整层122限定。也就是说，当沿着衬底10的法线在场区40上延伸的p型功函数调整层122的端部切割栅极结构50时，接触表面MI形成在第一金属栅电极120和第二金属栅电极220之间。
因为第一金属栅电极120和第二金属栅电极220之间的接触表面MI更靠近第一有源区20(与第二有源区30相比)，所以p型功函数调整层122不与场区40的中心线CL重叠。
在场区40上延伸并同时与第一有源区20交叉的p型功函数调整层122可与一部分场区40重叠，并且p型功函数调整层122与场区40之间的重叠宽度对应于第一宽度W1，结果，p型功函数调整层122与场区40之间的非重叠宽度对应于从场区40的宽度W减去第一宽度W1获得的第二宽度W2。
因为在形成栅极结构50之后形成覆盖栅极结构50的层间介质层，所以第一有源区20上第一金属栅电极120的高度大于第二有源区30上第二金属栅电极220的高度。第一金属栅电极120和第二金属栅电极220的高度之间的差基本等于p型功函数调整层122的厚度。
在根据本发明构思的原理的示例性实施例中，第一下部金属栅电极124和第二下部金属栅电极224彼此直接连接，并且第一上部金属栅电极126和第二上部金属栅电极226彼此直接连接。另外，第一下部金属栅电极124和第二下部金属栅电极224形成在同一水平上，并且第一上部金属栅电极126和第二上部金属栅电极226也形成在同一水平上。
因为第一下部金属栅电极124和第二下部金属栅电极224彼此直接连接，所以第一下部金属栅电极124和第二下部金属栅电极224的一些部分延伸至场区40上。因为接触表面MI由p型功函数调整层122限定，所以第一下部金属栅电极124在场区40上延伸的宽度W1小于第二下部金属栅电极224在场区40上延伸的宽度W2。
p型功函数调整层122可包括例如TiN、TaC、TaN和TaCN中的至少一个。第一下部金属栅电极124和第二下部金属栅电极224可包括例如TiN、TaN、TaC、TaCN、TiAl和TiAlC中的至少一个，并且第一上部金属栅电极126和第二上部金属栅电极226可包括例如Al和W中的至少一个。
第一源极／漏极130可形成在第一金属栅电极120的每一侧上，并且第二源极／漏极230可形成在第二金属栅电极220的每一侧上。在根据本发明构思的原理的示例性实施例中，第一源极／漏极130和第二源极／漏极230分别形成在第一有源区20和第二有源区30中，但是本发明构思的多个方面不限于此。也就是说，第一源极／漏极130和第二源极／漏极230可例如从衬底10的顶表面突出。
现在将参照图1和图3描述根据本发明构思的原理的第二示例性实施例的半导体器件2。以下描述将集中于根据本发明构思的原理的第一和第二示例性实施例之间的差别。
图3是示出根据本发明构思的原理的第二示例性实施例的半导体器件沿着图1的线A-A、B-B和C-C截取的剖视图。
参照图3，根据本发明构思的原理的第二示例性实施例的半导体器件2还包括形成在第一有源区20与第一金属栅电极120之间的沟道层115。详细地说，沟道层115形成在第一有源区20与第一栅极介质层110之间。
沟道层115可包括用于形成第一有源区20的材料，也就是说，与衬底10不同的材料。由于PMOS10p形成在第一有源区20与第一金属栅电极120的交叉位置，因此沟道层115可包括能够提高空穴的迁移率的材料。
为了提高沟道层115中的空穴的迁移率，沟道层115可受到从第一有源区20施加的压应力。例如，沟道层115可包括晶格常数比第一有源区20的晶格常数更大的材料，以施加这种应力。
在根据本发明构思的原理的第二示例性实施例的半导体器件2中，衬底10可为硅衬底。因为衬底10是硅衬底，所以第一有源区20还可包括硅。因此，沟道层115可包括晶格常数比硅(Si)的晶格常数更大的锗化硅(S iGe)。也就是说，在根据本发明构思的原理的示例性实施例中，沟道层115可为锗化硅沟道层。
下文中，将参照图1和图4描述根据本发明构思的原理的第三示例性实施例的半导体器件3。以下描述将集中于第一和第三示例性实施例之间的差别。
图4是示出根据第三示例性实施例的半导体器件沿着图1的线A-A、B-B和C-C截取的剖视图。
参照图4，根据第三示例性实施例的半导体器件3形成在衬底10上，并且还包括层间介质层80，该层间介质层80包括沟槽85。
沟槽85与第一有源区20、场区40和第二有源区30交叉。第一栅极介质层110和第二栅极介质层210形成在沟槽85的底表面上。然而，第一栅极介质层110和第二栅极介质层210不形成在沟槽85的侧壁上。
层间介质层80可包括例如低k材料、氧化物、氮化物和氮氧化物中的至少一个。低k材料可包括例如可流动氧化物(FOX)、东燃的硅氮烷(tonen silazane，TOSZ)、未掺杂硅酸盐玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、等离子体增强四乙基正硅酸盐(PE-TEOS)、氟硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物、等离子体增强氧化物(PEOX)、可流动CVD(FCVD)和它们的组合。
栅极结构50可通过填充沟槽85而形成在层间介质层80中。形成在沟槽85中的栅极结构50的顶表面与层间介质层80共面。可通过填充沟槽85的第一部分(图17的85a)形成第一金属栅电极120，并且可通过填充沟槽85的第二部分(图17的85b)形成第二金属栅电极220。第二金属栅电极220不包括p型功函数调整层122。
第一下部金属栅电极124和第二下部金属栅电极224通过p型功函数调整层122彼此分离，并且第一上部金属栅电极126和第二上部金属栅电极226也彼此分离。
p型功函数调整层122可包括彼此连接的第一部分122a、第二部分122b和第三部分。p型功函数调整层122的第一部分122a可沿着沟槽85的底表面(也就是说，沿着衬底10和第一栅极介质110)形成，p型功函数调整层122的第三部分可沿着沟槽85的侧壁形成，并且沿着衬底10的法向延伸的p型功函数调整层122的第二部分122b可形成在场区40上。也就是说，p型功函数调整层122的第二部分122b不沿着沟槽85的侧壁和底表面形成，并从与场区40重叠的沟槽85的底表面的给定部分MI突出。p型功函数调整层122的第二部分122b在第一有源区20和第二有源区30之间沿着衬底10的法向突出。
第一下部金属栅电极124和第二下部金属栅电极224通过p型功函数调整层122的第二部分122b彼此分离。也就是说，p型功函数调整层122的第二部分122b介于第一下部金属栅电极124和第二下部金属栅电极224之间。同样地，第一上部金属栅电极126和第二上部金属栅电极226通过p型功函数调整层122的第二部分122b彼此分离。虽然第一下部金属栅电极124和第二下部金属栅电极224通过p型功函数调整层122彼此分离，但是因为p型功函数调整层122包括导电性材料，所以第一下部金属栅电极124和第二下部金属栅电极224彼此电连接。
在根据第三示例性实施例的半导体器件3中，第一金属栅电极120和第二金属栅电极220之间的接触表面MI由p型功函数调整层122的第二部分122b限定。
第一下部金属栅电极124可沿着p型功函数调整层122形成，并且第一上部金属栅电极126可通过填充由第一下部金属栅电极124限定的空间形成。第二下部金属栅电极224可沿着沟槽85的侧壁和底表面以及p型功函数调整层122的第二部分122b形成，并且第二上部金属栅电极226可通过填充由第二下部金属栅电极224限定的空间形成。
现在将参照图1和图5描述根据第四示例性实施例的半导体器件4。以下描述将集中于根据本发明构思的原理的第一和第五示例性实施例之间的差异。
图5是示出根据第五示例性实施例的半导体器件沿着图1的线A-A、B-B和C-C截取的剖视图。
参照图5，栅极介质层110和210沿着沟槽85的侧壁和底表面形成。也就是说，形成在衬底10与第一金属栅电极120之间的第一栅极介质层110和形成在衬底10与第二金属栅电极220之间的第二栅极介质层210沿着沟槽85的侧壁和底表面形成。
p型功函数调整层122通常沿着沟槽85的侧壁和底表面形成，也就是说，沿着第一栅极介质层110形成，并沿着衬底10的法向延伸，而不包括形成在场区40上的部分。因此，第一下部金属栅电极124和第二下部金属栅电极224沿着沟槽85的侧壁和底表面形成，并随后彼此直接连接。
第一上部金属栅电极126和第二上部金属栅电极226通过填充沟槽85形成，并随后彼此直接连接。
接着，将参照图6和图7描述根据第五示例性实施例的半导体器件。
图6是示出根据本发明构思的原理的第五和第六示例性实施例的半导体器件的透视图，并且图7是示出根据第五示例性实施例的半导体器件沿着图6的线D-D、E-E和F-F截取的剖视图。为了使解释简洁和清楚，图6中未示出层间介质层80。
图6所示的第一鳍型有源图案60和第二鳍型有源图案70对应于图1所示的第一有源区20和第二有源区30，并且这里将不详细重复对它们的解释。
参照图6和图7，根据第五示例性实施例的半导体器件可包括衬底10、第一鳍型有源图案60、第二鳍型有源图案70、栅极结构50、第一提升的源极／漏极135、第二提升的源极／漏极235和层间介质层80。
第一鳍型有源图案60和第二鳍型有源图案70彼此邻近，其含义为，虽然场区40位于它们之间(并且因此，在这种含义下，它们彼此并不相邻)，但没有有源图案位于它们之间，并且第一鳍型有源图案60和第二鳍型有源图案70可沿着第二方向DR2纵长地平行延伸。第一鳍型有源图案60和第二鳍型有源图案70可为衬底10的一部分，并且可包括从衬底10生长的外延层。
在根据本发明构思的原理的示例性实施例中，第一鳍型有源图案60是PMOS形成区，并且第二鳍型有源图案70是NMOS形成区。当第一鳍型有源图案60和第二鳍型有源图案70包括从衬底10生长的外延层时，第一鳍型有源图案60和第二鳍型有源图案70可包括单个元件半导体，诸如硅或锗。可替换地，第一鳍型有源图案60和第二鳍型有源图案70可包括化合物半导体，例如，IV-IV族化合物半导体或III-V族化合物半导体。在根据本发明构思的原理的示例性实施例中，IV-IV族化合物半导体可为例如包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种元素或掺杂有IV族元素的化合物的二元化合物或三元化合物。III-V族化合物半导体可包括例如通过将铝(Al)，镓(Ga)和铟(In)中的至少一种II I族元素与磷(P)、砷(As)和锑(Sb)中的至少一种V族元素组合制备的二元化合物、三元化合物或四元化合物。
场区40可形成在第一鳍型有源图案60和第二鳍型有源图案70之间并同时与第一鳍型有源图案60和第二鳍型有源图案70直接接触。另外，场区40可形成为接触第一鳍型有源图案60和第二鳍型有源图案70的一部分。也就是说，第一鳍型有源图案60和第二鳍型有源图案70可从场区40突出。因为场区40使形成在第一鳍型有源图案60上的器件与形成在第二鳍型有源图案70上的器件电分离，所以场区40可为隔离层。
栅极结构50可形成为与第一鳍型有源图案60、场区40和第二鳍型有源图案70交叉。栅极结构50可沿着第一方向DR1延伸。在根据本发明构思的原理的示例性实施例中，栅极结构50包括形成在第一鳍型有源图案60上的作为p型金属栅电极的第一金属栅电极120和形成在第二鳍型有源图案70上的作为n型金属栅电极的第二金属栅电极220。第一金属栅电极120和第二金属栅电极220彼此直接接触。
p型FINFET10p可形成在第一鳍型有源图案60与栅极结构50的交叉位置，并且n型FINFET10n可形成在第二鳍型有源图案70与栅极结构50的交叉位置。
在根据本发明构思的原理的示例性实施例中，第一金属栅电极120包括沿着从场区40突出的第一鳍型有源图案60依次形成的p型功函数调整层122和第一下部金属栅电极124以及填充沟槽85的一部分的第一上部金属栅电极126。第二金属栅电极220包括沿着从场区40突出的第二鳍型有源图案70形成的第二下部金属栅电极224和填充沟槽85的其余部分的第二上部金属栅电极226。然而，在示例性实施例中，第二金属栅电极220不包括p型功函数调整层122。
沿着第一鳍型有源图案60形成的第一下部金属栅电极124和沿着第二鳍型有源图案70形成的第二下部金属栅电极224延伸至场区40上，并随后彼此直接连接。另外，第一上部金属栅电极126和第二上部金属栅电极226也彼此直接连接。
第一金属栅电极120和第二金属栅电极220之间的接触表面MI可由第一金属栅电极120的p型功函数调整层122限定。p型功函数调整层122与场区40的重叠宽度是第一宽度W1，并且p型功函数调整层122与场区40的非重叠宽度是第二宽度W2，第二宽度W2大于第一宽度W1。因此，第一金属栅电极120和第二金属栅电极220之间的接触表面MI布置为更靠近第一鳍型有源图案60(与第二鳍型有源图案70相比)。
也就是说，第一金属栅电极120与场区40的重叠宽度W1小于第二金属栅电极220与场区40的重叠宽度W2。因此，第一金属栅电极120不与场区40的中心线CL重叠，该中心线CL与第一鳍型有源图案60和第二鳍型有源图案70等距地间隔开。
第一栅极介质层110可形成在栅极结构50与第一鳍型有源图案60之间，并且第二栅极介质层210可形成在栅极结构50与第二鳍型有源图案70之间。第一栅极介质层110和第二栅极介质层210可通过接触表面MI限定，并且可形成在第一鳍型有源图案60和第二鳍型有源图案70之间的场区40上。第一栅极介质层110和第二栅极介质层210可包括高k介质层。
第一提升的源极／漏极135可在栅极结构50的两侧形成在第一鳍型有源图案60上。因为PMOS晶体管形成在第一鳍型有源图案60上，因此第一提升的源极／漏极135可包括压应力材料。例如，当第一鳍型有源图案60包括硅时，压应力材料可为晶格常数比硅(Si)的晶格常数更大的材料，例如，SiGe。
第二提升的源极／漏极235可在栅极结构50的两侧形成在第二鳍型有源图案70上。因为NMOS晶体管形成在第二鳍型有源图案70上，所以第二提升的源极／漏极235可包括与第二鳍型有源图案70的材料相同的材料，或拉应力材料。例如，当第二鳍型有源图案70包括硅时，第二提升的源极／漏极235可为硅或晶格常数比硅(Si)的晶格常数更小的材料，例如，SiC。
第一提升的源极／漏极135和第二提升的源极／漏极235可具有多种形状。例如，第一提升的源极／漏极135和第二提升的源极／漏极235可具有菱形、圆形或矩形形状。在图6中，第一提升的源极／漏极135和第二提升的源极／漏极235的形状为菱形(或五边形或六边形)形状。
下文中，将参照图6和图8描述根据本发明构思的原理的第六示例性实施例的半导体器件。以下描述将集中于第五和第六示例性实施例之间的差异。
图8是示出根据第六示例性实施例的半导体器件沿着图6的线D-D、E-E和F-F截取的剖视图。
参照图8，根据第六示例性实施例的半导体器件6还包括形成在第一鳍型有源图案60和第一金属栅电极120之间的沟道层115。
沟道层115可包括与用于形成第一鳍型有源图案60的材料不同的材料。当第一鳍型有源图案60是硅元素半导体时，沟道层115可包括晶格常数比硅(Si)的晶格常数更大的材料。例如，沟道层115可包括晶格常数比硅(Si)的晶格常数更大的锗化硅(SiGe)。也就是说，在根据本发明构思的原理的示例性实施例中，沟道层115可为锗化硅沟道层。
沟道层115可沿着第一鳍型有源图案60的至少一部分形成。例如，沟道层115可沿着从场区40突出的第一鳍型有源图案60形成，并且可仅延伸至场区40。
下文中，将参照图9和图10描述根据本发明构思的原理的第七示例性实施例的半导体器件。以下描述将集中于第五和第七示例性实施例之间的差异。
图9是示出根据第七示例性实施例的半导体器件的透视图，并且图10是示出根据第七示例性实施例的半导体器件沿着图9的线D-D、E-E和F-F截取的剖视图。为了描述清楚和简洁起见，层间介质层80未示于图9中。
参照图9和图10，第一下部金属栅电极124和第二下部金属栅电极224通过p型功函数调整层122在空间上彼此分离。也就是说，p型功函数调整层122的一部分介于第一下部金属栅电极124和第二下部金属栅电极224之间。
p型功函数调整层122可沿着第一鳍型有源图案60和场区40的一部分形成。延伸至场区40上的p型功函数调整层122的宽度是第一宽度W1。在与第一鳍型有源图案60间隔第一宽度W1的部分，p型功函数调整层122包括沿着第一鳍型有源图案60突出的方向延伸的部分。也就是说，p型功函数调整层122包括在第一鳍型有源图案60和第二鳍型有源图案70之间从场区40突出的部分。第一下部金属栅电极124和第二下部金属栅电极224通过该突出部分彼此分离。
p型功函数调整层122变成第一下部金属栅电极124和第二下部金属栅电极224之间的隔离膜。因为p型功函数调整层122包括导电性材料，所以第一下部金属栅电极124和第二下部金属栅电极224彼此电连接。
图11和图12是示出根据本发明构思的原理的第八示例性实施例的半导体器件的电路图和布局图。
参照图11和图12，根据第八示例性实施例的半导体器件8可包括在电源节点Vcc与地节点Vs s之间并联连接的一对变换器INV1和INV2，和连接至变换器INV1和INV2的输出节点的第一通道晶体管PS1和第二通道晶体管PS2。第一通道晶体管PS1和第二通道晶体管PS2可连接至位线BL和互补位线BLb。第一通道晶体管PS1和第二通道晶体管PS2的栅极可连接至字线WL。
在根据本发明构思的原理的示例性实施例中，第一变换器INV1包括彼此串联地连接的第一上拉晶体管PU1和第一下拉晶体管PD1，并且第二变换器INV2包括彼此串联地连接的第二上拉晶体管PU2和第二下拉晶体管PD2。例如，第一上拉晶体管PU1和第二上拉晶体管PU2可为PMOS晶体管，并且第一下拉晶体管PD1和第二下拉晶体管PD2可为NMOS晶体管。
为了构成门闩电路，第一变换器INV1的输入节点可连接至第二变换器INV2的输出节点，并且第二变换器INV2的输入节点可连接至第一变换器INV1的输出节点。
参照图11和图12，彼此间隔开的第三有源区310、第四有源区320、第五有源区330和第六有源区340，可沿着一方向(例如，图12的上下方向)纵长地延伸。与第三有源区310和第六有源区340相比，第四有源区320和第五有源区310的延伸长度可更短。
另外，第一栅电极351、第二栅电极352、第三栅电极353和第四栅电极354形成为沿着另一方向(例如，图12的左右方向)延伸以与第三有源区310至第六有源区340交叉。在根据本发明构思的原理的示例性实施例中，第一栅电极351与第三有源区310和第四有源区320完全交叉(也就是说，第一栅电极351按照完全跨越第三有源区310和第四有源区320的全宽度延伸)而与第五有源区330的末端部分重叠。第三栅电极353与第六有源区340和第五有源区330完全交叉(也就是说，第三栅电极353按照完全跨越第五有源区330和第六有源区340的全宽度延伸)而与第四有源区320的末端部分重叠。第二栅电极352和第四栅电极354分别形成为与第三有源区310和第六有源区340交叉。
在根据本发明构思的原理的示例性实施例中，第一上拉晶体管PU1限定在第一栅电极351与第四有源区320的交叉位置附近，第一下拉晶体管PD1限定在第一栅电极351与第三有源区310的交叉位置附近，并且第一通道晶体管PS1限定在第二栅电极352与第三有源区310的交叉位置附近。第二上拉晶体管PU2限定在第三栅电极353与第五有源区330的交叉位置附近，第二下拉晶体管PD2限定在第三栅电极353与第六有源区340的交叉位置附近，并且第二通道晶体管PS2限定在第四栅电极354与第六有源区340的交叉位置附近。
虽然没有具体地示出，但是源极／漏极可形成在第一栅电极351至第四栅电极354与第三至第六有源区310、320、330和340的对应交叉位置的相对侧部。
另外，可形成多个触点350。
另外，共享触点361同时连接第四有源区320、第三栅极线353和布线371。共享触点362也可同时连接第五有源区330、第一栅极线351和布线372。
在根据本发明构思的原理的示例性实施例中，第一栅电极351和第三栅电极353可对应于图1至图10所示的栅极结构50，第四有源区320和第五有源区330可对应于图1至图10所示的第一有源区20和第一鳍型有源图案60，并且第三有源区310和第六有源区340可对应于图1至图10所示的第二有源区30和第二鳍型有源图案70。
图13是包括根据本发明构思的原理的半导体器件的电子系统的框图。
电子系统1100可包括控制器1110、输入／输出装置(I／O)1120、存储器1130、接口1140和总线1150。控制器1110、I／O1120、存储器1130和／或接口1140可通过总线1150彼此连接。总线1150对应于数据通过其移动的路径。
控制器1110可包括微处理器、数字信号处理器、微控制器和能够与这些元件的那些用法相似地使用的逻辑元件中的至少一个。I／O1120可包括小键盘、键盘、显示装置等。存储器1130可存储数据和／或命令。接口1140可执行将数据发送至通信网络或从通信网络接收数据的功能。接口1140可以是有线或无线的。例如，接口1140可包括天线或有线／无线收发器等。虽然未示出，但是电子系统1100还可包括作为工作存储器的高速DRAM和／或SRAM，以改进控制器1110的操作。例如，根据本发明构思的原理的半导体器件可设置在存储器1130中，或者可设置在控制器1110或I／O1120的一些组件中。
电子系统1100可应用于便携式电子装置，诸如个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、数字音乐播放器、存储卡或者能够在无线环境中发送和／或接收信息的任何类型的电子装置。
图14和图15示出了可采用根据本发明构思的原理的半导体器件的示例性半导体系统。图14示出了其中将根据本发明构思的原理的半导体器件应用于平板PC的示例，并且图15示出了其中将根据本发明构思的原理的半导体器件应用于笔记本计算机的示例。根据本发明构思的原理的半导体器件也可应用于本文中未示出的其它I C装置。
下文中，将参照图1、图4和图16至图21描述制造根据本发明构思的原理的第三示例性实施例的半导体器件的方法。
图16至图21示出了在制造根据本发明构思的原理的第三示例性实施例的半导体器件的方法中的中间工序。
参照图1和图16，制备衬底10，衬底10包括第一有源区20、第二有源区30和场区40。场区40布置在第一有源区20和第二有源区30之间并同时与第一有源区20和第二有源区30直接接触。场区40具有与第一有源区20和第二有源区30等距间隔开的中心线CL。
场区40可形成为浅沟槽隔离(STI)，但本发明构思的各方面不限于此。
在该示例性实施例中，因为第一有源区20是PMOS形成区并且第二有源区30是NMOS形成区，所以n型杂质和p型杂质可分别掺入第一有源区20和第二有源区30中，以实现PMOS和NMOS。
与第一有源区20、场区40和第二有源区30交叉的伪栅极结构114和214和栅极前介质层110p形成在衬底10上。因为栅极前介质层110p和伪栅极结构114和214通过相同的图案化工艺形成，所以栅极前介质层110p沿着衬底10的顶表面形成。
伪栅极结构114和214包括与第一有源区20交叉的第一伪栅电极114和与第二有源区30交叉的第二伪栅电极214。
栅极前介质层110p可包括例如二氧化硅(SiO2)层、氮氧化硅(SiON)层和它们的组合之一，或者可包括例如高k介质层。将参照栅极前介质层110p包括高k介质层的情况来描述制造根据第三示例性实施例的半导体器件的方法。
伪栅极结构114和214可例如包括硅。在根据本发明构思的原理的示例性实施例中，伪栅极结构114和214可包括多晶硅(polySi)、非晶硅(a-Si)和它们的组合之一。第一伪栅电极114可为未掺杂的或者可掺杂有相似的杂质。
在形成栅极前介质层110p和伪栅极结构114和214之后，第一源极／漏极130可形成在第一伪栅电极114的两侧，并且第二源极／漏极230可形成在第二伪栅电极214的两侧。
接着，层间介质层80可形成在衬底10上，层间介质层80覆盖伪栅极结构114和214、第一有源区20、场区40和第二有源区30。层间介质层80可包括例如低k材料层、氧化物层、氮化物层和氮氧化物层中的至少一个。
接着，可平面化层间介质层80以暴露出伪栅极结构114和214的顶表面。在平面化过程中，可使用例如化学机械抛光(CMP)工艺。
参照图17，沟槽85的与场区40的一部分和第一有源区20交叉的第一部分85a可通过去除第一伪栅电极114而形成在层间介质层80中。场区40和第一有源区20没有通过沟槽85的第一部分85a暴露出来。
沟槽85的第一部分85a是沟槽85的与场区40和第一有源区20交叉的那一部分，也就是说，是与场区40的一部分和第一有源区20重叠的那部分。
沟槽85的第一部分85a的侧壁之一对应于第二伪栅电极214。
沟槽85的与场区40重叠的第一部分85a的宽度对应于第一宽度W1。因此，第二伪栅电极214与场区40之间的重叠宽度对应于第二宽度W2。第一宽度W1与第二宽度W2之和等于场区40的宽度W。
因为沟槽85的与场区40重叠的第一部分85a的宽度W1小于第二伪栅电极214的与场区40重叠的宽度W2，所以沟槽85的第一部分85a可不与场区40的中心线CL重叠，也就是说，可不到达场区40的中心线CL。
可通过蚀刻(例如干法蚀刻)去除第一伪栅电极114。
参照图18，导电层122p可沿着层间介质层80的顶表面、沟槽85的第一部分85a的侧壁和底表面以及第二伪栅电极214的顶表面形成。也就是说，导电层122p覆盖第一有源区20、第二有源区30和场区40。
例如，导电层122p可包括TiN层和TaN层中的至少一个，并且可通过例如化学气相沉积(CVD)或原子层沉积(ALD)形成。
接着，牺牲层123可形成为填充具有导电层122p的沟槽85的第一部分85a。牺牲层123还可形成在层间介质层80和第二伪栅电极214上，并同时填充沟槽85的第一部分85a。牺牲层123可包括具有良好间隙填充能力的材料。
参照图19，平面化牺牲层123和导电层122p，以暴露出层间介质层80的顶表面和第二伪栅电极214的顶表面。结果，p型功函数调整层122可沿着沟槽85的第一部分85a的侧壁和底表面形成。
可通过去除场区40的一部分(所述部分具有第二宽度W2)以及导电层122p的与第二有源区30重叠的一部分来形成p型功函数调整层122。
形成在栅极前介质层110p上的p型功函数调整层122延伸至场区40上，并同时与第一有源区20交叉。p型功函数调整层122与场区40之间重叠宽度等于沟槽85的与场区40重叠的第一部分85a的第一宽度W1。因此，p型功函数调整层122可不与场区40的中心线CL重叠，也就是说，可不到达场区40的中心线CL。
在形成p型功函数调整层122之后，可去除填充沟槽85的第一部分85a的牺牲层123的其余部分。
参照图20，通过去除第二伪栅电极214，可在层间介质层80中形成布置在沟槽85的第一部分85a附近的沟槽85的第二部分85b。沟槽85的第二部分85b与场区40的不与p型功函数调整层122重叠的其余部分和第二有源区30交叉。场区40和第二有源区30没有通过沟槽85的第二部分85b暴露出来。
沟槽85的第二部分85b的侧壁之一对应于p型功函数调整层122的第二部分122b。在第一有源区20和第二有源区30之间，p型功函数调整层122的第二部分122b沿着垂直于衬底10的方向突出。
沟槽85的与场区40重叠的第二部分85b的宽度对应于第二伪栅电极214的与场区40重叠的第二宽度W2。
可通过蚀刻(例如，干法蚀刻或湿法蚀刻)去除第二伪栅电极214。
参照图21，第一电极层124p可沿着层间介质层80的顶表面、p型功函数调整层122的顶表面以及沟槽85的第二部分85b的侧壁和底表面形成。
在形成第一电极层124p之后，第二电极层126p可形成在第一电极层124p上，第二电极层126p填充沟槽85的第一部分85a和沟槽85的第二部分85b。第二电极层126p也可沿着层间介质层80的顶表面形成，同时填充沟槽85的第一部分85a和沟槽85的第二部分85b。
第一电极层124p可包括例如TiN、TaN、TaC、TaCN、TiAl和TiAlC中的至少一个，并且第二电极层126p可包括例如Al和W中的至少一个。
参照图4，平面化第一电极层124p和第二电极层126p，以暴露出层间介质层80的顶表面。结果，形成栅极结构50，栅极结构50与第一有源区20、第二有源区30和场区40交叉。
在该示例性实施例中，栅极结构50包括彼此直接接触的第一金属栅电极120和第二金属栅电极220。栅极结构50包括第一金属栅电极120和第二金属栅电极220之间的接触表面MI。接触表面MI可由p型功函数调整层122限定。
另外，第一金属栅电极120可不与场区40的中心线CL重叠，也就是说，可不到达场区40的中心线CL。因此，第一金属栅电极120和第二金属栅电极220之间的接触表面MI布置为更加靠近第一有源区20(与第二有源区30相比)。
下文中，将参照图1、图5、图16和图22至图25描述制造根据本发明构思的原理的第四示例性实施例的半导体器件的方法。
图22至图25示出了在制造根据本发明构思的原理的第四示例性实施例的半导体器件的方法中的中间工序。
参照图16和图22，通过去除与第一有源区20、第二有源区30和场区40交叉的伪栅极结构114和214和栅极前介质层110p，可在层间介质层80中形成沟槽85。
将参照栅极前介质层110p为伪栅极介质层的情况描述制造根据本发明构思的原理的第四示例性实施例的半导体器件的方法。
沟槽85与第一有源区20、第二有源区30和场区40交叉，并且暴露出第一有源区20和第二有源区30。
参照图23，沿着层间介质层80的顶表面和沟槽85的侧壁和底表面依次形成介质层111和导电层122p。
介质层111和导电层122p覆盖第一有源区20、第二有源区30和场区40。
介质层111可包括高k材料，并且导电层122p可包括能够控制pMOS的功函数的材料。
参照图24，通过去除导电层122p的一部分，可在场区40和第一有源区20上形成预p型功函数调整层121。预p型功函数调整层121可与场区40和第一有源区20重叠。
预p型功函数调整层121的与场区40重叠的宽度是第一宽度W1。预p型功函数调整层121可不与场区40的中心线CL重叠，也就是说，可不到达场区40的中心线CL。
通过例如湿法蚀刻或干法蚀刻可去除导电层122p的一部分。
参照图25，可沿着层间介质层80的顶表面和沟槽85的侧壁和底表面形成第一导电层124p。
接着，填充沟槽85的第二导电层126p可形成在第一导电层124p上。第二导电层126p还形成在层间介质层80的顶表面上。
返回参照图5，通过平面化工艺去除形成在层间介质层80的顶表面上的介质层111、预p型功函数调整层121、第一导电层124p和第二导电层126p。结果，形成了与第一有源区20、第二有源区30和场区40交叉的栅极结构50。
下文中，将参照图6、图7和图26至图30描述制造根据本发明构思的原理的第五示例性实施例的半导体器件的方法。
图26至图30示出了在制造根据本发明构思的原理的第五示例性实施例的半导体器件的方法中的中间工序。
参照图26，彼此邻近的第一鳍型有源图案60和第二鳍型有源图案70形成在衬底10上。
场区40可形成在第一鳍型有源图案60和第二鳍型有源图案70之间，并同时与第一鳍型有源图案60和第二鳍型有源图案70直接接触。场区40可形成为与第一鳍型有源图案60和第二鳍型有源图案70的一部分接触。场区40包括与第一鳍型有源图案60和第二鳍型有源图案70等距间隔开的中心线CL。
第一鳍型有源图案60是p型FINFET形成区，并且第二鳍型有源图案70是n型FINFET形成区。
接着，伪栅极介质层112和212以及与第一鳍型有源图案60、场区40和第二鳍型有源图案70交叉的伪栅极结构114和214形成在衬底10上。
伪栅极结构114和214包括与第一鳍型有源图案60交叉的第一伪栅电极114和与第二鳍型有源图案70交叉的第二伪栅电极214。另外，伪栅极介质层112和212包括形成在第一鳍型有源图案60和第一伪栅电极114之间的第一伪栅极介质层112以及形成在第二鳍型有源图案70和第二伪栅电极214之间的第二伪栅极介质层212。
伪栅极介质层112和212可包括二氧化硅，并且伪栅极结构114和214包括多晶硅(poly Si)，非晶硅(a-Si)和它们的组合之一。
接着，在伪栅极结构114和214的两侧暴露的第一鳍型有源图案60和第二鳍型有源图案70凹陷。第一提升的源极／漏极135和第二提升的源极／漏极235分别形成在凹陷的第一鳍型有源图案60和第二鳍型有源图案70上。
接着，覆盖伪栅极结构114和214、第一提升的源极／漏极135和第二提升的源极／漏极235的层间介质层80可形成在衬底10上。
接着，可平面化层间介质层80，以暴露出伪栅极结构114和214的顶表面。
参照图27，依次去除伪栅极结构114和214以及伪栅极介质层112和214，从而在层间介质层80中形成暴露第一鳍型有源图案60、场区40和第二鳍型有源图案70的沟槽85。
通过沟槽85暴露出第一鳍型有源图案60和第二鳍型有源图案70。
参照图28，依次形成覆盖第一鳍型有源图案60、场区40和第二鳍型有源图案70的介质层111和导电层122p。
介质层111和导电层122p沿着层间介质层80的顶表面、沟槽85的侧壁和底表面以及从场区40突出的第一鳍型有源图案60和第二鳍型有源图案70形成。
参照图29，通过去除导电层122p的一部分，可在场区40和第一鳍型有源图案60上形成预p型功函数调整层121。
预p型功函数调整层121与场区40和第一鳍型有源图案60重叠而不与场区40的中心线重叠。预p型功函数调整层121与场区40重叠的宽度对应于第一宽度W1。
参照图30，第一导电层124p可沿着层间介质层80的顶表面、沟槽85的侧壁和底表面以及从场区40突出的第一鳍型有源图案60和第二鳍型有源图案70形成。
接着，填充沟槽85的第二导电层126p可形成在第一导电层124p上。第二导电层126p也形成在层间介质层80上。
返回参照图7，通过平面化工艺去除形成在层间介质层80的顶表面上介质层111、预p型功函数调整层121、第一导电层124p和第二导电层126p。结果，可形成栅极结构50，栅极结构50与第一鳍型有源图案60、第二鳍型有源图案70和场区40交叉。
虽然已经参照本发明的示例性实施例具体示出和描述了本发明构思的示例性实施例，但是本领域技术人员应该理解，在不脱离权利要求限定的本发明构思的精神和范围的前提下，可对本发明作出各种形式和细节上的修改。因此，期望当前实施例在所有方面被认为是示意性而非限制性的，参照权利要求而非以上描述来指示本发明构思的范围。
Claims (42)
1.一种半导体器件，包括：
衬底，其包括第一有源区、第二有源区和在所述第一有源区和所述第二有源区之间并直接接触所述第一有源区和所述第二有源区的场区；以及
栅极结构，其形成在所述衬底上，以跨越所述第一有源区、所述第二有源区和所述场区，
其中所述栅极结构包括彼此直接接触的p型金属栅电极和n型金属栅电极，
其中所述p型金属栅电极形成在所述第一有源区上，并且所述n型金属栅电极形成在所述第二有源区上，并且
其中所述p型金属栅电极与所述n型金属栅电极之间的接触表面更靠近所述第一有源区而非所述第二有源区。
2.根据权利要求1所述的半导体器件，其中所述场区具有与所述第一有源区和所述第二有源区等距间隔开的中心线，并且所述p型金属栅电极没有延伸至所述中心线。
3.根据权利要求1所述的半导体器件，其中所述p型金属栅电极包括依次一个形成在另一个上的p型功函数调整层、第一下部金属栅电极和第一上部金属栅电极，并且所述n型金属栅电极包括依次一个形成在另一个上的第二下部金属栅电极和第二上部金属栅电极，但不包括p型功函数调整层。
4.根据权利要求3所述的半导体器件，其中所述接触表面由所述p型功函数调整层限定。
5.根据权利要求3所述的半导体器件，其中所述第一下部金属栅电极和所述第二下部金属栅电极彼此直接接触，并且所述第一上部金属栅电极和所述第二上部金属栅电极彼此直接接触。
6.根据权利要求5所述的半导体器件，还包括层间介质层，其形成在所述衬底上并包括与所述第一有源区、所述场区和所述第二有源区交叉的沟槽，其中所述第一下部金属栅电极和所述第二下部金属栅电极沿着所述沟槽的侧壁和底表面形成。
7.根据权利要求3所述的半导体器件，其中所述第一下部金属栅电极和所述第二下部金属栅电极通过所述p型功函数调整层彼此分离。
8.根据权利要求1所述的半导体器件，其中所述衬底是硅衬底，并且锗化硅沟道层设置在所述第一有源区与所述p型金属栅电极之间。
9.根据权利要求1所述的半导体器件，其中所述第一有源区是静态随机存取存储器的上拉晶体管形成区，并且所述第二有源区是静态随机存取存储器的下拉晶体管形成区。
10.根据权利要求1所述的半导体器件，其中所述第一有源区和所述第二有源区分别是第一鳍型有源图案和第二鳍型有源图案。
11.一种半导体器件，包括：
衬底，其包括第一有源区、第二有源区和在所述第一有源区和所述第二有源区之间并直接接触所述第一有源区和所述第二有源区的场区；
层间介质层，其形成在所述衬底上，所述层间介质层包括与所述第一有源区、所述场区和所述第二有源区交叉的沟槽；以及
栅极结构，其形成在所述沟槽中，以与所述第一有源区、所述第二有源区和所述场区交叉，所述栅极结构具有与所述层间介质层共面地形成的顶表面，
其中所述栅极结构包括彼此接触的p型金属栅电极和n型金属栅电极，并且在所述p型金属栅电极和所述n型金属栅电极之间形成接触表面，
其中所述p型金属栅电极形成在所述第一有源区上，并且所述n型金属栅电极形成在所述第二有源区上，并且
其中从所述接触表面至所述第一有源区的范围的第一宽度小于从所述接触表面至所述第二有源区的范围的第二宽度。
12.根据权利要求11所述的半导体器件，其中所述p型金属栅电极和所述n型金属栅电极彼此直接接触。
13.根据权利要求11所述的半导体器件，其中所述场区具有与所述第一有源区和所述第二有源区等距间隔开的中心线，并且所述接触表面位于所述中心线与所述第一有源区之间。
14.根据权利要求11所述的半导体器件，其中所述p型金属栅电极包括依次一个形成在另一个上的p型功函数调整层、第一下部金属栅电极和第一上部金属栅电极，并且所述n型金属栅电极包括依次一个形成在另一个上的第二下部金属栅电极和第二上部金属栅电极，但不包括p型功函数调整层。
15.根据权利要求14所述的半导体器件，还包括形成在所述衬底与所述p型金属栅电极之间以及形成在所述衬底与所述n型金属栅电极之间的栅极介质层，并且所述栅极介质层沿着所述沟槽的底表面形成，但不形成在所述沟槽的侧壁上。
16.根据权利要求15所述的半导体器件，其中所述p型功函数调整层具有第一部分和第二部分，所述p型功函数调整层的第一部分沿着所述栅极介质层形成，所述p型功函数调整层的第二部分沿着垂直于所述衬底的方向延伸并形成在所述场区上，并且所述p型功函数调整层的第二部分介于所述第一下部金属栅电极和所述第二下部金属栅电极之间。
17.根据权利要求14所述的半导体器件，还包括形成在所述衬底与所述p型金属栅电极之间以及形成在所述衬底与所述n型金属栅电极之间的栅极介质层，并且所述栅极介质层沿着所述沟槽的侧壁和底表面形成。
18.根据权利要求14所述的半导体器件，其中所述p型功函数调整层包括TiN和TaN中的至少一个。
19.一种半导体器件，包括：
第一鳍型有源图案；
邻近所述第一鳍型有源图案的第二鳍型有源图案；
隔离层，其形成在所述第一鳍型有源图案和所述第二鳍型有源图案之间并与所述第一鳍型有源图案和所述第二鳍型有源图案直接接触；以及
栅极结构，其与所述第一鳍型有源图案、所述隔离层和所述第二鳍型有源图案交叉，
其中所述栅极结构包括彼此直接接触的p型金属栅电极和n型金属栅电极，
其中所述p型金属栅电极形成在所述第一鳍型有源图案上，并且所述n型金属栅电极形成在所述第二鳍型有源图案上，并且
其中所述p型金属栅电极与所述n型金属栅电极之间的接触表面更靠近所述第一鳍型有源图案而非所述第二鳍型有源图案。
20.根据权利要求19所述的半导体器件，其中所述p型金属栅电极包括依次一个形成在另一个上的p型功函数调整层、第一下部金属栅电极和第一上部金属栅电极，并且所述n型金属栅电极包括依次一个形成在另一个上的第二下部金属栅电极和第二上部金属栅电极，但不包括p型功函数调整层，并且所述接触表面由所述p型功函数调整层限定。
21.根据权利要求20所述的半导体器件，其中所述第一下部金属栅电极和所述第二下部金属栅电极彼此直接接触，并且所述第一上部金属栅电极和所述第二上部金属栅电极彼此直接接触。
22.根据权利要求20所述的半导体器件，其中所述第一下部金属栅电极和所述第二下部金属栅电极通过所述p型功函数调整层彼此分离。
23.根据权利要求19所述的半导体器件，其中所述第一鳍型有源图案是硅元素半导体，并且锗化硅沟道层设置在所述第一鳍型有源图案与所述p型金属栅电极之间，其中所述锗化硅沟道层沿着所述第一鳍型有源图案的至少一部分形成。
24.根据权利要求19所述的半导体器件，其中所述第一鳍型有源图案包括锗化硅层和锗层中的至少一个。
25.根据权利要求24所述的半导体器件，其中所述第二鳍型有源图案包括III-V族化合物半导体层。
26.一种半导体器件，包括：
栅极结构，其形成于在衬底中按次序排列的第一有源区、场区和第二有源区之上；
所述栅极结构中的p型金属栅电极，其形成在所述第一有源区上，并且从所述第一有源区朝着所述第二有源区持续延伸不到所述第一有源区与所述第二有源区之间的距离的一半；以及
所述栅极结构中的n型金属栅电极，其形成在所述第二有源区上而没有形成在所述第一有源区上，并且从所述第二有源区朝着所述第一有源区持续延伸，
其中，所述p型金属栅电极与所述n型金属栅电极之间的接触表面更靠近所述第一有源区而非所述第二有源区。
27.根据权利要求26所述的半导体器件，所述n型金属栅电极从所述第二有源区朝着所述第一有源区持续延伸大于所述第一有源区与所述第二有源区之间的距离的一半。
28.一种半导体器件，包括：
栅极结构，其形成于在衬底中按次序排列的第一有源区、场区和第二有源区之上；
所述栅极结构中的p型金属栅电极，其从所述第一有源区持续延伸；以及
所述栅极结构中的n型金属栅电极，其从所述第二有源区持续延伸，所述n型金属栅电极和所述p型金属栅电极布置为增大所述半导体器件的阈值电压。
29.根据权利要求28所述的半导体器件，其中所述栅极结构中的p型金属栅极从所述第一有源区朝着所述第二有源区持续延伸不到所述第一有源区与所述第二有源区之间的距离的一半，并且所述栅极结构中的n型金属栅电极朝着所述第一有源区延伸超过所述第一有源区与所述第二有源区之间的距离的一半。
30.一种存储器装置，其包括根据权利要求28所述的半导体器件。
31.一种半导体器件，包括：
衬底，其包括第一有源区、第二有源区和场区，所述场区布置在所述第一有源区和所述第二有源区之间，并且所述场区直接接触所述第一有源区和所述第二有源区；以及
栅极结构，其设置在所述衬底上或者上方，所述栅极结构与所述第一有源区、所述第二有源区和所述场区交叉，所述栅极结构包括第一金属栅电极和第二金属栅电极，所述第一金属栅电极直接接触所述第二金属栅电极，
其中，所述第一金属栅电极设置在所述第一有源区上或者上方，
所述第二金属栅电极设置在所述第二有源区上或者上方，
所述第一金属栅电极与所述第二金属栅电极之间的接触表面更靠近所述第一有源区而非所述第二有源区，
所述第一金属栅电极包括功函数调整层和第一上部金属栅电极，所述第一上部金属栅电极设置在所述功函数调整层上或者上方，
所述第二金属栅电极包括第二上部金属栅电极，
所述第二上部金属栅电极的上表面与下表面之间的距离大于所述第一上部金属栅电极的上表面与下表面之间的距离，并且
所述接触表面设置在所述场区上或者上方。
32.根据权利要求31所述的半导体器件，其中所述第一金属栅电极包括设置在所述功函数调整层上的第一下部金属栅电极。
33.根据权利要求31所述的半导体器件，其中所述第二金属栅电极包括设置在所述第二上部金属栅电极下的第二下部金属栅电极。
34.根据权利要求31所述的半导体器件，其中所述第一有源区是PMOS形成区，并且
所述第二有源区是NMOS形成区。
35.根据权利要求31所述的半导体器件，其中所述衬底与所述第一上部金属栅电极之间的最短距离大于所述衬底与所述第二上部金属栅电极之间的最短距离。
36.根据权利要求31所述的半导体器件，其中利用相同的材料形成所述第一上部金属栅电极和所述第二上部金属栅电极。
37.一种半导体器件，包括：
衬底，其包括第一有源区、第二有源区和场区，所述场区布置在所述第一有源区和所述第二有源区之间，并且所述场区直接接触所述第一有源区和所述第二有源区；以及
栅极结构，其设置在所述衬底上或者上方，所述栅极结构与所述第一有源区、所述第二有源区和所述场区交叉，所述栅极结构包括第一金属栅电极和第二金属栅电极，所述第一金属栅电极直接接触所述第二金属栅电极，
其中，所述第一金属栅电极设置在所述第一有源区上或者上方，
所述第二金属栅电极设置在所述第二有源区上或者上方，
所述第一金属栅电极包括第一上部金属栅电极，
所述第二金属栅电极包括第二上部金属栅电极，并且
所述第二上部金属栅电极的上表面与下表面之间的距离大于所述第一上部金属栅电极的上表面与下表面之间的距离，
其中，所述第一金属栅电极与所述第二金属栅电极之间的接触表面更靠近所述第一有源区而非所述第二有源区。
38.根据权利要求37所述的半导体器件，其中设置在所述场区上或者上方的第二上部金属栅电极的上表面与下表面之间的距离大于设置在所述场区上或者上方的第一上部金属栅电极的上表面与下表面之间的距离。
39.根据权利要求37所述的半导体器件，其中所述第一有源区是PMOS形成区，并且
所述第二有源区是NMOS形成区。
40.一种半导体器件，包括：
衬底，其包括第一鳍型有源图案、第二鳍型有源图案和场图案，所述场图案布置在所述第一鳍型有源图案和所述第二鳍型有源图案之间，并且所述场图案直接接触所述第一鳍型有源图案和所述第二鳍型有源图案；以及
栅极结构，其与所述第一鳍型有源图案、所述场图案和所述第二鳍型有源图案相交，
其中，所述栅极结构包括彼此直接接触的第一金属栅电极和第二金属栅电极，
所述第一金属栅电极设置在所述第一鳍型有源图案上或者上方，
所述第二金属栅电极设置在所述第二鳍型有源图案上或者上方，
所述第一金属栅电极与所述第二金属栅电极之间的接触表面更靠近所述第一鳍型有源图案而非所述第二鳍型有源图案，
所述第一金属栅电极包括第一上部金属栅电极，
所述第二金属栅电极包括第二上部金属栅电极，并且
所述第二上部金属栅电极的上表面与下表面之间的距离大于所述第一上部金属栅电极的上表面与下表面之间的距离。
41.根据权利要求40所述的半导体器件，其中所述第一鳍型有源图案和所述第二鳍型有源图案从所述场图案突出。
42.根据权利要求41所述的半导体器件，还包括栅极介质层，其覆盖所述第一鳍型有源图案的侧壁和顶表面以及所述第二鳍型有源图案的侧壁和顶表面。
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