JP4299488B2 - 高周波モジュールおよびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、高周波モジュールおよびその製造方法に関し、特に、外部のチップ部品を全く必要とせずに多機能小型化を可能にした移動体通信向け高周波モジュールおよびその製造方法に関する。
【０００２】
【従来の技術】
近年、無線通信技術は、携帯電話をはじめ我々の生活に無くてはならないものになってきている。
【０００３】
そのような中で、移動体通信携帯端末には、多機能、小型、低消費電力化がもとめられてきており、同様に、主要部品である高周波モジュールは、さらなる高周波化、小型低背化、低消費電力化、低価格化が求められている。
【０００４】
ところで、従来のこの種の高周波モジュールは、アルミナや樹脂基板上に能動、受動部品を実装し構成されていた。
これに対し、近年、基板自身に受動素子を組み込めるＬＴＣＣ（Low Temperature Co-fired Ceramic：低温焼成セラミック）を使用したアプローチや、能動素子基板上に受動部品を取り込むＭＭＩＣ(Microwave Monolithic Integated Circuit)、さらに高周波を含むアナログとデジタル回路を分け隔てなく１チップ上に構成するＳＯＣ(System On Chip)というアプローチが試みらてきている。
【発明が解決しようとする課題】
しかしながら、ＬＴＣＣでは、配線並びに内蔵受動素子の精度が問題となり、また、ＭＭＩＣおよびＳＯＣにおいては、製造プロセスの複雑化による歩留まりの低下と、コストアップ、質の高い、小型の受動素子の形成が困難であるという問題がある。
また、両者に共通して、大きな素子値をもつ受動素子はチップ部品に頼らざるを得ない。
そこで、この発明は、外部のチップ部品を全く必要とせずに多機能、小型、低消費電力化および低価格化を可能にした高周波モジュールおよびその製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、請求項１の発明は、シリコン基板と、前記シリコン基板上に、金属、誘電体、金属の薄膜を順次積層して形成されたキャパシタと、前記キャパシタ上に形成された第１の配線層と、前記第１の配線層上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜上に形成された磁性膜と、前記磁性膜に形成された第２の層間絶縁膜と、前記第２の層間絶縁膜上に形成された第１のインダクタパターンと、前記第２の層間絶縁膜上に形成された第３の層間絶縁膜と、前記第３の層間絶縁膜上に前記第１のインダクタパターンに一部重ねて形成された第２のインダクタパターンと、前記第３の層間絶縁膜上に形成された第２の配線層と、前記シリコン基板上の前記キャパシタおよび前記インダクタパターンの形成箇所以外の箇所に埋め込み実装され、前記第１の配線層および前記第２の配線層に接続される高周波集積回路とを具備することを特徴とする。
【０００６】
また、請求項２の発明は、請求項１の発明において、前記キャパシタは、Ｐt／ＳrＴiＯ3／Ｐt構造のＭＩＭキャパシタで構成され、高周波大容量バイパスコンデンサとして機能することを特徴とする。
【０００７】
また、請求項３の発明は、請求項１の発明において、前記キャパシタは、ＳiＯ2を誘電体とするＭＩＭキャパシタで構成され、整合用小容量コンデンサとして機能することを特徴とする。
【０００８】
また、請求項４の発明は、請求項１の発明において、前記第１のインダクタパターンおよび前記第２のインダクタパターンは、前記磁性膜に一部重ねて形成され、該磁性膜により磁束が閉じ込められ、高周波チョークコイルとして機能する２層構造の磁性薄膜装荷型インダクタを構成することを特徴とする。
【０００９】
また、請求項５の発明は、請求項１の発明において、前記第１のインダクタパターンと前記磁性膜との間の距離は、前記第２の層間絶縁膜の膜厚により決定され、前記第２のインダクタパターンと前記第１のインダクタパターンとの間の距離は、前記第３の層間絶縁膜の膜厚により決定されることを特徴とする。
【００１０】
また、請求項６の発明は、請求項４の発明において、前記磁性膜は、ナノグラニュラー磁性体薄膜からなることを特徴とする。
【００１１】
また、請求項７の発明は、請求項４の発明において、前記磁性薄膜装荷型インダクタは、前記キャパシタと異なる位置に形成され、前記第１の配線層は前記磁性薄膜装荷型インダクタの形成位置において削除されていることを特徴とする。
【００１２】
また、請求項８の発明は、請求項４の発明において、前記磁性薄膜装荷型インダクタは、前記キャパシタの上に重ねて形成されることを特徴とする。
【００１３】
また、請求項９の発明は、前記キャパシタは、バイアス部を構成する高周波大容量バイパスコンデンサと、高周波部を構成する整合用コンデンサとを含み、前記磁性膜および前記第１のインダクタパターンおよび前記第２のインダクタパターンはバイアス部を構成する磁性薄膜装荷型インダクタとして機能し、前記シリコン基板上に、高周波部を構成する整合用インダクタが更に形成され、前記高周波大容量バイパスコンデンサおよび前記磁性薄膜装荷型インダクタを含むバイアス部と前記整合用コンデンサおよび前記整合用インダクタを含む高周波部は、前記シリコン基板上に位置をずらして配置されることを特徴とする
【００１４】
また、請求項１０の発明は、請求項１の発明において、前記シリコン基板は、高抵抗シリコン基板からなることを特徴とする
【００１５】
また、請求項１１の発明は、請求項１の発明において、前記第１乃至第３の層間絶縁膜は、ポリイミドからなり、その合計膜厚は１５μｍ以上であることを特徴とする。
【００１６】
また、請求項１２の発明は、請求項１の発明において、前記高周波集積回路は、ＧaＡs ＭＭＩＣ(Microwave Monolithic Integated Circuit)からなり、該ＧaＡs ＭＭＩＣは、パワーアンプの能動素子を構成することを特徴とする。
【００１７】
また、請求項１３の発明は、請求項１の発明において、前記シリコン基板は、座繰り部を有し、前記高周波集積回路は、該座繰り部内に実装されることを特徴とする
【００１８】
また、請求項１４の発明は、請求項１の発明において、前記高周波集積回路は、前記第２の配線層にボンディングワイヤを介して接続されることを特徴とする。
【００１９】
また、請求項１５の発明は、請求項１の発明において、前記高周波集積回路は、前記第２の配線層に前記第１乃至第３の層間絶縁膜に穿設されたスルーホールを介して接続されることを特徴とする。
【００２０】
また、請求項１６の発明は、請求項１の発明において、前記高周波集積回路は、前記第２の配線層にフリップチップ型として接続されることを特徴とする。
【００２１】
また、請求項１７の発明は、シリコン基板上に、金属、誘電体、金属の薄膜を順次積層してキャパシタを形成する第１の工程と、前記キャパシタ上に第１の配線層を形成する第２の工程と、前記第１の配線層上に第１の層間絶縁膜を形成する第３の工程と、前記第１の層間絶縁膜上に磁性薄膜装荷型インダクタを形成する第４の工程と、前記磁性薄膜装荷型インダクタ上に第２の配線層を形成する第５の工程と、前記第１の配線層および前記第２の配線層に接続される高周波集積回路を前記シリコン基板上の前記キャパシタおよび前記インダクタパターンの形成箇所以外の箇所に埋め込み実装する第６の工程とを順次実行することを特徴とする。
【００２２】
また、請求項１８の発明は、請求項１７の発明において、前記第１の工程は、高周波大容量バイパスコンデンサとして機能するＰt／ＳrＴiＯ3／Ｐt構造のＭＩＭキャパシタを形成する工程を含むことを特徴とする。
【００２３】
また、請求項１９の発明は、請求項１７の発明において、前記第１の工程は、整合用小容量コンデンサとして機能するＳiＯ2を誘電体とするＭＩＭキャパシタを形成する工程を含むことを特徴とする。
【００２４】
また、請求項２０の発明は、請求項１７の発明において、前記第４の工程は、前記第１の層間絶縁膜上に磁性膜を形成する工程と、前記磁性膜を含む前記第１の層間絶縁膜上に第２の層間絶縁膜を生成する工程と、前記第２の層間絶縁膜上に前記磁性膜に一部重ねて第１のインダクタパターンを形成する工程と、前記第１のインダクタパターンを含む前記第２の層間絶縁膜上に第３の層間絶縁膜を形成する工程と、前記第３の層間絶縁膜上に前記第１のインダクタパターンに一部重ねて第２のインダクタパターンを形成する工程とを含むことを特徴とする。
【００２５】
また、請求項２１の発明は、請求項１７の発明において、前記磁性薄膜装荷型インダクタは、高周波チョークコイルとして機能することを特徴とする。
【００２６】
また、請求項２２の発明は、請求項２０の発明において、前記第１のインダクタパターンと前記磁性膜との間の距離は、前記第２の層間絶縁膜の膜厚により決定され、前記第２のインダクタパターンと前記第１のインダクタパターンとの間の距離は、前記第３の層間絶縁膜の膜厚により決定されることを特徴とする。
【００２７】
また、請求項２３の発明は、請求項１７の発明において、前記磁性膜は、ナノグラニュラー磁性体薄膜からなることを特徴とする。
【００２８】
また、請求項２４の発明は、請求項１７の発明において、前記磁性薄膜装荷型インダクタは、前記キャパシタと異なる位置に形成され 前記第１の配線層は前記磁性薄膜装荷型インダクタの形成位置において削除されていることを特徴とする。
【００２９】
また、請求項２５の発明は、請求項１７の発明において、前記磁性薄膜装荷型インダクタは、前記キャパシタの上に重ねて形成されることを特徴とする。
【００３０】
また、請求項２６の発明は、請求項１７の発明において、前記シリコン基板は、高抵抗シリコン基板からなり、前記第１の工程は、前記高抵抗シリコン基板上にＳiＯ2膜を形成する工程を含むことを特徴とする。
【００３１】
また、請求項２７の発明は、請求項２０の発明において、前記第１乃至第３の層間絶縁膜は、ポリイミドからなり、その合計膜厚は１５μｍ以上であることを特徴とする。
【００３２】
また、請求項２８の発明は、請求項１７の発明において、前記高周波集積回路は、ＧaＡs ＭＭＩＣからなり、該ＧaＡs ＭＭＩＣは、パワーアンプの能動素子を構成することを特徴とする。
【００３３】
また、請求項２９の発明は、請求項１７の発明において、前記第６の工程は、前記シリコン基板に座繰り部を形成する工程と、該シリコン基板に形成された座繰り部内に前記高周波集積回路を実装する工程とを含むことを特徴とする。
【００３４】
また、請求項３０の発明は、請求項１７の発明において、前記第６の工程は、前記高周波集積回路を前記第２の配線層にボンディングワイヤを介して接続する工程を含むことを特徴とする。
【００３５】
また請求項３１の発明は、請求項１７の発明において、前記第６の工程は、前記高周波集積回路を前記第２の配線層に前記第２の配線層に前記第１乃至第３の層間絶縁膜に穿設されたスルーホールを介して接続する工程を含むことを特徴とする。
【００３６】
また、請求項３２の発明は、請求項１７の発明において、前記第６の工程は、前記高周波集積回路を前記第２の配線層にフリップチップ型として接続する工程を含むことを特徴とする。
【００３７】
このような構成によると、従来は外付けするしかなかった大容量コンデンサや高Ｑフィルタなどの部品を集積化することが可能になり、これにより、多機能、小型、低消費電力化および低価格化を可能にした高周波モジュールおよびその製造方法を提供することができる。
【００３８】
【発明の実施の形態】
以下、この発明に係わる高周波モジュールおよびその製造方法の実施の形態を添付図面を参照して詳細に説明する。
【００３９】
図１は、この発明に係わる高周波モジュールの一実施の形態の構成を概念的に示した図である。
【００４０】
図１において、この高周波モジュール１００は、シリコン半導体基板(Ｓi基板)１０１をプラットフォームとして、その上に異種材料の薄膜を利用した受動素子１０２、１０３、能動素子を含む制御回路１０４を形成する。
【００４１】
上記受動素子１０２、１０３には、例えば、パワーアンプのバイアス回路を構成する高周波大容量バイパスコンデンサ、高周波チョークコイルおよび整合用コンデンサ、整合用インダクタ等が含まれる。
【００４２】
ここで、上記高周波大容量バイパスコンデンサは、後に詳述するように、金属、容量絶縁膜、金属、例えば、Ｐt／ＳrＴiＯ3／Ｐtの多層構造からなるＭＩＭキャパシタとして形成され、高周波チョークコイルは、磁性膜装荷コイルから形成される。
【００４３】
なお、上記構成において、制御回路１０４は、Ｓi基板１０１上に直接形成されるか、若しくはベアチップとして実装されるが、この場合、高周波においては、特性、コスト的に後者が有力である。
また、Ｓi基板１０１には、例えば、ウエットエッチングにより１００μｍの座繰り部１０５が形成され、この座繰り部１０５の中に、高周波集積回路（ＧaＡs ＭＭＩＣ）１０６が埋め込まれる。
【００４４】
これら受動素子１０２、１０３および能動素子を含む制御回路１０４および高周波集積回路１０６は、層間絶縁膜を用いた多層配線１０７で接続される。
このような構成によると、従来は外付けするしかなかった、大容量コンデンサや高Ｑのフィルタなどの部品を集積化することができる。
次に、この発明に係る高周波モジュールおよびその製造方法を、今後飛躍的な普及が期待されるＷ−ＣＤＭＡ携帯端末用のパワーアンプモジュールに適用した場合について説明する。
【００４５】
さて、Ｗ−ＣＤＭＡ携帯端末用のパワーアンプモジュールは、ｆ0＝１．９５ＧＨｚで動作する。
【００４６】
このＷ−ＣＤＭＡ用パワーアンプモジュールに求められるパワーアンプの主な仕様は以下のようになる。
【００４７】
コレクタ電圧 ３．５Ｖ
待機電流 ６０ｍＡ
周波数帯域 １９２０−１９８０ＭＨｚ
出力電力 ２７ｄＢｍ
効率 ３５％（Ｐ0＝２７ｄＢｍ）
隣接チャネル電力比 −４０ｄＢｃ（ＰOUT＝２７ｄＢｍ、Δｆ＝５Ｍ Ｈｚ、３．８４ＭＨｚＢＷ）
−５０ｄＢｃ（ＰOUT＝２７ｄＢｍ、Δｆ＝１０ ＭＨｚ、３．８４ＭＨｚＢＷ）
ところで、通常、この種のパワーアンプにおいては、線形性の確保と高効率をの両方を満たす必要があり、そのために、入力段と段間の接合には最大有効電力が得られる整合を行い、出力段において線形性と高効率を両立させる整合回路が必要になる。
【００４８】
また、Ｗ−ＣＤＭＡ用パワーアンプの線形性はＡＣＰＲ(Adjacent Channel leakage Power Ratio)で評価される。ここで用いられる変調はＨＰＳＫ方式であり、平均電力とピーク波高値の差は約３．５ｄＢである。従って、この値以上のバックオフで設計すれば良好なＡＣＰＲ値が得られることになる。
しかし、現実の回路設計では効率の問題から、より少ないバックオフ値で設計することが要求される。そこで、相互変調歪みの３次(IM3)と５次(IM5)の解析行った結果、偶数次高調波を増やすことで、バックオフを低減する回路設計を行った。
【００４９】
一方、パワーアンプの効率はＲＦ出力電力(Output Power) / ＤＣ入力電力(Input Power)で表せるので、出力電力として取り出されない無効電力分を減らせば良い。
そこで、この実施の形態においては、コレクタ端の電圧波形を矩形波に、電流波形を半波にすることで電圧波形と電流波形の重なりを低減させ、高効率化を図った。
【００５０】
また、矩形波は基本波に奇数次高調波を合成することにより得られるため、コレクタ端の高調波量をパラメータとして設計する。また、バイアスのドライブ級はＡＢクラスで設計を行った。
以上からトレードオフの関係にある線形性と高効率化のバランスを取りながら、整合回路の設計を行った結果、図２に示されるような回路構成が得られた。
また、小型化、低コスト化を考慮しパワートランジスタには２ステージＧaＡsＨＢＴトランジスタを採用した。
図２において、Ｔｒ１、Ｔｒ２はＧaＡsＨＢＴトランジスタ、Ｖｂ１、Ｖｂ２、Ｖｃ１、Ｖｃ２は電源端子、ＲＦｉｎは高周波入力端子、ＲＦｏｕｔは高周波出力端子、Ｃ１１、Ｃ１２、Ｃ１３、Ｃ１４は高周波大容量バイパスコンデンサ、Ｌ１１、Ｌ１２、Ｌ１３、Ｌ１４は高周波チョークコイル、Ｃ２１、Ｃ２２、Ｃ２３は整合用コンデンサ、Ｌ２１〜Ｌ２８は整合用コイル、Ｒ１〜Ｒ６は抵抗若しくは伝送路、Ｃ３１〜Ｃ３６はコンデンサである。
【００５１】
図２に示すように、このパワーアンプにおいては、外部からの電源変動の抑制や回路の安定化のために、デジタル、アナログを問わずバイパスコンデンサＣ１１、Ｃ１２、Ｃ１３、Ｃ１４が使用される。
この実施の形態のパワーアンプモジュールにおいては、Ｓi基板上にＳrＴiＯ3膜を形成し、これを用いたＰt／ＳrＴiＯ3／Ｐtの多層構造のＭＩＭキャパシタでこのバイパスコンデンサＣ１１、Ｃ１２、Ｃ１３、Ｃ１４を構成した。
【００５２】
このＭＩＭキャパシタの高周波インピーダンス特性を示すと図３のようになる。
【００５３】
図３において、このＭＩＭキャパシタで構成したバイパスコンデンサＣ１１、Ｃ１２、Ｃ１３、Ｃ１４は、このパワーアンプモジュール上において１０ＭＨｚ以下で十分低いインピーダンスになるように、４７０ｐＦとした。
【００５４】
また、パワーアンプの非線形負荷解析を行った結果、回路上に発生する最大電圧が７Ｖであったため、このキャパシタの耐圧が１０ＶとなるようにＳrＴiＯ3膜の膜厚１５０ｎｍと定めた。その時のバイパスキャパシタの大きさは１８０μｍ角となった。
また、図２において、能動素子であるＧaＡsＨＢＴトランジスタＴｒ１、Ｔｒ２を駆動するＤＣ電力は、電源端子Ｖｂ１、Ｖｂ２、Ｖｃ１、Ｖｃ２から高周波チョークコイルＬ１１、Ｌ１２、Ｌ１３、Ｌ１４を介して印加される。
【００５５】
しかし、この高周波チョークコイルＬ１１、Ｌ１２、Ｌ１３、Ｌ１４は、従来のスパイラルインダクタのような薄膜インダクタでは、素子値を大きくすると、その配線長が増大し、この占有面積と直列抵抗の増加を引き起こす。
【００５６】
そこで、この実施の形態のパワーアンプモジュールにおいては、高周波領域おいても磁性が損なわれないナノグラニューラー磁性薄膜を開発し、それを２層のスパイラルインダクタに装荷して周囲の磁束を効果的に閉じこめることにより、図４に示すようにインダクタンス値を２０％に向上させた。
【００５７】
この磁性薄膜装荷型スパイラルインダクタを用いることにより、ＲＦ部から電源へのＲＦのリークを減少させると共に、そこでの電圧降下をできるだけ低減させることができる。
【００５８】
具体的な設計値としては、５０Ω整合時を踏まえて、２ＧＨｚにおいて十分ハイインピーダンスになるように、１７ｎＨとした。この時インダクタは寸法が３８０×４２０μｍ、Ｑmaxが５．２（３３０ＭＨｚ）、直列抵抗が２．５４Ωであった。
ＭＭＩＣのような能動素子と同一の基板上に、多層配線が形成される場合、その層間絶縁膜にはＳiＮや有機材料膜(ポリミド、ＢＣＢ)が使用される。この場合、どちらにおいても通常その膜厚は５μｍ以下と比較的薄い。このような層構成で伝送線路を作製した場合、線幅が細くなりロスが増加する。
そこで、この実施の形態においては、層間絶縁膜（図１２中のＬ３で示す）として１５μｍを越えるポリイミド(Ｅr＝２．９)を用いて伝送線路を形成した。
一方、図２に示したような回路構成をとる高周波モジュールにおいて、整合用インダクタのＱは、、その回路全体の特性を大きく左右する。特に、周波数が２ＧＨｚ程度の場合、必要な素子値は必然的に大きくなり、面積増加とＱ値の劣化が顕著になる。
【００５９】
そこで、この実施の形態においては、整合用に２層構造のスパイラルインダクタを用いた。その特性を図５に示す。これより単層構造に比べ単位長さあたりのＬ値が増加していることがわかる。
上記のように構成した薄膜モジュールのレイアウトの一例を図６に示す。図６においては、かなり余裕のあるレイアウト構成を採用したが、形状としては３．５×２．９ｍｍ角、厚み５００μｍに納めることができた。
また、この実施の形態においては、放熱性に優れる高抵抗Ｓi基板を用いたため、アルミナ基板に比べ、熱抵抗を１／５に抑えることができた。
【００６０】
このように構成したパワーアンプモジュールのゲインおよびＡＣＰＲ特性は図７のようになった。
【００６１】
次に、上記Ｗ−ＣＤＭＡ携帯端末用のパワーアンプモジュールの製造方法を図８乃至図１１を参照して詳細に説明する。
【００６２】
このパワーアンプモジュールの製造に際しては、まず、図８（ａ）に示す４ＫΩ／ｃｍの高抵抗Ｓi基板１０１上に、図８（ｂ）に示すようにＳiＯ2膜２０１を成膜する。
次に、図８（ｃ）に示すように、このＳi基板１０１上に、ウエットエッチングにより高周波集積回路１０６を埋め込むための１００μｍの座繰り部１０５を形成する。
【００６３】
そして、ＳiＯ2膜２０１上に、下部電極となる２μｍ厚のＰｔ電極膜２０２をスパッタで形成し、このＰｔ電極膜２０２上の高周波大容量バイパスコンデンサＣ１１、Ｃ１２、Ｃ１３、Ｃ１４の形成個所には、強誘電体材料であるＳrＴiＯ3膜２０３をゾルゲル法、スパッタ法、ＣＶＤ法等によって形成し、その上に上部電極となるＰｔ電極膜２０４をＰｔ電極膜２０２と同様にして形成する。
【００６４】
その後、図８（ｄ）に示すように、下部電極であるＰｔ電極膜２０２をコンデンサの寸法に合わせてパターニングし、次いで上部電極であるＰｔ電極膜２０４およびＳrＴiＯ3膜２０３をパターニングする。この状態で、ＳrＴiＯ3膜２０３の強誘電性を引き出すための熱処理を行ってＰｔ電極膜２０２／ＳrＴiＯ3膜２０３／Ｐｔ電極膜２０４の多層構造からなる高周波大容量バイパスコンデンサ部が完成する。
【００６５】
次に、整合用コンデンサＣ２１、Ｃ２２、Ｃ２３を形成するために、図８（ｅ）に示すようにＳiＯ2膜２０５を成膜する。
そして、図９（ａ）に示すように、このＳiＯ2膜２０５のパターニングを行い、その上に、図９（ｂ）に示すように接地電極となるＡｌ配線層２０６を形成し、図９（ｃ）に示すようにこのＡｌ配線層２０６のパターニングを行って、Ｐｔ電極膜２０２／ＳiＯ2膜２０５／Ａｌ配線層２０６からなる多層構造の整合用コンデンサ部が完成する。
【００６６】
次に、図９（ｄ）に示すように、上記高周波大容量バイパスコンデンサ部および整合用コンデンサ部の上にポリイミドを塗布して層間絶縁膜である第１のポリイミド層２０７を形成する。この第１のポリイミド層２０７の膜厚は、例えば、７μｍである。
【００６７】
次に、磁性薄膜装荷型スパイラルインダクタを作成するために、図１０（ａ）に示すように、第１のポリイミド層２０７の上に磁性膜２０８をスパッタで成膜する。この磁性膜２０８は、高周波領域おいても磁性が損なわれないナノグラニューラー磁性薄膜が用いられる。
【００６８】
そして、図１０（ｂ）に示すように、第２のポリイミド層２０９の成膜を行い、この第２のポリイミド層２０９の上に、第１のインダクタパターン２１０をパターニングする。
【００６９】
ここで、第２のポリイミド層２０９の膜厚により、第１のインダクタパターン２１０と磁性膜２０８との距離を決定することができ、ここでは、第２のポリイミド層２０９の膜厚を７μｍに設定した。
【００７０】
次に、図１０（ｃ）に示すように、この第１のインダクタパターン２１０の上に、第３のポリイミド層２１１を成膜する。この第３のポリイミド層２１１膜厚もここでは７μｍに設定した。
【００７１】
そして、図１１（ａ）に示すように、先に形成した高周波大容量バイパスコンデンサ部および整合用コンデンサ部を次に形成するＡｌ配線層２１３に接続するためのスルーホール２１２を形成する。
【００７２】
次に、図１１（ｂ）に示すように、第３のポリイミド層２１１の上にＡｌ配線層２１３および第２のインダクタパターン２１４のパターニングを行い、スルーホール２１２を介してＡｌ配線層２１３と高周波大容量バイパスコンデンサ部および整合用コンデンサ部との接続を行うとともに、磁性膜２０８、第１のインダクタパターン２１０、第２のインダクタパターン２１４からなる磁性薄膜装荷型スパイラルインダクタを完成する。
【００７３】
そして、図１１（ｃ）に示すように、図８（ｃ）で形成した座繰り部１０５に高周波集積回路１０６を埋め込み、この高周波集積回路１０６とＡｌ配線層２１３とをワイヤボンディング２１５で接続して、このパワーアンプモジュールを完成する。
【００７４】
ところで、図１２に示すように、第１のポリイミド層２０７上に形成された磁性膜２０８および第２のポリイミド層２０９上に形成された第１のインダクタパターン２１０および第３のポリイミド層２１１上に形成された第２のインダクタパターン２１４により高周波チョークコイルＬ１１、Ｌ１２、Ｌ１３、Ｌ１４として機能する磁性薄膜装荷型スパイラルインダクタを形成しているが、この磁性薄膜装荷型スパイラルインダクタの特性は第１のインダクタパターン２１０と磁性膜２０８との間の距離Ｌ１によって左右される。
【００７５】
しかし、上記構成においては、第２のポリイミド層２０９の膜厚により第１のインダクタパターン２１０と磁性膜２０８との間の距離Ｌ１が決定されるので、上記第２のポリイミド層２０９の膜厚を調整することにより、第１のインダクタパターン２１０と磁性膜２０８との間の距離Ｌ１を最適な値に容易に設定することができる。
【００７６】
因みに、ナノグラニューラー磁性薄膜で構成される磁性膜２０８は、通常導電性を有するので、第１のインダクタパターン２１０および第２のインダクタパターン２１４にこの磁性膜２０８を装荷して、インダクタンスを上昇させようとすると、この磁性膜２０８が第１のインダクタパターン２１０および第２のインダクタパターン２１４に電磁界的に結合し、損失となってしまう。その様子を図１３に示す。
【００７７】
概略的には、第１のインダクタパターン２１０と磁性膜２０８との間の距離Ｌ１を小さくすれば、第１のインダクタパターン２１０および第２のインダクタパターン２１４から発生される磁束を閉じ込める量は増大し、インダクタンスは上昇するが、損失も増大し、共振周波数も下がる。
【００７８】
これに対して、第１のインダクタパターン２１０と磁性膜２０８との間の距離Ｌ１を大きくすると、損失は減少し、共振周波数は上がるが、インダクタンス値は減少して磁性膜２０８装荷の効果は減少する。
【００７９】
そこで、この磁性薄膜装荷型スパイラルインダクタを有効に機能させるためには、第１のインダクタパターン２１０と磁性膜２０８との間の距離Ｌを最適に調整する必要があるが、上記構成によると、第１のインダクタパターン２１０と磁性膜２０８との間の距離Ｌ１は、第２のポリイミド層２０９の膜厚により決定されるので、第２のポリイミド層２０９の膜厚を調整することにより、第１のインダクタパターン２１０と磁性膜２０８との間の距離Ｌ１を最適な値に容易に設定することができる。
【００８０】
上記と同様なことが磁性膜２０８の直下の導電性の物質（この場合は、Ａｌ配線層２０６若しくはＳi基板１０１に相当する）との間にも生じる。この場合は、磁性膜２０８と磁性膜２０８の直下の導電性の物質との距離Ｌ２が小さいと、損失が増えて共振周波数は下がり、反対に、磁性膜２０８と磁性膜２０８の直下の導電性の物質との距離Ｌ２が大きくなると、損失が減少していき飽和するという一方向の傾向をもつ。しかし、磁性膜２０８と磁性膜２０８の直下の導電性の物質との距離Ｌ２を大きくとることはプロセス的に不利になるので、この磁性膜２０８と磁性膜２０８の直下の導電性の物質との距離Ｌ２も最適に設定する必要がある。
【００８１】
そこで、この実施の形態においては、図９（ｃ）にも示したように、磁性膜２０８の直下のＡｌ配線層２０６を除くことで、磁性膜２０８と磁性膜２０８の直下の導電性の物質との距離Ｌ２を稼ぐことで薄型化を図っている。
【００８２】
なお、この実施の形態において、整合用コイルＬ２１〜Ｌ２８は、磁性薄膜非装荷型の２層構造スパイラルインダクタから構成されるが、このインダクタは、図１５に示すように、第２のポリイミド層２０９の上に、第１のインダクタパターン２１０−１をパターニングし、その後、第３のポリイミド層２１１を成膜し、その上に第２のインダクタパターン２１４−１をパターニングすることにより作成することができる。
【００８３】
図１６は、上記整合用コイルＬ２１〜Ｌ２８を含めて構成したパワーアンプモジュールの一例を示す図である。
【００８４】
図１６において、Ｃ１は、図２に示した高周波大容量バイパスコンデンサＣ１１、Ｃ１２、Ｃ１３、Ｃ１４に対応し、Ｃ２は、図２に示した整合用コンデンサＣ２１、Ｃ２２、Ｃ２３に対応し、Ｌ１は、図２に示した高周波チョークコイルＬ１１、Ｌ１２、Ｌ１３、Ｌ１４に対応し、Ｌ２は、図２に示した整合用コイルＬ２１〜Ｌ２８に対応する。
【００８５】
ここで、高周波大容量バイパスコンデンサＣ１および高周波チョークコイルＬ１は、このパワーアンプモジュールのバイアス部を構成し、整合用コンデンサＣ２および整合用コイルＬ２は、このパワーアンプモジュールの高周波部を構成している。
【００８６】
図１６に示す構成においては、上記バイアス部を構成する高周波大容量バイパスコンデンサＣ１および高周波チョークコイルＬ１と高周波部を構成する整合用コンデンサＣ２および整合用コイルＬ２を基板１０１上でずらして配置することにより、バイアス部と高周波部との分離を図っている。
【００８７】
なお、上記実施の形態においては磁性薄膜装荷型スパイラルインダクタおよび磁性薄膜非装荷型スパイラルインダクタを第１のインダクタパターン２１０（２１０−１）と第２のインダクタパターン２１４（２１４−１）との２層構造としたが、これを１層構造のスパイラルインダクタを用いて構成してもよい。
【００８８】
また、磁性薄膜装荷型スパイラルインダクタにおいて、磁性膜２０８は、スパイラルインダクタの下に配設するように構成したが、この磁性膜２０８をスパイラルインダクタの上に配設するように構成してもよい。また、この磁性膜をスパイラルインダクタの下および上の両者に配設して２つの磁性膜を装荷した磁性薄膜装荷型スパイラルインダクタとして構成してもよい。
【００８９】
また、上記実施の形態においては、磁性薄膜装荷型スパイラルインダクタを高周波大容量バイパスコンデンサ部からずれた位置に作成するように構成したが、図１６に示すように、磁性薄膜装荷型スパイラルインダクタＬを高周波大容量バイパスコンデンサ部Ｃの直上に形成するように構成してもよい。
【００９０】
この場合、高周波大容量バイパスコンデンサ部Ｃ１と磁性薄膜装荷型スパイラルインダクタＬ１との接続は、スルーホール２１２−１を介して行われる。このような構成によると、基板の大きさを大幅に小さくすることができる。
【００９１】
また、上記実施の形態においては、座繰り部１０５に埋め込み実装された高周波集積回路１０６とＡｌ配線層２１３との接続をワイヤボンディング２１５を用いて行うように構成したが、図１８に示すように、座繰り部１０５に埋め込み実装された高周波集積回路１０６とＡｌ配線層２１３との接続をスルーホール２１２―２を介して行うようにしてもよく、また、図１９に示すようにフリップチップ型として接続するように構成してもよい。
【００９２】
【発明の効果】
以上説明したようにこの発明によれば、シリコン基板に高周波集積回路を埋め込み実装するとともに、該シリコン基板上に異種材料の薄膜を用いた高周波大容量バイパスコンデンサおよび整合用コイルを形成し、その上に層間絶縁膜を介して高周波大容量バイパスコンデンサを形成し、これら素子と高周波集積回路１０６とを配線層を介して接続するように構成したので、外部のチップ部品を全く必要とせずに多機能、小型、低消費電力化および低価格化が可能になるという効果を奏する。
【図面の簡単な説明】
【図１】この発明に係わる高周波モジュールの構成を概念的に示した図である。
【図２】この発明に係わる高周波モジュールをＷ−ＣＤＭＡ携帯端末用のパワーアンプモジュールに適用した場合の回路図である。
【図３】図２に示した回路でバイパスコンデンサを構成するＭＩＭキャパシタの高周波インピーダンス特性を示す図である。
【図４】図２に示した回路で高周波チョークコイルを構成するナノグラニューラー磁性薄膜を装荷したスパイラルインダクタのインダクタンス値を示す図である。
【図５】図２に示した回路で整合コンデンサを構成する２層構造のスパイラルインダクタの特性を示す図である。
【図６】図２に示した回路に基づき作成した薄膜モジュールのレイアウトの一例を示す図である。
【図７】図２に示した回路に基づき作成したパワーアンプモジュールのゲインおよびＡＣＰＲ特性を示す図である。
【図８】この発明に係るＷ−ＣＤＭＡ携帯端末用のパワーアンプモジュールの製造方法を説明する図である。
【図９】この発明に係るＷ−ＣＤＭＡ携帯端末用のパワーアンプモジュールの製造方法を説明する図である。
【図１０】この発明に係るＷ−ＣＤＭＡ携帯端末用のパワーアンプモジュールの製造方法を説明する図である。
【図１１】この発明に係るＷ−ＣＤＭＡ携帯端末用のパワーアンプモジュールの製造方法を説明する図である。
【図１２】この発明に係るＷ−ＣＤＭＡ携帯端末用のパワーアンプモジュールにおける磁性薄膜装荷型スパイラルインダクタの詳細を説明する図である。
【図１３】この発明に係るＷ−ＣＤＭＡ携帯端末用のパワーアンプモジュールにおける磁性薄膜装荷型スパイラルインダクタのインダクタと磁性膜との距離によるインダクタンス値、損失、共振周波数との関係を示す特性図である。
【図１４】この発明に係るＷ−ＣＤＭＡ携帯端末用のパワーアンプモジュールにおける磁性薄膜装荷型スパイラルインダクタの磁性膜とその直下の電極との距離による損失、共振周波数との関係を示す特性図である。
【図１５】この発明に係るＷ−ＣＤＭＡ携帯端末用のパワーアンプモジュールにおける磁性薄膜非装荷型スパイラルインダクタの詳細を説明する図である。
【図１６】この発明に係るＷ−ＣＤＭＡ携帯端末用のパワーアンプモジュールにおける磁性薄膜装荷型スパイラルインダクタ、高周波大容量バイパスコンデンサ、整合用コンデンサ、整合用コイルの配置関係を示す図である。
【図１７】この発明に係るＷ−ＣＤＭＡ携帯端末用のパワーアンプモジュールにおける磁性薄膜装荷型スパイラルインダクタと高周波大容量バイパスコンデンサ部との他の配置関係を示す図である。
【図１８】この発明に係るＷ−ＣＤＭＡ携帯端末用のパワーアンプモジュールにおける高周波集積回路とＡｌ配線層との接続の他の例を示す図である。
【図１９】この発明に係るＷ−ＣＤＭＡ携帯端末用のパワーアンプモジュールにおける高周波集積回路とＡｌ配線層との接続の更に他の例を示す図である。
【符号の説明】
１００ 高周波モジュール
１０１ Ｓi半導体基板(シリコン半導体基板)
１０２、１０３ 受動素子
１０４ 能動素子を含む制御回路
１０５ 座繰り部
１０６ 高周波集積回路（ＧaＡs ＭＭＩＣ）
１０７ 配線層
Ｔｒ１、Ｔｒ２ ＧaＡsＨＢＴトランジスタ
Ｃ１１、Ｃ１２、Ｃ１３、Ｃ１４ 高周波大容量バイパスコンデンサ
Ｌ１１、Ｌ１２、Ｌ１３、Ｌ１４ 高周波チョークコイル
Ｃ２１、Ｃ２２、Ｃ２３ 整合用コンデンサ
Ｌ２１〜Ｌ２８ 整合用コイル
２０１ ＳiＯ2膜
２０２ Ｐｔ電極膜
２０３ ＳrＴiＯ3膜
２０４ Ｐｔ電極膜
２０５ ＳiＯ2膜
２０６ Ａｌ配線層
２０７ 第１のポリイミド層
２０８ 磁性膜
２０９ 第２のポリイミド層
２１０ 第１のインダクタパターン
２１１ 第３のポリイミド層
２１２ スルーホール
２１３ Ａｌ配線層
２１４ 第２のインダクタパターン
２１５ ワイヤボンディング
【発明の属する技術分野】
この発明は、高周波モジュールおよびその製造方法に関し、特に、外部のチップ部品を全く必要とせずに多機能小型化を可能にした移動体通信向け高周波モジュールおよびその製造方法に関する。
【０００２】
【従来の技術】
近年、無線通信技術は、携帯電話をはじめ我々の生活に無くてはならないものになってきている。
【０００３】
そのような中で、移動体通信携帯端末には、多機能、小型、低消費電力化がもとめられてきており、同様に、主要部品である高周波モジュールは、さらなる高周波化、小型低背化、低消費電力化、低価格化が求められている。
【０００４】
ところで、従来のこの種の高周波モジュールは、アルミナや樹脂基板上に能動、受動部品を実装し構成されていた。
これに対し、近年、基板自身に受動素子を組み込めるＬＴＣＣ（Low Temperature Co-fired Ceramic：低温焼成セラミック）を使用したアプローチや、能動素子基板上に受動部品を取り込むＭＭＩＣ(Microwave Monolithic Integated Circuit)、さらに高周波を含むアナログとデジタル回路を分け隔てなく１チップ上に構成するＳＯＣ(System On Chip)というアプローチが試みらてきている。
【発明が解決しようとする課題】
しかしながら、ＬＴＣＣでは、配線並びに内蔵受動素子の精度が問題となり、また、ＭＭＩＣおよびＳＯＣにおいては、製造プロセスの複雑化による歩留まりの低下と、コストアップ、質の高い、小型の受動素子の形成が困難であるという問題がある。
また、両者に共通して、大きな素子値をもつ受動素子はチップ部品に頼らざるを得ない。
そこで、この発明は、外部のチップ部品を全く必要とせずに多機能、小型、低消費電力化および低価格化を可能にした高周波モジュールおよびその製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、請求項１の発明は、シリコン基板と、前記シリコン基板上に、金属、誘電体、金属の薄膜を順次積層して形成されたキャパシタと、前記キャパシタ上に形成された第１の配線層と、前記第１の配線層上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜上に形成された磁性膜と、前記磁性膜に形成された第２の層間絶縁膜と、前記第２の層間絶縁膜上に形成された第１のインダクタパターンと、前記第２の層間絶縁膜上に形成された第３の層間絶縁膜と、前記第３の層間絶縁膜上に前記第１のインダクタパターンに一部重ねて形成された第２のインダクタパターンと、前記第３の層間絶縁膜上に形成された第２の配線層と、前記シリコン基板上の前記キャパシタおよび前記インダクタパターンの形成箇所以外の箇所に埋め込み実装され、前記第１の配線層および前記第２の配線層に接続される高周波集積回路とを具備することを特徴とする。
【０００６】
また、請求項２の発明は、請求項１の発明において、前記キャパシタは、Ｐt／ＳrＴiＯ3／Ｐt構造のＭＩＭキャパシタで構成され、高周波大容量バイパスコンデンサとして機能することを特徴とする。
【０００７】
また、請求項３の発明は、請求項１の発明において、前記キャパシタは、ＳiＯ2を誘電体とするＭＩＭキャパシタで構成され、整合用小容量コンデンサとして機能することを特徴とする。
【０００８】
また、請求項４の発明は、請求項１の発明において、前記第１のインダクタパターンおよび前記第２のインダクタパターンは、前記磁性膜に一部重ねて形成され、該磁性膜により磁束が閉じ込められ、高周波チョークコイルとして機能する２層構造の磁性薄膜装荷型インダクタを構成することを特徴とする。
【０００９】
また、請求項５の発明は、請求項１の発明において、前記第１のインダクタパターンと前記磁性膜との間の距離は、前記第２の層間絶縁膜の膜厚により決定され、前記第２のインダクタパターンと前記第１のインダクタパターンとの間の距離は、前記第３の層間絶縁膜の膜厚により決定されることを特徴とする。
【００１０】
また、請求項６の発明は、請求項４の発明において、前記磁性膜は、ナノグラニュラー磁性体薄膜からなることを特徴とする。
【００１１】
また、請求項７の発明は、請求項４の発明において、前記磁性薄膜装荷型インダクタは、前記キャパシタと異なる位置に形成され、前記第１の配線層は前記磁性薄膜装荷型インダクタの形成位置において削除されていることを特徴とする。
【００１２】
また、請求項８の発明は、請求項４の発明において、前記磁性薄膜装荷型インダクタは、前記キャパシタの上に重ねて形成されることを特徴とする。
【００１３】
また、請求項９の発明は、前記キャパシタは、バイアス部を構成する高周波大容量バイパスコンデンサと、高周波部を構成する整合用コンデンサとを含み、前記磁性膜および前記第１のインダクタパターンおよび前記第２のインダクタパターンはバイアス部を構成する磁性薄膜装荷型インダクタとして機能し、前記シリコン基板上に、高周波部を構成する整合用インダクタが更に形成され、前記高周波大容量バイパスコンデンサおよび前記磁性薄膜装荷型インダクタを含むバイアス部と前記整合用コンデンサおよび前記整合用インダクタを含む高周波部は、前記シリコン基板上に位置をずらして配置されることを特徴とする
【００１４】
また、請求項１０の発明は、請求項１の発明において、前記シリコン基板は、高抵抗シリコン基板からなることを特徴とする
【００１５】
また、請求項１１の発明は、請求項１の発明において、前記第１乃至第３の層間絶縁膜は、ポリイミドからなり、その合計膜厚は１５μｍ以上であることを特徴とする。
【００１６】
また、請求項１２の発明は、請求項１の発明において、前記高周波集積回路は、ＧaＡs ＭＭＩＣ(Microwave Monolithic Integated Circuit)からなり、該ＧaＡs ＭＭＩＣは、パワーアンプの能動素子を構成することを特徴とする。
【００１７】
また、請求項１３の発明は、請求項１の発明において、前記シリコン基板は、座繰り部を有し、前記高周波集積回路は、該座繰り部内に実装されることを特徴とする
【００１８】
また、請求項１４の発明は、請求項１の発明において、前記高周波集積回路は、前記第２の配線層にボンディングワイヤを介して接続されることを特徴とする。
【００１９】
また、請求項１５の発明は、請求項１の発明において、前記高周波集積回路は、前記第２の配線層に前記第１乃至第３の層間絶縁膜に穿設されたスルーホールを介して接続されることを特徴とする。
【００２０】
また、請求項１６の発明は、請求項１の発明において、前記高周波集積回路は、前記第２の配線層にフリップチップ型として接続されることを特徴とする。
【００２１】
また、請求項１７の発明は、シリコン基板上に、金属、誘電体、金属の薄膜を順次積層してキャパシタを形成する第１の工程と、前記キャパシタ上に第１の配線層を形成する第２の工程と、前記第１の配線層上に第１の層間絶縁膜を形成する第３の工程と、前記第１の層間絶縁膜上に磁性薄膜装荷型インダクタを形成する第４の工程と、前記磁性薄膜装荷型インダクタ上に第２の配線層を形成する第５の工程と、前記第１の配線層および前記第２の配線層に接続される高周波集積回路を前記シリコン基板上の前記キャパシタおよび前記インダクタパターンの形成箇所以外の箇所に埋め込み実装する第６の工程とを順次実行することを特徴とする。
【００２２】
また、請求項１８の発明は、請求項１７の発明において、前記第１の工程は、高周波大容量バイパスコンデンサとして機能するＰt／ＳrＴiＯ3／Ｐt構造のＭＩＭキャパシタを形成する工程を含むことを特徴とする。
【００２３】
また、請求項１９の発明は、請求項１７の発明において、前記第１の工程は、整合用小容量コンデンサとして機能するＳiＯ2を誘電体とするＭＩＭキャパシタを形成する工程を含むことを特徴とする。
【００２４】
また、請求項２０の発明は、請求項１７の発明において、前記第４の工程は、前記第１の層間絶縁膜上に磁性膜を形成する工程と、前記磁性膜を含む前記第１の層間絶縁膜上に第２の層間絶縁膜を生成する工程と、前記第２の層間絶縁膜上に前記磁性膜に一部重ねて第１のインダクタパターンを形成する工程と、前記第１のインダクタパターンを含む前記第２の層間絶縁膜上に第３の層間絶縁膜を形成する工程と、前記第３の層間絶縁膜上に前記第１のインダクタパターンに一部重ねて第２のインダクタパターンを形成する工程とを含むことを特徴とする。
【００２５】
また、請求項２１の発明は、請求項１７の発明において、前記磁性薄膜装荷型インダクタは、高周波チョークコイルとして機能することを特徴とする。
【００２６】
また、請求項２２の発明は、請求項２０の発明において、前記第１のインダクタパターンと前記磁性膜との間の距離は、前記第２の層間絶縁膜の膜厚により決定され、前記第２のインダクタパターンと前記第１のインダクタパターンとの間の距離は、前記第３の層間絶縁膜の膜厚により決定されることを特徴とする。
【００２７】
また、請求項２３の発明は、請求項１７の発明において、前記磁性膜は、ナノグラニュラー磁性体薄膜からなることを特徴とする。
【００２８】
また、請求項２４の発明は、請求項１７の発明において、前記磁性薄膜装荷型インダクタは、前記キャパシタと異なる位置に形成され 前記第１の配線層は前記磁性薄膜装荷型インダクタの形成位置において削除されていることを特徴とする。
【００２９】
また、請求項２５の発明は、請求項１７の発明において、前記磁性薄膜装荷型インダクタは、前記キャパシタの上に重ねて形成されることを特徴とする。
【００３０】
また、請求項２６の発明は、請求項１７の発明において、前記シリコン基板は、高抵抗シリコン基板からなり、前記第１の工程は、前記高抵抗シリコン基板上にＳiＯ2膜を形成する工程を含むことを特徴とする。
【００３１】
また、請求項２７の発明は、請求項２０の発明において、前記第１乃至第３の層間絶縁膜は、ポリイミドからなり、その合計膜厚は１５μｍ以上であることを特徴とする。
【００３２】
また、請求項２８の発明は、請求項１７の発明において、前記高周波集積回路は、ＧaＡs ＭＭＩＣからなり、該ＧaＡs ＭＭＩＣは、パワーアンプの能動素子を構成することを特徴とする。
【００３３】
また、請求項２９の発明は、請求項１７の発明において、前記第６の工程は、前記シリコン基板に座繰り部を形成する工程と、該シリコン基板に形成された座繰り部内に前記高周波集積回路を実装する工程とを含むことを特徴とする。
【００３４】
また、請求項３０の発明は、請求項１７の発明において、前記第６の工程は、前記高周波集積回路を前記第２の配線層にボンディングワイヤを介して接続する工程を含むことを特徴とする。
【００３５】
また請求項３１の発明は、請求項１７の発明において、前記第６の工程は、前記高周波集積回路を前記第２の配線層に前記第２の配線層に前記第１乃至第３の層間絶縁膜に穿設されたスルーホールを介して接続する工程を含むことを特徴とする。
【００３６】
また、請求項３２の発明は、請求項１７の発明において、前記第６の工程は、前記高周波集積回路を前記第２の配線層にフリップチップ型として接続する工程を含むことを特徴とする。
【００３７】
このような構成によると、従来は外付けするしかなかった大容量コンデンサや高Ｑフィルタなどの部品を集積化することが可能になり、これにより、多機能、小型、低消費電力化および低価格化を可能にした高周波モジュールおよびその製造方法を提供することができる。
【００３８】
【発明の実施の形態】
以下、この発明に係わる高周波モジュールおよびその製造方法の実施の形態を添付図面を参照して詳細に説明する。
【００３９】
図１は、この発明に係わる高周波モジュールの一実施の形態の構成を概念的に示した図である。
【００４０】
図１において、この高周波モジュール１００は、シリコン半導体基板(Ｓi基板)１０１をプラットフォームとして、その上に異種材料の薄膜を利用した受動素子１０２、１０３、能動素子を含む制御回路１０４を形成する。
【００４１】
上記受動素子１０２、１０３には、例えば、パワーアンプのバイアス回路を構成する高周波大容量バイパスコンデンサ、高周波チョークコイルおよび整合用コンデンサ、整合用インダクタ等が含まれる。
【００４２】
ここで、上記高周波大容量バイパスコンデンサは、後に詳述するように、金属、容量絶縁膜、金属、例えば、Ｐt／ＳrＴiＯ3／Ｐtの多層構造からなるＭＩＭキャパシタとして形成され、高周波チョークコイルは、磁性膜装荷コイルから形成される。
【００４３】
なお、上記構成において、制御回路１０４は、Ｓi基板１０１上に直接形成されるか、若しくはベアチップとして実装されるが、この場合、高周波においては、特性、コスト的に後者が有力である。
また、Ｓi基板１０１には、例えば、ウエットエッチングにより１００μｍの座繰り部１０５が形成され、この座繰り部１０５の中に、高周波集積回路（ＧaＡs ＭＭＩＣ）１０６が埋め込まれる。
【００４４】
これら受動素子１０２、１０３および能動素子を含む制御回路１０４および高周波集積回路１０６は、層間絶縁膜を用いた多層配線１０７で接続される。
このような構成によると、従来は外付けするしかなかった、大容量コンデンサや高Ｑのフィルタなどの部品を集積化することができる。
次に、この発明に係る高周波モジュールおよびその製造方法を、今後飛躍的な普及が期待されるＷ−ＣＤＭＡ携帯端末用のパワーアンプモジュールに適用した場合について説明する。
【００４５】
さて、Ｗ−ＣＤＭＡ携帯端末用のパワーアンプモジュールは、ｆ0＝１．９５ＧＨｚで動作する。
【００４６】
このＷ−ＣＤＭＡ用パワーアンプモジュールに求められるパワーアンプの主な仕様は以下のようになる。
【００４７】
コレクタ電圧 ３．５Ｖ
待機電流 ６０ｍＡ
周波数帯域 １９２０−１９８０ＭＨｚ
出力電力 ２７ｄＢｍ
効率 ３５％（Ｐ0＝２７ｄＢｍ）
隣接チャネル電力比 −４０ｄＢｃ（ＰOUT＝２７ｄＢｍ、Δｆ＝５Ｍ Ｈｚ、３．８４ＭＨｚＢＷ）
−５０ｄＢｃ（ＰOUT＝２７ｄＢｍ、Δｆ＝１０ ＭＨｚ、３．８４ＭＨｚＢＷ）
ところで、通常、この種のパワーアンプにおいては、線形性の確保と高効率をの両方を満たす必要があり、そのために、入力段と段間の接合には最大有効電力が得られる整合を行い、出力段において線形性と高効率を両立させる整合回路が必要になる。
【００４８】
また、Ｗ−ＣＤＭＡ用パワーアンプの線形性はＡＣＰＲ(Adjacent Channel leakage Power Ratio)で評価される。ここで用いられる変調はＨＰＳＫ方式であり、平均電力とピーク波高値の差は約３．５ｄＢである。従って、この値以上のバックオフで設計すれば良好なＡＣＰＲ値が得られることになる。
しかし、現実の回路設計では効率の問題から、より少ないバックオフ値で設計することが要求される。そこで、相互変調歪みの３次(IM3)と５次(IM5)の解析行った結果、偶数次高調波を増やすことで、バックオフを低減する回路設計を行った。
【００４９】
一方、パワーアンプの効率はＲＦ出力電力(Output Power) / ＤＣ入力電力(Input Power)で表せるので、出力電力として取り出されない無効電力分を減らせば良い。
そこで、この実施の形態においては、コレクタ端の電圧波形を矩形波に、電流波形を半波にすることで電圧波形と電流波形の重なりを低減させ、高効率化を図った。
【００５０】
また、矩形波は基本波に奇数次高調波を合成することにより得られるため、コレクタ端の高調波量をパラメータとして設計する。また、バイアスのドライブ級はＡＢクラスで設計を行った。
以上からトレードオフの関係にある線形性と高効率化のバランスを取りながら、整合回路の設計を行った結果、図２に示されるような回路構成が得られた。
また、小型化、低コスト化を考慮しパワートランジスタには２ステージＧaＡsＨＢＴトランジスタを採用した。
図２において、Ｔｒ１、Ｔｒ２はＧaＡsＨＢＴトランジスタ、Ｖｂ１、Ｖｂ２、Ｖｃ１、Ｖｃ２は電源端子、ＲＦｉｎは高周波入力端子、ＲＦｏｕｔは高周波出力端子、Ｃ１１、Ｃ１２、Ｃ１３、Ｃ１４は高周波大容量バイパスコンデンサ、Ｌ１１、Ｌ１２、Ｌ１３、Ｌ１４は高周波チョークコイル、Ｃ２１、Ｃ２２、Ｃ２３は整合用コンデンサ、Ｌ２１〜Ｌ２８は整合用コイル、Ｒ１〜Ｒ６は抵抗若しくは伝送路、Ｃ３１〜Ｃ３６はコンデンサである。
【００５１】
図２に示すように、このパワーアンプにおいては、外部からの電源変動の抑制や回路の安定化のために、デジタル、アナログを問わずバイパスコンデンサＣ１１、Ｃ１２、Ｃ１３、Ｃ１４が使用される。
この実施の形態のパワーアンプモジュールにおいては、Ｓi基板上にＳrＴiＯ3膜を形成し、これを用いたＰt／ＳrＴiＯ3／Ｐtの多層構造のＭＩＭキャパシタでこのバイパスコンデンサＣ１１、Ｃ１２、Ｃ１３、Ｃ１４を構成した。
【００５２】
このＭＩＭキャパシタの高周波インピーダンス特性を示すと図３のようになる。
【００５３】
図３において、このＭＩＭキャパシタで構成したバイパスコンデンサＣ１１、Ｃ１２、Ｃ１３、Ｃ１４は、このパワーアンプモジュール上において１０ＭＨｚ以下で十分低いインピーダンスになるように、４７０ｐＦとした。
【００５４】
また、パワーアンプの非線形負荷解析を行った結果、回路上に発生する最大電圧が７Ｖであったため、このキャパシタの耐圧が１０ＶとなるようにＳrＴiＯ3膜の膜厚１５０ｎｍと定めた。その時のバイパスキャパシタの大きさは１８０μｍ角となった。
また、図２において、能動素子であるＧaＡsＨＢＴトランジスタＴｒ１、Ｔｒ２を駆動するＤＣ電力は、電源端子Ｖｂ１、Ｖｂ２、Ｖｃ１、Ｖｃ２から高周波チョークコイルＬ１１、Ｌ１２、Ｌ１３、Ｌ１４を介して印加される。
【００５５】
しかし、この高周波チョークコイルＬ１１、Ｌ１２、Ｌ１３、Ｌ１４は、従来のスパイラルインダクタのような薄膜インダクタでは、素子値を大きくすると、その配線長が増大し、この占有面積と直列抵抗の増加を引き起こす。
【００５６】
そこで、この実施の形態のパワーアンプモジュールにおいては、高周波領域おいても磁性が損なわれないナノグラニューラー磁性薄膜を開発し、それを２層のスパイラルインダクタに装荷して周囲の磁束を効果的に閉じこめることにより、図４に示すようにインダクタンス値を２０％に向上させた。
【００５７】
この磁性薄膜装荷型スパイラルインダクタを用いることにより、ＲＦ部から電源へのＲＦのリークを減少させると共に、そこでの電圧降下をできるだけ低減させることができる。
【００５８】
具体的な設計値としては、５０Ω整合時を踏まえて、２ＧＨｚにおいて十分ハイインピーダンスになるように、１７ｎＨとした。この時インダクタは寸法が３８０×４２０μｍ、Ｑmaxが５．２（３３０ＭＨｚ）、直列抵抗が２．５４Ωであった。
ＭＭＩＣのような能動素子と同一の基板上に、多層配線が形成される場合、その層間絶縁膜にはＳiＮや有機材料膜(ポリミド、ＢＣＢ)が使用される。この場合、どちらにおいても通常その膜厚は５μｍ以下と比較的薄い。このような層構成で伝送線路を作製した場合、線幅が細くなりロスが増加する。
そこで、この実施の形態においては、層間絶縁膜（図１２中のＬ３で示す）として１５μｍを越えるポリイミド(Ｅr＝２．９)を用いて伝送線路を形成した。
一方、図２に示したような回路構成をとる高周波モジュールにおいて、整合用インダクタのＱは、、その回路全体の特性を大きく左右する。特に、周波数が２ＧＨｚ程度の場合、必要な素子値は必然的に大きくなり、面積増加とＱ値の劣化が顕著になる。
【００５９】
そこで、この実施の形態においては、整合用に２層構造のスパイラルインダクタを用いた。その特性を図５に示す。これより単層構造に比べ単位長さあたりのＬ値が増加していることがわかる。
上記のように構成した薄膜モジュールのレイアウトの一例を図６に示す。図６においては、かなり余裕のあるレイアウト構成を採用したが、形状としては３．５×２．９ｍｍ角、厚み５００μｍに納めることができた。
また、この実施の形態においては、放熱性に優れる高抵抗Ｓi基板を用いたため、アルミナ基板に比べ、熱抵抗を１／５に抑えることができた。
【００６０】
このように構成したパワーアンプモジュールのゲインおよびＡＣＰＲ特性は図７のようになった。
【００６１】
次に、上記Ｗ−ＣＤＭＡ携帯端末用のパワーアンプモジュールの製造方法を図８乃至図１１を参照して詳細に説明する。
【００６２】
このパワーアンプモジュールの製造に際しては、まず、図８（ａ）に示す４ＫΩ／ｃｍの高抵抗Ｓi基板１０１上に、図８（ｂ）に示すようにＳiＯ2膜２０１を成膜する。
次に、図８（ｃ）に示すように、このＳi基板１０１上に、ウエットエッチングにより高周波集積回路１０６を埋め込むための１００μｍの座繰り部１０５を形成する。
【００６３】
そして、ＳiＯ2膜２０１上に、下部電極となる２μｍ厚のＰｔ電極膜２０２をスパッタで形成し、このＰｔ電極膜２０２上の高周波大容量バイパスコンデンサＣ１１、Ｃ１２、Ｃ１３、Ｃ１４の形成個所には、強誘電体材料であるＳrＴiＯ3膜２０３をゾルゲル法、スパッタ法、ＣＶＤ法等によって形成し、その上に上部電極となるＰｔ電極膜２０４をＰｔ電極膜２０２と同様にして形成する。
【００６４】
その後、図８（ｄ）に示すように、下部電極であるＰｔ電極膜２０２をコンデンサの寸法に合わせてパターニングし、次いで上部電極であるＰｔ電極膜２０４およびＳrＴiＯ3膜２０３をパターニングする。この状態で、ＳrＴiＯ3膜２０３の強誘電性を引き出すための熱処理を行ってＰｔ電極膜２０２／ＳrＴiＯ3膜２０３／Ｐｔ電極膜２０４の多層構造からなる高周波大容量バイパスコンデンサ部が完成する。
【００６５】
次に、整合用コンデンサＣ２１、Ｃ２２、Ｃ２３を形成するために、図８（ｅ）に示すようにＳiＯ2膜２０５を成膜する。
そして、図９（ａ）に示すように、このＳiＯ2膜２０５のパターニングを行い、その上に、図９（ｂ）に示すように接地電極となるＡｌ配線層２０６を形成し、図９（ｃ）に示すようにこのＡｌ配線層２０６のパターニングを行って、Ｐｔ電極膜２０２／ＳiＯ2膜２０５／Ａｌ配線層２０６からなる多層構造の整合用コンデンサ部が完成する。
【００６６】
次に、図９（ｄ）に示すように、上記高周波大容量バイパスコンデンサ部および整合用コンデンサ部の上にポリイミドを塗布して層間絶縁膜である第１のポリイミド層２０７を形成する。この第１のポリイミド層２０７の膜厚は、例えば、７μｍである。
【００６７】
次に、磁性薄膜装荷型スパイラルインダクタを作成するために、図１０（ａ）に示すように、第１のポリイミド層２０７の上に磁性膜２０８をスパッタで成膜する。この磁性膜２０８は、高周波領域おいても磁性が損なわれないナノグラニューラー磁性薄膜が用いられる。
【００６８】
そして、図１０（ｂ）に示すように、第２のポリイミド層２０９の成膜を行い、この第２のポリイミド層２０９の上に、第１のインダクタパターン２１０をパターニングする。
【００６９】
ここで、第２のポリイミド層２０９の膜厚により、第１のインダクタパターン２１０と磁性膜２０８との距離を決定することができ、ここでは、第２のポリイミド層２０９の膜厚を７μｍに設定した。
【００７０】
次に、図１０（ｃ）に示すように、この第１のインダクタパターン２１０の上に、第３のポリイミド層２１１を成膜する。この第３のポリイミド層２１１膜厚もここでは７μｍに設定した。
【００７１】
そして、図１１（ａ）に示すように、先に形成した高周波大容量バイパスコンデンサ部および整合用コンデンサ部を次に形成するＡｌ配線層２１３に接続するためのスルーホール２１２を形成する。
【００７２】
次に、図１１（ｂ）に示すように、第３のポリイミド層２１１の上にＡｌ配線層２１３および第２のインダクタパターン２１４のパターニングを行い、スルーホール２１２を介してＡｌ配線層２１３と高周波大容量バイパスコンデンサ部および整合用コンデンサ部との接続を行うとともに、磁性膜２０８、第１のインダクタパターン２１０、第２のインダクタパターン２１４からなる磁性薄膜装荷型スパイラルインダクタを完成する。
【００７３】
そして、図１１（ｃ）に示すように、図８（ｃ）で形成した座繰り部１０５に高周波集積回路１０６を埋め込み、この高周波集積回路１０６とＡｌ配線層２１３とをワイヤボンディング２１５で接続して、このパワーアンプモジュールを完成する。
【００７４】
ところで、図１２に示すように、第１のポリイミド層２０７上に形成された磁性膜２０８および第２のポリイミド層２０９上に形成された第１のインダクタパターン２１０および第３のポリイミド層２１１上に形成された第２のインダクタパターン２１４により高周波チョークコイルＬ１１、Ｌ１２、Ｌ１３、Ｌ１４として機能する磁性薄膜装荷型スパイラルインダクタを形成しているが、この磁性薄膜装荷型スパイラルインダクタの特性は第１のインダクタパターン２１０と磁性膜２０８との間の距離Ｌ１によって左右される。
【００７５】
しかし、上記構成においては、第２のポリイミド層２０９の膜厚により第１のインダクタパターン２１０と磁性膜２０８との間の距離Ｌ１が決定されるので、上記第２のポリイミド層２０９の膜厚を調整することにより、第１のインダクタパターン２１０と磁性膜２０８との間の距離Ｌ１を最適な値に容易に設定することができる。
【００７６】
因みに、ナノグラニューラー磁性薄膜で構成される磁性膜２０８は、通常導電性を有するので、第１のインダクタパターン２１０および第２のインダクタパターン２１４にこの磁性膜２０８を装荷して、インダクタンスを上昇させようとすると、この磁性膜２０８が第１のインダクタパターン２１０および第２のインダクタパターン２１４に電磁界的に結合し、損失となってしまう。その様子を図１３に示す。
【００７７】
概略的には、第１のインダクタパターン２１０と磁性膜２０８との間の距離Ｌ１を小さくすれば、第１のインダクタパターン２１０および第２のインダクタパターン２１４から発生される磁束を閉じ込める量は増大し、インダクタンスは上昇するが、損失も増大し、共振周波数も下がる。
【００７８】
これに対して、第１のインダクタパターン２１０と磁性膜２０８との間の距離Ｌ１を大きくすると、損失は減少し、共振周波数は上がるが、インダクタンス値は減少して磁性膜２０８装荷の効果は減少する。
【００７９】
そこで、この磁性薄膜装荷型スパイラルインダクタを有効に機能させるためには、第１のインダクタパターン２１０と磁性膜２０８との間の距離Ｌを最適に調整する必要があるが、上記構成によると、第１のインダクタパターン２１０と磁性膜２０８との間の距離Ｌ１は、第２のポリイミド層２０９の膜厚により決定されるので、第２のポリイミド層２０９の膜厚を調整することにより、第１のインダクタパターン２１０と磁性膜２０８との間の距離Ｌ１を最適な値に容易に設定することができる。
【００８０】
上記と同様なことが磁性膜２０８の直下の導電性の物質（この場合は、Ａｌ配線層２０６若しくはＳi基板１０１に相当する）との間にも生じる。この場合は、磁性膜２０８と磁性膜２０８の直下の導電性の物質との距離Ｌ２が小さいと、損失が増えて共振周波数は下がり、反対に、磁性膜２０８と磁性膜２０８の直下の導電性の物質との距離Ｌ２が大きくなると、損失が減少していき飽和するという一方向の傾向をもつ。しかし、磁性膜２０８と磁性膜２０８の直下の導電性の物質との距離Ｌ２を大きくとることはプロセス的に不利になるので、この磁性膜２０８と磁性膜２０８の直下の導電性の物質との距離Ｌ２も最適に設定する必要がある。
【００８１】
そこで、この実施の形態においては、図９（ｃ）にも示したように、磁性膜２０８の直下のＡｌ配線層２０６を除くことで、磁性膜２０８と磁性膜２０８の直下の導電性の物質との距離Ｌ２を稼ぐことで薄型化を図っている。
【００８２】
なお、この実施の形態において、整合用コイルＬ２１〜Ｌ２８は、磁性薄膜非装荷型の２層構造スパイラルインダクタから構成されるが、このインダクタは、図１５に示すように、第２のポリイミド層２０９の上に、第１のインダクタパターン２１０−１をパターニングし、その後、第３のポリイミド層２１１を成膜し、その上に第２のインダクタパターン２１４−１をパターニングすることにより作成することができる。
【００８３】
図１６は、上記整合用コイルＬ２１〜Ｌ２８を含めて構成したパワーアンプモジュールの一例を示す図である。
【００８４】
図１６において、Ｃ１は、図２に示した高周波大容量バイパスコンデンサＣ１１、Ｃ１２、Ｃ１３、Ｃ１４に対応し、Ｃ２は、図２に示した整合用コンデンサＣ２１、Ｃ２２、Ｃ２３に対応し、Ｌ１は、図２に示した高周波チョークコイルＬ１１、Ｌ１２、Ｌ１３、Ｌ１４に対応し、Ｌ２は、図２に示した整合用コイルＬ２１〜Ｌ２８に対応する。
【００８５】
ここで、高周波大容量バイパスコンデンサＣ１および高周波チョークコイルＬ１は、このパワーアンプモジュールのバイアス部を構成し、整合用コンデンサＣ２および整合用コイルＬ２は、このパワーアンプモジュールの高周波部を構成している。
【００８６】
図１６に示す構成においては、上記バイアス部を構成する高周波大容量バイパスコンデンサＣ１および高周波チョークコイルＬ１と高周波部を構成する整合用コンデンサＣ２および整合用コイルＬ２を基板１０１上でずらして配置することにより、バイアス部と高周波部との分離を図っている。
【００８７】
なお、上記実施の形態においては磁性薄膜装荷型スパイラルインダクタおよび磁性薄膜非装荷型スパイラルインダクタを第１のインダクタパターン２１０（２１０−１）と第２のインダクタパターン２１４（２１４−１）との２層構造としたが、これを１層構造のスパイラルインダクタを用いて構成してもよい。
【００８８】
また、磁性薄膜装荷型スパイラルインダクタにおいて、磁性膜２０８は、スパイラルインダクタの下に配設するように構成したが、この磁性膜２０８をスパイラルインダクタの上に配設するように構成してもよい。また、この磁性膜をスパイラルインダクタの下および上の両者に配設して２つの磁性膜を装荷した磁性薄膜装荷型スパイラルインダクタとして構成してもよい。
【００８９】
また、上記実施の形態においては、磁性薄膜装荷型スパイラルインダクタを高周波大容量バイパスコンデンサ部からずれた位置に作成するように構成したが、図１６に示すように、磁性薄膜装荷型スパイラルインダクタＬを高周波大容量バイパスコンデンサ部Ｃの直上に形成するように構成してもよい。
【００９０】
この場合、高周波大容量バイパスコンデンサ部Ｃ１と磁性薄膜装荷型スパイラルインダクタＬ１との接続は、スルーホール２１２−１を介して行われる。このような構成によると、基板の大きさを大幅に小さくすることができる。
【００９１】
また、上記実施の形態においては、座繰り部１０５に埋め込み実装された高周波集積回路１０６とＡｌ配線層２１３との接続をワイヤボンディング２１５を用いて行うように構成したが、図１８に示すように、座繰り部１０５に埋め込み実装された高周波集積回路１０６とＡｌ配線層２１３との接続をスルーホール２１２―２を介して行うようにしてもよく、また、図１９に示すようにフリップチップ型として接続するように構成してもよい。
【００９２】
【発明の効果】
以上説明したようにこの発明によれば、シリコン基板に高周波集積回路を埋め込み実装するとともに、該シリコン基板上に異種材料の薄膜を用いた高周波大容量バイパスコンデンサおよび整合用コイルを形成し、その上に層間絶縁膜を介して高周波大容量バイパスコンデンサを形成し、これら素子と高周波集積回路１０６とを配線層を介して接続するように構成したので、外部のチップ部品を全く必要とせずに多機能、小型、低消費電力化および低価格化が可能になるという効果を奏する。
【図面の簡単な説明】
【図１】この発明に係わる高周波モジュールの構成を概念的に示した図である。
【図２】この発明に係わる高周波モジュールをＷ−ＣＤＭＡ携帯端末用のパワーアンプモジュールに適用した場合の回路図である。
【図３】図２に示した回路でバイパスコンデンサを構成するＭＩＭキャパシタの高周波インピーダンス特性を示す図である。
【図４】図２に示した回路で高周波チョークコイルを構成するナノグラニューラー磁性薄膜を装荷したスパイラルインダクタのインダクタンス値を示す図である。
【図５】図２に示した回路で整合コンデンサを構成する２層構造のスパイラルインダクタの特性を示す図である。
【図６】図２に示した回路に基づき作成した薄膜モジュールのレイアウトの一例を示す図である。
【図７】図２に示した回路に基づき作成したパワーアンプモジュールのゲインおよびＡＣＰＲ特性を示す図である。
【図８】この発明に係るＷ−ＣＤＭＡ携帯端末用のパワーアンプモジュールの製造方法を説明する図である。
【図９】この発明に係るＷ−ＣＤＭＡ携帯端末用のパワーアンプモジュールの製造方法を説明する図である。
【図１０】この発明に係るＷ−ＣＤＭＡ携帯端末用のパワーアンプモジュールの製造方法を説明する図である。
【図１１】この発明に係るＷ−ＣＤＭＡ携帯端末用のパワーアンプモジュールの製造方法を説明する図である。
【図１２】この発明に係るＷ−ＣＤＭＡ携帯端末用のパワーアンプモジュールにおける磁性薄膜装荷型スパイラルインダクタの詳細を説明する図である。
【図１３】この発明に係るＷ−ＣＤＭＡ携帯端末用のパワーアンプモジュールにおける磁性薄膜装荷型スパイラルインダクタのインダクタと磁性膜との距離によるインダクタンス値、損失、共振周波数との関係を示す特性図である。
【図１４】この発明に係るＷ−ＣＤＭＡ携帯端末用のパワーアンプモジュールにおける磁性薄膜装荷型スパイラルインダクタの磁性膜とその直下の電極との距離による損失、共振周波数との関係を示す特性図である。
【図１５】この発明に係るＷ−ＣＤＭＡ携帯端末用のパワーアンプモジュールにおける磁性薄膜非装荷型スパイラルインダクタの詳細を説明する図である。
【図１６】この発明に係るＷ−ＣＤＭＡ携帯端末用のパワーアンプモジュールにおける磁性薄膜装荷型スパイラルインダクタ、高周波大容量バイパスコンデンサ、整合用コンデンサ、整合用コイルの配置関係を示す図である。
【図１７】この発明に係るＷ−ＣＤＭＡ携帯端末用のパワーアンプモジュールにおける磁性薄膜装荷型スパイラルインダクタと高周波大容量バイパスコンデンサ部との他の配置関係を示す図である。
【図１８】この発明に係るＷ−ＣＤＭＡ携帯端末用のパワーアンプモジュールにおける高周波集積回路とＡｌ配線層との接続の他の例を示す図である。
【図１９】この発明に係るＷ−ＣＤＭＡ携帯端末用のパワーアンプモジュールにおける高周波集積回路とＡｌ配線層との接続の更に他の例を示す図である。
【符号の説明】
１００ 高周波モジュール
１０１ Ｓi半導体基板(シリコン半導体基板)
１０２、１０３ 受動素子
１０４ 能動素子を含む制御回路
１０５ 座繰り部
１０６ 高周波集積回路（ＧaＡs ＭＭＩＣ）
１０７ 配線層
Ｔｒ１、Ｔｒ２ ＧaＡsＨＢＴトランジスタ
Ｃ１１、Ｃ１２、Ｃ１３、Ｃ１４ 高周波大容量バイパスコンデンサ
Ｌ１１、Ｌ１２、Ｌ１３、Ｌ１４ 高周波チョークコイル
Ｃ２１、Ｃ２２、Ｃ２３ 整合用コンデンサ
Ｌ２１〜Ｌ２８ 整合用コイル
２０１ ＳiＯ2膜
２０２ Ｐｔ電極膜
２０３ ＳrＴiＯ3膜
２０４ Ｐｔ電極膜
２０５ ＳiＯ2膜
２０６ Ａｌ配線層
２０７ 第１のポリイミド層
２０８ 磁性膜
２０９ 第２のポリイミド層
２１０ 第１のインダクタパターン
２１１ 第３のポリイミド層
２１２ スルーホール
２１３ Ａｌ配線層
２１４ 第２のインダクタパターン
２１５ ワイヤボンディング
Claims (32)
- シリコン基板と、
前記シリコン基板上に、金属、誘電体、金属の薄膜を順次積層して形成されたキャパシタと、
前記キャパシタ上に形成された第１の配線層と、
前記第１の配線層上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された磁性膜と、
前記磁性膜に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成された第１のインダクタパターンと、
前記第２の層間絶縁膜上に形成された第３の層間絶縁膜と、
前記第３の層間絶縁膜上に前記第１のインダクタパターンに一部重ねて形成された第２のインダクタパターンと、
前記第３の層間絶縁膜上に形成された第２の配線層と、
前記シリコン基板上の前記キャパシタおよび前記インダクタパターンの形成箇所以外の箇所に埋め込み実装され、前記第１の配線層および前記第２の配線層に接続される高周波集積回路と
を具備することを特徴とする高周波モジュール。 - 前記キャパシタは、
Ｐt／ＳrＴiＯ3／Ｐt構造のＭＩＭキャパシタで構成され、高周波大容量バイパスコンデンサとして機能する
ことを特徴とする請求項１記載の高周波モジュール。 - 前記キャパシタは、
ＳiＯ2を誘電体とするＭＩＭキャパシタで構成され、整合用小容量コンデンサとして機能する
ことを特徴とする請求項１記載の高周波モジュール。 - 前記第１のインダクタパターンおよび前記第２のインダクタパターンは、
前記磁性膜に一部重ねて形成され、該磁性膜により磁束が閉じ込められ、高周波チョークコイルとして機能する２層構造の磁性薄膜装荷型インダクタを構成する
ことを特徴とする請求項１記載の高周波モジュール。 - 前記第１のインダクタパターンと前記磁性膜との間の距離は、
前記第２の層間絶縁膜の膜厚により決定され、
前記第２のインダクタパターンと前記第１のインダクタパターンとの間の距離は、
前記第３の層間絶縁膜の膜厚により決定される
ことを特徴とする請求項１記載の高周波モジュール。 - 前記磁性膜は、
ナノグラニュラー磁性体薄膜からなる
ことを特徴とする請求項４記載の高周波モジュール。 - 前記磁性薄膜装荷型インダクタは、
前記キャパシタと異なる位置に形成され、
前記第１の配線層は前記磁性薄膜装荷型インダクタの形成位置において削除されている
ことを特徴とする請求項４記載の高周波モジュール。 - 前記磁性薄膜装荷型インダクタは、
前記キャパシタの上に重ねて形成される
ことを特徴とする請求項４記載の高周波モジュール。 - 前記キャパシタは、
バイアス部を構成する高周波大容量バイパスコンデンサと、
高周波部を構成する整合用コンデンサと
を含み、
前記磁性膜および前記第１のインダクタパターンおよび前記第２のインダクタパターンはバイアス部を構成する磁性薄膜装荷型インダクタとして機能し、
前記シリコン基板上に、高周波部を構成する整合用インダクタが更に形成され、
前記高周波大容量バイパスコンデンサおよび前記磁性薄膜装荷型インダクタを含むバイアス部と前記整合用コンデンサおよび前記整合用インダクタを含む高周波部は、前記シリコン基板上に位置をずらして配置される
ことを特徴とする請求項１記載の高周波モジュール。 - 前記シリコン基板は、
高抵抗シリコン基板からなる
ことを特徴とする請求項１記載の高周波モジュール。 - 前記第１乃至第３の層間絶縁膜は、
ポリイミドからなり、その合計膜厚は１５μｍ以上である
ことを特徴とする請求項１記載の高周波モジュール。 - 前記高周波集積回路は、
ＧaＡs ＭＭＩＣからなり、
該ＧaＡs ＭＭＩＣは、
パワーアンプの能動素子を構成する
ことを特徴とする請求項１記載の高周波モジュール。 - 前記シリコン基板は、
座繰り部を有し、
前記高周波集積回路は、
該座繰り部内に実装される
ことを特徴とする請求項１記載の高周波モジュール。 - 前記高周波集積回路は、
前記第２の配線層にボンディングワイヤを介して接続される
ことを特徴とする請求項１記載の高周波モジュール。 - 前記高周波集積回路は、
前記第２の配線層に前記第１乃至第３の層間絶縁膜に穿設されたスルーホールを介して接続される
ことを特徴とする請求項１記載の高周波モジュール。 - 前記高周波集積回路は、
前記第２の配線層にフリップチップ型として接続される
ことを特徴とする請求項１記載の高周波モジュール。 - シリコン基板上に、金属、誘電体、金属の薄膜を順次積層してキャパシタを形成する第１の工程と、
前記キャパシタ上に第１の配線層を形成する第２の工程と、
前記第１の配線層上に第１の層間絶縁膜を形成する第３の工程と、
前記第１の層間絶縁膜上に磁性薄膜装荷型インダクタを形成する第４の工程と、
前記磁性薄膜装荷型インダクタ上に第２の配線層を形成する第５の工程と、
前記第１の配線層および前記第２の配線層に接続される高周波集積回路を前記シリコン基板上の前記キャパシタおよび前記インダクタパターンの形成箇所以外の箇所に埋め込み実装する第６の工程と
を順次実行することを特徴とする高周波モジュールの製造方法。 - 前記第１の工程は、
高周波大容量バイパスコンデンサとして機能するＰt／ＳrＴiＯ3／Ｐt構造のＭＩＭキャパシタを形成する工程
を含むことを特徴とする請求項１７記載の高周波モジュールの製造方法。 - 前記第１の工程は、
整合用小容量コンデンサとして機能するＳiＯ2を誘電体とするＭＩＭキャパシタを形成する工程
を含むことを特徴とする請求項１７記載の高周波モジュールの製造方法。 - 前記第４の工程は、
前記第１の層間絶縁膜上に磁性膜を形成する工程と、
前記磁性膜を含む前記第１の層間絶縁膜上に第２の層間絶縁膜を生成する工程と、
前記第２の層間絶縁膜上に前記磁性膜に一部重ねて第１のインダクタパターンを形成する工程と、
前記第１のインダクタパターンを含む前記第２の層間絶縁膜上に第３の層間絶縁膜を形成する工程と、
前記第３の層間絶縁膜上に前記第１のインダクタパターンに一部重ねて第２のインダクタパターンを形成する工程と
を含むことを特徴とする請求項１７記載の高周波モジュールの製造方法。 - 前記磁性薄膜装荷型インダクタは、
高周波チョークコイルとして機能する
ことを特徴とする請求項１７載の高周波モジュールの製造方法。 - 前記第１のインダクタパターンと前記磁性膜との間の距離は、
前記第２の層間絶縁膜の膜厚により決定され、
前記第２のインダクタパターンと前記第１のインダクタパターンとの間の距離は、
前記第３の層間絶縁膜の膜厚により決定される
ことを特徴とする請求項２０記載の高周波モジュールの製造方法。 - 前記磁性膜は、
ナノグラニュラー磁性体薄膜からなる
ことを特徴とする請求項２０記載の高周波モジュールの製造方法。 - 前記磁性薄膜装荷型インダクタは、
前記キャパシタと異なる位置に形成され前記第１の配線層は前記磁性薄膜装荷型インダクタの形成位置において削除される
ことを特徴とする請求項１７記載の高周波モジュールの製造方法。 - 前記磁性薄膜装荷型インダクタは、
前記キャパシタの上に重ねて形成される
ことを特徴とする請求項１７記載の高周波モジュールの製造方法。 - 前記シリコン基板は、
高抵抗シリコン基板からなり、
前記第１の工程は、
前記高抵抗シリコン基板上にＳiＯ2膜を形成する工程
を含むことを特徴とする請求項１７記載の高周波モジュールの製造方法。 - 前記第１乃至第３の層間絶縁膜は、
ポリイミドからなり、その合計膜厚は１５μｍ以上である
ことを特徴とする請求項２０記載の高周波モジュールの製造方法。 - 前記高周波集積回路は、
ＧaＡs ＭＭＩＣからなり、
該ＧaＡs ＭＭＩＣは、
パワーアンプの能動素子を構成する
ことを特徴とする請求項１７記載の高周波モジュールの製造方法。 - 前記第６の工程は、
前記シリコン基板に座繰り部を形成する工程と、
該シリコン基板に形成された座繰り部内に前記高周波集積回路を実装する工程と
を含むことを特徴とする請求項１７記載の高周波モジュールの製造方法。 - 前記第６の工程は、
前記高周波集積回路を前記第２の配線層にボンディングワイヤを介して接続する工程
を含むことを特徴とする請求項１７載の高周波モジュールの製造方法。 - 前記第６の工程は、
前記高周波集積回路を前記第２の配線層に前記第２の配線層に前記第１乃至第３の層間絶縁膜に穿設されたスルーホールを介して接続する工程
を含むことを特徴とする請求項２０載の高周波モジュールの製造方法。 - 前記第６の工程は、
前記高周波集積回路を前記第２の配線層にフリップチップ型として接続する工程を含むことを特徴とする請求項１７載の高周波モジュールの製造方法。
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