JP2011199267A - 電子デバイスおよび電子デバイスの製造方法 - Google Patents

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compound semiconductor
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crystal
electronic device
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Masahiko Hata
雅彦 秦
Sadanori Yamanaka
貞則 山中
Tomoyuki Takada
朋幸 高田
Kazuhiko Honjo
和彦 本城
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Sumitomo Chemical Co Ltd
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Sumitomo Chemical Co Ltd
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    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Abstract

【課題】信頼性と性能に優れた電子デバイスを提供する。
【解決手段】表面がシリコン結晶であるベース基板と、シリコン結晶上の一部の領域に形成された３−５族化合物半導体結晶と、３−５族化合物半導体結晶の一部を活性層として含む電子素子と、ベース基板上に形成され、当該電子素子を覆う絶縁膜と、絶縁膜上に形成された電極と、絶縁膜を貫通し、少なくとも一部が絶縁膜上に形成され、電子素子と電極とを電気的に結合する第１の結合配線と、絶縁膜上に形成された受動素子と、絶縁膜を貫通し、少なくとも一部が絶縁膜上に形成され、電子素子と受動素子とを電気的に結合する第２の結合配線とを備える電子デバイスを提供する。
【選択図】図１

Description

本発明は、電子デバイスおよび電子デバイスの製造方法に関する。
たとえば特許文献１は、シリコン基板を用いた気密性が高いウェハレベルパッケージの技術を開示する。ウェハレベルパッケージの技術により薄くかつチップサイズに半導体素子を封止できるようになる。
（特許文献１）特開２００１−６８５８０号公報
シリコン基板は絶縁体ではないので、シリコン基板の上方に化合物半導体結晶、電極および配線を設けると、化合物半導体結晶からシリコン基板への漏洩電流が生じる場合がある。さらに、化合物半導体結晶とシリコン基板との間における高周波帯域での浮遊容量の影響により、化合物半導体結晶に入出力される信号の高周波特性が劣化する場合がある。
また、シリコン基板上に化合物半導体結晶をエピタキシャル成長させる場合には、化合物半導体結晶の成長を阻害する阻害体をシリコン基板上に形成し、阻害体に小さな開口を形成し、当該開口にゲルマニウム等のシード体を選択成長させた後に、シード体上に化合物半導体結晶を選択エピタキシャル成長させる方法が考えられる。このようにして化合物半導体結晶を選択エピタキシャル成長させた場合には、エピタキシャル成長させた化合物半導体結晶と阻害体との間に段差が形成される。化合物半導体結晶上の領域と阻害体上の領域とを接続する配線を形成すると、形成した配線が、段差に起因して断線する場合がある。
上記課題を解決するために、本発明の第１の態様においては、表面がシリコン結晶であるベース基板と、シリコン結晶上の一部の領域に形成された３−５族化合物半導体結晶と、３−５族化合物半導体結晶の一部を活性層として含む電子素子と、ベース基板上に形成され、当該電子素子を覆う絶縁膜と、絶縁膜上に形成された電極と、絶縁膜を貫通し、少なくとも一部が絶縁膜上に形成され、電子素子と電極とを電気的に結合する第１の結合配線と、絶縁膜上に形成された受動素子と、絶縁膜を貫通し、少なくとも一部が絶縁膜上に形成され、電子素子と受動素子とを電気的に結合する第２の結合配線とを備える電子デバイスを提供する。
上記の電子デバイスは、絶縁膜上に形成され、電極及び第１の結合配線を封止する封止材をさらに備え、電極は、封止材を貫通して封止材の表面に露出していてもよい。３−５族化合物半導体結晶は、シリコン結晶と３−５族化合物半導体結晶との間の格子不整合を緩和するシード体を介して形成されていてもよい。当該シード体は、一例として、組成がＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚ（０≦ｘ＜１、０≦ｙ≦１、０≦ｚ＜１、０＜ｘ＋ｙ＋ｚ≦１）である。当該３−５族化合物半導体結晶は、一例として、ＧａＡｓ結晶、及びＧａＡｓ結晶に格子整合または擬格子整合するＡｌａＧａｂＩｎ１−ａ−ｂＮｃＰｄＡｓ１−ｃ―ｄ（０≦ａ≦１、０≦ｂ≦１、０≦ｃ≦１、０≦ｄ≦１、０≦ａ＋ｂ≦１、０≦ｃ＋ｄ≦１）結晶を含む。
また、電子デバイスは、ベース基板上に、化合物半導体結晶の成長を阻害する阻害体をさらに備え、シード体は、阻害体に形成されかつベース基板に達する開口内に形成されていてもよい。第１の結合配線及び第２の結合配線は、一例として、シード体と電子素子とが接する面に垂直な方向に、電子素子から延伸している。
上記の電子デバイスにおける電子素子は、例えばトランジスタであり、トランジスタと受動素子とがマイクロ波回路を形成している。当該トランジスタは、例えばＦＥＴである。当該トランジスタがヘテロバイポーラトランジスタであり、受動素子がヘテロバイポーラトランジスタの熱暴走を阻止する抵抗体を含んでもよい。
本発明の第２の態様においては、表面がシリコン結晶であるベース基板と、シリコン結晶上の一部の領域に形成された複数の３−５族化合物半導体結晶と、複数の３−５族化合物半導体結晶のうち一部の複数の３−５族化合物半導体結晶のそれぞれの３−５族化合物半導体結晶の一部を活性層としてそれぞれ１つずつ含む電子素子と、ベース基板上に形成され、電子素子を覆う絶縁膜と、絶縁膜上に形成された電極と、絶縁膜を貫通し、少なくとも一部が絶縁膜上に形成され、電子素子と電極とを電気的に結合する第１の結合配線と、絶縁膜上に形成された受動素子と、絶縁膜を貫通し、少なくとも一部が絶縁膜上に形成され、電子素子と受動素子とを電気的に結合する第２の結合配線とを備え、一部の複数の３−５族化合物半導体結晶は、規則的に配置されている半導体ウエハーを提供する。
本発明の第３の態様においては、表面がシリコン結晶であるベース基板と、シリコン結晶上の一部の領域に形成された複数のシード体と、複数のシード体のそれぞれのシード体上に形成された複数の３−５族化合物半導体結晶と、複数の３−５族化合物半導体結晶のうち一部の複数の３−５族化合物半導体結晶のそれぞれの３−５族化合物半導体結晶の一部を活性層としてそれぞれ１つずつ含む電子素子と、ベース基板上に形成され、電子素子を覆う絶縁膜と、絶縁膜上に形成された電極と、絶縁膜を貫通し、少なくとも一部が絶縁膜上に形成され、電子素子と電極とを電気的に結合する第１の結合配線と、絶縁膜上に形成された受動素子と、絶縁膜を貫通し、少なくとも一部が絶縁膜上に形成され、電子素子と受動素子とを電気的に結合する第２の結合配線とを備え、シード体は、シリコン結晶と３−５族化合物半導体結晶との間の格子不整合を緩和する結晶であり、複数のシード体は、規則的に配置されている半導体ウエハーを提供する。
本発明の第４の態様においては、表面がシリコン結晶であるベース基板上の一部の領域に形成されたシード体と、シード体上に形成され、活性層として機能する層を含む３−５族化合物半導体結晶を有する電子素子とを備える基体（base structure）に、電子素子を覆う絶縁膜を形成する段階と、絶縁膜上に、電子素子と電気的に結合される電極を形成する段階と、絶縁膜上に、電子素子と電気的に結合される受動素子を形成する段階と、電子素子に達する第１のビアホール及び第２のビアホールを絶縁膜に形成する段階と、第１のビアホールを介して電子素子と電極とを電気的に結合する第１の結合配線を形成する段階と、第２のビアホールを介して電子素子と受動素子とを電気的に結合する第２の結合配線を形成する段階とを備える電子デバイスの製造方法を提供する。
電子デバイス１００の断面を示す。 電子デバイス２００の断面を示す。 電子デバイス２００の製造過程における断面を示す。 電子デバイス２００の製造過程における断面を示す。 電子デバイス２００の製造過程における断面を示す。
以下、発明の実施の形態を通じて本発明を説明する。図１は、電子デバイス１００の断面を示す。電子デバイス１００は、ベース基板１０２、３−５族化合物半導体結晶１０４、電子素子１０６、絶縁膜１０８、受動素子１１０、電極１１２、電極１１３、結合配線１１４、結合配線１１６および結合配線１１８を有する。
ベース基板１０２は、表面がシリコン結晶である。ベース基板１０２は、例えば、バルク全体がシリコンであるシリコンウェハまたはＳＯＩ（Silicon on Insulator）である。
３−５族化合物半導体結晶１０４は、シリコン結晶上の一部の領域に形成されている。つまり、３−５族化合物半導体結晶１０４は、シリコン結晶上に局所的に形成されている。３−５族化合物半導体結晶１０４をシリコン結晶上の一部の領域に形成すると、形成した３−５族化合物半導体結晶１０４をアニールすることにより、内部の結晶欠陥を３−５族化合物半導体結晶１０４の周辺部に移動させることができるので、３−５族化合物半導体結晶１０４の内部の結晶性が向上する。３−５族化合物半導体結晶１０４は、例えば、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＰ、ＧａＰ、ＩｎＰ、またはＧａＮである。
ここで、「シリコン結晶上の」とは、シリコン結晶に接する場合とシリコン結晶に接しない場合のいずれであってもよい。つまり、電子デバイス１００は、シリコン結晶と３−５族化合物半導体結晶１０４との間に、３−５族化合物半導体結晶１０４以外の物質を有してもよい。
電子素子１０６は、３−５族化合物半導体結晶１０４の一部を活性層として含む。３−５族化合物半導体結晶１０４において、電子素子１０６の活性層とならない領域は、ベース基板１０２と電子素子１０６との間のバッファ層として機能してよい。電子素子１０６は、例えば、電界効果トランジスタ、バイポーラトランジスタ、ダイオード、発光素子、受光素子である。なお、図１では、３−５族化合物半導体結晶１０４と電子素子１０６とは、重複部分がないかのように記載されているが、これは図を簡明に記載するために詳細を省略して記載したものであり、電子素子１０６は、３−５族化合物半導体結晶１０４の一部を活性層として含む。以下の図においても同様である。
絶縁膜１０８は、ベース基板１０２上に形成され、電子素子１０６を覆う。絶縁膜１０８は、電子素子１０６と電極１１２および受動素子１１０との間を電気的に絶縁する。絶縁膜１０８は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、これらのフッ化物、ベンゾシクロブテン樹脂、液晶ポリマー、またはポリイミドである。絶縁膜１０８は、結合配線１１４および結合配線１１６が電子素子１０６に接する領域を除く領域において、電子素子１０６を覆う。
受動素子１１０は、絶縁膜１０８上に形成され、結合配線１１６を介して電子素子１０６と電気的に結合する。受動素子１１０は、例えば抵抗、コンデンサ、コイル、配線である。抵抗は、金属薄膜またはポリシリコンを有する。コンデンサは、一例として、絶縁膜と、当該絶縁膜を挟む導体膜とを有する。コイルは、一例として、コイル状にパターニングされた導体を有する。配線は、例えば、金属膜、または、不純物を高濃度にドープしたポリシリコン等の半導体である。
電極１１２は、外部回路と電気的に接続される端子として機能する。電極１１２は、絶縁膜１０８上に形成され、結合配線１１４を介して電子素子１０６と電気的に結合される。電極１１２は導電体であり、例えば、アルミニウム、銅、タングステン等の金属、不純物が高濃度にドープされた半導体である。
結合配線１１４は、絶縁膜１０８を貫通し、かつ、少なくとも一部が絶縁膜１０８上に形成され、電子素子１０６と電極１１２とを電気的に結合する。一例として、結合配線１１４は、電子素子１０６を起点として、３−５族化合物半導体結晶１０４と電子素子１０６が接する面と垂直な方向、つまり、３−５族化合物半導体結晶１０４および電子素子１０６積層方向に延伸して、絶縁膜１０８を貫通する。結合配線１１４は、電子素子１０６の上方において屈曲し、絶縁膜１０８の表面に沿って電極１１２に達するまで延伸する。
結合配線１１６は、絶縁膜１０８を貫通する。結合配線１１６は、少なくとも一部が絶縁膜１０８上に形成され、電子素子１０６と受動素子１１０とを電気的に結合する。一例として、結合配線１１６は、電子素子１０６を起点として、３−５族化合物半導体結晶１０４と電子素子１０６が接する面と垂直な方向、つまり、３−５族化合物半導体結晶１０４および電子素子１０６積層方向に延伸して、絶縁膜１０８を貫通する。結合配線１１６は、電子素子１０６の上方において屈曲し、絶縁膜１０８の表面に沿って受動素子１１０に達するまで延伸する。
結合配線１１８は、受動素子１１０と電極１１３とを電気的に結合する。結合配線１１８は、受動素子１１０および電極１１３が接する絶縁膜１０８の表面に形成されている。
電子デバイス１００においては、結合配線１１４および結合配線１１６が、電子素子１０６から離れる向きに延伸し、かつ、結合配線１１４および結合配線１１６における絶縁膜１０８の表面に沿って延伸する領域、受動素子１１０、ならびに電極１１２は、絶縁膜１０８の同一平面上に形成されている。したがって、電子素子１０６がベース基板１０２の表面に対して突出して形成されている場合であっても、結合配線１１４および結合配線１１６は、電子素子１０６とベース基板１０２の表面との間の段差上に形成されていない。その結果、結合配線１１４および結合配線１１６が断線する可能性が低く、電子デバイス１００の信頼性が向上する。
また、結合配線１１４および結合配線１１６がベース基板１０２から離れて形成されているので、結合配線１１４および結合配線１１６がベース基板１０２上に形成されている場合に比べて、結合配線１１４および結合配線１１６が有する浮遊容量が小さい。この結果、電子デバイス１００の動作速度を高めることができる。さらに、絶縁膜１０８上に受動素子１１０を形成するので、電子デバイス１００の素子集積度を高めることができる。
なお、図１においては、電子素子１０６には結合配線１１４および結合配線１１６が接続されているが、他の結合配線が電子素子１０６に接続されていてもよい。例えば、電子素子１０６がトランジスタである場合には、電子素子１０６は少なくとも３本の結合配線を有する。
図２は、電子デバイス２００の断面を示す。電子デバイス２００は、例えば標準的なウェハサイズのベース基板１０２上を用いて形成される半導体ウエハーである。ここで、半導体ウエハーとは、半導体の薄膜を含む集積回路を有する基板である。
図１に示す電子デバイス１００における部材と同一の部材については同じ符号を付し、重複した説明を省略する。電子デバイス２００は、ベース基板１０２の表面のシリコン結晶上の一部の領域に形成された複数の３−５族化合物半導体結晶１０４を有する。電子素子１０６は、複数の３−５族化合物半導体結晶１０４のうち一部の複数の３−５族化合物半導体結晶１０４のそれぞれの３−５族化合物半導体結晶１０４の一部を活性層としてそれぞれ１つずつ含む。
当該一部の複数の３−５族化合物半導体結晶１０４は、規則的に配置されている。一例として、一部の複数の３−５族化合物半導体結晶１０４は、周期的に繰り返される配置パターンで配置されている。周期的に繰り返される配置パターンのそれぞれにおいては、複数の３−５族化合物半導体結晶１０４が相対的に同一の配置に設けられている。
一部の複数の３−５族化合物半導体結晶１０４は、回転対称性を有する周期的配列パターンで配置されていてもよい。つまり、３−５族化合物半導体結晶１０４は、ベース基板１０２上の基準位置を中心とする円周上を、一定の回転角ごとに移動した位置に配置されてもよい。
例えば、複数の３−５族化合物半導体結晶１０４は、１８０度、１２０度、９０度、または６０度ずつ回転して配置される。複数の３−５族化合物半導体結晶１０４は、７２度、４５度、３６度、または３０度ずつ回転して配置されてもよい。複数の３−５族化合物半導体結晶１０４は、鋭角７２度および鈍角１０８度のひし形と、鋭角３６度および鈍角１４４度のひし形とを組み合わせたペンローズ・タイル状の配置パターンで配置されてもよい。
例えば、複数の３−５族化合物半導体結晶１０４は、格子状に配置されている。複数の３−５族化合物半導体結晶１０４は、互いに等間隔で配置されていてもよい。一例として、複数の３−５族化合物半導体結晶１０４の基準位置としての中心点が、第１の方向に一直線に配置されるとともに、第１の方向と直交する第２の方向にも一直線に配置される。
複数の３−５族化合物半導体結晶１０４を複数の周期的に繰り返される配置パターンで配置することで、３−５族化合物半導体結晶１０４の配置設計の自由度を向上することができ、かつ、エピタキシャル成長条件の制御が容易になる。例えば、複数の３−５族化合物半導体結晶１０４のうちの一部の３−５族化合物半導体結晶１０４上にだけ電子素子１０６を形成し、他の３−５族化合物半導体結晶１０４上には電子素子１０６が形成されていない複数の電子素子１０６からなる同一の群をベース基板１０２上に形成するようにエピタキシャル成長条件を制御することができる。
電子デバイス２００を切断することにより、電子素子１０６を有する複数の電子デバイスを製造することができる。例えば、電子デバイス２００は、複数の電子素子１０６からなる周期的に繰り返される配置パターン間の境界において切断される。
電子デバイス２００は、絶縁膜１０８上に形成された封止材１２０を有する。電極１１２は、一例として、封止材１２０を貫通し、封止材１２０の表面に露出する。封止材１２０は、例えばエポキシ樹脂、ベンゾシクロブテン樹脂、液晶ポリマー、およびポリイミドである。電極１１２のそれぞれにはボールバンプ１２６が形成されてもよい。ボールバンプ１２６は、封止材１２０の表面において電極１１２と接する。
電子デバイス２００は、ベース基板１０２と３−５族化合物半導体結晶１０４との間にシード体１２２を有してもよい。シード体１２２は、ベース基板１０２の表面におけるシリコン結晶と３−５族化合物半導体結晶１０４との間の格子不整合を緩和する。シード体１２２として、ＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚ（０≦ｘ＜１、０≦ｙ≦１、０≦ｚ＜１、０＜ｘ＋ｙ＋ｚ≦１）が挙げられる。３−５族化合物半導体結晶として、ＧａＡｓに格子整合または擬格子整合するＡｌａＧａｂＩｎ１−ａ−ｂＮｃＰｄＡｓ１−ｃ―ｄ（０≦ａ≦１、０≦ｂ≦１、０≦ｃ≦１、０≦ｄ≦１、０≦ａ＋ｂ≦１、０≦ｃ＋ｄ≦１）結晶が挙げられる。
図２に示すように、電子デバイス２００は、ベース基板１０２上に形成された阻害体１２４を有してもよい。阻害体１２４は、化合物半導体結晶の成長を阻害する。阻害体１２４はベース基板１０２に達する開口を有し、シード体１２２は阻害体１２４の開口の内部に形成されている。阻害体１２４に開口を形成することで、当該開口位置に３−５族化合物半導体結晶１０４を選択的にエピタキシャル成長させることができる。
電子素子１０６がトランジスタである場合、トランジスタと受動素子１１０とがマイクロ波回路を形成してもよい。この場合、トランジスタはＥＦＴ（電界効果トランジスタ）であることが好ましい。ＦＥＴとして、例えば、ＧａＡｓチャネル、ＧａＮチャネル、またはＩｎＧａＡｓチャネルを有するヘテロ構造ＦＥＴが挙げられる。
トランジスタがヘテロバイポーラトランジスタであってもよい。この場合、受動素子１１０は抵抗体を含み、当該抵抗体が、ヘテロバイポーラトランジスタの熱暴走を阻止するバラスト機能を有することが好ましい。ヘテロバイポーラトランジスタとして、例えば、ＩｎＧａＰエミッタまたはＡｌＧａＡｓエミッタ、ＧａＡｓベース、およびＧａＡｓコレクタを含むヘテロバイポーラトランジスタが挙げられる。
図３から図５は、電子デバイス２００の製造過程における断面を示す。まず、図３に示すように、表面がシリコン結晶であるベース基板１０２上の一部の領域に形成されたシード体１２２と、シード体１２２上に形成された３−５族化合物半導体結晶１０４の一部を活性層として含む電子素子１０６とをベース基板１０２に形成する。次に、図４に示すように、電子素子１０６を覆う絶縁膜１０８を形成する。続いて、絶縁膜１０８上に受動素子１１０を形成する。
続いて、図５に示すように、絶縁膜１０８上に外部接続用の電極１１２を形成する。次に、絶縁膜１０８を貫通し、電子素子１０６に達するビアホールを絶縁膜１０８に形成する。具体的には、電子素子１０６と受動素子１１０とを電気的に結合する結合配線１１６に対応するビアホールと、電子素子１０６と電極１１２とを電気的に結合する結合配線１１４に対応するビアホールとを形成する。
次に、それぞれのビアホールに導電体を充填する。例えば、絶縁膜１０８の表面にビアホールに導電性ペーストを塗布することにより、ビアホールに導電体を充填する。続いて、当該導電体を介して電子素子１０６と受動素子１１０とを電気的に結合する結合配線１１４、および、電子素子１０６と電極１１２とを電気的に結合する結合配線１１６を形成する。デュアルダマシン法を用いて、ビアホール内の導電体を含む結合配線１１４および結合配線１１６を形成してもよい。
電子デバイス２００によれば、３−５族化合物半導体結晶１０４をベース基板１０２上に形成するために設けた阻害体１２４が存在することにより、３−５族化合物半導体結晶１０４と阻害体１２４との間に空隙が生じる場合であっても、当該空隙上に結合配線が配置されない。したがって、結合配線が当該空隙における段差によって断線することを防ぐことができる。
また、電子デバイス２００においては、封止材１２０の表面に接するボールバンプ１２６が設けられている。ボールバンプ１２６は、封止材１２０の表面に接するとともに、電極１１２、結合配線１１６を介して電子素子１０６と電気的に結合する。ボールバンプ１２６が、封止材１２０の平面上に設けられていることにより、電子デバイス２００が表面実装に適した形状を有するので、電子デバイス２００を用いることにより電子回路の高密度な実装が可能になる。
特許請求の範囲、明細書、および図面中において示した装置、システムおよび方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１００ 電子デバイス、１０２ ベース基板、１０４ ３−５族化合物半導体結晶、１０６ 電子素子、１０８ 絶縁膜、１１０ 受動素子、１１２ 電極、１１３ 電極、１１４ 結合配線、１１６ 結合配線、１１８ 結合配線、１２０ 封止材、１２２ シード体、１２４ 阻害体、１２６ ボールバンプ、２００ 電子デバイス

Claims (13)

  1. 表面がシリコン結晶であるベース基板と、
    前記シリコン結晶上の一部の領域に形成された３−５族化合物半導体結晶と、
    前記３−５族化合物半導体結晶の一部を活性層として含む電子素子と、
    前記ベース基板上に形成され、前記電子素子を覆う絶縁膜と、
    前記絶縁膜上に形成された電極と、
    前記絶縁膜を貫通し、少なくとも一部が前記絶縁膜上に形成され、前記電子素子と前記電極とを電気的に結合する第１の結合配線と、
    前記絶縁膜上に形成された受動素子と、
    前記絶縁膜を貫通し、少なくとも一部が前記絶縁膜上に形成され、前記電子素子と前記受動素子とを電気的に結合する第２の結合配線と
    を備える電子デバイス。
  2. 前記絶縁膜上に形成され、前記電極及び前記第１の結合配線を封止する封止材をさらに備え、
    前記電極は、前記封止材を貫通して前記封止材の表面に露出している
    請求項１に記載の電子デバイス。
  3. 前記３−５族化合物半導体結晶は、前記シリコン結晶と前記３−５族化合物半導体結晶との間の格子不整合を緩和するシード体を介して形成されている
    請求項１または２に記載の電子デバイス。
  4. 前記シード体は、組成がＣｘＳｉｙＧｅｚＳｎ１−ｘ−ｙ−ｚ（０≦ｘ＜１、０≦ｙ≦１、０≦ｚ＜１、０＜ｘ＋ｙ＋ｚ≦１）である
    請求項３に記載の電子デバイス。
  5. 前記３−５族化合物半導体結晶は、ＧａＡｓ結晶、及び前記ＧａＡｓ結晶に格子整合または擬格子整合するＡｌａＧａｂＩｎ１−ａ−ｂＮｃＰｄＡｓ１−ｃ―ｄ（０≦ａ≦１、０≦ｂ≦１、０≦ｃ≦１、０≦ｄ≦１、０≦ａ＋ｂ≦１、０≦ｃ＋ｄ≦１）結晶を含む、
    請求項４に記載の電子デバイス。
  6. 前記ベース基板上に、化合物半導体結晶の成長を阻害する阻害体をさらに備え、
    前記シード体は、前記阻害体に形成されかつ前記ベース基板に達する開口内に形成されている
    請求項３から５のいずれか一項に記載の電子デバイス。
  7. 前記電子素子がトランジスタであり、
    前記トランジスタと前記受動素子とがマイクロ波回路を形成している
    請求項３から６のいずれか一項に記載の電子デバイス。
  8. 前記トランジスタがＦＥＴである
    請求項７に記載の電子デバイス。
  9. 前記トランジスタがヘテロバイポーラトランジスタであり、
    前記受動素子が前記ヘテロバイポーラトランジスタの熱暴走を阻止する抵抗体を含む
    請求項７に記載の電子デバイス。
  10. 前記第１の結合配線及び前記第２の結合配線が、前記シード体と前記電子素子とが接する面に垂直な方向に、前記電子素子から延伸している
    請求項３から９のいずれか一項に記載の電子デバイス。
  11. 表面がシリコン結晶であるベース基板と、
    前記シリコン結晶上の一部の領域に形成された複数の３−５族化合物半導体結晶と、
    前記複数の３−５族化合物半導体結晶のうち一部の複数の３−５族化合物半導体結晶のそれぞれの３−５族化合物半導体結晶の一部を活性層としてそれぞれ１つずつ含む電子素子と、
    前記ベース基板上に形成され、前記電子素子を覆う絶縁膜と、
    前記絶縁膜上に形成された電極と、
    前記絶縁膜を貫通し、少なくとも一部が前記絶縁膜上に形成され、前記電子素子と前記電極とを電気的に結合する第１の結合配線と、
    前記絶縁膜上に形成された受動素子と、
    前記絶縁膜を貫通し、少なくとも一部が前記絶縁膜上に形成され、前記電子素子と前記受動素子とを電気的に結合する第２の結合配線と
    を備え、
    前記一部の複数の３−５族化合物半導体結晶は、規則的に配置されている
    半導体ウエハー。
  12. 表面がシリコン結晶であるベース基板と、
    前記シリコン結晶上の一部の領域に形成された複数のシード体と、
    前記複数のシード体のそれぞれのシード体上に形成された複数の３−５族化合物半導体結晶と、
    前記複数の３−５族化合物半導体結晶のうち一部の複数の３−５族化合物半導体結晶のそれぞれの３−５族化合物半導体結晶の一部を活性層としてそれぞれ１つずつ含む電子素子と、
    前記ベース基板上に形成され、前記電子素子を覆う絶縁膜と、
    前記絶縁膜上に形成された電極と、
    前記絶縁膜を貫通し、少なくとも一部が前記絶縁膜上に形成され、前記電子素子と前記電極とを電気的に結合する第１の結合配線と、
    前記絶縁膜上に形成された受動素子と、
    前記絶縁膜を貫通し、少なくとも一部が前記絶縁膜上に形成され、前記電子素子と前記受動素子とを電気的に結合する第２の結合配線と
    を備え、
    前記シード体は、前記シリコン結晶と前記３−５族化合物半導体結晶との間の格子不整合を緩和する結晶であり、
    前記複数のシード体は、規則的に配置されている
    半導体ウエハー。
  13. 表面がシリコン結晶であるベース基板上の一部の領域に形成されたシード体と、前記シード体上に形成され、活性層として機能する層を含む３−５族化合物半導体結晶を有する電子素子とを備える基体に、
    前記電子素子を覆う絶縁膜を形成する段階と、
    前記絶縁膜上に、前記電子素子と電気的に結合される電極を形成する段階と、
    前記絶縁膜上に、前記電子素子と電気的に結合される受動素子を形成する段階と、
    前記電子素子に達する第１のビアホール及び第２のビアホールを前記絶縁膜に形成する段階と、
    前記第１のビアホールを介して前記電子素子と前記電極とを電気的に結合する第１の結合配線を形成する段階と、
    前記第２のビアホールを介して前記電子素子と前記受動素子とを電気的に結合する第２の結合配線を形成する段階と
    を備える電子デバイスの製造方法。
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