JP2021083077A

JP2021083077A - ドハティ増幅器

Info

Publication number: JP2021083077A
Application number: JP2020159649A
Authority: JP
Inventors: 勝也嘉藤; Katsuya Kato
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2020-09-24
Filing date: 2020-09-24
Publication date: 2021-05-27
Anticipated expiration: 2039-11-21
Also published as: JP7024838B2

Abstract

【課題】高効率で広帯域な特性を実現することができるドハティ増幅器を得る。【解決手段】第１の容量（Ｃ１）の容量値は、第２のボンディングワイヤ（１０）のインダクタンスと共振するように選択される。第１のインダクタ（Ｌ１）は第１のトランジスタチップ（３）のソース−ドレイン間の寄生容量の大きさを等価的に低減する。第２のインダクタ（Ｌ２）は第２のトランジスタチップ（４）のソース−ドレイン間の寄生容量の大きさを等価的に低減する。第１のトランジスタチップ（３）のソース−ドレイン間の寄生容量と、第２のトランジスタチップ（４）のソース−ドレイン間の寄生容量と、伝送線路（９）と、第１のボンディングワイヤ（７）は、等価的に９０度遅延回路を構成している。【選択図】図１２

Description

本発明は、ドハティ増幅器に関する。

移動体通信において、送信用電力増幅器は、一般的に、高効率で低歪みであることが求められる。また、近年の高速で大容量の通信に対応するために、高いＰＡＰＲ（Peak Average Power Ratio）の変調波信号が用いられている。高いＰＡＰＲの信号を電力増幅器で増幅する場合、歪みの規格を満足するために、飽和出力電力に対してバックオフをとった低い平均出力電力で動作させる。一般的にバックオフ量と効率は相反する関係にあるため、高いＰＡＰＲを用いる場合は高い効率は期待できない。しかし、ドハティ増幅器と呼ばれる増幅器を用いることで上記の問題を解決することができる。このため、ドハティ増幅器は通信用基地局を中心に広く採用されている。

ドハティ増幅器では、ＡＢ級又はＢ級にバイアスしたメインアンプと、Ｃ級にバイアスしたピークアンプがλ／４線路を用いて並列に合成される。λ／４線路は片方のアンプの出力に配置され、もう片方のアンプの入力にも配置される。大信号入力時には、２つのアンプは同様に動作し、同相で合成されるため、２合成アンプと同様の特性を示し大きな飽和電力を実現する。一方、小信号入力時には、メインアンプのみが動作し、且つメインアンプの出力側に接続したλ／４線路はインピーダンスインバータとして機能するため、高い負荷インピーダンスにより高い効率が得られる。そのため、ドハティ増幅器は広い出力電力範囲で高い効率を実現できる。

しかし、ドハティ増幅器では、メインアンプとピークアンプのトランジスタから合成点までの整合回路の周波数特性により広帯域化が困難であるという問題があった。この問題を解決するために、トランジスタのソース端子とドレイン端子間の寄生容量Ｃｄｓと９０度遅延線路よりも電気長の短い線路を用いることで等価的に９０度遅延回路を構成したドハティ増幅器が提案されている。この回路では、従来必要であったトランジスタから合成点までの整合回路が不要であり広帯域化が可能である。さらに、９０度遅延回路の一部にボンディングワイヤを用い、高価なトランジスタチップ上にはトランジスタのみを形成し、それ以外の回路は樹脂基板などの安価な基板に形成し、それらをボンディングワイヤで接続したドハティ増幅器も提案されている（例えば、特許文献１参照）。これによりコストを低減することができる。

特表２０１７−５０１６６２号公報

しかし、ボンディングワイヤが有するインダクタンスによってドハティ増幅器の周波数特性が劣化するという問題がある。具体的には信号の合成点の位置によって２つのケースが考えられる。

１つ目は合成点がピークアンプのパッド端の場合である。この場合には、ピークアンプのパッドに対して、メインアンプ側に向かうボンディングワイヤと出力端子側に向かう２つのボンディングワイヤが接続されることになる。パッドサイズは有限であるため、ピークアンプを構成するトランジスタの位置に依存してその負荷インピーダンスが不均一となり、トランジスタのアンバランス動作を生じる。アンバランス動作は出力電力、利得、効率の低下、及び発振の原因になる。加えて、前述した２つのボンディングワイヤはレイアウト上近接するため相互インダクタンスを生じ、負荷インピーダンスの周波数ずれを生じるという問題がある。

２つ目は合成点が樹脂基板上のワイヤパッド端の場合である。この場合は、ボンディングワイヤのインダクタンス成分によって、負荷インピーダンスの周波数ずれを生じるという問題がある。これらの周波数ずれ及びアンバランス動作はドハティ増幅器の高効率で広帯域な特性を阻害するため改善が求められる。

本発明は、上述のような課題を解決するためになされたもので、その目的は高効率で広帯域な特性を実現することができるドハティ増幅器を得るものである。

本発明に係るドハティ増幅器は、第１のドレインパッドを持つ第１のトランジスタチップと、第２のドレインパッドを持つ第２のトランジスタチップと、樹脂基板と、前記樹脂基板に形成された伝送線路と、前記樹脂基板に形成された第１の容量と、前記第１のドレインパッドと前記伝送線路の一端を接続する第１のボンディングワイヤと、前記第２のドレインパッドと前記第１の容量の一端を接続する第２のボンディングワイヤと、前記伝送線路の他端及び前記第１の容量の他端に接続された出力端子と、一端が前記第１のボンディングワイヤと前記伝送線路の接続点に接続され、他端が第２の容量を介して接地され、動作周波数において前記第１のトランジスタチップのソース−ドレイン間の寄生容量と並列共振するインダクタンスより大きいインダクタンスを有する第１のインダクタと、一端が前記第２のボンディングワイヤと前記第１の容量の接続点に接続され、他端が第３の容量を介して接地され、前記動作周波数において前記第２のトランジスタチップのソース−ドレイン間の寄生容量と並列共振するインダクタンスより大きいインダクタンスを有する第２のインダクタとを備え、前記第１の容量の容量値は、前記第２のボンディングワイヤのインダクタンスと共振するように選択され、前記第１のインダクタは前記第１のトランジスタチップのソース−ドレイン間の寄生容量の大きさを等価的に低減し、前記第２のインダクタは前記第２のトランジスタチップのソース−ドレイン間の寄生容量の大きさを等価的に低減し、前記第１のトランジスタチップのソース−ドレイン間の寄生容量と、前記第２のトランジスタチップのソース−ドレイン間の寄生容量と、前記伝送線路と、前記第１のボンディングワイヤは、等価的に９０度遅延回路を構成していることを特徴とする。

本発明では、第１の容量の容量値は第２のボンディングワイヤのインダクタンスと共振するように選択されている。これにより、第１及び第２のトランジスタチップから出力される信号の合成点が第２のトランジスタチップの第２のドレインパッド端ではなく、回路が集積化された樹脂基板上にシフトする。従って、第１及び第２のボンディングワイヤを用いて第１及び第２のトランジスタチップと樹脂基板上の回路を接続する構成であっても周波数特性の劣化を生じず、高効率で広帯域な特性を実現することができる。

実施の形態１に係るドハティ増幅器を示す回路図である。実施の形態１に係るドハティ増幅器を示すレイアウト図である。実施の形態１に係るドハティ増幅器のトランジスタから合成点までを抜き出した回路図である。図３と等価な回路図である。図３と等価な回路図である。比較例１に係る構成の電磁界計算モデルを示すレイアウト図である。比較例２に係る構成の電磁界計算モデルを示すレイアウト図である。実施の形態１に係る構成の電磁界計算モデルを示すレイアウト図である。一般的に用いられる非線形トランジスタモデルを用いて計算したドハティアンプの３ｄＢ利得圧縮点とドレイン効率の周波数特性である。４００ＭＨｚ帯域の３ｄＢ利得圧縮点とドレイン効率の最小値を示す図である。共振周波数を中心周波数で規格化した場合の４００ＭＨｚ帯域の３ｄＢ利得圧縮点とドレイン効率の最小値を示す図である。実施の形態２に係るドハティ増幅器を示す回路図である。実施の形態２に係るドハティ増幅器を示すレイアウト図である。実施の形態３に係るドハティ増幅器を示す回路図である。実施の形態４に係るドハティ増幅器を示す回路図である。実施の形態１，４の３ｄＢ利得圧縮点とドレイン効率を比較した図である。実施の形態５に係るドハティ増幅器を示す回路図である。

実施の形態に係るドハティ増幅器について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１．
図１は、実施の形態１に係るドハティ増幅器を示す回路図である。図２は、実施の形態１に係るドハティ増幅器を示すレイアウト図である。

樹脂基板１の上にダイパッド２が形成されている。トランジスタチップ３，４がダイパッド２の上にダイボンドされている。樹脂基板１は例えばＦＲ４などの材料からなる。樹脂基板１の基板厚は２００〜５００ｕｍである。基板厚の薄い材料を選択することでトランジスタチップ３，４の熱抵抗を低くすることができる。一方、厚い樹脂基板１は、多層配線化により回路の集積度を高くし小形・低コスト化が可能である。

トランジスタチップ３，４はＧａＮ−ＨＥＭＴなどのデバイスである。トランジスタチップ３にメインアンプが形成されている。トランジスタチップ４にピークアンプが形成されている。なお、トランジスタチップ３，４は同一チップであってもよい。

トランジスタチップ３，４はドレインパッド５，６をそれぞれ有する。トランジスタチップ３，４はソース−ドレイン間の寄生容量Ｃｓｄ１，Ｃｓｄ２をそれぞれ有する。寄生容量Ｃｓｄ１，Ｃｓｄ２はトランジスタのintrinsicな容量だけでなくドレインパッド５，６での容量も含む。

トランジスタチップ３のドレインパッド５は、ボンディングワイヤ７を介してバイアス回路８と伝送線路９の一端に接続される。トランジスタチップ４のドレインパッド６は、ボンディングワイヤ１０を介して容量Ｃ１の一端とバイアス回路１１に接続される。ボンディングワイヤ７，１０はドレインパッド５，６のサイズに応じて複数本並行して配置される。ボンディングワイヤ７，１０の高さはトランジスタチップ３，４の表面に対して５０ｕｍ〜２００ｕｍ程度であり、低く設定することが望ましい。

容量Ｃ１の他端は伝送線路９の他端と接続され、かつインピーダンス変換回路１２及び容量Ｃ２を介して出力端子ＯＵＴに接続される。容量Ｃ１は例えば表面実装タイプの積層セラミックコンデンサなどである。バイアス回路８，１１、伝送線路９、インピーダンス変換回路１２、容量Ｃ１，Ｃ２、出力端子ＯＵＴは樹脂基板１の上に集積化されている。

バイアス回路８は９０度線路１３と接地用の容量Ｃ３を有する。バイアス回路１１は９０度線路１４と接地用の容量Ｃ４を有する。ただし、バイアス回路８，１１はこの構成に限らず、同様の機能を有する構成であればよい。インピーダンス変換回路１２も９０度線路であるが、これに限らず、所望のインピーダンス変成を実現できる構成であればよい。

伝送線路９の電気長と特性インピーダンスは、ドレインパッド５からドレインパッド６までの電気長が９０度になるように設定されている。容量Ｃ１の容量値は、ボンディングワイヤ１０の持つ等価的なインダクタンスと動作周波数の中心周波数で共振するように選択されている。これにより、トランジスタチップ３，４から出力される信号の合成点Ｘがトランジスタチップ４のドレインパッド６端ではなく、回路が集積化された樹脂基板１上にシフトする。

図３は、実施の形態１に係るドハティ増幅器のトランジスタから合成点までを抜き出した回路図である。図４及び図５は図３と等価な回路図である。ボンディングワイヤ１０のインダクタンスと共振するように容量Ｃ１の容量値が設定されるため、図３は図４のように示すことができる。等価回路では合成点Ｘとドレインパッド６端が同じノードである。

伝送線路９の長さと線路幅を適切に選択することで伝送線路９の電気長が９０度で特性インピーダンスＺｃを持つ図５に示す回路と等価な回路にできる。なお、Ｚｃの選択は一般的に設計事項であるが、ＬＰ評価などで得られるパワーマッチの複素インピーダンスのうち、実数成分に対応するインピーダンスに設定することが多い。図５から分かるようにメインアンプのドレインパッド５端から信号の合成点Ｘまでの電気長は９０度で、且つピークアンプのドレインパッド６端から合成点Ｘまでの電気長は０度であり、これは一般的なドハティ増幅器の回路図と等価である。従って、ボンディングワイヤ７，１０を用いてトランジスタチップ３，４と樹脂基板１上の回路を接続する構成であっても周波数特性の劣化を生じず、高効率で広帯域な特性を実現することができる。

実施の形態１の効果を明らかにするために、ドハティ増幅器のＲＦ特性の計算を行った。図６は比較例１に係る構成の電磁界計算モデルを示すレイアウト図である。図７は比較例２に係る構成の電磁界計算モデルを示すレイアウト図である。図８は実施の形態１に係る構成の電磁界計算モデルを示すレイアウト図である。なお、バイアス回路８，１１とインピーダンス変換回路１２は省略している。

図６は合成点Ｘが樹脂基板上の場合である。図７は合成点Ｘがドレインパッド６の場合である。図６、図７共にドレインパッド５からドレインパッド６までの電気長が９０度になるように設計されている。計算は一般的な電磁界計算ＣＡＤソフトを用いてレイアウトに起因する影響を考慮した。樹脂基板１の基板厚は３３０ｕｍ、比誘電率は４．３である。伝送線路９の線路幅は１５０ｕｍである。トランジスタチップ３，４の厚さは１００ｕｍである。ボンディングワイヤ７，１０の高さはトランジスタチップ３，４の上面を基準として１５０ｕｍである。ボンディングワイヤ７，１０は１００ｕｍピッチで配置している。図８での容量Ｃ１の容量値は２．９ｐＦに設定した。伝送線路９の線路長は、等価的な９０度遅延回路の特性インピーダンスＺｃが５２Ωになるように調整した。

図９は一般的に用いられる非線形トランジスタモデルを用いて計算したドハティアンプの３ｄＢ利得圧縮点とドレイン効率の周波数特性である。計算結果から、３ｄＢ利得圧縮点（3dB Compression Output Power）、ドレイン効率（Drain Efficiency）ともに実施の形態１が最も広帯域で高効率であることが分かる。

なお、本実施の形態ではドレインパッド５からドレインパッド６までの電気長を９０度としたが、実際には±１０度程度であれば十分に良好な特性を得ることができる。図１０は、４００ＭＨｚ帯域の３ｄＢ利得圧縮点とドレイン効率の最小値を示す図である。電気長が９０度を基準にして±１０度であれば、３ｄＢ利得圧縮点に与える影響は十分に小さく、ドレイン効率の低下も−４〜５ｐｔｓ程度であることが分かる。

また、容量Ｃ１とボンディングワイヤ１０は厳密に動作周波数の中心周波数で共振する必要はなく、共振周波数が動作周波数の中心周波数に対して±３０％程度ずれていても十分に広帯域で高効率を実現できる。図１１は、共振周波数を中心周波数で規格化した場合の４００ＭＨｚ帯域の３ｄＢ利得圧縮点とドレイン効率の最小値を示す図である。共振周波数が３０％ずれても３ｄＢ利得圧縮点の劣化は０．３ｄＢ程度であり、ドレイン効率の低下も３ｐｔｓ未満であるため、十分に良好な特性を実現できることが分かる。

また、本実施の形態では２つのトランジスタサイズが同じ場合の対称ドハティを前提に説明したが、トランジスタサイズが異なる非対称ドハティであってもよい。

実施の形態２．
図１２は、実施の形態２に係るドハティ増幅器を示す回路図である。図１３は、実施の形態２に係るドハティ増幅器を示すレイアウト図である。実施の形態１に比べて、インダクタＬ１，Ｌ２と容量Ｃ５，Ｃ６が追加されている。

インダクタＬ１の一端はボンディングワイヤ７と伝送線路９の接続点に接続されている。インダクタＬ２の一端はボンディングワイヤ１０と容量Ｃ１の接続点に接続されている。インダクタＬ１の他端は容量Ｃ５を介して接地されている。インダクタＬ２の他端は容量Ｃ６を介して接地されている。

インダクタＬ１，Ｌ２は、例えば表面実装タイプのチップ部品、又は樹脂基板１上に高インピーダンス線路として形成したものである。容量Ｃ５，Ｃ６はＲＦ接地用のため、動作周波数において十分に低いインピーダンスのものを選択する。インダクタＬ１，Ｌ２のインダクタンスは、寄生容量Ｃｓｄ１，Ｃｓｄ２と並列共振する値よりも大きい値に設定する。

実施の形態１を実現するためにはドレインパッド５からドレインパッド６までの電気長が９０度である必要がある。このため、動作周波数に依存して寄生容量Ｃｓｄ１，Ｃｓｄ２の容量値には上限がある。従って、寄生容量Ｃｓｄ１，Ｃｓｄ２が大きい場合には実施の形態１を実現することができない。

これに対して、実施の形態２では、寄生容量Ｃｓｄ１，Ｃｓｄ２に対して並列にインダクタＬ１，Ｌ２が接続されるため、等価的に寄生容量の大きさを小さくすることができる。従って、寄生容量Ｃｓｄ１，Ｃｓｄ２が大きい場合でも実施の形態１と同様の特性を実現することができる。インダクタＬ１，Ｌ２のインダクタンスは回路を構成可能な範囲内でできるだけ大きく設定した方が広帯域な特性を実現できる。

樹脂基板１上に９０度線路を用いたバイアス回路を構成する場合には、実現可能な最小線路幅でレイアウトしても十分に高い特性インピーダンスを実現することができず、回路損失増加の要因となる。これに対して、バイアス回路８，１１をインダクタＬ１，Ｌ２の接地点に接続することで、バイアス回路８，１１の接続による回路損失の増加を抑圧することができる。

並列に接続された容量Ｃ５，Ｃ６が動作周波数からその２倍高い周波数帯で十分に低いインピーダンスであればバイアス回路８，１１は省略してもよい。その場合、給電は容量Ｃ５，Ｃ６とインダクタＬ１，Ｌ２の接続点に設定する。

実施の形態３．
図１４は、実施の形態３に係るドハティ増幅器を示す回路図である。実施の形態２に比べて、インダクタＬ１，Ｌ２の接地を容量Ｃ５で共通化し、バイアス回路をバイアス回路８で共通化している。これにより、回路を小形化することができる。その他の構成及び効果は実施の形態２と同様である。

実施の形態４．
図１５は、実施の形態４に係るドハティ増幅器を示す回路図である。実施の形態１に比べて、合成点Ｘに容量Ｃ７，Ｃ８とインダクタＬ３から構成される並列共振回路１５が接続されている。容量Ｃ８は接地用の容量であり、動作周波数帯で十分に低いインピーダンスの容量を選択する。容量Ｃ７とインダクタＬ３は動作周波数の中心周波数で並列共振するように選択される。

並列共振回路１５の周波数特性は、ドレインパッド５から合成点Ｘまでの等価的な９０度遅延回路の周波数特性と逆の極性を有する。このため、回路の周波数特性が軽減される。従って、実施の形態４は実施の形態１よりも広帯域な特性が期待できる。本回路の作用と効果は従来技術で示されているため詳細は省略する。この効果を得るためには、並列共振回路１５は信号の合成点に接続する必要がある。このため、合成点がドレインパッド端ではなく、樹脂基板１上にあることでアンバランス動作を起こすことなく実現できる点で従来技術に対して有利である。

実施の形態４の効果を明らかにするために、ドハティ増幅器のＲＦ特性の計算を行った。図１６は、実施の形態１，４の３ｄＢ利得圧縮点とドレイン効率を比較した図である。実施の形態４における容量Ｃ７は１．６７ｐＦ、容量Ｃ８は７ｐＦ、インダクタＬ３は１．２９４ｎＨである。３ｄＢ利得圧縮点、ドレイン効率ともに実施の形態４の方が実施の形態１よりも広帯域で高効率であることが分かる。

なお、本実施の形態は実施の形態２又は３の構成と組み合わせ可能である。また容量Ｃ７を表面実装タイプのチップ容量で構成する場合、２つのチップ容量を並列接続して構成することにより回路損失を低減することができる。２つのチップ容量の容量値の合計は容量Ｃ７と同じになるように選択する。

実施の形態５．
図１７は、実施の形態５に係るドハティ増幅器を示す回路図である。実施の形態１に比べて、バイアス回路８の接続位置を合成点Ｘに変更している。合成点Ｘからバイアス回路８のインピーダンスを見ると、実施の形態４の並列共振回路と同様の周波数特性を示す。そのため、ドレインパッド５から合成点Ｘまでの９０度遅延回路の周波数特性と逆の極性を持つため、回路の周波数特性が軽減される。従って、実施の形態４と同様の効果が得られ、かつ実施の形態４における並列共振回路を削除して小形化が可能である。なお、本実施の形態は実施の形態２の構成と組み合わせ可能である。

１樹脂基板、３トランジスタチップ（第１のトランジスタチップ）、４トランジスタチップ（第２のトランジスタチップ）、５ドレインパッド（第１のドレインパッド）、６ドレインパッド（第２のドレインパッド）、７ボンディングワイヤ（第１のボンディングワイヤ）、８バイアス回路（第１のバイアス回路）、９伝送線路、１０ボンディングワイヤ（第２のボンディングワイヤ）、１１バイアス回路（第２のバイアス回路）、１５並列共振回路、Ｃ１容量（第１の容量）、Ｃ５容量（第２の容量）、Ｃ６容量（第３の容量）、Ｌ１インダクタ（第１のインダクタ）、Ｌ２インダクタ（第２のインダクタ）、ＯＵＴ出力端子

Claims

第１のドレインパッドを持つ第１のトランジスタチップと、
第２のドレインパッドを持つ第２のトランジスタチップと、
樹脂基板と、
前記樹脂基板に形成された伝送線路と、
前記樹脂基板に形成された第１の容量と、
前記第１のドレインパッドと前記伝送線路の一端を接続する第１のボンディングワイヤと、
前記第２のドレインパッドと前記第１の容量の一端を接続する第２のボンディングワイヤと、
前記伝送線路の他端及び前記第１の容量の他端に接続された出力端子と、
一端が前記第１のボンディングワイヤと前記伝送線路の接続点に接続され、他端が第２の容量を介して接地され、動作周波数において前記第１のトランジスタチップのソース−ドレイン間の寄生容量と並列共振するインダクタンスより大きいインダクタンスを有する第１のインダクタと、
一端が前記第２のボンディングワイヤと前記第１の容量の接続点に接続され、他端が第３の容量を介して接地され、前記動作周波数において前記第２のトランジスタチップのソース−ドレイン間の寄生容量と並列共振するインダクタンスより大きいインダクタンスを有する第２のインダクタとを備え、
前記第１の容量の容量値は、前記第２のボンディングワイヤのインダクタンスと共振するように選択され、
前記第１のインダクタは前記第１のトランジスタチップのソース−ドレイン間の寄生容量の大きさを等価的に低減し、
前記第２のインダクタは前記第２のトランジスタチップのソース−ドレイン間の寄生容量の大きさを等価的に低減し、
前記第１のトランジスタチップのソース−ドレイン間の寄生容量と、前記第２のトランジスタチップのソース−ドレイン間の寄生容量と、前記伝送線路と、前記第１のボンディングワイヤは、等価的に９０度遅延回路を構成していることを特徴とするドハティ増幅器。
前記第１のインダクタの他端に接続された第１のバイアス回路と、
前記第２のインダクタの他端に接続された第２のバイアス回路とを更に備えることを特徴とする請求項１に記載のドハティ増幅器。
第１のドレインパッドを持つ第１のトランジスタチップと、
第２のドレインパッドを持つ第２のトランジスタチップと、
樹脂基板と、
前記樹脂基板に形成された伝送線路と、
前記樹脂基板に形成された第１の容量と、
前記第１のドレインパッドと前記伝送線路の一端を接続する第１のボンディングワイヤと、
前記第２のドレインパッドと前記第１の容量の一端を接続する第２のボンディングワイヤと、
前記伝送線路の他端及び前記第１の容量の他端に接続された出力端子と、
一端が前記第１のボンディングワイヤと前記伝送線路の接続点に接続され、他端が第２の容量を介して接地され、動作周波数において前記第１のトランジスタチップのソース−ドレイン間の寄生容量と並列共振するインダクタンスより大きいインダクタンスを有する第１のインダクタと、
一端が前記第２のボンディングワイヤと前記第１の容量の接続点に接続され、他端が第２の容量を介して接地され、前記動作周波数において前記第２のトランジスタチップのソース−ドレイン間の寄生容量と並列共振するインダクタンスより大きいインダクタンスを有する第２のインダクタと、
前記第１のインダクタの他端と前記第２のインダクタの他端に接続されたバイアス回路とを備え、
前記第１の容量の容量値は、前記第２のボンディングワイヤのインダクタンスと共振するように選択され、
前記第１のインダクタは前記第１のトランジスタチップのソース−ドレイン間の寄生容量の大きさを等価的に低減し、
前記第２のインダクタは前記第２のトランジスタチップのソース−ドレイン間の寄生容量の大きさを等価的に低減し、
前記第１のトランジスタチップのソース−ドレイン間の寄生容量と、前記第２のトランジスタチップのソース−ドレイン間の寄生容量と、前記伝送線路と、前記第１のボンディングワイヤは、等価的に９０度遅延回路を構成していることを特徴とするドハティ増幅器。
前記第１の容量と前記第２のボンディングワイヤの共振周波数は、前記ドハティ増幅器の動作周波数の中心周波数の±３０％の範囲内であることを特徴とする請求項１から３のいずれか１項に記載のドハティ増幅器。
前記伝送線路の他端及び前記第１の容量の他端と接地点との間に接続され、前記ドハティ増幅器の動作周波数の中心周波数で並列共振する並列共振回路を更に備えることを特徴とする請求項１〜４の何れか１項に記載のドハティ増幅器。