JPWO2008126468A1 - 半導体装置及び半導体装置の製造方法 - Google Patents

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Abstract

半導体装置は、素子配線２と素子最上層配線４とスーパーコネクト配線１０とバンプ７とを具備する。素子配線２は、半導体基板１上に複数の絶縁層５０を介して設けられる。素子最上層配線４は、素子配線２上に実質上同等のプロセス装置を用いて形成される。スーパーコネクト配線１０は、素子最上層配線４上に絶縁層５０の５倍以上の厚さを有するスーパーコネクト絶縁層９を介して設けられ、素子配線２及び素子最上層配線４の３倍以上の厚さを有する。バンプ７は、スーパーコネクト配線１０上に形成される。素子最上層配線４は、信号用パッド４ｓと電源用パッド４ｖとグランド用パッド４ｇを備える。信号用パッド４ｓの面積は、電源用パッド４ｖ及びグランド用パッド４ｇの面積よりも小さい。

Description

本発明は、半導体装置及び半導体装置の製造方法に関し、特に、半導体素子用の微細な配線及びスーパーコネクト配線の両方を具備する半導体装置及び半導体装置の製造方法に関する。この出願は、２００７年３月３０日に出願された特許出願番号２００７−０９２７２７号の日本特許出願に基づいており、その出願による優先権の利益を主張し、その出願の開示は、引用することにより、そっくりそのままここに組み込まれている。
関連技術の半導体装置として、特開２００２−１７０９２８号公報（ＵＳ６７２７５３３Ｂ２）や特開２００２−０９３９４６号公報（ＵＳ６６３９３１５Ｂ２）に記載されたものがある。
特開２００２−１７０９２８号公報は、半導体装置を開示している。この半導体装置は、半導体素子内の微細な配線層と巨大配線（スーパーコネクト）層とその切り替え回路を有する。この半導体装置では、スーパーコネクト配線層の配線間隔が半導体素子内の配線層の配線間隔と比べて大きいため、配線の寄生容量が小さく、電気抵抗が小さい。一方、特開２００２−０９３９４６号公報は、半導体装置及び半導体装置の実装構造体を開示している。この半導体装置は、半導体素子上のパッドと外部端子用のランドとの間に低弾性で厚い応力緩和層が設けられていて、その厚い応力緩和層により、半導体素子内の配線とランドへの引き出し配線と間の静電容量を低減する。
ところが、上記特開２００２−１７０９２８号公報や特開２００２−０９３９４６号公報に記載の関連技術では、スーパーコネクト配線間や応力緩和層の上下における寄生容量を低減することが可能となったとしても、半導体素子とスーパーコネクト配線との全体構造が最適化されていないため、特に、１０Ｇｂｐｓを越える高速信号を扱う場合、信号品質が劣化するという課題があった。
関連する技術として、特開２００６−３２６００号公報（ＵＳ２００６０１２０２９（Ａ１））に半導体装置が開示されている。この半導体装置は、半導体基板と、前記半導体基板上に第１配線層及び第１絶縁層が交互に１又は複数積層された微細配線構造部と、前記微細配線構造部上に第２配線層及び第２絶縁層が交互に１又は複数積層された第１巨大配線構造部と、前記第１巨大配線構造部上に第３配線層及び第３絶縁層が交互に１又は複数積層された第２巨大配線構造部と、を有する。前記第１乃至第３配線層は、夫々絶縁膜と配線を有する。前記第２絶縁層及び前記第３絶縁層は前記第１絶縁層より厚い。前記第３絶縁層の２５℃における弾性率は、前記第２絶縁層の２５℃における弾性率以下である。前記第３配線層及び前記第２配線層の厚さは前記第１配線層の厚さの２倍以上である。
発明者は、今回以下の知見を見出した。図１は、関連技術の半導体装置の構成を示す断面図である。関連技術の半導体装置は、トランジスタ回路（図示されず）を含む半導体基板１０１上に、複数の絶縁層１５０内に設けられ、半導体素子配線用ビア１０３で接続された半導体素子配線１０２を有する。その半導体装置は、さらにその上に、この半導体素子配線１０２と実質上同等のプロセス装置を用いて形成される半導体素子最上層配線１０４が存在する。この半導体素子最上層配線１０４は、電源用パッド１０４ｖ、グランド用パッド１０４ｇ、信号用パッド１０４ｓ、及びそれ以外の引き回し配線１０４ｍを備えている。電源用パッド１０４ｖ、グランド用パッド１０４ｇ、及び信号用パッド１０４ｓはほぼ等しい大きさである。この半導体素子最上層配線１０４上にはカバー膜１０５を介してアンダーバンプメタライゼーション（ＵＢＭ）１０６が形成され、電源用パッド１０４ｖ、グランド用パッド１０４ｇ、信号用パッド１０４ｓがそれぞれ外部接続端子であるバンプ１０７と接続されている。
ここで、電源用パッド１０４ｖ、グランド用パッド１０４ｇ、及び信号用パッド１０４ｓがほぼ等しい大きさとなっている理由は、以下のとおりである。バンプ１０７が例えばＳｎとＡｇの合金からなり、めっきで所望の領域に金属層を形成した後、リフローによって図１のバンプ１０７に示すような形状に整形するような場合、上記３種類のパッドの大きさを等しくしないと、ＵＢＭ１０６を含むボール状のバンプ１０７のサイズが異なってしまい、外部との良好な接続を確保できないためである。バンプ材料を印刷で形成したり、球状のボールを振り込むような場合でも、同様の理由により、電源用パッド１０４ｖ、グランド用パッド１０４ｇ、及び信号用パッド１０４ｓがほぼ等しい大きさとなっている。
しかし、図１に示すような関連技術の構造では、半導体装置が特に１０Ｇｂｐｓを越える超高速で動作する場合、特に信号線の入出力が不安定になり、半導体装置とその外部との信号のやりとりができないという課題が発明者の鋭意研究の結果、今回始めて明らかとなった。同時に、発明者の研究の結果、その原因は、半導体素子最上層配線１０４における信号用パッド１０４ｓと下層の半導体素子配線１０２とのカップリング容量が大きく、信号品質を劣化させていたためであることが今回初めて明らかとなった。
その解決策として、配線の厚さや絶縁膜の厚さが半導体素子配線や半導体素子絶縁膜の数倍（例示：３〜１０倍）の寸法を有するスーパーコネクト技術を用いて、寄生容量を低減する方法が考えられる。図２は、関連技術の半導体装置にスーパーコネクト技術を適用した構成を示す断面図である。この場合、半導体素子最上層配線１０４上に厚いスーパーコネクト絶縁膜１０９と厚いスーパーコネクト配線１１０（スーパーコネクトビア１０８で半導体素子最上層配線１０４と接続）が単に形成されただけの構成となる。そのため、スーパーコネクト絶縁膜１０９を介したスーパーコネクト配線１１０と他の部分の寄生容量は低減できるものの、本質的な課題である信号用パッド１０４ｓと下層の半導体素子配線１０２との間には、依然として大きな寄生容量が存在してしまい、伝送特性の劣化は改善されなかった。
本発明の目的は、高速信号の品質を劣化させることなく、その信号を入出力することが可能な半導体装置及び半導体装置の製造方法を提供することにある。
この発明のこれらの目的とそれ以外の目的と利益とは以下の説明と添付図面とによって容易に確認することができる。
本発明の半導体装置は、素子配線と、素子最上層配線と、スーパーコネクト配線と、バンプとを具備する。素子配線は、半導体素子を有する半導体基板上に複数の絶縁層を介して設けられている。素子最上層配線は、素子配線上に実質上同等のプロセス装置を用いて形成される。スーパーコネクト配線は、素子最上層配線上に絶縁層の５倍以上の厚さを有するスーパーコネクト絶縁層を介して設けられ、配線厚さが素子配線及び素子最上層配線の３倍以上の厚さを有する。バンプは、スーパーコネクト配線上に形成される。素子最上層配線は、信号用パッドと電源用パッドとグランド用パッドを備える。信号用パッドの面積は、電源用パッド及びグランド用パッドの面積よりも小さい。
本発明の半導体装置の製造方法は、半導体基板上に半導体素子を形成する工程と、半導体基板上に複数の絶縁層を介して設けられた素子配線を形成する工程と、素子配線上に実質上同等のプロセス装置を用いて、信号用パッドと電源用パッドとグランド用パッドを備える素子最上層配線を形成する工程と、素子最上層配線上に、絶縁層の５倍以上の厚さを有するスーパーコネクト絶縁層と、スーパーコネクト絶縁層内に埋め込まれたスーパーコネクトビアとを形成する工程と、スーパーコネクトビア上に、配線厚さが素子配線及び素子最上層配線の３倍以上の厚さを有するスーパーコネクト配線を形成する工程と、スーパーコネクト配線上に形成されるバンプを形成する工程とを具備する。素子最上層配線を形成する工程は、信号用パッドの面積を、電源用パッド及びグランド用パッドよりも小さくする工程を備える。
図１は、関連技術の半導体装置の構成を示す断面図である。 図２は、スーパーコネクト技術を用いた関連技術の半導体装置の構成を示す断面図である。 図３は、本発明の半導体装置の第１の実施の形態の構成を示す断面図である。 図４Ａは、関連技術の半導体装置における信号特性を示すグラフである。 図４Ｂは、本発明による半導体装置の各々における信号特性を示すグラフである。 図５は、同じく関連技術の半導体装置と本発明による半導体装置の各々における信号の伝送損失を周波数に対してプロットしたグラフである。 図６Ａは、本発明の半導体装置の製造方法の第１の実施の形態の工程を示す断面図である。 図６Ｂは、本発明の半導体装置の製造方法の第１の実施の形態の工程を示す断面図である。 図６Ｃは、本発明の半導体装置の製造方法の第１の実施の形態の工程を示す断面図である。 図７Ａは、本発明の半導体装置の製造方法の第１の実施の形態の工程を示す断面図である。 図７Ｂは、本発明の半導体装置の製造方法の第１の実施の形態の工程を示す断面図である。 図８は、本発明の半導体装置の第２の実施の形態の構成を示す断面図である。 図９は、本発明の半導体装置の第３の実施の形態の構成を示す断面図である。 図１０は、本発明の半導体装置の第４の実施の形態の構成を示す断面図である。 図１１は、本発明の半導体装置の第５の実施の形態の構成を示す断面図である。
以下、本発明の半導体装置及び半導体装置の製造方法の実施の形態に関して、添付図面を参照して説明する。
（第１の実施の形態）
本発明の半導体装置及び半導体装置の製造方法の第１の実施の形態について、添付図面を参照して説明する。図３は、本発明の半導体装置の第１の実施の形態の構成を示す断面図である。半導体装置は、半導体基板１、半導体素子配線２、半導体素子配線用ビア３、半導体素子最上層配線４、スーパーコネクト絶縁層９、スーパーコネクトビア８、スーパーコネクト配線１０、及びバンプ７を具備する。
半導体基板１は、トランジスタ回路（図示されず）を含む半導体製の基板である。半導体素子配線２は、複数の絶縁層５０内の各配線層に設けられ、半導体素子配線用ビア３で接続された配線である。半導体素子最上層配線４は、半導体素子配線２の上部の配線層に設けられ、半導体素子配線２と実質上同等のプロセス装置を用いて形成された配線である。この半導体素子最上層配線４は、電源用パッド４ｖ、グランド用パッド４ｇ、信号用パッド４ｓ、及びそれ以外の引き回し配線４ｍを備える。スーパーコネクト絶縁層９は、半導体素子最上層配線４を覆うように設けられている。スーパーコネクトビア８は、半導体素子最上層配線４上部に接続され、スーパーコネクト絶縁層９を貫通するように設けられている。スーパーコネクト配線１０は、スーパーコネクト絶縁層９上に設けられ、スーパーコネクトビア８上部に接続されている。バンプ７は、スーパーコネクト配線１０上に外部接続端子として形成されている。
本発明では、スーパーコネクト絶縁層９、スーパーコネクトビア８、及びスーパーコネクト配線１０は、半導体素子配線２や半導体素子最上層配線４とは実質上異なるプロセス装置を用いて形成されている。スーパーコネクト配線１０の厚さは、半導体素子配線２や半導体素子最上層配線４の厚さの３倍以上あることが好ましい。スーパーコネクト絶縁層９の厚さは、半導体素子配線２や半導体素子最上層配線４の間に介在する絶縁層５０（一層分）の厚さの５倍以上あることが好ましい。
また、図３に示すように、スーパーコネクトビア８、接続される半導体素子最上層配線４のパッドにおいて、信号用パッド４ｓの面積は、他の電源用パッド４ｖやグランド用パッド４ｇの面積と比較して小さいことが好ましい。更に、信号用パッド４ｓの面積は、スーパーコネクトビア８の形成マージンの許す範囲内でできる限り小さいほうがより好ましい。信号用パッド４ｓの面積を相対的に小さくし、より好ましくは限りなく小さくすることにより、信号用パッド４ｓと下層の半導体素子配線２との間のカップリング容量を減少させている。これにより、信号用パッド４ｓの寄生容量が減少し、高速信号の品質を劣化させることなく、その信号を入出力することが可能となる。
発明者の今回の研究の結果で明らかにされ、図１及び図２で説明されたように、信号用パッド１０４ｓと下層の半導体素子配線１０２との間に大きな寄生容量が存在することが、伝送特性（信号品質）の劣化の原因である。したがって、本発明では、図３に示されるように、スーパーコネクト技術（スーパーコネクト絶縁層９、スーパーコネクトビア８、及びスーパーコネクト配線１０）と信号用パッド４ｓの面積低減とを組み合わせている。それにより、特に１０Ｇｂｐｓ以上の高速信号伝送における寄生容量成分を大きく低下させ、信号品質の劣化を抑制し、十分なマージンでの信号のやりとりが可能となる。
図４は、関連技術の半導体装置と本発明による半導体装置の各々における信号特性を示すグラフである。図４Ａは関連技術の半導体装置であり、図４Ｂは本発明の半導体装置である。縦軸は振幅（Ｖ）を示し、横軸は時間（ｓｅｃ．）を示す。このグラフは、信号特性として、１０Ｇｂｐｓに対するアイパターンを示している。関連技術（図４Ａ）ではアイがほとんど開口せず、信号品質が劣化しているのに対し、本発明（図４Ｂ）ではアイの開口が見られ、信号品質が劣化が無く超高速伝送が可能となっていることがわかる。図５は、同じく関連技術の半導体装置と本発明による半導体装置の各々における信号の伝送損失を周波数に対してプロットしたグラフである。縦軸は伝送損失、横軸は周波数である。関連技術（破線）では周波数の増加とともに伝送損失の増加も大きく高速伝送が難しいのに対し、本発明（実線）では伝送損失の周波数に対する劣化割合が小さく、より高周波まで信号電送が可能であることがわかる。
次に、本発明の半導体装置の製造方法の第１の実施の形態について説明する。図６Ａ〜図６Ｃ及び図７Ａ〜図７Ｂは、本発明の半導体装置の製造方法の第１の実施の形態の工程を示す断面図である。
まず、図６Ａに示されるように、シリコンなどの半導体基板１０１の上にトランジスタ回路（図示されず）を形成する。続いて、図６Ｂに示されるように、リソグラフィーとめっき法等のプロセスを用いて複数の絶縁層５０内に設けられ、半導体素子配線用ビア３で接続された半導体素子配線２を形成する。続いて、半導体素子配線２の場合と実質上同等のプロセス装置を用いて半導体素子最上層配線４を形成する。このとき、関連技術の半導体素子の設計を変更する必要は無く、半導体素子最上層配線４の中で、信号用パッド４ｓと電源用パッド４ｖとグランド用パッド４ｇの大きさはほぼ同一であっても構わない。次に、図６Ｃに示されるように、レーザ等により、信号用パッド４ｓを形成する金属配線の一部に切れ込み（Ａ部）を入れ、信号用パッド４ｓの中心部分のみを孤立させて面積を小さくする。
続いて、図７Ａに示されるように、信号用パッド４ｓ（中心部）、電源用パッド４ｖ、及びグランド用パッド４ｇ上にスーパーコネクトビア８を形成する。次に、半導体素子最上層配線４を埋め込まれた絶縁層５０やスーパーコネクトビア８を覆うようにスーパーコネクト絶縁膜９をスピンコートやプレス、またはラミネートにより形成する。そして、ＣＭＰなどの研磨手法を用いてスーパーコネクト絶縁膜９の表面を平坦化する。そのとき、スーパーコネクトビア８の上部は表面に剥き出しになっている。さらにその上に、スーパーコネクトビア８と接続されるスーパーコネクト配線１０を所定の形状で形成する。最後に、図７Ｂに示されるように、スーパーコネクト配線１０上に外部接続端子であるバンプ７を形成し、半導体装置が完成する。
本実施の形態により、高価な半導体素子用の設計マスクを変更することなく、信号線の寄生容量成分を低減させ、信号品質の劣化を抑制する半導体装置を製造することができる。
（第２の実施の形態）
本発明の半導体装置及び半導体装置の製造方法の第２の実施の形態について、添付図面を参照して説明する。図８は、本発明の半導体装置の第２の実施の形態の構成を示す断面図である。半導体装置は、半導体基板１、半導体素子配線２、半導体素子配線用ビア３、半導体素子最上層配線４、スーパーコネクト絶縁層９、スーパーコネクトビア８、スーパーコネクト配線１０、及びバンプ７を具備する。これらの基本的な構成は、第１の実施の形態と同様である。ただし、以下の点で第１の実施の形態と異なる。
すなわち、図８に示されるように、本実施の形態では、スーパーコネクトビア８と接続される半導体素子最上層配線４のパッドにおいて、信号用パッド４ｓの面積が他の電源用パッド４ｖやグランド用パッド４ｇの面積と比較して小さく、かつ、電源用パッド４ｖやグランド用パッド４ｇが、それらの接続先であるバンプ７の投影像より大きな領域まで延在している。すなわち、半導体素子最上層配線４の配線層の面にバンプ７を投影（射影）したとき、電源用パッド４ｖやグランド用パッド４ｇの少なくとも一部が、当該投影像の領域よりも外側の領域に延在していればよい。これが本実施の形態の特徴である。
このとき、信号用パッド４ｓの面積は、スーパーコネクトビア８の形成マージンの許す範囲内で、できる限り小さいほうがより好ましい。一方、電源用パッド４ｖやグランド用パッド４ｇの面積は、信号用パッド４ｓや引き回し配線４ｍの専有面積と配線間のマージンの許す範囲内で、できる限り大きいほうがより好ましい。
このような構造により、本発明の第１の実施の形態と比較して、電源・グランドの寄生容量が大きくなる。その大きくなった容量がデカップリングキャパシタとして作用することで、スイッチングノイズを低減し、半導体装置の動作をさらに安定化させることができる。
本発明の半導体装置の製造方法の第２の実施の形態については、電源用パッド４ｖやグランド用パッド４ｇの面積が相対的に大きい他は、第１の実施の形態と同様であるので、その説明を省略する。この場合にも第１の実施の形態と同様の効果を得ることができる。
（第３の実施の形態）
本発明の半導体装置及び半導体装置の製造方法の第３の実施の形態について、添付図面を参照して説明する。図９は、本発明の半導体装置の第３の実施の形態の構成を示す断面図である。半導体装置は、半導体基板１、半導体素子配線２、半導体素子配線用ビア３、半導体素子最上層配線４、スーパーコネクト絶縁層９、スーパーコネクトビア８、スーパーコネクト配線１０、及びバンプ７を具備する。ここで、半導体基板１、半導体素子配線２、半導体素子配線用ビア３、及び半導体素子最上層配線４については、第１の実施の形態と同様である。
スーパーコネクト絶縁層９は、半導体素子最上層配線４を覆うように設けられている。スーパーコネクト絶縁層９は、スーパーコネクト絶縁層９ａ、９ｂ、９ｃがこの順に積層されている。スーパーコネクトビア８は、半導体素子最上層配線４上部に接続され、スーパーコネクト絶縁層９を貫通するように設けられている。スーパーコネクトビア８は、スーパーコネクト絶縁層９ａを貫通するスーパーコネクトビア８ａ、スーパーコネクト絶縁層９ｂを貫通するスーパーコネクトビア８ｂ、スーパーコネクト絶縁層９ｃを貫通するスーパーコネクトビア８ｃを有する。スーパーコネクト配線１０は、スーパーコネクト絶縁層９上に設けられ、スーパーコネクトビア８上部に接続されている。スーパーコネクト配線１０は、スーパーコネクト絶縁層９ａ上に設けられスーパーコネクトビア８ａ上部に接続されたスーパーコネクト配線１０ａ、スーパーコネクト絶縁層９ｂ上に設けられスーパーコネクトビア８ｂ上部に接続されたスーパーコネクト配線１０ｂ、スーパーコネクト絶縁層９ｃ上に設けられスーパーコネクトビア８ｃ上部に接続されたスーパーコネクト配線１０ｃを備える。バンプ７は、スーパーコネクト配線１０ｃ上に外部接続端子として形成されている。
ここでスーパーコネクト絶縁層９ａ、９ｂ、９ｃとスーパーコネクトビア８ａ、８ｂ、８ｃ、及びスーパーコネクト配線１０ａ、１０ｂ、１０ｃは、半導体素子配線２や半導体素子最上層配線４とは実質上異なるプロセス装置を用いて形成され、スーパーコネクト配線１０ａ、１０ｂ、１０ｃの厚さは、半導体素子配線２や半導体素子最上層配線４の厚さの３倍以上あり、スーパーコネクト絶縁層９ａ、９ｂ、９ｃの厚さは、半導体素子配線２や半導体素子最上層配線４の間に介在する絶縁層の厚さの５倍以上ある。
すなわち、図９に示されるように、本実施の形態では、スーパーコネクトビア８と接続される半導体素子最上層配線４のパッドにおいて、信号用パッド４ｓの面積が他の電源用パッド４ｖやグランド用パッド４ｇの面積と比較して小さく、かつ、スーパーコネクトビア８、スーパーコネクト絶縁膜９及びスーパーコネクト配線１０が多層構造（本実施の形態では三層）となっていることが本実施の形態の特徴である。
このとき、信号用パッド４ｓの面積は、スーパーコネクトビア８ａの形成マージンの許す範囲内で、できる限り小さいほうがより好ましい。一方、スーパーコネクトの層数は材料やプロセスの許す範囲内で、できる限り多いほうがより好ましい。ただし、スーパーコネクト絶縁層９の一層分の厚みは半導体素子配線２の間に介在する絶縁層５０の一層分の厚みの５倍以上大きいため、膜形成時の応力によるウエハの反りがトランジスタ特性に影響を与えたり、そもそもプロセス装置に導入できる反り許容量を超える場合があり、二層から六層の範囲が最も好ましい層数である。
このような構造により、本発明の第１及び第２の実施の形態と比較して、信号線に乗る寄生容量をさらに低減させ、結果的にさらなる高速信号の伝送を可能とすることができる。
本発明の半導体装置の製造方法の第３の実施の形態については、スーパーコネクトビア８、スーパーコネクト絶縁膜９及びスーパーコネクト配線１０が多層構造（本実施の形態では三層）である他は、第１の実施の形態と同様であるので、その説明を省略する。この場合にも第１の実施の形態と同様の効果を得ることができる。
（第４の実施の形態）
本発明の半導体装置及び半導体装置の製造方法の第４の実施の形態について、添付図面を参照して説明する。図１０は、本発明の半導体装置の第４の実施の形態の構成を示す断面図である。半導体装置は、半導体基板１、半導体素子配線２、半導体素子配線用ビア３、半導体素子最上層配線４、スーパーコネクト絶縁層９、スーパーコネクトビア８、スーパーコネクト配線１０、及びバンプ７を具備する。
本実施の形態の半導体装置は、第２の実施の形態と第３の実施の形態とを併合した構成を有している。すなわち、信号用パッド４ｓの面積が他の電源用パッド４ｖやグランド用パッド４ｇの面積と比較して小さく、かつ、電源用パッド４ｖやグランド用パッド４ｇが、それらの接続先であるバンプ７の投影像より大きな領域まで延在している、という第２の実施の形態の構成の特徴を有している。更に、スーパーコネクトビア８、スーパーコネクト絶縁膜９及びスーパーコネクト配線１０が多層構造（本実施の形態では三層）である、という第３の実施の形態の構成の特徴を有している。各構成の詳細については、第２の実施の形態及び第３の実施の形態と同様であるので、その説明を省略する。
このような構造により、本発明の第３の実施の形態と比較して、電源・グランドの寄生容量が大きくなる。その大きくなった容量がデカップリングキャパシタとして作用することで、スイッチングノイズを低減し、半導体装置の動作をさらに安定化させることができる。
本発明の半導体装置の製造方法の第４の実施の形態については、電源用パッド４ｖやグランド用パッド４ｇの面積が相対的に大きいこと、スーパーコネクトビア８、スーパーコネクト絶縁膜９及びスーパーコネクト配線１０が多層構造（本実施の形態では三層）であることの他は、第１の実施の形態と同様であるので、その説明を省略する。この場合にも第１の実施の形態と同様の効果を得ることができる。
（第５の実施の形態）
本発明の半導体装置及び半導体装置の製造方法の第５の実施の形態について、添付図面を参照して説明する。図１１は、本発明の半導体装置の第５の実施の形態の構成を示す断面図である。半導体装置は、半導体基板１、半導体素子配線２、半導体素子配線用ビア３、半導体素子最上層配線４、スーパーコネクト絶縁層９、スーパーコネクトビア８、スーパーコネクト配線１０、及びバンプ７を具備する。
本実施の形態は、図１０に示した第４の実施の形態の変形例である。図１１に示されるように、図１０に示される第４の実施の形態と比較して、スーパーコネクトビア８ａ、８ｂ、８ｃが同一直線上になく、階段状となっていることが本実施の形態の特徴である。半導体装置における他の詳細については、第４の実施の形態と同様であるので、その説明を省略する。
このような構造により、本発明の第４の実施の形態と比較して、スーパーコネクトビア８ａ、８ｂ、８ｃが同一直線上にないため、半導体装置の動作中に、外部端子であるバンプ７を介して半導体のトランジスタ層に応力が加わる場合でも、スーパーコネクトの三層構造内で応力を緩和し、トランジスタへの影響を軽減でき、その結果、半導体装置の信頼性を向上させることができる。
本発明の半導体装置の製造方法の第５の実施の形態については、スーパーコネクトビア８ａ、８ｂ、８ｃが同一直線上にないことの他は、第４の実施の形態と同様であるので、その説明を省略する。この場合にも第４の実施の形態と同様の効果を得ることができる。
なお、上記の各実施の形態では、信号、電源、グランドのそれぞれに対してパッドやバンプを一つずつ図示したが、本発明の効果は一つのパッドやバンプに限定されることはなく、複数のパッドやバンプに対しても同様に有効である。特に、半導体装置全体として最も高速な信号線路に対応する信号用パッド４ｓに適用すれば効果は大きい。
なお、上記の各実施の形態では、スーパーコネクトビア８の側面にスーパーコネクト絶縁膜９が存在し、それらスーパーコネクトビア８とスーパーコネクト絶縁膜９上にスーパーコネクト配線１０が存在する構造を示したが、これはスーパーコネクトビア８を銅などの金属でポスト状に形成した後、スーパーコネクト絶縁膜９をポリイミドなどの有機樹脂で覆って、研磨技術により平坦化してポスト上面を露出させた構造について述べたものである。しかし、本発明はこの構造に限定されるものではなく、例えばスーパーコネクト絶縁膜９が感光性樹脂の場合、まず露光技術を用いてスーパーコネクト絶縁膜９にビアを形成し、その後スーパーコネクトビア８とスーパーコネクト配線１０を一体形成した構造でも構わない。またスーパーコネクト絶縁膜９が非感光性樹脂であっても、レーザによりビアを形成することで、類似の構造を実現することも可能である。
なお、上記の各実施の形態において、スーパーコネクト配線層の所望の位置に、回路のノイズフィルターの役割を果たすキャパシタやインダクタ、抵抗などの受動素子を設けることもできる。
なお、本発明の実施の形態では、１０Ｇｂｐｓの高速信号に対する信号品質について述べたが、本発明の効果は必ずしも１０Ｇｂｐｓ以上の信号のみに限定されることはなく、より低速の信号に対してもその効果は認められる。
以上述べたように、本発明の半導体装置では、バンプの形状及びそのピッチを関連技術の半導体装置とほぼ同一に保持しながら、信号用パッドと半導体素子配線間の寄生容量成分を低下させることができる。そのため、特に１０Ｇｂｐｓ以上の高速信号伝送において、信号品質の劣化を抑制し、十分なマージンでの信号のやりとりを可能にすることができる。
また、電源用パッド及びグランド用パッドと半導体素子配線間の寄生容量を大きくすることができるため、その容量がデカップリングキャパシタとして作用することで、スイッチングノイズを低減し、半導体装置の動作をさらに安定化させることができる。
さらに、外部端子であるバンプ７を介して半導体のトランジスタ層に応力が加わる場合でも、スーパーコネクト層内で応力を緩和し、トランジスタへの影響を軽減でき、その結果、半導体装置の信頼性を向上させることができる。
さらに本発明の半導体装置の製造方法では、既設計のスーパーコネクト配線を有さない半導体装置に対して、信号線の寄生容量を低減しながらスーパーコネクト配線を付与することができるため、新たに高価なマスクを作成することなく、特に１０Ｇｂｐｓ以上の高速信号品質を低コストで向上させることができる。
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。
本発明により、高速信号の品質を劣化させることなく、その信号を入出力することが可能となる。そのような高速信号を大規模集積回路で取り扱うとき、電源・グランド系へのスイッチングノイズを低減し、安定動作することが可能となる。信号用パッドと下層の半導体素子配線との間、寄生容量を低減し、伝送特性を向上可能となる。

Claims (7)

  1. 半導体素子を有する半導体基板上に複数の絶縁層を介して設けられた素子配線と、
    前記素子配線上に実質上同等のプロセス装置を用いて形成される素子最上層配線と、
    前記素子最上層配線上に前記絶縁層の５倍以上の厚さを有するスーパーコネクト絶縁層を介して設けられ、配線厚さが前記素子配線及び前記素子最上層配線の３倍以上の厚さを有するスーパーコネクト配線と、
    前記スーパーコネクト配線上に形成されるバンプと
    を具備し、
    前記素子最上層配線は、信号用パッドと電源用パッドとグランド用パッドを備え、
    前記信号用パッドの面積は、前記電源用パッド及び前記グランド用パッドの面積よりも小さい
    半導体装置。
  2. 前記電源用パッド及び前記グランド用パッドの少なくとも一方のパッドは、当該パッドと前記スーパーコネクト配線で接続される前記バンプを前記素子最上層配線の配線層へ投影したとき、前記投影像よりも外部へ延在している
    請求の範囲１に記載の半導体装置。
  3. 前記信号用パッドは、前記信号用パッドと前記スーパーコネクト配線で接続される前記バンプを前記素子最上層配線の配線層へ投影したとき、前記投影像よりも内側にある
    請求の範囲１又は２に記載の半導体装置。
  4. 前記スーパーコネクト絶縁膜及び前記スーパーコネクト配線の少なくとも一方が、２層以上の多層構造を有する
    請求の範囲１乃至３のいずれか一項に記載の半導体装置。
  5. 前記多層構造を有する前記スーパーコネクト絶縁膜の各層に設けられたスーパーコネクトビアを更に具備し、
    前記各層の前記スーパーコネクトビアの位置が縦方向でずれている
    請求の範囲４に記載の半導体装置。
  6. 半導体基板上に半導体素子を形成する工程と、
    前記半導体基板上に複数の絶縁層を介して設けられた素子配線を形成する工程と、
    前記素子配線上に実質上同等のプロセス装置を用いて、信号用パッドと電源用パッドとグランド用パッドを備える素子最上層配線を形成する工程と、
    前記素子最上層配線上に、前記絶縁層の５倍以上の厚さを有するスーパーコネクト絶縁層と、前記スーパーコネクト絶縁層内に埋め込まれたスーパーコネクトビアとを形成する工程と、
    前記スーパーコネクトビア上に、配線厚さが前記素子配線及び前記素子最上層配線の３倍以上の厚さを有するスーパーコネクト配線を形成する工程と、
    前記スーパーコネクト配線上に形成されるバンプを形成する工程と
    を具備し、
    前記素子最上層配線を形成する工程は、
    前記信号用パッドの面積を、前記電源用パッド及び前記グランド用パッドよりも小さくする工程を備える
    半導体装置の製造方法。
  7. 前記信号用パッドの面積を小さくする工程は、レーザによるトリミングである
    請求の範囲６に記載の半導体装置の製造方法。
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