JPH09306917A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
- Publication number
- JPH09306917A JPH09306917A JP8117209A JP11720996A JPH09306917A JP H09306917 A JPH09306917 A JP H09306917A JP 8117209 A JP8117209 A JP 8117209A JP 11720996 A JP11720996 A JP 11720996A JP H09306917 A JPH09306917 A JP H09306917A
- Authority
- JP
- Japan
- Prior art keywords
- pad
- integrated circuit
- pads
- circuit device
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/1401—Structure
- H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
Landscapes
- Wire Bonding (AREA)
Abstract
くし、かつ、半導体チップとパッケージとの接着性を向
上する。 【解決手段】 半導体チップ1上に設けられたパッドの
うち、高周波信号の入出力に使用する高周波入出力パッ
ド2の面積を、その他のパッド3の面積よりも小さくす
る。また、高周波入出力パッド2の隣接する周辺には、
面積の大きいその他のパッド3を配置する。
Description
置およびその製造方法に関し、特に、パッケージと半導
体集積回路とを接続するパッドの影響を受けて発生する
信号損失の抑制に適用して有効な技術に関するものであ
る。
域での使用の要求が高まっている。このような半導体集
積回路装置は、たとえばベースバンド光通信のように10
Gb/sもの高速の伝送速度を必要とする光伝送用の広
帯域増幅器を構成する場合等に用いられる。
半導体チップをセラミック基板や樹脂基板等のパッケー
ジにマウントする際に、フリップチップ方式の接続方式
(FCB)が、採用されるようになってきている。この
方式においては、半導体集積回路装置のサイズを理想的
にはチップサイズにまで小さくすることが可能であり、
半導体集積回路装置を用いた回路全体を小さくすること
が可能となる利点を有する。このような半導体集積回路
装置の縮小化は、高密度実装技術への適用性を高めると
同時に、高周波用途において回路を集中定数的に取り扱
うことができるというメリットを有する。
は、工業調査会「IC 化実装技術」(1980年1月1
5日発行)p175およびp84、あるいは株式会社オ
ーム社発行、「LSIハンドブック」(昭和59年11
月30日発行)、p409〜p410に詳細に記載され
ているが、以下簡単に説明する。
半導体チップとパッケージとの電気的接続には突起電極
が使用される。
は、CCB(Controlled Collapse Bonding) 実装あるい
はTAB(Tape Automated Bonding)実装として知られて
いる。
等からなるバンプで構成され、その下地にスパッタ等に
より形成されたCr/Cu等のバンプ下地金属(BL
M)を介在させて設置するようになっているのが一般的
である。バンプはパターニングされたレジストをマスク
として、あるいは金属マスクを使用して蒸着等により形
成されるのが一般的である。
高周波用途の半導体集積回路装置に適用するに際して、
本発明者らは実験および検討を行い、以下のような問題
点があることを認識した。
続する際に用いられる半導体チップ上のパッド部分の伝
送特性が、半導体集積回路装置の高周波伝送特性に大き
な影響を与えるという点である。
抗により信号伝送の損失を生じ、周波数が高くなるに従
って信号減衰が大きくなるという問題である。図17に
代表的なパッド部分における信号減衰量の周波数依存性
を示す。信号周波数がある程度低い場合は、信号減衰量
が小さいため無視できる。しかし、超高周波領域たとえ
ば10GHz程度の周波数で使用する場合には信号減衰
量が大きく、半導体集積回路装置の伝送特性に大きな影
響を与えてしまう。
集積回路装置に適用した場合、増幅器の利得の帯域内偏
差を抑制することが困難になるという不具合が発生す
る。言い換えると、パッドによる損失量が周波数によっ
て異なるため、増幅器の利得を一定に保つように設計し
ても、入出力部にパッドがあるがために、その利得を広
い帯域にわたって一定に保つことが難しくなる。この結
果、利得が周波数特性を有するようになり、特に高周波
帯域の利得が低周波帯域の利得よりも低下し、いわゆる
利得の帯域内偏差が生ずるという問題を生じる。
ては、パッドと基板間のインピーダンスを大きくするこ
とが考えられ、パッド面積を縮小することにより可能で
はある。しかし、パッド面積を縮小すると半導体チップ
とパッケージとの接着力が低下し、半導体集積回路装置
の長時間使用により、パッドまたはバンプが半導体チッ
プからはがれてしまい、パッケージと半導体集積回路の
電気的な接続が不可能になる。従って、パッケージと半
導体チップとの接続の高い信頼性を確保することが困難
となってしまう。これが第2の問題点である。
内偏差が生ずると、特に広帯域を用いているシステムで
は利得の帯域内偏差がそのまま伝送特性の劣化として現
れるため、情報を正確かつ、高速に伝送する上で支障が
生じる。一方、パッケージと半導体チップとの接続強度
が弱い場合、信頼性が劣化し、長時間使用に耐えること
が不可能となる。
プとがFCBによって接続された半導体集積回路装置の
高周波伝送特性を改善し、かつ、半導体集積回路装置の
信頼性を維持する技術を提供することにある。
によって接続される半導体チップの、パッド部分の伝送
特性を改善し、かつ、半導体チップとパッケージとの耐
剥離性に優れた半導体集積回路装置およびその製造方法
を提供することにある。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
導体チップ上に設けられたパッドとパッケージ上に設け
た金属電極とがはんだバンプにより接続される半導体集
積回路装置であって、パッドのうち高周波信号の入出力
に用いられる高周波入出力パッドの面積が、高周波信号
の入出力に用いられないその他のパッドの面積と比較し
て小さいものである。
半導体チップ上に設けられたパッドのうち、高周波信号
の入出力に用いられる高周波入出力パッドのみをその他
のパッドよりも小さな面積とするため、高周波入出力パ
ッド部分の伝送特性を改善するとともに、半導体チップ
とパッケージとの接着強度は従来どおりに維持すること
が可能である。
小することにより、その浮遊容量を小さくし、高周波入
出力パッドと半導体基板との間のインピーダンスを高め
て高周波伝送特性を改善すると同時に、その他のパッド
については従来どおりの面積とすることにより半導体チ
ップとパッケージとの接着性を確保するものである。
ち、高周波入出力パッドの占める割合は、一般に大きく
ないため、高周波入出力パッドの面積を小さくしても全
体の接着強度に与える影響はあまり大きくない。一方、
半導体集積回路装置の帯域劣化の主要因は高周波入出力
パッドであって、その他のパッドは帯域劣化に全く影響
していない。そこで、高周波入出力パッドのみの面積を
小さくして、帯域劣化と耐剥離性低下とを同時に対策し
たものである。
応力強度に優れた半導体集積回路装置が実現可能であ
る。
記(1)記載の半導体集積回路装置であって、高周波入
出力パッドの周辺には、それ以外のパッドが配置されて
いるものである。
高周波入出力パッドの周辺にそれ以外のパッドを配置し
たため、半導体集積回路装置の信頼性をさらに高めるこ
とができる。
強度は、(1)に記載のとおり、高周波入出力パッド以
外のパッドの面積を従来どおりとすることにより担保す
ることができるが、高周波入出力パッドが特定の領域に
集まって配置された場合には、その領域に半導体チップ
とパッケージとの熱膨張の差等によるストレスの集中が
発生する可能性がある。このようなストレスの集中があ
る場合には、接着強度の弱い高周波入出力パッド部分に
剥離が発生する可能性がある。このような剥離は半導体
集積回路装置の信頼性を低下させる要因となる。
の周辺にそれ以外のパッドを配置することによって、高
周波入出力パッド周辺の接着強度低下を防止し、高周波
入出力パッドの剥離発生を防止して、半導体集積回路装
置の信頼性を高めるものである。
記(1)または(2)記載の半導体集積回路装置であっ
て、はんだバンプに用いられる材料の量は、高周波入出
力パッドおよびそれ以外のパッドにおいて均一としてい
るものである。
はんだボール用に供給するはんだの量を均一としても、
はんだによる表面張力のため、大きさの異なるパッドが
混同した場合でも、良好なはんだボールの形成が可能で
ある。さらに、パッケージとの接続を行う際に、はんだ
ボールはボールの潰れる量を自己制御してボールの高さ
を均一とするため、すべてのパッドとパッケージとの接
続は均一にすることができる。
て調整する必要がないため、はんだ量調整のための条件
出し等の作業が不要である。
記(1)または(2)記載の半導体集積回路装置であっ
て、はんだバンプに用いられる材料の量は、パッドの面
積に比例して増減されているものである。
はんだバンプに用いられる材料の量をパッドの面積に比
例して増減するため、バンプの高さを均一に揃えること
ができる、このため、半導体チップとパッケージとの接
続を行う際のリフローを、より確実に行うことができ
る。
方法は、前記(1)〜(4)記載の半導体集積回路装置
の製造方法であって、(a)半導体ウェハ上に高周波入
出力パッドおよびその他のパッドを形成する工程、
(b)高周波入出力パッドおよびその他のパッドが形成
されていない半導体ウェハ上にレジストを形成する工
程、(c)高周波入出力パッドおよびその他のパッドな
らびにレジスト上にはんだを形成する工程、(d)レジ
ストをその上層に形成されたはんだとともに除去する工
程、(e)半導体ウェハを加熱して、高周波入出力パッ
ドおよびその他のパッド上に形成されたはんだをボール
状に整形する工程、を有し、(b)の工程において形成
されるレジストのパターンにより、高周波入出力パッド
およびその他のパッド上に形成されるはんだバンプの材
料の量を調節することを特徴とするものである。
ッド上に形成されるはんだの量を調整するため、容易に
はんだ量を調整することができる。
はんだ量を全てのパッドに対して同一とすることも可能
であり、また、レジストパターンをパッド面積に比例す
るように調整してパッド上に形成されるはんだバンプの
高さを揃えることも可能である。
に基づいて詳細に説明する。
の形態である半導体集積回路装置の一例を示した上面図
である。
ド2(黒丸)およびその他のパッド3(白丸)が形成さ
れている。高周波入出力パッド2の面積は、その他のパ
ッド3の面積よりも小さくなっている。その結果、高周
波入出力パッド2の部分での高周波信号の減衰を抑制
し、半導体集積回路装置の信号伝送特性を改善すること
ができる。
周波伝送特性の改善について、図2〜図4を用いてさら
に詳しく説明する。
を示した断面図であり、図3は、図2におけるパッド部
分の等価回路を示した回路図である。
ッド3であるパッド4は、半導体基板5上に酸化シリコ
ン等の絶縁体である層間膜6を介して形成されている。
6を介してパッド容量Coxを形成し、半導体基板5
は、抵抗Rsと基板容量Csとの並列回路と等価であ
る。結局、パッド4は、図3に示すように、抵抗Rsと
基板容量Csとの並列回路にパッド容量Coxが直列に
接続されたものと等価な回路を介して接地されているこ
ととなる。つまり、パッド4に寄生するパッド容量Co
xおよび抵抗Rsが信号伝達ラインに付加されることに
なり、その寄生素子による信号減衰の影響により信号伝
送に大きな影響を与えることとなる。
インに付加された寄生素子の影響が無視できるようにな
れば良い。そのためには、パッド4のインピーダンスZ
が十分大きい値にならなければならない。
は、前記等価回路より、Z=1/jωCox+1/(1
/Rs+jωCs)となる。(但し、ωは角周波数であ
る。) この式から、Zを大きくするためには、ω、Coxまた
はCsを小さく、あるいはRsを大きくする必要があ
る。しかし、本来高周波での使用を目的としていること
からωを大きくすることはできず、また、Rs、Csの
変更は、半導体基板5の物性に関係することからこれを
変えることは難しい。そこで、Coxを小さくすること
が最も現実的かつ有効な手段である。すなわち、Cox
は、パッド4の形状の幾何学的な変更のみでその値を変
えること、つまり、その面積の縮小によりCoxの値を
ほぼ比例的に小さくすることができる。
号損失の変化を示す。曲線7は、従来のパッド面積と同
等の面積の場合の信号損失を示し、曲線8は、パッド面
積を小さくした場合の信号損失を示す。パッド面積を小
さくした方が信号損失が小さくなっていることが判る。
2の信号損失が曲線8に対応し、その他のパッド3の信
号損失が曲線7に対応するものである。このように、本
実施の形態1では、高周波入出力パッド2における信号
損失を小さくし、半導体集積回路装置の高周波特性を改
善することができる。
ッド2に限り、その他のパッド3の面積を従来と同様と
することにより、半導体チップ1とパッケージとの接着
力を従来と同等に保持することができる。すなわち高周
波入出力パッド2の数は、その他もパッド3の数に比べ
て少なく、高周波入出力パッド2の面積を縮小すること
による接着性の低下は無視できるレベルとすることがで
きる。
置では、高周波入出力パッド2の周辺にその他のパッド
3が配置されるようになっている。言い換えると、高周
波入出力パッド2が隣接して配置されることがない。
のパッド3を配置することにより、半導体チップ1とパ
ッケージとの全体の接着力を保持するのみならず、高周
波入出力パッド2の接着力を確保して、半導体集積回路
装置の信頼性を高めることができる。
置の製造方法について、図5〜図11に従って説明す
る。
集積回路装置の製造方法の一例について、工程順に示し
た断面図である。
を用いて、MOSIC、バイポーラIC等の半導体集積
回路素子および配線9を形成し、層間膜6を形成する。
さらに、層間膜6の所定の領域にコンタクトホール10
を開口し、パッド用金属膜11を形成する(図5)。
層で形成することができる。また、形成方法として、蒸
着法あるいはスパッタ法等を用いることができる。
入出力パッド2およびその他のパッド3を形成する(図
6)。
を調整することにより決定することができる。
のパッド3が形成された半導体基板5の主面上にレジス
ト膜を塗布し、リソグラフィ技術を用いて、高周波入出
力パッド2およびその他のパッド3の周辺のレジストを
除去し、高周波入出力パッド2およびその他のパッド3
の間にレジストパターン12を形成する(図7)。
半導体基板5の主面上に、はんだ膜13を全面に形成す
る(図8)。
用いて形成することができる。
レジストパターン12を、上層のはんだ膜13とともに
リフトオフにて除去し、はんだパターン14を形成する
(図9)。
一とすることができる。はんだパターン14の面積を均
一とすることにより、条件出し等の煩雑な作業を省略
し、製造工程を簡略化することができる。
行い、はんだパターン14を溶かす。はんだパターン1
4は表面張力により、球形となり、CCB接続用のはん
だボール15が形成される(図10)。
はんだの表面張力により全てのパッド上に良好なボール
が形成される。
導体基板5、すなわち半導体チップ1とパッケージ16
とを接続する。なお、本実施の形態1では、すべてのパ
ッドについてはんだの量を均一にするため、高周波入出
力パッド2ではその面積が小さいことより、はんだボー
ル15の高さがその他のパッド3よりも高くなるが、再
度、はんだ溶解を行う為、その表面張力により、はんだ
の潰れる量が自動的に制御され、均一なパッケージ接続
が可能となる。
はその製造方法によれば、以下のような効果が得られ
る。
入出力パッド2のみの面積を小さくするため、高周波入
出力パッド2部分の伝送特性を改善するとともに、半導
体チップ1とパッケージ16との接着強度を従来どおり
に維持することが可能である。
分と150℃、10分の温度サイクル試験により評価を
行い、剥離発生が認められず、また、従来の半導体集積
回路装置の接着性に比べて遜色のないことが確かめられ
ている。
他のパッド3を配置するため、高周波入出力パッド2部
分の剥離を防止し、半導体集積回路装置の信頼性を高め
ることができる。
だの量を均一とするため、レジストパターン12を形成
する際の条件出しを省略し、工程を簡略化することがで
きる。
も、はんだによる表面張力のため、良好なはんだボール
15の形成が可能である。また、パッケージ16との接
続を行う際に、はんだボール15の高さに不均一が存在
しても、はんだボール15は、ボールの潰れる量を自己
制御してボールの高さを均一とするため、すべてのパッ
ドとパッケージ16との接続を均一にすることができ
る。
集積回路装置は、パッドの面積に応じてはんだの量を調
節するものであること以外は、実施の形態1で説明した
半導体集積回路装置と同様の構成を有するものである。
よって、その構成の相違する部分を主に説明し、構成の
同様な部分については、説明を省略する。
造方法の他の例を、図12〜図16に従って説明する。
体集積回路装置の製造方法の他の例について、工程順に
示した断面図である。
子、配線9、層間膜6、コンタクトホール10およびパ
ッド用金属膜11の形成は、実施の形態1と同様であ
る。
のパッド3の形成についても実施の形態1と同様であ
る。
のパッド3が形成された半導体基板5の主面上にレジス
ト膜を塗布し、リソグラフィ技術を用いて、高周波入出
力パッド2およびその他のパッド3の周辺のレジストを
除去し、高周波入出力パッド2およびその他のパッド3
の間にレジストパターン17を形成する(図12)。
開口が、パッド面積に比例するように調整する。すなわ
ち、面積の小さい高周波入出力パッド2の開口は、面積
の大きいその他のパッド3の開口よりも小さくする。
半導体基板5の主面上に、はんだ膜13を全面に形成す
る(図13)。
用いて形成することができる。
レジストパターン12を、上層のはんだ膜13とともに
リフトオフにて除去し、はんだパターン18を形成する
(図14)。
行い、はんだパターン18を溶かす。はんだパターン1
8は表面張力により、球形となり、CCB接続用のはん
だボール19が形成される(図15)。
面積に応じたはんだの量を調節しているため、はんだボ
ール19の高さはパッド面積によらず均一となってい
る。
導体基板5、すなわち半導体チップ1とパッケージ16
とを接続する。なお、本実施の形態2では、パッドの面
積に応じてはんだの量を調節しており、はんだボール1
9の高さは均一なものである。
プ1とパッケージ16との接続を大変良好に行うことが
できる。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
のうち、高周波信号の入出力に用いられる高周波入出力
パッドのみをその他のパッドよりも小さな面積とするた
め、高周波入出力パッド部分の伝送特性を改善するとと
もに、半導体チップとパッケージとの接着強度は従来ど
おりに維持することが可能である。その結果、半導体集
積回路装置として広帯域増幅器を構成する場合に、信頼
性低下を招くことなく、パッドの影響を受けて生じる利
得の帯域内偏差を抑制することができる。
外のパッドを配置したため、半導体集積回路装置の信頼
性をさらに高めることができる。
量を均一としても、はんだによる表面張力のため、大き
さの異なるパッドが混同した場合でも、良好なはんだボ
ールの形成が可能である。さらに、パッケージとの接続
を行う際に、はんだボールはボールの潰れる量を自己制
御してボールの高さを均一とするため、すべてのパッド
とパッケージとの接続は均一にすることができる。
て調整する必要がないため、はんだ量調整のための条件
出し等の作業が不要である。
をパッドの面積に比例して増減するため、バンプの高さ
を均一に揃えることができる、このため、半導体チップ
とパッケージとの接続を行う際のリフローを、より確実
に行うことができる。
に形成されるはんだの量を調整するため、容易にはんだ
量を調整することができる。
はんだ量を全てのパッドに対して同一とすることも可能
であり、また、レジストパターンをパッド面積に比例す
るように調整してパッド上に形成されるはんだバンプの
高さを揃えることも可能である。
置の一例を示した上面図である。
図である。
路図である。
化を示したグラフである。
法の一例について、工程順に示した断面図である。
法の一例について、工程順に示した断面図である。
法の一例について、工程順に示した断面図である。
法の一例について、工程順に示した断面図である。
法の一例について、工程順に示した断面図である。
方法の一例について、工程順に示した断面図である。
方法の一例について、工程順に示した断面図である。
方法の他の例について、工程順に示した断面図である。
方法の他の例について、工程順に示した断面図である。
方法の他の例について、工程順に示した断面図である。
方法の他の例について、工程順に示した断面図である。
方法の他の例について、工程順に示した断面図である。
波数依存性を示したグラフである。
Claims (5)
- 【請求項1】 半導体チップ上に設けられたパッドと、
パッケージ上に設けた金属電極とが、はんだバンプによ
り接続される半導体集積回路装置であって、 前記パッドのうち、高周波信号の入出力に用いられる高
周波入出力パッドの面積が、高周波信号の入出力に用い
られないその他のパッドの面積と比較して小さいことを
特徴とする半導体集積回路装置。 - 【請求項2】 請求項1記載の半導体集積回路装置であ
って、 前記高周波入出力パッドの周辺には前記その他のパッド
が配置されていることを特徴とする半導体集積回路装
置。 - 【請求項3】 請求項1または2記載の半導体集積回路
装置であって、 前記はんだバンプに用いられる材料の量は、前記高周波
入出力パッドおよび前記その他のパッドにおいて均一で
あることを特徴とする半導体集積回路装置。 - 【請求項4】 請求項1または2記載の半導体集積回路
装置であって、 前記はんだバンプに用いられる材料の量は、前記高周波
入出力パッドおよび前記その他のパッドの面積に比例し
て増減されていることを特徴とする半導体集積回路装
置。 - 【請求項5】 請求項1、2、3または4記載の半導体
集積回路装置の製造方法であって、 (a)半導体ウェハ上に前記高周波入出力パッドおよび
前記その他のパッドを形成する工程、 (b)前記高周波入出力パッドおよび前記その他のパッ
ドが形成されていない半導体ウェハ上にレジストを形成
する工程、 (c)前記高周波入出力パッドおよび前記その他のパッ
ドならびに前記レジスト上にはんだを形成する工程、 (d)前記レジストをその上層に形成されたはんだとと
もに除去する工程、 (e)前記半導体ウェハを加熱して、前記高周波入出力
パッドおよび前記その他のパッド上に形成されたはんだ
をボール状に整形する工程、 を有し、前記(b)の工程において形成されるレジスト
のパターンにより、前記高周波入出力パッドおよび前記
その他のパッド上に形成されるはんだバンプの材料の量
を調節することを特徴とする半導体集積回路装置の製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11720996A JP3583862B2 (ja) | 1996-05-13 | 1996-05-13 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11720996A JP3583862B2 (ja) | 1996-05-13 | 1996-05-13 | 半導体集積回路装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09306917A true JPH09306917A (ja) | 1997-11-28 |
JP3583862B2 JP3583862B2 (ja) | 2004-11-04 |
Family
ID=14706097
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11720996A Expired - Fee Related JP3583862B2 (ja) | 1996-05-13 | 1996-05-13 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3583862B2 (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002141367A (ja) * | 1999-12-27 | 2002-05-17 | Fujitsu Ltd | バンプ形成方法、電子部品、および半田ペースト |
JP2002353272A (ja) * | 2001-05-25 | 2002-12-06 | Fujitsu Ltd | はんだバンプの形成方法および半導体装置 |
US6664874B2 (en) | 2001-08-28 | 2003-12-16 | Kyocera Corporation | Mounting structure of high-frequency wiring board |
US6998710B2 (en) | 2003-12-24 | 2006-02-14 | Fujitsu Limited | High-frequency device |
JPWO2008126468A1 (ja) * | 2007-03-30 | 2010-07-22 | 日本電気株式会社 | 半導体装置及び半導体装置の製造方法 |
JPWO2010026956A1 (ja) * | 2008-09-02 | 2012-02-02 | 日本電気株式会社 | 半導体装置及びその製造方法 |
KR20200037970A (ko) * | 2018-10-02 | 2020-04-10 | 엘지이노텍 주식회사 | 회로 기판 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11557557B2 (en) * | 2020-06-30 | 2023-01-17 | Qualcomm Incorporated | Flip-chip flexible under bump metallization size |
-
1996
- 1996-05-13 JP JP11720996A patent/JP3583862B2/ja not_active Expired - Fee Related
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002141367A (ja) * | 1999-12-27 | 2002-05-17 | Fujitsu Ltd | バンプ形成方法、電子部品、および半田ペースト |
KR100691679B1 (ko) * | 1999-12-27 | 2007-03-09 | 후지쯔 가부시끼가이샤 | 범프 형성 방법, 전자 부품, 및 땜납 페이스트 |
JP2002353272A (ja) * | 2001-05-25 | 2002-12-06 | Fujitsu Ltd | はんだバンプの形成方法および半導体装置 |
JP4629912B2 (ja) * | 2001-05-25 | 2011-02-09 | 富士通セミコンダクター株式会社 | はんだバンプの形成方法 |
US6664874B2 (en) | 2001-08-28 | 2003-12-16 | Kyocera Corporation | Mounting structure of high-frequency wiring board |
US6998710B2 (en) | 2003-12-24 | 2006-02-14 | Fujitsu Limited | High-frequency device |
CN100345285C (zh) * | 2003-12-24 | 2007-10-24 | 富士通株式会社 | 高频器件 |
JPWO2008126468A1 (ja) * | 2007-03-30 | 2010-07-22 | 日本電気株式会社 | 半導体装置及び半導体装置の製造方法 |
JPWO2010026956A1 (ja) * | 2008-09-02 | 2012-02-02 | 日本電気株式会社 | 半導体装置及びその製造方法 |
KR20200037970A (ko) * | 2018-10-02 | 2020-04-10 | 엘지이노텍 주식회사 | 회로 기판 |
Also Published As
Publication number | Publication date |
---|---|
JP3583862B2 (ja) | 2004-11-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7670876B2 (en) | Integrated circuit device with embedded passive component by flip-chip connection and method for manufacturing the same | |
US5872393A (en) | RF semiconductor device and a method for manufacturing the same | |
US7218005B2 (en) | Compact semiconductor device capable of mounting a plurality of semiconductor chips with high density and method of manufacturing the same | |
US7565737B2 (en) | Manufacturing method of package substrate | |
TWI455219B (zh) | 準晶片尺寸封裝積體製程 | |
US20070075423A1 (en) | Semiconductor element with conductive bumps and fabrication method thereof | |
US6437439B1 (en) | Electronic component | |
US20070184577A1 (en) | Method of fabricating wafer level package | |
US6998711B1 (en) | Method of forming a micro solder ball for use in C4 bonding process | |
US6674174B2 (en) | Controlled impedance transmission lines in a redistribution layer | |
JPH09306917A (ja) | 半導体集積回路装置およびその製造方法 | |
US8389394B2 (en) | Method of making semiconductor package having redistribution layer | |
JPH07221262A (ja) | 半導体モジュール | |
US6534854B1 (en) | Pin grid array package with controlled impedance pins | |
JP2836027B2 (ja) | 半田バンプの形成方法 | |
US6537855B2 (en) | Semiconductor device and method of manufacturing the same | |
US20060160348A1 (en) | Semiconductor element with under bump metallurgy structure and fabrication method thereof | |
JP2006505935A (ja) | バンプ構造の接合によって接続される回路素子を備える装置 | |
US6348740B1 (en) | Bump structure with dopants | |
TWI729544B (zh) | 連接結構及其形成方法 | |
EP3285293B1 (en) | Integrated circuit die having a split solder pad | |
JP2942363B2 (ja) | 半導体集積回路装置 | |
JP2893634B2 (ja) | 電子部品の接続構造 | |
JPH07183330A (ja) | 半導体素子の配線基板への接続方法 | |
JPS58157147A (ja) | 混成集積回路基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040427 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040625 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040720 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040730 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080806 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080806 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090806 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090806 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100806 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110806 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110806 Year of fee payment: 7 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110806 Year of fee payment: 7 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120806 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120806 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130806 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |