CN100345285C - 高频器件 - Google Patents

高频器件 Download PDF

Info

Publication number
CN100345285C
CN100345285C CNB2004100816800A CN200410081680A CN100345285C CN 100345285 C CN100345285 C CN 100345285C CN B2004100816800 A CNB2004100816800 A CN B2004100816800A CN 200410081680 A CN200410081680 A CN 200410081680A CN 100345285 C CN100345285 C CN 100345285C
Authority
CN
China
Prior art keywords
frequency
conductive
conductive connector
layer
diameter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2004100816800A
Other languages
English (en)
Other versions
CN1638102A (zh
Inventor
小林一彦
近藤史隆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN1638102A publication Critical patent/CN1638102A/zh
Application granted granted Critical
Publication of CN100345285C publication Critical patent/CN100345285C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5225—Shielding layers formed together with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0616—Random array, i.e. array with no symmetry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本发明提供了一种高频器件，该高频器件具有：半导体基板；高频电路层，形成在基板上，并包括电路元件和多层布线层；多个导电焊盘；形成在高频电路层和所述多个导电焊盘上的第一电绝缘层；形成在第一电绝缘层上并连接到所述多个导电焊盘的再布线层；电绝缘密封层，形成在第一电绝缘层和再布线层上，并且厚度大于多层布线层的厚度；多个安装连接端子；导电接线柱，设置在电绝缘密封层内并在再布线层与所述多个安装连接端子之间。与电源对应的第一导电接线柱具有第一直径；与输入放大器的输入对应的第二导电接线柱具有比第一直径小的第二直径；与功率输出放大器的输出对应的第三导电接线柱具有比第二直径大的第三直径。

Description

高频器件
技术领域
本发明涉及其中在半导体芯片上集成有高频电路的高频器件，更具体地，涉及通过使用芯片尺寸封装(chip sized package)减小其尺寸并改进其高频特性的高频器件。
背景技术
便携式通信设备的广泛普及产生了对安装于其上的低成本、紧凑且高功能的器件的需求。存在使用硅基板以降低成本的高频器件。已提出在硅基板上而非在更昂贵的传统型镓砷基板上形成高频电路。另外，使用芯片尺寸封装或芯片级封装(chip scale package)(CSP)以减小尺寸。芯片尺寸封装具有以下结构，其中通过模具模制法在半导体芯片基板上形成由诸如聚酰亚胺的树脂构成的密封电绝缘层，由此密封该半导体芯片。在这种结构中，封装尺寸与芯片尺寸相同并且可实现高密度安装。通过在同一半导体芯片上形成接收电路和发送电路获得高功能器件，并且可以在单个芯片内执行高频信号的发送和接收、信号的调制和解调以及基带信号的处理。因此，各种高频信号将通过单个芯片的输入和输出端子，从而必须考虑输入和输出端子上的高频特性。
已经提出了倒装芯片接合(flip chip bonding)(FCB)法作为用于使半导体器件小型化的方法。倒装芯片接合法代表这样一种技术，即，通过该技术，设置多个焊球作为半导体芯片表面上的输入和输出端子，并通过这些焊球将半导体芯片接合到封装基板，由此使得可以将芯片的大量输入和输出端子连接到封装基板的端子，而无需使用引线接合，从而减小了封装尺寸。
已经提出了多种方法以增加使用这种倒装芯片接合法的半导体器件中的输入和输出端子的高频特性。在日本专利申请特开No.H09-306917、H10-64953和2002-313930中描述了这些方法的示例。日本专利申请特开No.H09-306917描述了这样的结构，其中在形成有焊接凸起(solder bump)的焊盘中，将用于输入和输出高频信号的高频输入和输出焊盘的表面面积加工得较小，而将不用于输入和输出高频信号的其它焊盘的表面面积加工得较大。在该结构中，减小用于输入和输出高频信号的高频输入和输出焊盘的表面面积使得可以减小半导体基板的寄生阻抗并减小信号损耗。
日本专利申请特开No.H10-64953描述了当在GaAs半导体基板上形成称为导电柱(pillar)的导电连接端子时，采用镀敷工艺中的连接端子的开口直径与高度之间的关系，通过减小开口直径形成短连接端子，通过增大开口直径形成长连接端子，并调整这两种类型的连接端子的高度。结果，可以形成具有低电阻的短连接端子，并且可以降低高频半导体芯片的连接端子的阻抗和电容。
日本专利申请特开No.2002-313930描述了一种通过使用球栅阵列(ball grid array)的倒装芯片接合而获得的半导体器件，其中在金属布线的上方和下方形成有连接到基准电位的屏蔽布线层，并形成有带状线结构以获得传播高频信号的金属布线的恒定特性阻抗。
上述日本专利申请特开No.H09-306917、H10-64953和2002-313930涉及倒装芯片接合，通过所述倒装芯片接合将芯片接合到封装内部，并且封装尺寸大于芯片尺寸。因此，从小型化的角度来看，上述公开的配置与芯片尺寸封装的配置不同。
在日本专利申请特开No.2002-243570中描述了芯片尺寸封装的示例。在该示例中，由聚酰胺构成的密封树脂层形成在半导体基板上，在密封树脂层内形成有输入和输出端子的接线柱(post)，并通过在半导体基板和密封树脂层的界面上形成电感元件来形成输入/输出端子的阻抗匹配电路。由于封装状态是通过在半导体芯片的表面上形成密封树脂层而获得的，所以与倒装芯片型的封装相比可以减小尺寸，并且可以有效地获得可安装在便携式通信设备内的紧凑半导体器件。
因此，在小型化方面，芯片尺寸封装比倒装芯片封装具有优势。但是，具有密封功能的密封电绝缘层或树脂层比芯片表面上的多层布线层要厚得多，形成在树脂层内的导电接线柱的高度变得相当大，并且与高频信号有关的特性严重下降。在高频信号中，对于低功率的高频信号，需要能够避免其损耗特性下降的配置，而对于高功率的高频信号，需要除了损耗特性以外还具有充分的电流供给能力的配置。另外，对于较高频带，应该抑制安装基板上的高频电路与半导体芯片上的高频电路的耦合。
发明内容
因此，本发明的一个目的是提供一种通过利用芯片尺寸封装减小其尺寸并改进其高频特性的高频器件。
为了实现上述目的，根据本发明的第一方面，提供一种高频器件，其包括：
半导体基板；
高频电路层，其形成在半导体基板的表面上，并包括电路元件和多层布线层；
多个导电焊盘，其形成在高频电路层上，并连接到高频电路的输入和输出以及连接到电源；
第一电绝缘层，其形成在所述高频电路层和所述多个导电焊盘上；
多个再布线(rewiring)层，其形成在第一电绝缘层上，并分别连接到所述多个导电焊盘；
电绝缘密封层，其形成在第一电绝缘层和再布线层上，并具有大于多层布线层的厚度；
多个安装连接端子，其设置在电绝缘密封层上，并与所述多个导电焊盘对应；
多个导电接线柱，其设置在电绝缘密封层内，并且设置在再布线层与安装连接端子之间，其中
高频电路层的高频电路包括输入放大器和功率输出放大器，所述输入放大器用于对从对应于输入的导电接线柱输入的高频接收信号进行放大，所述功率输出放大器用于放大高频发送信号并将其从对应于输出的导电接线柱输出，并且
对应于电源的第一导电接线柱具有第一直径；
与输入放大器的输入对应的第二导电接线柱具有比第一直径小的第二直径；以及
与功率输出放大器的输出对应的第三导电接线柱具有比第二直径大的第三直径。
上述第一方面的优选实施例的器件包括第一屏蔽层，其设置在高频电路层上且在第二或第三导电接线柱的下方，并连接到固定电位。
上述第一方面的优选实施例的器件包括第二屏蔽层，其是高频电路层的上层部分，设置在连接到第二或第三导电接线柱的导电焊盘的下方，并连接到固定电位。
为了实现上述目的，根据本发明的第二方面，提供了一种高频器件，其包括：
第二屏蔽层，其设置在多层布线层的内部且在连接到第二或第三导电接线柱的导电焊盘的下方，并连接到固定电位，以及
电感，其位于高频电路层的上方，形成在多个再布线层之间，并具有盘绕结构，其中
输入放大器或功率输出放大器的阻抗匹配电路由该电感和导电焊盘与第二屏蔽层之间的电容组成。
作为上述第二方面的变型例，阻抗匹配电路由设置在第二或第三导电接线柱下方的第一屏蔽层与所述导电接线柱之间的电容构成。另选地，阻抗匹配电路由第三屏蔽层与所述导电焊盘之间的电容构成，所述第三屏蔽层设置在第二或第三导电接线柱和与其相连的导电焊盘的下方。
为了实现上述目的，根据本发明的第三方面，提供了一种高频器件模块，其包括用于处理第一高频带信号的第一高频器件和用于处理第二高频带信号的第二高频器件，所述第二高频带高于所述第一高频带，并且
第二高频器件的导电接线柱的高度大于第一高频器件的导电接线柱的高度。
根据上述第一方面，当在具有高度比LSI(大规模集成电路)的多层布线层的高度大的导电接线柱的芯片尺寸封装中形成高频电路时，通过增大电源接线柱的直径来增大容许电流值，通过减小与高频接收信号对应的接收接线柱的直径，来减小基板和长导电接线柱之间的寄生电容和寄生电阻并减小高频信号损耗，相对于接收侧的第二导电接线柱的直径，增大与高频发送信号对应的发送侧的第三导电接线柱的直径，由此增大容许电流值，尽管该接线柱用于高频信号。在芯片尺寸封装中，高度大的导电接线柱由于电感的Q值降低而增大损耗或导致高频特性劣化。上述配置用于解决该问题。
在第一方面的优选实施例中，采用以下配置：其中，在发送高频信号但直径被增大以确保大电流的发送侧的第三导电接线柱中，形成有第一屏蔽层，使得发送接线柱的寄生电容固定在预定值，并抑制半导体基板的寄生电阻，从而改进高频特性。因此，抑制了发送侧的导电接线柱的高频特性的劣化。
根据第二方面，阻抗匹配电路可由具有盘绕结构并形成在再布线层之间的电感元件与由屏蔽层产生的寄生电容组成，并且该阻抗匹配电路可以高效地形成。
根据第三方面，优选地，尽可能地降低导电接线柱的高度以减少导电接线柱上的损耗，但在较高频带中，高频电路层的电路与安装基板的电路之间的耦合效应必须通过增大两者之间的距离来进行抑制。因此，将用于较高频带的高频器件的导电接线柱加工得较高，并且将用于较低频带的高频器件的导电接线柱加工得较低。在低频带中，上述耦合效应很弱。因此，通过进一步降低导电接线柱的高度来抑制损耗增加。
附图说明
图1是本实施例的高频器件的剖视图；
图2是对图1中所示的部分X进行放大的剖视图；
图3示出了在本实施例中高频电路和导电接线柱之间的关系；
图4是本实施例的半导体器件的安装表面侧的平面图；
图5示出了本实施例的接收接线柱和发送接线柱的结构示例；
图6示出了本实施例的电源接线柱和接地接线柱的结构示例；
图7A-7D示出了接收接线柱和发送接线柱的结构示例；
图8A-8C示出了接收接线柱和发送接线柱的另一个结构示例；
图9示出了接收低噪放大器和发送功率放大器的电路示例；
图10是示出导电接线柱的直径与损耗之间的关系的曲线图；
图11是示出对于多个导电接线柱直径，在频率与损耗之间的关系的曲线图；
图12是示出对于多个导电接线柱直径，在具有和不具有导电屏蔽层的情况下获得的频率与损耗之间的关系的曲线图；
图13是示出对于多个导电接线柱直径，在频率与电感的Q值之间的关系的曲线图；
图14是第二实施例的高频器件模块的结构图；以及
图15A-15B是两种类型的高频器件的剖视图。
具体实施方式
下面参照附图对本发明的实施例进行说明。但是，本发明的范围并不限于这些实施例，而是覆盖在专利权利要求及其等同物中所描述的发明。
图1是本实施例的高频器件的剖视图。在硅半导体基板10的表面处，形成有诸如晶体管的多个电路元件，所述电路元件和连接这些电路元件的多层布线层12一起构成高频电路层。如以下所述，该高频电路由诸如晶体管的电路元件、输入、输出、电源、地等组成。导电焊盘14被形成为多层布线层12的最上导电层并与位于多层布线层12内部的布线(在该图中未示出)相连接。在多层布线层12上形成有由聚酰亚胺制成并通过涂覆方法形成的第一电绝缘层16，并在其上形成有连接到导电焊盘14的再布线电路22。再布线层22和导电焊盘14与设置在第一电绝缘层16内的通孔18相连接。
此外，在再布线层22上形成有导电接线柱24A-24E，在导电接线柱24的上端上隔过阻挡金属层(barrier metal layer)26形成有焊接凸起28。另外，在第一电绝缘层16和再布线层22上形成有由诸如聚酰亚胺的树脂构成的密封电绝缘层20，以填充多个导电接线柱24之间的空间。密封电绝缘层20具有比多层布线层12大的厚度，由此完全密封半导体芯片表面并提供封装的高强度。因此，图1中所示的配置提供了其中密封有半导体芯片的封装结构，封装尺寸与半导体芯片的尺寸相同。换句话说，其为芯片尺寸封装结构。
图2是图1中所示的部分X的放大剖视图。在硅半导体基板10的表面11处形成的电路元件(例如晶体管)通过位于其上的多层布线层12的布线相连接，并构成高频电路13。由聚酰亚胺等构成的第一电绝缘层16形成在由铝等组成的导电焊盘14上，该导电焊盘14形成在多层布线层12的表面上。在第一电绝缘层16中与导电焊盘14对应的位置处形成有接触孔，通过溅射法等形成有籽晶金属(seed metal)层22B，并通过镀敷工艺在该籽晶金属层22B上形成有比较厚的镀铜层22A。该籽晶金属层22B和镀铜层22A构成再布线层22。
另外，形成有保护层(resist layer)(在该图中未示出)，在形成导电接线柱的位置处形成一开口，并通过铜镀敷工艺在该开口内形成具有指定高度的导电接线柱24A。在导电接线柱24A的位置处，再布线层22具有直径比导电接线柱24A的直径大的圆柱焊盘形状。之后，通过模制工艺在第一电绝缘层16上形成聚酰亚胺等的密封电绝缘层20，从而将高频电路层13对外部密封。之后在导电接线柱24A的上端形成阻挡金属层26和焊接凸起28。
为了实现对外部的完全密封并确保一定的封装强度，将密封电绝缘层20形成为具有例如70μm的厚度。因此，密封电绝缘层20被形成为厚度大于多层布线层13或第一电绝缘层16的厚度。结果，通过嵌入密封电绝缘层20而形成的导电接线柱24A-24E的高度大于多层布线层13的高度。根据具有这种大高度的导电接线柱，当发送高频信号时，接线柱本身的阻抗以及导电接线柱与硅半导体基板10或周围导电物质之间的寄生电容或者这些物质的寄生电阻影响高频特性。特别地，寄生电容或寄生电阻增加了从导电接线柱24发送的高频信号的损耗。因此，希望用于发送高频信号的导电接线柱的直径尽可能小，并且希望减小与其相连接的寄生电容或寄生电阻。
此外，由于导电接线柱的直径比多层布线层12中的布线或通孔的直径大，所以它们与位于半导体基板内的高频电路的高频信号的耦合变得较大。特别地，如果希望降低硅半导体基板10的成本，则必须使用具有低电阻(例如，0.001-10Ω)的硅基板替代高电阻的GaAs基板。如果半导体基板10具有低电阻，则位于基板内的高频电路的信号将通过基板影响导电接线柱。因此，优选地，为用于发送高频信号的导电接线柱提供屏蔽结构，从而抑制与其它高频电路的耦合。
另一方面，当将导电接线柱用于地电源的供应端子时，希望减小其阻抗同时增大容许电流。另外，即使发送高频信号，当导电接线柱对应于功率放大器等的输出端子时，优选的是除了改进高频特性之外还提供高电流供给能力。为了满足该需求，希望导电接线柱的直径较大。但是，由于存在与信号损耗和耦合相关联的问题，所以必须附加地或单独地提供解决这些问题的结构。
在由图1中的剖视图所示的示例中，减小了作为多个导电接线柱之一的导电接线柱24E的直径，并将该导电接线柱24E用作发送高频信号但不需要这种高电流供给能力的接线柱。其它导电接线柱24A-24D的直径大于上述接线柱24E的直径，并将它们用作需要高电流供给能力的接线柱。如上所述，因为导电接线柱非常高，所以必须依据高频电路的哪个输入或输出端子连接到该接线柱来对所述导电接线柱的直径的尺寸进行优化。
图3示出了本实施例中的导电接线柱与高频电路之间的关系。无线通信电路30由半导体基板表面处以及多层布线层处的电路元件组成，并具有：作为高频电路的高频前端单元32、基带单元34、以及连接到基带单元34以执行指定数据处理的数据处理单元(在该图中未示出)。高频前端单元32例如包括：接收高频电路，其包括作为接收侧的前置放大器的低噪声放大器36(LNA)，正交解调器38、40、50，低通滤波器42、44，放大器46、48，以及模数转换器A/D；以及发送高频电路，其包括数模转换器D/A，放大器60、68，低通滤波器62、64，正交调制器58、60、52，以及作为输出放大器的功率放大器56(PA)。将由本机振荡器52产生的振荡信号直接或通过90°相移电路50、52提供给正交解调器38、30和正交调制器58、60。
将高频接收信号通过设置在芯片尺寸封装外部的天线74、带通滤波器72以及输入/输出切换器70发送到接收接线柱24E和输入匹配电感77，并输入到低噪声放大器36。因此，将接收接线柱24E形成为具有较小直径以使得在小功率高频信号中不引起损耗。减小直径使得可以降低例如与接线柱24E相连接的密封树脂层20的寄生电容或者与该寄生电容相连接的半导体基板中的寄生电阻，并且使得可以最小化由这些寄生电容和寄生电阻引起的高频信号损耗。此外，在接收接线柱24E与半导体基板之间、或者在连接到接收接线柱24E的导电焊盘与半导体基板之间设置有连接到固定电位(例如地电位)的导电屏蔽层76。导电屏蔽层76使得可以将寄生电容减小到可预测的水平并可以抑制由半导体基板产生的寄生电阻效应。另外，也可以抑制与半导体基板的其它高频电路的耦合效应。
另一方面，作为功率放大器56的输出的高频发送信号通过输出匹配电感79和输出接线柱24A传播，并被通过输入/输出切换器70、带通滤波器72和高频天线74发送。为了利用功率放大器56发送高功率高频发送信号，将发送接线柱24A形成为使其直径大于输入接线柱24E的直径。增大直径扩大了发送接线柱的横截面面积，减小了其阻抗，并允许提供大电流。另外，增大发送接线柱24A的直径也增大了寄生电容或寄生电阻并增大了损耗。为了对此进行控制，在发送接线柱24A与半导体基板之间、或者在连接到发送接线柱24A的导电焊盘与半导体基板之间设置有连接到固定电位(例如地电位)的导电屏蔽层78。导电屏蔽层78使得可以将寄生电容减小到可预测的水平并可以抑制由半导体基板产生的寄生电阻效应。此外，还可以抑制与半导体基板的其它高频电路的耦合效应。
将低噪声放大器36和功率放大器56连接到电源Vdd或地GND。由此，将这些放大器连接到电源接线柱24F和接地接线柱24G。将这些电源接线柱和接地接线柱形成为具有大直径，从而使得它们可以提供大电流并可以防止低噪声放大器或功率放大器的地电位浮动。换句话说，这些接线柱24F、24G的直径至少大于接收接线柱24E的直径，并且如果有必要，还大于发送接线柱24A的直径。例如，在图1中可由例如直径比接线柱24E的直径大的接线柱24B、24C、24D来实现这些接线柱24F、24G。
图4是本实施例中的半导体器件的安装表面侧的平面图。在该平面图中没有显示焊接凸起。在安装表面侧，形成有密封树脂层20，并且多个导电接线柱嵌入在密封树脂层20中。分别在低噪声放大器(LNA)和功率放大器(PA)的一侧形成有上述直径的输入接线柱(接收接线柱)24E和输出接线柱(发送接线柱)24A。此外，将电源接线柱24F和接地接线柱24G形成为具有各自的大直径。另外，通过使用图1和2中所示的第一电绝缘层16上的再布线层22形成连接到输入接线柱24E和输出接线柱24A的螺旋电感77、79。
尽管在图4中不太清楚，但是在离周围接线柱的指定距离处设置了输入接线柱24E和输出接线柱24A，以防止与周围接线柱发生短路。因此，以低密度排列输入接线柱或输出接线柱。与之对照，设置多个接地接线柱24G以改进高频特性(接地增强)、减小热阻并增大容许电流，并且因为容许其相互短路，所以高密度地排列这些接地接线柱。与接地接线柱类似地排列电源接线柱24F。当设置多个输入接线柱或输出接线柱时，可以高密度地排列这些接线柱。
图5示出了本实施例的接收接线柱和发送接线柱的结构示例。在此，上面的图为剖视图，下面的图为俯视图。发送接线柱显示在右侧，接收接线柱显示在左侧。如上所述，导电接线柱24被形成为使得接收接线柱的直径小于发送接线柱的直径。另外，在接线柱24与半导体基板之间形成有连接到诸如地电位的固定电位的导电屏蔽层76、78。更具体地，与位于多层布线层12上的导电焊盘14相类似，由铝层形成这些导电屏蔽层76、78，并且优选地，这些屏蔽层具有长度大于导电接线柱24的直径或接线柱焊盘22的直径的矩形形状，或者具有直径大于导电接线柱24的直径或接线柱焊盘22的直径的圆形形状。可通过嵌入到多层布线层12中来形成导电屏蔽层76、78。
形成这种导电屏蔽层76、78使得可以形成与发送高频信号的导电接线柱24的固定寄生电容，并可以获得连接到导电接线柱24的寄生电容的可预测值。此外，由于导电屏蔽层76、78形成在导电接线柱24与半导体基板(在该图中未示出)之间，所以半导体基板中存在的寄生电阻不会连接到导电接线柱24。因此，在导电接线柱与半导体基板之间设置导电屏蔽层76、78使得可以抑制信号损耗，并且对接收接线柱和发送高频信号的发送接线柱都有利。该屏蔽层对于抑制其中增大了接线柱直径以确保提供高电流的发送接线柱中的信号损耗尤其有效。
然而，尽管导电屏蔽层的存在使得可以抑制半导体基板的寄生电阻，但其为导电接线柱提供了固定的寄生电容。在较低频带，由于寄生电阻比寄生电容对信号损耗产生的影响大，所以寄生电阻的减小有助于损耗降低。另一方面，在高频带，因为寄生电容比寄生电阻对信号损耗产生的影响大，所以设置导电屏蔽层有时变得没有必要。
在导电焊盘14与半导体基板之间的多层布线层12中形成导电屏蔽层也是有效的。这是因为这种构造使得可以获得寄生电容的可预测值并且可以抑制基板的寄生电阻。在下文中将对该情况进行更详细的说明。
图6示出了本实施例中的电源接线柱和接地接线柱的结构示例。在这些接线柱24中，增大直径，增大容许电流，并抑制其本身的阻抗。因为这些接线柱不发送高频信号，所以不形成屏蔽层。
图7A-7D示出了接收接线柱或发送接线柱的结构示例。在图中，图7A是俯视图，图7B是剖视图，图7C、图7D是立体图。在该结构示例中，如俯视图7A和剖视图7B所示，导电接线柱24和导电焊盘(通孔焊盘(via pad))14彼此相距指定距离。导电焊盘14具有直径大于通孔18的直径的圆形形状，并且由多层布线层12的最上层的金属层形成。
当两个接线柱彼此相距指定距离时，在与位于导电接线柱24下方的导电焊盘14相同的层中形成有第一导电屏蔽层80，并且在位于导电焊盘(通孔焊盘)14下方的多层布线层12中形成有第二导电屏蔽层82。由多层布线层12的最上金属层形成第一导电屏蔽层80。形成这两个屏蔽层80、82可使与半导体基板10的寄生电容接近可预测的固定值，以抑制由半导体基板引起的寄生电阻，并抑制与其它高频电路的耦合。如下所述，固定寄生电容使得可将其用作阻抗匹配电路的电容元件。此外，抑制寄生电阻使得可以抑制高频信号损耗。
图8A-8C示出了接收接线柱和发送接线柱的另一结构示例。在图中，图8A是俯视图，图8B是剖视图，图8C是立体图。如俯视图8A和剖视图8B中所示，该示例是示出如下情况的结构示例：其中，导电接线柱24和导电焊盘(通孔焊盘)14作为平面相交叠或彼此靠近。当导电接线柱24和导电焊盘(通孔焊盘)14交叠或彼此靠近时，不能在导电接线柱24的下方形成由多层布线层16上的最上层的金属层构成的屏蔽层。因此，在该配置中，在多层布线层12的内部形成有屏蔽层82。如俯视图8A或立体图8C中所示，形成该屏蔽层82以屏蔽所有的导电接线柱24、其接线柱焊盘22以及导电焊盘(通孔焊盘)14不受半导体基板10的影响。换句话说，从顶面看，屏蔽层具有包括所有导电接线柱24、其接线柱焊盘22以及导电焊盘(通孔焊盘)14的椭圆形状。在该配置中，显示椭圆形状作为示例，但只要能够进行屏蔽，就可以采用任何形状。该屏蔽层82被连接到诸如地电位的固定电位，在多个导电接线柱或多个导电焊盘之间形成预定的寄生电容，并抑制由半导体基板10所产生的寄生电阻。
该实施例中的高频器件可以具有图7和图8所示配置中的任一种，或者可以具有上述两种配置。利用任何一种配置，可以抑制连接到经其发送高频信号的导电接线柱的信号发送路径的寄生电容或寄生电阻引起的特性劣化(损耗增大)。
图9示出了接收低噪声放大器和发送功率放大器的电路的示例。如图3中所示，低噪声放大器38通过天线74、带通滤波器72、切换器70、接收接线柱24E以及阻抗匹配电路36M输入高频接收信号。阻抗匹配电路36M例如由电感77、与导电屏蔽层的寄生电容、以及在其它位置形成的电容C3和C4组成。
低噪声放大器38例如由纵向级联连接的N沟道MOS晶体管Q30、Q31组成。分别向这些晶体管Q30、Q31施加偏置电压Vbias1、Vbias2。晶体管Q30的源极连接地GND，晶体管Q31的漏极通过电感L连接到电源Vdd并通过耦合电容器Cout产生输出信号Fout。如图3中所示，将该输出信号Fout提供给正交解调器。
晶体管Q30在漏极端子上产生对施加到栅极的高频接收信号进行放大后的高频信号，并且晶体管Q31在漏极端子上产生对这个放大的高频信号进一步放大的高频信号。因此，级联连接的两个晶体管提供大放大率。
发送侧的功率放大器56具有与低噪声放大器38基本上相同的电路配置。由晶体管Q30、Q31对从图3中所示的正交调制器提供的高频信号Fin进行放大，并且通过耦合电容器Cout输出经功率放大的高频信号。通过阻抗匹配电路56M将该信号Fout输出到天线。与低噪声放大器类似地，阻抗匹配电路56M由电感79以及形成在信号发送路径中的电容C1和C2组成。
图10是示出导电接线柱的直径与损耗之间的关系的曲线图。在横坐标中绘制接线柱直径(μm)，在纵坐标中绘制损耗。导电接线柱的高度为大约70μm，并且该图示出了关于频率为5GHz的高频信号的损耗。该曲线图清楚地显示出接线柱直径为200μm时的信号损耗大于接线柱直径为100μm时的信号损耗。因此，如果提高频带(这个“如果”缺乏依据)，则电接线柱直径的增大会导致大信号损耗。因此，由于信号损耗的增大导致噪声指数NF的劣化，所以希望尤其是接收接线柱的直径要尽可能的小。
图11是示出对于多个导电接线柱直径的频率与损耗之间的关系的曲线图。在横坐标中绘制频率，在纵坐标中绘制损耗，该图表示对于五个不同导电接线柱直径(圆圈：直径200μm；正方形：175μm；三角形：150μm；X：125μm；菱形：100μm)的频率与损耗之间的关系。样品的导电接线柱高度为70μm。该曲线图清楚地显示出随着频率增大，损耗随着接线柱直径而下降。因此，随着信号频带进一步提高，希望进一步减小经其发送高频信号的导电接线柱的直径。
图12是示出对于多个导电接线柱直径、设置导电屏蔽层和没有此层时所获得的频率与损耗之间的关系的曲线图。在横坐标中绘制频率，在纵坐标中绘制损耗，该图示出了对于四个不同导电接线柱的直径(圆圈：直径200μm、无屏蔽层；菱形：100μm、无屏蔽层；三角形：200μm、有屏蔽层；X：100μm、有屏蔽层)的频率与损耗之间的关系。和上述情况中一样，样品的导电接线柱高度为70μm。
从该图中可知，即使接线柱直径相同，当形成有地屏蔽层时较低频带中的损耗变得更小。但是，如关于接线柱直径为200μm的示例所示，在较高频带中，当设置有地屏蔽层时，损耗反而增大。这是因为形成地屏蔽层导致形成固定的寄生电容，但抑制了半导体基板的寄生电阻。因此，与在低频带中由寄生电容产生的损耗相比，在高频带中由寄生电容产生的损耗变得占主导，并且损耗出现反转(reversal)。因此，在工作在较低频带下的高频器件中，优选地，向发送高频信号的导电接线柱设置地屏蔽层，而在工作在较高频带下的高频器件中，优选地，不设置地屏蔽层。
图13示出了对于多个导电接线柱直径的频率与电感的Q值之间的关系。在样品中，将由再布线层形成的电感连接到导电接线柱。使用四类导电接线柱结构，它们代表两种接线柱直径与存在或不存在屏蔽层的组合(圆圈：直径200μm、无屏蔽层；三角形：直径200μm、有屏蔽层；菱形：直径100μm、无屏蔽层；X：直径100μm、有屏蔽层)。没有符号则表示单纯电感的Q值。如果将导电接线柱连接到电感，则Q值下降(劣化)，并且导电接线柱的直径越大，则此下降就越大。另外，当接线柱直径相同时，在较低频带内，当设置有屏蔽层时Q值的下降较小，但在较高频带内，当不设置屏蔽层时Q值的下降较小。换句话说，观测到与图12中所示的反转现象相同的下降。
上述测试结果表示如下含义。(1)对于发送高频信号并且不需要提供高电流的导电接线柱，可通过减小接线柱的直径来抑制损耗。(2)在工作在较低频带下的高频器件中，优选地，通过对接收接线柱或发送接线柱形成导电屏蔽层来抑制信号损耗，而在工作在较高频带下的高频器件中，优选地，通过不形成导电屏蔽层来抑制信号损耗。(3)另外，对于连接到电感的导电接线柱，在工作在较低频带下的高频器件中，优选地，通过形成导电屏蔽层来抑制Q值的劣化，而在工作在较高频带下的高频器件中，优选地，通过不形成导电屏蔽层来抑制Q值的劣化。
图14示出了第二实施例的高频器件模块的配置。在该高频器件模块100中，在公共模块基板上安装有：高频器件102，用于处理较高频带内的信号；以及高频器件104，与器件102相比用于处理较低频带内的信号。相应的高频器件104是图1至9中所示的芯片尺寸封装的高频器件。该模块100例如是既能处理低频带又能处理高频带的无线LAN卡，或者是能够在多个频带下工作的多模无线装置。
图15A-15B是这两种高频器件的剖视图。图15A是工作在高频带下的器件102的剖视图，图15B是工作在低频带下的器件104的剖视图。如图中所示，在这些器件102、104中，导电接线柱24形成在密封树脂层20内，但为了抑制半导体基板10的高频电路与安装基板的高频电路的耦合，进一步增大工作在高频带下的器件中的导电接线柱24的高度H1，而进一步减小工作在低频带下的器件中的导电接线柱24的高度H2。因为导电接线柱的小高度使得可以抑制信号损耗的劣化，所以优选地该高度尽可能小。但是，由于在较高频率区域内表现出强耦合，所以优选地为该区域形成较高的导电接线柱。
另外，在工作在高频带下的器件102中，即使在发送高频信号的导电接线柱24的下方也不设置地屏蔽层。另一方面，在工作在低频带下的器件104中，在发送高频信号的导电接线柱24下设置有地屏蔽层76、78。

Claims (12)

1、一种高频器件，包括：
半导体基板；
高频电路层，其形成在所述半导体基板的表面处，并且包括电路元件和多层布线层；
多个导电焊盘，其形成在所述高频电路层上，并连接到高频电路的输入和输出以及连接到电源；
第一电绝缘层，其形成在所述高频电路层和所述多个导电焊盘上；
多个再布线层，其形成在所述第一电绝缘层上，并分别连接到所述多个导电焊盘；
电绝缘密封层，其形成在所述第一电绝缘层和所述再布线层上，并且具有比所述多层布线层的厚度大的厚度；
多个安装连接端子，其设置在所述电绝缘密封层上，并与所述多个导电焊盘相对应；以及
多个导电接线柱，其设置在所述电绝缘密封层内，并设置在所述再布线层与所述多个安装连接端子之间，
其中，所述高频电路层的高频电路包括：输入放大器，用于对从对应于所述输入的导电接线柱输入的高频接收信号进行放大；以及功率输出放大器，用于对高频发送信号进行放大并将其从对应于所述输出的导电接线柱输出；并且
其中与所述电源对应的第一导电接线柱具有第一直径；
与所述输入放大器的输入对应的第二导电接线柱具有小于所述第一直径的第二直径；以及
与所述功率输出放大器的输出对应的第三导电接线柱具有大于所述第二直径的第三直径。
2、根据权利要求1所述的高频器件，进一步包括第一屏蔽层，该第一屏蔽层设置在所述高频电路层的上方、在所述第二或第三导电接线柱的下方，并连接到固定电位。
3、根据权利要求2所述的高频器件，进一步包括第二屏蔽层，该第二屏蔽层设置在所述多层布线层的内部、在连接到所述第二或第三导电接线柱的导电焊盘的下方，并连接到固定电位。
4、根据权利要求1所述的高频器件，其中
所述第二或第三导电接线柱和与其对应的导电焊盘被形成为彼此靠近或交叠，
所述高频器件进一步包括第三屏蔽层，该第三屏蔽层设置在所述多层布线层的内部、在所述第二或第三导电接线柱和与其相连接的导电焊盘的下方，并连接到固定电位。
5、根据权利要求1所述的高频器件，包括：第一接线柱结构，其中所述第二或第三导电接线柱和与其对应的导电焊盘彼此分开指定的距离；以及第二接线柱结构，其中所述第二或第三导电接线柱和与其对应的导电焊盘被形成为彼此靠近或交叠，
其中，所述第一接线柱结构包括：第一屏蔽层，其设置在所述高频电路层的上方、在所述第二或第三导电接线柱的下方，并连接到固定电位；以及第二屏蔽层，其设置在所述多层布线层的内部、在连接到所述第二或第三导电接线柱的导电焊盘的下方，并连接到固定电位，并且
所述第二接线柱结构包括第三屏蔽层，其设置在所述多层布线层的内部、在所述第二或第三导电接线柱和与其相连的导电焊盘的下方，并连接到固定电位。
6、根据权利要求1所述的高频器件，其中与同一电源对应的多个所述第一导电接线柱按高密度排列，并且所述第二或第三导电接线柱按比所述第一导电接线柱的密度低的密度排列。
7、根据权利要求1所述的高频器件，进一步包括：
第二屏蔽层，其设置在所述多层布线层的内部、在连接到所述第二或第三导电接线柱的导电焊盘的下方，并连接到固定电位；以及
电感，其设置在所述高频电路层上、在所述多个再布线层之间，并具有盘绕结构，
其中所述输入放大器或功率输出放大器的阻抗匹配电路由所述电感以及所述导电焊盘与所述第二屏蔽层之间的电容构成。
8、根据权利要求1所述的高频器件，进一步包括：
第一屏蔽层，其设置在所述高频电路层上、在所述第二或第三导电接线柱的下方，并连接到固定电位；以及
电感，其设置在所述高频电路层上、在所述多个再布线层之间，并具有盘绕结构，
其中所述输入放大器或功率输出放大器的阻抗匹配电路由所述电感以及所述导电焊盘与所述第一屏蔽层之间的电容构成。
9、根据权利要求1所述的高频器件，进一步包括：
第三屏蔽层，其设置在所述多层布线层内、在所述第二或第三导电接线柱及与其相连接的导电焊盘的下方，并连接到固定电位；以及
电感，其设置在所述高频电路层上、在所述多个再布线层之间，并具有盘绕结构，
其中所述输入放大器或功率输出放大器的阻抗匹配电路由所述电感以及所述导电焊盘与所述第三屏蔽层之间的电容构成。
10、一种高频器件模块，包括：第一高频器件，用于处理第一高频带的信号；以及第二高频器件，用于处理高于所述第一高频带的第二高频带的信号，这两个器件为根据权利要求1的高频器件，
其中所述第二高频器件的导电焊盘的高度大于所述第一高频器件的导电焊盘的高度。
11、一种包括第一高频器件和第二高频器件的高频器件模块，所述第一高频器件和第二高频器件每个都包括：
半导体基板；
高频电路层，其形成在所述半导体基板的表面处，并包括电路元件和多层布线层；
多个导电焊盘，其形成在所述高频电路层上，并连接到高频电路的输入和输出以及连接到电源；
第一电绝缘层，其形成在所述高频电路层和所述多个导电焊盘上；
多个再布线层，其形成在所述第一电绝缘层上，并分别连接到所述多个导电焊盘；
电绝缘密封层，其形成在所述第一电绝缘层和所述再布线层上，并具有比所述多层布线层的厚度大的厚度；
多个安装连接端子，其设置在所述电绝缘密封层上，并与所述多个导电焊盘相对应；以及
多个导电接线柱，其设置在所述电绝缘密封层内，并设置在所述再布线层与所述多个安装连接端子之间，
其中，所述第一高频器件包括用于处理第一高频带的信号的第一高频电路，并且所述第二高频器件包括用于处理高于所述第一高频带的第二高频带的信号的第二高频电路；并且
所述第二高频器件的导电接线柱的高度大于所述第一高频器件的导电接线柱的高度。
12、根据权利要求11所述的高频器件模块，
其中，所述第一高频电路和第二高频电路各包括：输入放大器，用于对从对应于所述输入的导电接线柱输入的高频接收信号进行放大；以及功率输出放大器，用于对高频发送信号进行放大并从对应于所述输出的导电接线柱输出该高频发送信号；并且
其中与所述电源对应的第一导电接线柱具有第一直径；
与所述输入放大器的输入对应的第二导电接线柱具有小于所述第一直径的第二直径；以及
与所述功率输出放大器的输出对应的第三导电接线柱具有大于所述第二直径的第三直径。
CNB2004100816800A 2003-12-24 2004-12-24 高频器件 Expired - Fee Related CN100345285C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003426204A JP3973624B2 (ja) 2003-12-24 2003-12-24 高周波デバイス
JP2003426204 2003-12-24

Publications (2)

Publication Number Publication Date
CN1638102A CN1638102A (zh) 2005-07-13
CN100345285C true CN100345285C (zh) 2007-10-24

Family

ID=34697436

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100816800A Expired - Fee Related CN100345285C (zh) 2003-12-24 2004-12-24 高频器件

Country Status (5)

Country Link
US (1) US6998710B2 (zh)
JP (1) JP3973624B2 (zh)
KR (1) KR100634947B1 (zh)
CN (1) CN100345285C (zh)
TW (1) TWI268583B (zh)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642136B1 (en) 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
US8021976B2 (en) * 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US6815324B2 (en) * 2001-02-15 2004-11-09 Megic Corporation Reliable metal bumps on top of I/O pads after removal of test probe marks
US7902679B2 (en) * 2001-03-05 2011-03-08 Megica Corporation Structure and manufacturing method of a chip scale package with low fabrication cost, fine pitch and high reliability solder bump
US6818545B2 (en) * 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
TWI313507B (en) * 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
US7099293B2 (en) * 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
TWI245402B (en) 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
US7394161B2 (en) * 2003-12-08 2008-07-01 Megica Corporation Chip structure with pads having bumps or wirebonded wires formed thereover or used to be tested thereto
US8067837B2 (en) * 2004-09-20 2011-11-29 Megica Corporation Metallization structure over passivation layer for IC chip
US7295161B2 (en) * 2004-08-06 2007-11-13 International Business Machines Corporation Apparatus and methods for constructing antennas using wire bonds as radiating elements
JP4134004B2 (ja) * 2004-11-15 2008-08-13 Ｔｄｋ株式会社 高周波モジュール
US8294279B2 (en) * 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
JP4185499B2 (ja) * 2005-02-18 2008-11-26 富士通マイクロエレクトロニクス株式会社 半導体装置
JP4774248B2 (ja) * 2005-07-22 2011-09-14 Ｏｋｉセミコンダクタ株式会社 半導体装置
JP2007059878A (ja) 2005-07-27 2007-03-08 Seiko Epson Corp 半導体装置、及び発振器
JP4544181B2 (ja) 2006-03-03 2010-09-15 セイコーエプソン株式会社 電子基板、半導体装置および電子機器
JP5430848B2 (ja) * 2007-12-21 2014-03-05 ラピスセミコンダクタ株式会社 半導体素子、半導体装置、及びそれらの製造方法
JP2010040599A (ja) * 2008-07-31 2010-02-18 Sanyo Electric Co Ltd 半導体モジュールおよび半導体装置
JP5801989B2 (ja) * 2008-08-20 2015-10-28 ラピスセミコンダクタ株式会社 半導体装置および半導体装置の製造方法
US8487435B2 (en) 2008-09-09 2013-07-16 Triquint Semiconductor, Inc. Sheet-molded chip-scale package
US8030770B1 (en) * 2008-09-09 2011-10-04 Triquint Semiconductor, Inc. Substrateless package
JP5249080B2 (ja) * 2009-02-19 2013-07-31 セイコーインスツル株式会社 半導体装置
US8680683B1 (en) 2010-11-30 2014-03-25 Triquint Semiconductor, Inc. Wafer level package with embedded passive components and method of manufacturing
JP5512566B2 (ja) * 2011-01-31 2014-06-04 株式会社東芝 半導体装置
TWI497668B (zh) * 2011-07-27 2015-08-21 矽品精密工業股份有限公司 半導體封裝件及其製法
JP2013080764A (ja) * 2011-10-03 2013-05-02 Murata Mfg Co Ltd 回路モジュール
JP2013110151A (ja) * 2011-11-17 2013-06-06 Elpida Memory Inc 半導体チップ及び半導体装置
KR101582548B1 (ko) * 2012-11-21 2016-01-05 해성디에스 주식회사 인터포져 제조 방법 및 이를 이용한 반도체 패키지 제조 방법
US8907470B2 (en) * 2013-02-21 2014-12-09 International Business Machines Corporation Millimeter wave wafer level chip scale packaging (WLCSP) device and related method
US9040408B1 (en) * 2013-03-13 2015-05-26 Maxim Integrated Products, Inc. Techniques for wafer-level processing of QFN packages
US10163828B2 (en) * 2013-11-18 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and fabricating method thereof
CN104900542B (zh) * 2014-03-06 2018-02-13 中芯国际集成电路制造(上海)有限公司 一种特征尺寸收缩的半导体器件的封装方法及结构
US9583842B2 (en) 2014-07-01 2017-02-28 Qualcomm Incorporated System and method for attaching solder balls and posts in antenna areas
US9768108B2 (en) * 2015-02-20 2017-09-19 Qualcomm Incorporated Conductive post protection for integrated circuit packages
US10128207B2 (en) * 2015-03-31 2018-11-13 Stmicroelectronics Pte Ltd Semiconductor packages with pillar and bump structures
CN105161465A (zh) * 2015-08-10 2015-12-16 中芯长电半导体（江阴）有限公司 晶圆级芯片封装方法
CN105161431A (zh) * 2015-08-12 2015-12-16 中芯长电半导体（江阴）有限公司 晶圆级芯片封装方法
CN105185717A (zh) * 2015-08-12 2015-12-23 中芯长电半导体（江阴）有限公司 晶圆级芯片封装方法
JP2017038085A (ja) * 2016-11-08 2017-02-16 株式会社村田製作所 回路モジュール
KR20180001524U (ko) 2016-11-15 2018-05-24 박로럴 식탁보 겸용 음식물 배달 봉지
JP7390779B2 (ja) * 2017-04-28 2023-12-04 日東電工株式会社 フレキシブル配線回路基板および撮像装置
JP2020027975A (ja) * 2018-08-09 2020-02-20 株式会社村田製作所 高周波モジュールおよび通信装置
JP2020088468A (ja) * 2018-11-19 2020-06-04 富士通株式会社 増幅器及び増幅装置
JP6947153B2 (ja) * 2018-12-20 2021-10-13 株式会社村田製作所 高周波モジュールおよび通信装置
CN110186017A (zh) * 2019-05-06 2019-08-30 江苏稳润光电科技有限公司 一种带连接端子的指示灯

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09306917A (ja) * 1996-05-13 1997-11-28 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH1064953A (ja) * 1996-08-20 1998-03-06 Fujitsu Ltd フェースダウンボンディング半導体装置とその製造方法
JP2002313930A (ja) * 2001-04-11 2002-10-25 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3792635B2 (ja) 2001-12-14 2006-07-05 富士通株式会社 電子装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09306917A (ja) * 1996-05-13 1997-11-28 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH1064953A (ja) * 1996-08-20 1998-03-06 Fujitsu Ltd フェースダウンボンディング半導体装置とその製造方法
JP2002313930A (ja) * 2001-04-11 2002-10-25 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US6998710B2 (en) 2006-02-14
KR100634947B1 (ko) 2006-10-17
TW200522288A (en) 2005-07-01
KR20050065270A (ko) 2005-06-29
US20050139981A1 (en) 2005-06-30
CN1638102A (zh) 2005-07-13
JP2005183870A (ja) 2005-07-07
TWI268583B (en) 2006-12-11
JP3973624B2 (ja) 2007-09-12

Similar Documents

Publication Publication Date Title
CN100345285C (zh) 高频器件
KR101374463B1 (ko) 내장-다이 코어리스 기판들을 이용한 패키지형 시스템 및 그것을 형성하는 프로세스
CN1190113C (zh) 陶瓷叠层器件
CN1206732C (zh) 具有集成射频能力的多芯片模块
CN1287514C (zh) 半导体装置
CN1866515A (zh) 包含顺序堆叠的模拟半导体芯片和数字半导体芯片的sip型封装及其制造方法
US8736034B2 (en) Lead-frame circuit package
CN1638117A (zh) 高频模块
JP2009500820A (ja) アセンブリを製造する方法及びアセンブリ
CN1819167A (zh) 具有电路焊盘的器件及其制造方法
CN1296642A (zh) 射频电路模块
CN1802746A (zh) 高频电子器件的封装
CN1685509A (zh) 具有背侧面空穴安装电容器的电子封装及其加工方法
CN1460397A (zh) 高频模块
CN1941641A (zh) 信号接收装置
CN1282240C (zh) 半导体装置
CN100350611C (zh) 半导体集成电路器件
CN1809925A (zh) 优化的多用途组件
CN1224097C (zh) 半导体装置及其制造方法、电路板和电子仪器
US20050258529A1 (en) High-frequency chip packages
CN1574308A (zh) 热方面增强的部件基片
CN1541414A (zh) 具有侧向连接的电容器的电子组件及其制造方法
US20060091566A1 (en) Bond pad structure for integrated circuit chip
CN1685502A (zh) 高频信号传输构件
CN1848668A (zh) 采用再布线技术而形成于半导体基板上的差动放大电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20071024

Termination date: 20181224

CF01 Termination of patent right due to non-payment of annual fee