CN1685509A - 具有背侧面空穴安装电容器的电子封装及其加工方法 - Google Patents

具有背侧面空穴安装电容器的电子封装及其加工方法 Download PDF

Info

Publication number
CN1685509A
CN1685509A CNA038225646A CN03822564A CN1685509A CN 1685509 A CN1685509 A CN 1685509A CN A038225646 A CNA038225646 A CN A038225646A CN 03822564 A CN03822564 A CN 03822564A CN 1685509 A CN1685509 A CN 1685509A
Authority
CN
China
Prior art keywords
layer
integrated circuit
conductive
conductive pad
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA038225646A
Other languages
English (en)
Inventor
戴维·费加罗
克里斯·鲍德温
李元良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN1685509A publication Critical patent/CN1685509A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
    • H05K1/0231—Capacitors or dielectric substances
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/183—Components mounted in and supported by recessed areas of the printed circuit board

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

电子封装(例如集成电路封装)包括在封装的背侧面上的空穴(410，图4)，所述背侧面是到下一级互连件的连接器(408，图4)位于其上的同一侧面。所述空穴内有触点(412，图4)，其使得一个或多个离散电容器(402，图4)可被电连接到该封装。所述封装在所述电容器和安装在封装前侧面上的集成电路之间提供了具有非常低的垂直电感的路径。

Description

具有背侧面空穴安装电容器的电子封装及其加工方法
技术领域
本发明一般地涉及用于向电子电路提供电容的装置，更具体地说，涉及包括离散电容器的集成电路封装及其加工方法。
背景技术
电子电路，尤其是计算机和仪器电路，近年来的功能已变得越来越强大并且越来越快。随着电路频率的继续上升以及相关联的高频瞬变，电源和地线中的噪音也越来越成为问题。例如这一噪音的产生可能是源于公知的电感性和电容性寄生现象。为了减少这一噪音，公知为旁路电容器的电容器经常被用来向电路提供稳定的信号或稳定的电源。电容器还可用来抑制不希望的辐射，在电子设备(例如处理器)断电时抑制电压过调量(voltageovershoot)，以及在设备加电时抑制电压衰颓(voltage droop)。通常使用多个旁路电容器来提供所期望的电容。
通常将旁路电容器放置得尽量实际地与管芯载荷(die load)或“热点”(“hot spot”)靠近，以增加电容器的效果。通常将旁路电容器表面安装到封装的管芯侧面或焊盘侧面(landside)，管芯被安装或嵌入到封装本身内。图1示出了根据现有技术的集成电路封装102的剖面图，封装102具有焊盘侧面电容器104(“LSC”)和嵌入式芯片电容器106(“ECC”)。LSC 104安装在封装102与管芯108相对的侧面上，ECC 106嵌入在封装102内。
电容器的端子(未示出)通过封装102内的导电性通路和图案化平面连接到集成电路载荷，因而使得电容器104、106可向集成电路108提供旁路电容。电容器通过所述通路和平面到载荷的连接在每个电容器和集成电路载荷之间的供应与返回通路回路中产生了一些“垂直”电感，也称为“回路”电感。
图2示出了模拟图1所示的电容器的电学特性的电路。为了简单起见，图2中未示出电容器的寄生电阻或电容器之间的横向电感。该电路示出了管芯载荷202，其可能需要旁路电容来适当地工作。旁路电容中的一些可以由位于管芯上的由电容器204模型化的电容来提供。然而，其他电容必须在片外(off-chip)提供，模型化为片外电容器206、208。片外电容器206、208例如可以是LSC 104和/或ECC 106，如图1所示。
如上所述，部分地被电感器210模型化的垂直回路电感存在于电容器206、208和管芯载荷202之间。为了简单起见，未示出用于每个电容器的垂直同路电感分量。由于垂直电感会减慢片外电容器206、208的响应时间，因此希望最小化这一电感的大小。垂直回路电感可通过下述方式来减小，即将片外电容器放置得尽可能地电气地靠近管芯载荷，例如可使用ECC 106，ECC 106的放置通常比表面安装的电容器更靠近所述载荷。
然而，使用ECC的一个缺点是一旦它们被嵌入在封装内，就不能去除它们。这可能会导致较低的制造产率，因为如果ECC出现故障或不能提供所需的电容量，则整个组装件(即封装、集成电路和电容器)可能会被拒绝。另外，由于ECC是被封装的，因此它们会比表面安装的电容器保持更多的热量，这会降低ECC可保持的电荷量。
LSC的缺点在于它们不能与表面安装的组件结合使用。表面安装的组件(例如CPU和芯片集)一般在其底侧面上具有焊垫(pad)而不是管脚。所述焊垫直接连接到更低级的互连件(例如印刷电路板)上的对应焊垫。由于所述直接连接，就没有用于LSC的空间了，这就与表面安装所述组件的能力发生冲突。因此，表面安装的组件通常必须采取使用具有更高电感特性的电容方案(例如管芯侧面电容器)。
因此，本领域需要另类电容方案，其可在集成电路封装的设计和加工中提供足够的电容，而具有最小的垂直电感。另外，需要下述低电感电容方案，其使得在需要时可去除或替换离散电容器。还需要下述电容方案，其中的离散电容器比起ECC来说更不易于受到由于电容器产生的热量而导致的性能降级。还需要下述电容方案，其具有低电感特性，并且可与表面安装的组件结合使用。
附图说明
图1示出了根据现有技术的集成电路封装的剖面侧视图，其具有焊盘侧面和嵌入式芯片电容器；
图2示出了模拟图1所示的电容器的电学特性的电路；
图3示出了根据本发明一个实施方案的具有背侧面电容器的集成电路封装的剖面侧视图；
图4示出了根据本发明另一个实施方案的具有背侧面电容器的集成电路封装的剖面侧视图；
图5示出了根据本发明一个实施方案的具有背侧面电容器的集成电路封装的底视图；
图6示出了根据本发明一个实施方案，制造具有背侧面电容器的集成电路封装的方法的流程图；
图7示出了根据本发明的一个实施方案的集成电路封装、插座和印刷电路板；并且
图8示出了根据本发明一个实施方案的电子系统。
具体实施方式
本发明的各个实施方案提供了具有低垂直电感级别的片外电容，以用于进行旁路、电压抑制和供应电荷。另外，各个实施方案的电容器是可移除的(removable)，并且保持的热量比ECC少。在各个实施方案中，这是通过将离散电容器安装在封装焊盘侧面(land-side)上形成的空穴(cavity)内来实现的。为了将这些空穴安装的电容器与LSC区别开来，这里将与各个实施方案结合使用的电容器称为“背侧面电容器”或“BSC”。术语“背侧面”意在表示到下一级互连件(例如插座、内插构件(interposer)或PC板)的连接器存在于其上的封装侧面。这区别于“前侧面”，前侧面意在表示集成电路芯片安装在其上的封装侧面。
虽然各种实施方案的描述基本上指的是结合集成电路封装来使用离散电容器，但是各个实施方案还可与其他类型的封装、内插构件、印刷电路(PC)板或其他电子电路外壳结合使用。也就是说，各个实施方案可以结合各种类型的电子组装件使用，并不局限于和集成电路封装一起使用。另外，各个实施方案可与多种不同类型的封装和封装技术结合使用。例如，各个实施方案可与有机封装或陶瓷封装一起使用，可与所述实施方案一起使用的封装技术包括但不局限于焊盘栅格阵列(例如有机LGA)、管脚栅格阵列(例如塑料PGA或倒装芯片PGA(flip chip PGA))、球栅阵列(例如μBGA、载带BGA、塑料BGA、倒装芯片BGA或倒装芯片载带BGA)以及梁式引线。
图3示出了根据本发明一个实施方案的具有BSC 302的集成电路封装的剖面侧视图。该封装包括核心层304和形成在核心层304的顶表面上的一组封装层306。
核心层304由刚性衬底材料形成。在有机封装中，所述衬底材料可以是标准PC板材料。在无机封装中，所述衬底材料例如可以是陶瓷层。在一个实施方案中，核心层304的厚度范围大约在500-1000微米，但在其他实施方案中核心层304可以更厚或更薄。
核心层304内的导电结构(未示出)在封装层306组内的导电结构和封装底表面上的连接器308之间提供电连接。这些导电结构例如可包括通路(via)、沟槽(trench)或其他垂直连接。连接器308可以是导电管脚，如图所示，或者它们可以是导电垫(conductivepads)。连接器308使得封装可附接到插座、内插构件或PC板。
封装层306组包括一层或多层图案化导电材料318，它们由一层或多层电介质材料320隔开。电介质层320可由有机或无机材料形成。导电层318可由铜形成，但是在其他实施方案中可使用其他导电材料。在一个实施方案中，导电层318的厚度范围大约在10-20微米，电介质层320的厚度范围大约在25-35微米，但是在其他实施方案中层318、320可以更厚或更薄。导电层318通过导电结构(未示出)而被电互连，所述导电结构可包括通路、沟槽或其他垂直连接。
在一个实施方案中，在核心层304的顶表面上形成导电层305，导电层305因此存在于核心层304和封装层306之间。为了进行描述，这里将该层称为“第一前侧面导电层”。
一组导电垫316形成在封装层306组的顶表面上。在一个实施方案中，集成电路芯片314附接到这些焊垫316。因此，焊垫316在集成电路314和封装层306组内的导电结构(例如平面、通路等)之间提供电连接。
空穴310的形成通过核心层304的中央区域，延伸通过核心层304的底表面和顶表面。所述中央区域是核心层304的一个区域，该区域基本位于附接到封装前侧面的集成电路314之下的区域。对于连接器308存在于封装底部外围四周的封装(例如参见图5)，所述中央区域是在所述连接器占用的区域之内，但又不与该区域相交的封装区域。在一个实施方案中，空穴310没有延伸到封装层306组中，但在其他实施方案中空穴310可延伸通过这些层中的一个或多个。在一个实施方案中，空穴310的深度如下，即当在空穴内安装离散电容器302时，所述离散电容器完全包含在空穴310内，而不延伸到空穴310外(即空穴310的深度大于或等于离散电容器302的高度)。在另一个实施方案中，离散电容器302的一部分可延伸到空穴310外。
导电触点或焊垫312形成在空穴310内。这些焊垫312形成在空穴310的上部边界上，在一个实施方案中，所述上部边界是封装层306组的底表面。在一个实施方案中，焊垫312代表第一前侧面导电层305的若干部分，在蚀刻工艺中被选择性地保留。在另一个实施方案中，焊垫312可被选择性地施加到空穴310的上部边界。在其他实施方案中，空穴310延伸通过封装层306中的一个或多个，焊垫312形成在最低的封装层306的底部，空穴310没有延伸通过所述最低的封装层306。
一个或多个离散BSC 302附接到这些焊垫312。因此，焊垫312在BSC 302和封装层306组内的导电结构之间提供电连接。最后，这些导电结构使得可向安装在封装上的集成电路314提供电容。
图4示出了根据本发明另一个实施方案的具有BSC 402的集成电路封装的剖面侧视图。图4所示的实施方案类似于图3所示的实施方案，除了图4所示的实施方案中，所述封装包括形成在核心层404的底表面之下的第二组封装层430之外。为了进行描述，第二组封装层430这里将被称为“背侧面层”，而第一组封装层406这里将被称为“前侧面层”。
第二组封装层430包括一层或多层图案化导电材料432，这些导电材料层由一层或多层电介质材料434隔开。与封装层相关的材料和尺寸前面已结合第一组封装层306(图3)进行了描述，且这些材料和尺寸也适用于第二组封装层430。
导电层432通过导电结构(未示出)电互连到一起，并互连到核心层404和底部连接器408，所述导电结构可包括通路、沟槽或其他垂直连接。在各个实施方案中，底部连接器408可以是导电管脚或焊垫。
在一个实施方案中，第一前侧面导电层405形成在核心层404的顶表面上，因而位于核心层404和第一组封装层406之间。另外，在一个实施方案中，在核心层404的底表面上形成导电层428，因而导电层428位于核心层404和第二组封装层430之间。为了进行描述，此层在这里将被称为“第一背侧面导电层”。
空穴410被形成为通过核心层404和后侧面层430的中央区域，延伸通过核心层404和层430的底表面和顶表面。在一个实施方案中，空穴410没有延伸到前侧面层406中，但是在其他实施方案中，空穴410可延伸通过这些层中的一个或多个。
为了易于说明，图3和4没有完全示出封装可能具有的各种导电和非导电层中的全部。在层306、406、430之上和/或之下也可存在多个层。另外，虽然只示出了3个离散电容器302、402，但是可在空穴310、410内附接更多或更少的电容器。另外，在其他封装配置中可使用更多或更少的焊垫312、316和/或连接器308、408。
图5示出了根据本发明一个实施方案的具有BSC 502的集成电路封装500的底视图。如上所述，电容器502在空穴510内附接到封装500，空穴510被形成为通过封装500的底部的中央区域。
在所示出的配置中，底部连接器508位于空穴510的外围四周，使得封装500可附接到插座、内插构件或PC板。如前所述，连接器508可以是管脚或焊垫，取决于所使用的封装技术。
为了易于说明，图5中只示出了9个离散电容器502。在其他实施方案中，空穴510内可附接更多或更少的电容器。另外，其他封装配置中可使用更多或更少的连接器508。
在各个实施方案中，图3-5所示出的每个电容器302、402、502可以是陶瓷电容器、氧化铝电容器、有机电容器或用许多其他技术制造的电容器，基于这里的描述，这对本领域内的普通技术人员来说是很明显的。这些电容器可具有分布在2个或4个侧面上的两个或更多外部端子。另外，所述封装、集成电路和离散电容器的实际和相对尺寸的变化可以很大，取决于设计或制造约束或其他因素。
图6示出了根据本发明一个实施方案，制造具有BSC的集成电路封装的方法的流程图。该方法开始于方框602，在此提供核心层(例如层304)。在一个实施方案中，核心层由刚性电介质材料形成，可包括也可能不包括在其顶表面和/或底表面上的导电层。例如，在一个实施方案中，核心层可由有机PC板材料(例如环氧树脂材料)形成。例如，在各个实施方案中，可以使用标准PC板材料，例如FR-4环氧树脂玻璃、聚酰亚胺玻璃、苯并环丁烯、特氟隆(Teflon)、其他环氧树脂、注射成型塑料等等。在其他实施方案中，衬底可由无机PC板材料构成，例如陶瓷。
在核心层中形成了通路和/或其他垂直连接，使得在核心层的顶表面和底表面之间可形成电连接。可以使用本领域内的普通技术人员公知的技术来实现传统通路或其他垂直连接的形成。在一个实施方案中，通路是用激光或机械钻孔，并用导电材料镀层或填充而形成的。但在各个实施方案中，通路也可以是打孔形成或使用其他技术形成的。
然后，在方框604，在核心层的顶表面(即前侧面)之上形成一组一个或多个前侧面封装层(例如层306、406，图3、4)和互连。如前所述，这些层交替以导电材料和非导电材料之间。可以在积层(build-up)工艺中图案化导电层，还可以在积层工艺期间形成通路和/或其他垂直连接。
所述前侧面封装层组和互连的形成使用了标准积层技术，它们对于本领域内的普通技术人员来说是公知的。对于有机封装，这些技术例如可包括下述技术的任意组合：光刻、材料沉积、镀层、钻孔、印刷、层压(lamination)以及其他用于选择性地增加或去除导电材料或非导电材料的工艺。对于无机封装，这些技术例如可包括对陶瓷层和图案化导电层的预形成(pre-forming)和堆叠(stacking)。
在一个实施方案中，所述导电材料是铜，但在其他实施方案中可以使用其他导电材料，例如锡、铅、镍、金、钯或其他材料。在一个实施方案中，所述非导电材料由有机PC板材料形成，例如环氧树脂材料。在各个实施方案中，可以使用标准PC板材料，例如FR-4环氧树脂玻璃、聚酰亚胺玻璃、苯并环丁烯、特氟隆、其他环氧树脂、注射成型塑料等等。在其他实施方案中，所述非导电材料可由无机PC板材料(例如陶瓷)构成。
在一个实施方案中，第一前侧面导电层(例如层305、405，图3、4)位于核心层和所述前侧面封装层组之间。该导电层可以预形成在核心层上，或在积层工艺期间形成。在一个实施方案中，第一前侧面导电层具有的导电材料基本在最后形成空穴的整个区域之上。在另一个实施方案中，所述层可以被图案化在将要形成空穴的区域上。在另一个实施方案中，第一前侧面导电层不存在。
在一个实施方案中，在方框606，在核心层的底表面(即背侧面)之下形成一组一个或多个背侧面封装层(例如层430，图4)。如前所述，这些层交替以导电材料和非导电材料。所述导电层可以在积层工艺期间被图形化，还可以在积层工艺期间预形成和/或形成通路和/或其他垂直连接。所述背侧面封装层组和互连的形成使用了标准积层工艺，如上所述，这对本领域内的普通技术人员来说是公知的。
在一个实施方案中，第一背侧面导电层(例如层428，图4)位于核心层和所述背侧面封装层组之间。该导电层可以预形成在核心层上，或者可以在积层工艺期间形成。在一个实施方案中，第一背侧面导电层的形成使得空穴(例如空穴310、410，图3、4)将延伸通过的区域中不存在导电材料。在其他实施方案中，第一背侧面导电层在空穴将延伸通过的区域中确实包括导电材料，或者第一背侧面导电层可以不存在。
虽然上面的描述表明前侧面封装层形成在背侧面封装层之前，但是层形成的顺序可以相反，或者同时形成前侧面和背侧面封装层。在另一个实施方案中，封装可包括前侧面封装层，但不包括背侧面封装层。
在方框608，在封装的中央区域形成空穴(例如空穴310、410、510，图3-5)。在一个实施方案中，空穴的形成使用了掩膜和蚀刻工艺，这对本领域内的普通技术人员来说是公知的。在其他实施方案中，空穴可通过钻孔、打孔或机械去除核心层和导电及非导电层的适当部分而形成的。在另一个实施方案中，封装是由无机材料形成的，空穴可通过在预形成核心层时在核心层的中央区域中形成开孔，并且如果空穴延伸通过封装层，则也在封装层中形成开孔而创建。
在一个实施方案中，空穴被形成为通过所有的背侧面封装层(例如层430，图4)并通过核心层(例如层304、404，图3、4)，但不通过第一前侧面导电层(例如层305、428，图3、4)或其他前侧面导电层(例如层306、406，图3、4)。在其他实施方案中，空穴可被形成为通过第一前侧面导电层和/或一个或多个其他前侧面封装层。
然后，在方框610，在空穴内形成导电触点(例如焊垫312、412，图3、4)。这些焊垫被形成在空穴的上部边界上，在一个实施方案中，所述上部边界是前侧面封装层组的底表面。在其他实施方案中，空穴延伸通过前侧面封装层中的一个或多个，所述焊垫形成在空穴没有延伸通过的最低封装层的底部上。
导电触点例如可通过选择性地去除第一前侧面导电层的若干部分而形成。或者，所述触点可通过选择性地在空穴内施加导电材料而形成。这些选择性的添加或去除工艺对于本领域内的普通技术人员来说是公知的，并且前面已结合对封装层积层工艺的描述而进行了描述。
在方框612，将一个或多个离散BSC(例如电容器302、402、502，图3-5)表面安装到形成在空穴内的导电触点。附接可通过将空穴连接器和电容器端子焊接到一起来进行。或者，可使用固化导电糊或粘合剂来提供所述电容器到焊垫的连接。
最后，在方框614，完成封装加工。在一个实施方案中，这包括在封装的底表面上附接管脚(例如管脚308、408，图3、4)或形成其他类型的连接器(例如焊垫)。另外，在顶表面上形成连接器，并且将集成电路芯片(例如芯片314，图3)附接到顶表面连接器。如果需要的话，可以密封集成电路。最后，进行完成封装加工所需的其他工艺。结合方框614描述的工艺中的一些或全部可以与前面描述的工艺方框并行地进行，或者在后者之前进行。然后所述过程结束。
图7示出了根据本发明各个实施方案的集成电路封装702、插座704和PC板706。从图7的顶部开始，集成电路708容纳在集成电路封装702中。集成电路708包括一个或多个电路，这些电路被电连接到集成电路封装702。
集成电路708可以是多种类型的集成电路中的任意种类。在本发明的一个实施方案中，集成电路708是微处理器。在其他实施方案中，集成电路708可以是存储器件、专用集成电路、数字信号处理器或另一种类型的器件。在所示出的实施例中，集成电路708是“倒装芯片”型集成电路，意味着在芯片上的输入/输出端可存在于其表面上的任一点处。在芯片已经准备好可以附接到集成电路封装702后，它被颠倒过来，并通过焊块或焊球附接到集成电路封装702的顶表面上的匹配焊垫。或者，集成电路708可以是通过连线结合的，其中使用连到集成电路封装702的顶表面上的焊垫的结合线来将输入/输出端连接到集成电路封装702，或用其他方式将输入/输出端连接到封装702。
集成电路708内的一个或多个电路用作为载荷，所述载荷可能需要旁路电容来进行噪音或辐射抑制和/或电压抑制。在本发明的一个实施方案中，这一电容中的一些是由BSC710(例如电容器302、402、502，图3-5)提供的，其中BSC 710表面安装在封装702的背侧面上的空穴(例如空穴310、410、510，图3-5)内。按照这种方式，向集成电路708提供了一级或多级附加电容。在其他实施方案中，BSC被表面安装在内插构件(未示出)、插座704和/或PC板706上的空穴内。
集成电路封装702通过PC板706上的插座704耦合到PC板706。在所示出的实施例中，封装702包括管脚，所述管脚与插座704中的互补性管脚孔相匹配。或者，可使用焊接连接，例如球栅阵列连接，将封装702电连接及物理连接到PC板706。在另一个实施方案中，集成电路封装702可通过内插构件(未示出)连接到插座704和/或PC板706。在其他实施方案中可使用其他方式来连接集成电路封装702和PC板706。
PC板706例如可以是计算机或其他电子系统的主板。这样，它用作为向集成电路708提供电源、接地和信号的工具。这些电源、接地和其他信号是通过PC板706、插座704和集成电路封装702上面或内部的迹线(trace)或平面(未示出)提供的。
上面结合各个实施方案而描述的配置可形成为电子系统的一部分。图8示出了根据本发明一个实施方案的电子系统。图8所示的系统例如可以是计算机、无线或有线通信设备(例如电话、调制解调器、移动电话、寻呼机、无线电装置等等)、电视、监视器，或几乎任何其他类型的可受益于使用背侧面空穴安装的电容器的电子系统。
所述电子系统包括电路802、封装804、PC板806、存储器件808和电源810。封装804和/或PC板806包括一个或多个根据本发明的各个实施方案而安装在空穴内的BSC。
结论
已经描述了具有背侧面空穴安装的电容器的集成电路封装以及用于加工该封装的方法的各个实施方案，并描述了将该封装包括到电子系统内。所述各个实施方案可用来减小离散电容器和集成电路载荷之间存在的垂直电感。通过利用背侧面空穴安装的电容器，所述各个实施方案提供了下述电容方案，其中的电容器是可替换的，并且不易遭受到热相关的性能降级。另外，所述各个实施方案可与表面安装的组件结合使用，所述组件的底表面上具有焊垫，因为背侧面空穴安装的电容器不会干扰这些焊垫到下一级互连件上的对应焊垫的连接。
虽然前述尺寸和范围示例被认为是典型的，但是本发明的各个实施方案并不局限于这些尺寸或范围。可以认识到产业内的趋势一般是降低器件尺寸以获得相关联的成本和性能益处。
在前面的详细描述中参考了构成所述描述一部分的附图，在附图中以说明的方式示出了可以在其中实施本发明的具体实施方案。这些实施方案被足够详细地进行了描述，以使得本领域内的普通技术人员可实施本发明。
本领域内的普通技术人员将会认识到，任何被设计来实现相同目的的设计可用来替换所示出的实施方案。所述各个实施方案是在向管芯提供额外的片外电容这一上下文中描述的。本领域内的普通技术人员将会理解到，基于这里的描述，本发明的方法和装置还可应用到许多其他应用中，这些应用中需要具有低垂直电感、可替换性和/或改善的散热特性的电容器配置。因此，所有这些应用都落在本发明的精神和范围之内。
本申请应覆盖本发明的任何改装或变体。因此，前面的详细描述不应被看作是限制性的，并且，本领域内的普通技术人员将会很容易的认识到，可对已被描述和说明来解释本发明的本质的细节、材料和部件与步骤的设计作出各种其他改变，而不会偏离如在所附权利要求书中表述的本发明的精神和范围。

Claims (24)

1.一种集成电路封装，包括：
核心层，其由刚性衬底材料形成，并具有顶表面、底表面和空穴，所述空穴被形成为通过中央区域并延伸通过所述顶表面和底表面；
第一组封装层，其形成在所述核心层的所述顶表面和所述空穴之上，所述第一组封装层包括由一层或多层电介质材料隔开的一层或多层图案化导电材料；
形成在所述空穴内的第一导电垫，其中第一导电垫在一个或多个离散电容器和所述第一组封装层之间提供电连接；以及
形成在所述第一组封装层的顶表面上的第二导电垫，其中所述第二导电垫在附接到所述第二导电垫的集成电路和所述第一组封装层之间提供电连接。
2.如权利要求1所述的集成电路封装，还包括形成在所述核心层的顶表面上的第一导电层，其中所述第一导电垫是所述第一导电层的若干部分。
3.如权利要求1所述的集成电路封装，还包括第二组封装层，其形成在所述核心层的底表面之下，所述第二组封装层包括由附加的一层或多层电介质材料隔开的附加的一层或多层图案化导电材料。
4.如权利要求1所述的集成电路封装，其中所述核心层的厚度范围大约在500到1000微米。
5.如权利要求1所述的集成电路封装，还包括安装到所述第二导电垫上并电连接到所述第二导电垫的集成电路。
6.如权利要求1所述的集成电路封装，还包括电连接到所述第一导电垫的所述一个或多个离散电容器。
7.如权利要求1所述的集成电路封装，还包括所述集成电路封装的底表面上的多个连接器。
8.如权利要求1所述的集成电路封装，其中所述一层或多层电介质材料由有机材料形成。
9.如权利要求1所述的集成电路封装，其中所述一层或多层电介质材料由陶瓷形成。
10.一种电子系统，包括：
集成电路封装，具有：
核心层，其由刚性衬底材料形成，并具有顶表面、底表面和空穴，所述空穴被形成为通过中央区域并延伸通过所述顶表面和底表面，
第一组封装层，其形成在所述核心层的顶表面和所述空穴之上，所述第一组封装层包括由一层或多层电介质材料隔开的一层或多层图案化导电材料，
形成在所述空穴内的第一导电垫，其中所述第一导电垫在一个或多个离散电容器和所述第一组封装层之间提供电连接，以及
形成在所述第一组封装层的顶表面上的第二导电垫，其中所述第二导电垫在附接到所述第二导电垫的集成电路和所述第一组封装层之间提供电连接；
电连接到所述第一导电垫的所述一个或多个离散电容器；以及
附接到所述第二导电垫的所述集成电路。
11.如权利要求10所述的电子系统，其中所述一个或多个离散电容器是陶瓷电容器。
12.如权利要求10所述的电子系统，还包括所述集成电路封装的底表面上的多个连接器。
13.如权利要求12所述的电子系统，其中所述多个连接器是导电管脚。
14.如权利要求12所述的电子系统，其中所述多个连接器是导电垫。
15.如权利要求10所述的电子系统，其中所述集成电路是微处理器。
16.如权利要求10所述的电子系统，还包括：
电源；以及
存储器件。
17.一种用于制造集成电路封装的方法，该方法包括：
提供由刚性电介质材料形成的核心层；
在所述核心层的顶表面之上形成一个或多个前侧面层，其中所述一个或多个前侧面层交替以导电层和非导电层，并且可将集成电路安装到所述一个或多个前侧面层的顶表面上；
通过所述核心层的中央区域形成空穴，并延伸通过所述核心层的顶表面和底表面；以及
在所述空穴内形成导电垫，其中所述导电垫在一个或多个离散电容器和所述一个或多个前侧面层之间提供电连接。
18.如权利要求17所述的方法，还包括通过将所述一个或多个离散电容器表面安装到所述导电垫，将所述一个或多个离散电容器附接到所述导电垫。
19.如权利要求17所述的方法，还包括在所述核心层的底表面之下形成一个或多个背侧面层，其中所述一个或多个背侧面层交替以导电层和非导电层，所述空穴延伸通过所述一个或多个背侧面层，并且可将导电连接器附接到所述一个或多个背侧面层的底表面。
20.如权利要求19所述的方法，还包括将导电管脚附接到所述一个或多个背侧面层的底表面，其中所述导电管脚是所述导电连接器。
21.如权利要求17所述的方法，其中核心层由有机材料形成，并且，形成所述一个或多个前侧面层的步骤包括使用包括光刻、材料沉积、镀膜和钻孔的积层技术。
22.如权利要求21所述的方法，其中形成所述空穴的步骤包括使用掩膜和蚀刻工艺。
23.如权利要求17所述的方法，其中核心层由陶瓷形成，并且，形成所述一个或多个前侧面层包括预形成和堆叠陶瓷层和非导电层。
24.如权利要求23所述的方法，其中形成所述空穴包括预形成在其中央区域具有开孔的所述核心层。
CNA038225646A 2002-07-31 2003-07-24 具有背侧面空穴安装电容器的电子封装及其加工方法 Pending CN1685509A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/210,391 US20040022038A1 (en) 2002-07-31 2002-07-31 Electronic package with back side, cavity mounted capacitors and method of fabrication therefor
US10/210,391 2002-07-31

Publications (1)

Publication Number Publication Date
CN1685509A true CN1685509A (zh) 2005-10-19

Family

ID=31187309

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA038225646A Pending CN1685509A (zh) 2002-07-31 2003-07-24 具有背侧面空穴安装电容器的电子封装及其加工方法

Country Status (5)

Country Link
US (1) US20040022038A1 (zh)
KR (1) KR20050026972A (zh)
CN (1) CN1685509A (zh)
AU (1) AU2003254230A1 (zh)
WO (1) WO2004012266A1 (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101807571A (zh) * 2009-02-16 2010-08-18 索尼公司 电容元件、其设计方法及包括该电容元件的集成电路装置
CN102106194B (zh) * 2006-12-14 2013-12-04 英特尔公司 具有凹嵌的器件的陶瓷封装衬底
TWI458399B (zh) * 2008-09-22 2014-10-21 Intel Corp 無核心基板製造方法
CN104851841A (zh) * 2014-02-13 2015-08-19 台湾积体电路制造股份有限公司 包括嵌入式表面贴装器件的半导体封装件及其形成方法
CN105321915A (zh) * 2014-08-01 2016-02-10 三星电机株式会社 嵌入式板及其制造方法
CN106356358A (zh) * 2015-07-13 2017-01-25 艾马克科技公司 半导体封装及其制造方法
CN106952878A (zh) * 2016-01-06 2017-07-14 艾马克科技公司 具有用于嵌入式装置的蚀刻沟槽的半导体装置

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6777818B2 (en) * 2001-10-24 2004-08-17 Intel Corporation Mechanical support system for a thin package
US20050104678A1 (en) * 2003-09-11 2005-05-19 Shahrooz Shahparnia System and method for noise mitigation in high speed printed circuit boards using electromagnetic bandgap structures
JP4343082B2 (ja) * 2003-12-25 2009-10-14 アルプス電気株式会社 電子回路ユニット、及びその製造方法
US6992377B2 (en) 2004-02-26 2006-01-31 Freescale Semiconductor, Inc. Semiconductor package with crossing conductor assembly and method of manufacture
US7345359B2 (en) * 2004-03-05 2008-03-18 Intel Corporation Integrated circuit package with chip-side signal connections
US20050205292A1 (en) * 2004-03-18 2005-09-22 Etenna Corporation. Circuit and method for broadband switching noise suppression in multilayer printed circuit boards using localized lattice structures
US7230317B2 (en) * 2004-09-08 2007-06-12 Intel Corporation Capacitor placement for integrated circuit packages
US7148554B2 (en) * 2004-12-16 2006-12-12 Delphi Technologies, Inc. Discrete electronic component arrangement including anchoring, thermally conductive pad
US7166917B2 (en) * 2005-01-05 2007-01-23 Advanced Semiconductor Engineering Inc. Semiconductor package having passive component disposed between semiconductor device and substrate
US7378733B1 (en) 2006-08-29 2008-05-27 Xilinx, Inc. Composite flip-chip package with encased components and method of fabricating same
KR100780961B1 (ko) * 2006-10-02 2007-12-03 삼성전자주식회사 리워크가 가능한 수동소자 내장형 인쇄회로기판 및 그제조방법과 반도체 모듈
JP2008130618A (ja) * 2006-11-16 2008-06-05 Murata Mfg Co Ltd 多層配線基板
JP2008186962A (ja) * 2007-01-29 2008-08-14 Murata Mfg Co Ltd 多層配線基板
US20080205023A1 (en) * 2007-02-27 2008-08-28 International Business Machines Corporation Electronic components on trenched substrates and method of forming same
KR100867505B1 (ko) * 2007-09-19 2008-11-07 삼성전기주식회사 적층형 칩 커패시터 실장용 회로기판 및 적층형 칩커패시터를 구비한 회로기판 장치
US7605460B1 (en) 2008-02-08 2009-10-20 Xilinx, Inc. Method and apparatus for a power distribution system
TWI432673B (zh) * 2011-08-04 2014-04-01 Ｌｅｄ驅動晶片之整合裝置
US20130229777A1 (en) * 2012-03-01 2013-09-05 Infineon Technologies Ag Chip arrangements and methods for forming a chip arrangement
US9293426B2 (en) * 2012-09-28 2016-03-22 Intel Corporation Land side and die side cavities to reduce package Z-height
KR20150009826A (ko) * 2013-07-17 2015-01-27 삼성전자주식회사 소자 내장형 패키지 기판 및 이를 포함하는 반도체 패키지
US9185794B1 (en) 2013-07-31 2015-11-10 Juniper Networks, Inc. Apparatus and methods for placement of discrete components on internal printed circuit board layers
KR20150070810A (ko) * 2013-12-17 2015-06-25 삼성전기주식회사 캐패시터 내장 기판 및 그 제조 방법
US9392695B2 (en) * 2014-01-03 2016-07-12 Samsung Electro-Mechanics Co., Ltd. Electric component module
JP2016082163A (ja) * 2014-10-21 2016-05-16 イビデン株式会社 プリント配線板
US9660017B2 (en) * 2015-01-20 2017-05-23 Mediatek Inc. Microelectronic package with surface mounted passive element
US9493083B1 (en) 2015-06-22 2016-11-15 Delphi Technologies, Inc. Electrical plug adapter
US9693459B2 (en) 2015-07-16 2017-06-27 Delphi Technologies, Inc. Circuit board assembly and method of manufacturing same
US11355427B2 (en) * 2016-07-01 2022-06-07 Intel Corporation Device, method and system for providing recessed interconnect structures of a substrate
KR20180018167A (ko) * 2016-08-12 2018-02-21 삼성전자주식회사 반도체 패키지 및 이를 포함하는 디스플레이 장치
KR101952869B1 (ko) * 2017-05-29 2019-02-27 삼성전기주식회사 커패시터
US11289412B2 (en) 2019-03-13 2022-03-29 Texas Instruments Incorporated Package substrate with partially recessed capacitor
US20200373260A1 (en) * 2019-05-24 2020-11-26 Microsoft Technology Licensing, Llc Decoupling capacitance arrangements for integrated circuit devices
US11710726B2 (en) 2019-06-25 2023-07-25 Microsoft Technology Licensing, Llc Through-board power control arrangements for integrated circuit devices
US11723150B2 (en) * 2020-09-04 2023-08-08 Micron Technology, Inc. Surface mount device bonded to an inner layer of a multi-layer substrate

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3201681B2 (ja) * 1993-04-15 2001-08-27 株式会社日立国際電気 表面実装型混成集積回路装置
US5741729A (en) * 1994-07-11 1998-04-21 Sun Microsystems, Inc. Ball grid array package for an integrated circuit
US5608261A (en) * 1994-12-28 1997-03-04 Intel Corporation High performance and high capacitance package with improved thermal dissipation
US5841193A (en) * 1996-05-20 1998-11-24 Epic Technologies, Inc. Single chip modules, repairable multichip modules, and methods of fabrication thereof
JP2842378B2 (ja) * 1996-05-31 1999-01-06 日本電気株式会社 電子回路基板の高密度実装構造
US6272020B1 (en) * 1997-10-16 2001-08-07 Hitachi, Ltd. Structure for mounting a semiconductor device and a capacitor device on a substrate
US5898217A (en) * 1998-01-05 1999-04-27 Motorola, Inc. Semiconductor device including a substrate having clustered interconnects
US5939782A (en) * 1998-03-03 1999-08-17 Sun Microsystems, Inc. Package construction for integrated circuit chip with bypass capacitor
US6229404B1 (en) * 1998-08-31 2001-05-08 Kyocera Corporation Crystal oscillator
JP3476127B2 (ja) * 1999-05-10 2003-12-10 株式会社村田製作所 積層コンデンサ
US6577015B1 (en) * 2000-03-07 2003-06-10 Micron Technology, Inc. Partial slot cover for encapsulation process
JP2002043500A (ja) * 2000-05-17 2002-02-08 Ngk Spark Plug Co Ltd 配線基板
JP3455498B2 (ja) * 2000-05-31 2003-10-14 株式会社東芝 プリント基板および情報処理装置
US6734534B1 (en) * 2000-08-16 2004-05-11 Intel Corporation Microelectronic substrate with integrated devices
US6577490B2 (en) * 2000-12-12 2003-06-10 Ngk Spark Plug Co., Ltd. Wiring board
US6532143B2 (en) * 2000-12-29 2003-03-11 Intel Corporation Multiple tier array capacitor
WO2002096166A1 (en) * 2001-05-18 2002-11-28 Corporation For National Research Initiatives Radio frequency microelectromechanical systems (mems) devices on low-temperature co-fired ceramic (ltcc) substrates

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102106194B (zh) * 2006-12-14 2013-12-04 英特尔公司 具有凹嵌的器件的陶瓷封装衬底
TWI458399B (zh) * 2008-09-22 2014-10-21 Intel Corp 無核心基板製造方法
CN101807571B (zh) * 2009-02-16 2014-05-07 索尼公司 电容元件、其设计方法及包括该电容元件的集成电路装置
CN101807571A (zh) * 2009-02-16 2010-08-18 索尼公司 电容元件、其设计方法及包括该电容元件的集成电路装置
CN111613612A (zh) * 2014-02-13 2020-09-01 台湾积体电路制造股份有限公司 包括嵌入式表面贴装器件的半导体封装件及其形成方法
CN104851841A (zh) * 2014-02-13 2015-08-19 台湾积体电路制造股份有限公司 包括嵌入式表面贴装器件的半导体封装件及其形成方法
CN111613612B (zh) * 2014-02-13 2022-03-29 台湾积体电路制造股份有限公司 包括嵌入式表面贴装器件的半导体封装件及其形成方法
CN105321915A (zh) * 2014-08-01 2016-02-10 三星电机株式会社 嵌入式板及其制造方法
CN106356358A (zh) * 2015-07-13 2017-01-25 艾马克科技公司 半导体封装及其制造方法
US11152296B2 (en) 2015-07-13 2021-10-19 Amkor Technology Singapore Holding Pte Ltd. Semiconductor package and manufacturing method thereof
US12009289B2 (en) 2015-07-13 2024-06-11 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor package and manufacturing method thereof
CN106952878A (zh) * 2016-01-06 2017-07-14 艾马克科技公司 具有用于嵌入式装置的蚀刻沟槽的半导体装置
CN106952878B (zh) * 2016-01-06 2023-03-14 艾马克科技公司 具有用于嵌入式装置的蚀刻沟槽的半导体装置

Also Published As

Publication number Publication date
WO2004012266A1 (en) 2004-02-05
KR20050026972A (ko) 2005-03-16
US20040022038A1 (en) 2004-02-05
AU2003254230A1 (en) 2004-02-16

Similar Documents

Publication Publication Date Title
CN1685509A (zh) 具有背侧面空穴安装电容器的电子封装及其加工方法
CN1264214C (zh) 具有埋置电容器的电子封装及其制造方法
US6532143B2 (en) Multiple tier array capacitor
US6555920B2 (en) Vertical electronic circuit package
US7889509B2 (en) Ceramic capacitor
US7378733B1 (en) Composite flip-chip package with encased components and method of fabricating same
KR20040015760A (ko) 수직 접속된 캐패시터를 구비하는 전자 어셈블리 및 제조방법
EP1387403A2 (en) Semiconductor packaging
EP2763518A1 (en) Component embedded substrate mounting body, method for manufacturing same and component embedded substrate
KR20160066311A (ko) 반도체 패키지 및 반도체 패키지의 제조방법
US6636416B2 (en) Electronic assembly with laterally connected capacitors and manufacturing method
CN1914727A (zh) 电子零部件及其制造方法
CN108461483B (zh) 一种嵌入式电容转接板封装结构及制造方法
TWI395318B (zh) 使用嵌入式晶片載板之薄型立體堆疊封裝結構
US20230048468A1 (en) Semiconductor emi shielding component, semiconductor package structure and manufacturing method thereof
CN100343984C (zh) 可嵌埋电子组件的半导体封装散热件结构
CN1298203C (zh) 电路装置
CN1303685C (zh) 球栅阵列半导体封装件
CN100341124C (zh) 芯片置入式封装制程
CN217983329U (zh) 半导体封装结构
WO2023070488A1 (zh) 一种封装结构、封装方法以及功率放大器
JPH08236692A (ja) 混成集積回路装置およびその製造方法
CN1797761A (zh) 电源芯线器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 1083387

Country of ref document: HK

C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication
REG Reference to a national code

Ref country code: HK

Ref legal event code: WD

Ref document number: 1083387

Country of ref document: HK