JP3201681B2 - 表面実装型混成集積回路装置 - Google Patents
表面実装型混成集積回路装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、通信機，電子機器等に
用いられ、その電子回路の一部を機能回路として集積す
る混成集積回路装置に関するものである。
用いられ、その電子回路の一部を機能回路として集積す
る混成集積回路装置に関するものである。
【０００２】
【従来の技術】電子機器の小形化が進むにつれて内部電
子回路の集積度が高くなり数々の工夫がなされている。
図３は従来の電子機能回路装置の構造例図であり、
（Ａ）は縦断面図を示し、（Ｂ）はケース１５を外した
内部構造例を示す斜視図である。図において、１０は半
導体実装部品、１１は抵抗コンデンサ複合部品、１２は
角形チップ部品である。これらを面実装した回路基板１
３は外部接続用ガラスハーメチックピンを有する金属ベ
ース１４に取付けられ金属ケース１５によって気密封止
されている。
子回路の集積度が高くなり数々の工夫がなされている。
図３は従来の電子機能回路装置の構造例図であり、
（Ａ）は縦断面図を示し、（Ｂ）はケース１５を外した
内部構造例を示す斜視図である。図において、１０は半
導体実装部品、１１は抵抗コンデンサ複合部品、１２は
角形チップ部品である。これらを面実装した回路基板１
３は外部接続用ガラスハーメチックピンを有する金属ベ
ース１４に取付けられ金属ケース１５によって気密封止
されている。
【０００３】図４は図３の半導体実装部品１０の詳細を
示す構造例図であり、（Ａ）は縦断面図を示し、（Ｂ）
はそのキャップ１７を外した内部構造を示す斜視図であ
る。図において、１６は中央縦断面が凹状の有底無蓋箱
形のセラミック多層基板であり、その内部底面に半導体
ベアチップ２０が金またはアルミの細線１５によってワ
イヤボンディングされている。１８は金属枠体であり、
セラミック多層基板１６の周囲頂部に銀ろうなどのろう
剤１９によってろう付けされている。１７は金属キャッ
プであり、金属枠体１８の上面に抵抗溶接などによって
接合されて内部空間が形成されている。半導体ベアチッ
プ２０は、このようにして形成された内部空間によって
その細線の保護と対環境保護のために気密封止されてい
る。（Ａ）に示したセラミック多層基板１６の周縁の黒
い太線部分は配線導体部分であり、底面両側部分は図３
の回路基板１３に面実装する際の電極となる。図５は図
３の抵抗コンデンサ複合部品１１の詳細を示す構造例図
であり、（Ａ）は縦断面図を示し（Ｂ）はその斜視図で
ある。図において、２１は積層セラミックコンデンサ、
２２はその上面に設けられた印刷抵抗体、２３は抵抗体
２２とその導体配線を保護するためのオーバガラスであ
る。（Ａ）の積層セラミックコンデンサ２１の太線部分
は各層のコンデンサの電極及び導体配線部分を示す。そ
の底面の両端部分は図３の回路基板１３に面実装する際
の電極となる。
示す構造例図であり、（Ａ）は縦断面図を示し、（Ｂ）
はそのキャップ１７を外した内部構造を示す斜視図であ
る。図において、１６は中央縦断面が凹状の有底無蓋箱
形のセラミック多層基板であり、その内部底面に半導体
ベアチップ２０が金またはアルミの細線１５によってワ
イヤボンディングされている。１８は金属枠体であり、
セラミック多層基板１６の周囲頂部に銀ろうなどのろう
剤１９によってろう付けされている。１７は金属キャッ
プであり、金属枠体１８の上面に抵抗溶接などによって
接合されて内部空間が形成されている。半導体ベアチッ
プ２０は、このようにして形成された内部空間によって
その細線の保護と対環境保護のために気密封止されてい
る。（Ａ）に示したセラミック多層基板１６の周縁の黒
い太線部分は配線導体部分であり、底面両側部分は図３
の回路基板１３に面実装する際の電極となる。図５は図
３の抵抗コンデンサ複合部品１１の詳細を示す構造例図
であり、（Ａ）は縦断面図を示し（Ｂ）はその斜視図で
ある。図において、２１は積層セラミックコンデンサ、
２２はその上面に設けられた印刷抵抗体、２３は抵抗体
２２とその導体配線を保護するためのオーバガラスであ
る。（Ａ）の積層セラミックコンデンサ２１の太線部分
は各層のコンデンサの電極及び導体配線部分を示す。そ
の底面の両端部分は図３の回路基板１３に面実装する際
の電極となる。
【０００４】
【発明が解決しようとする課題】このような従来の構造
では次のような問題点がある。 （イ）半導体実装部品１０と抵抗コンデンサ複合部品１
１及びその他の角形チップ部品１２を一旦回路基板１３
に面実装した後さらに金属ベース１４に取付けケース１
５によってパッケージする組立て構成のため、構成部品
点数が多く小形化，コストダウンに限界がある。 （ロ）半導体ベアチップは、面実装用のセラミックまた
はモールドパッケージに実装され、さらに他の部品と共
に組立てられてもう一度気密封止され電磁シールドされ
るので２重パッケージング構成となり、そのための材料
や加工のための費用がかかるばかりでなく組立て時間が
かかる。本発明の目的は、上述のような問題点を解決し
組立工程と部品点数を削減した表面実装型混成集積回路
装置を提供することにある。
では次のような問題点がある。 （イ）半導体実装部品１０と抵抗コンデンサ複合部品１
１及びその他の角形チップ部品１２を一旦回路基板１３
に面実装した後さらに金属ベース１４に取付けケース１
５によってパッケージする組立て構成のため、構成部品
点数が多く小形化，コストダウンに限界がある。 （ロ）半導体ベアチップは、面実装用のセラミックまた
はモールドパッケージに実装され、さらに他の部品と共
に組立てられてもう一度気密封止され電磁シールドされ
るので２重パッケージング構成となり、そのための材料
や加工のための費用がかかるばかりでなく組立て時間が
かかる。本発明の目的は、上述のような問題点を解決し
組立工程と部品点数を削減した表面実装型混成集積回路
装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明の表面実装型混成
集積回路装置は、配線用の側面導体及び内部導体を有し
上面が平坦で底面に複数の凹部が設けられた多層セラミ
ック基板と、該多層セラミック基板の前記上面に設けら
れた導体電極に取付けられた少なくとも１つの半導体等
のベアチップと、該半導体等のベアチップを保護するた
めの空間部分を設けるため前記多層セラミック基板の前
記上面に取付けられた金属枠体と、該枠体の上面に前記
空間部分を封止するために接合された金属キャップと、
前記多層セラミック基板の底面に設けられた前記複数の
凹部に収容されたコイル，抵抗，コンデンサ等のチップ
部品とが備えられ、前記半導体等のベアチップと前記チ
ップ部品とが前記多層セラミック基板の表面または内部
に設けられた配線導体によって所定の回路が形成され、
前記多層セラミック基板の裏面に表面実装用の平面電極
端子が設けられた表面実装型混成集積回路装置であっ
て、 前記コイル，抵抗，コンデンサ等のチップ部品は、
それぞれ両端の電極部分の４面が導電性接着剤によって
前記複数の凹部に固着されていることを特徴とするもの
である。
集積回路装置は、配線用の側面導体及び内部導体を有し
上面が平坦で底面に複数の凹部が設けられた多層セラミ
ック基板と、該多層セラミック基板の前記上面に設けら
れた導体電極に取付けられた少なくとも１つの半導体等
のベアチップと、該半導体等のベアチップを保護するた
めの空間部分を設けるため前記多層セラミック基板の前
記上面に取付けられた金属枠体と、該枠体の上面に前記
空間部分を封止するために接合された金属キャップと、
前記多層セラミック基板の底面に設けられた前記複数の
凹部に収容されたコイル，抵抗，コンデンサ等のチップ
部品とが備えられ、前記半導体等のベアチップと前記チ
ップ部品とが前記多層セラミック基板の表面または内部
に設けられた配線導体によって所定の回路が形成され、
前記多層セラミック基板の裏面に表面実装用の平面電極
端子が設けられた表面実装型混成集積回路装置であっ
て、 前記コイル，抵抗，コンデンサ等のチップ部品は、
それぞれ両端の電極部分の４面が導電性接着剤によって
前記複数の凹部に固着されていることを特徴とするもの
である。
【０００６】
【実施例】図１は本発明の実施例を示す構造図であり、
（Ａ）は縦断面図を示し、（Ｂ）は上方からみた上面斜
視図、（Ｃ）は下方からみた下面斜視図である。図にお
いて、１は多層セラミック基板であり、上面は平坦であ
るが下面には複数の凹部４が設けられている。５は半導
体ベアチップ、６は細線、７はコバール等の金属枠体、
８は金属キャップ、９は多層セラミック基板１の凹部４
に収容された角形チップ部品であり、例えば、９ａは角
型チップコイル、９ｂはチップ抵抗、９ｃはチップコン
デンサである。（Ａ）に示す多層セラミック基板１の断
面内部及び周縁部の太線部分は配線導体を示し、２は側
面導体、３は内部導体であり、上面に搭載された半導体
ベアチップ５及びチップ部品９ａ，９ｂ，９ｃの接続配
線と外部回路への接続用電極である。図１の実施例では
１つの半導体ベアチップの例を示しているが一般には複
数個の半導体ベアチップの金線またはアルミ線によるワ
イヤボンディング実装またはフリップチップ実装され
る。多層セラミック基板１の材質は、低誘電率のグリー
ンシートを積層したガラスセラミックであるが、電子回
路の信号周波数が低い場合はアルミナを用いてもよい。
上述の構成例のように、本発明の構成の第１の特徴は、
多層セラミック基板１の上面に少なくとも１つの半導体
ベアチップ５を直接実装封止することにより、従来の半
導体チップの２重封止を回避することができることであ
る。そのため、従来の回路基板と、全体を収容する金属
ベースや金属ケースが不要となり、それらを組立てる工
程も不要となる。しかも、全体の装置を電子機器の基板
（マザーボード）に面実装することができる。
（Ａ）は縦断面図を示し、（Ｂ）は上方からみた上面斜
視図、（Ｃ）は下方からみた下面斜視図である。図にお
いて、１は多層セラミック基板であり、上面は平坦であ
るが下面には複数の凹部４が設けられている。５は半導
体ベアチップ、６は細線、７はコバール等の金属枠体、
８は金属キャップ、９は多層セラミック基板１の凹部４
に収容された角形チップ部品であり、例えば、９ａは角
型チップコイル、９ｂはチップ抵抗、９ｃはチップコン
デンサである。（Ａ）に示す多層セラミック基板１の断
面内部及び周縁部の太線部分は配線導体を示し、２は側
面導体、３は内部導体であり、上面に搭載された半導体
ベアチップ５及びチップ部品９ａ，９ｂ，９ｃの接続配
線と外部回路への接続用電極である。図１の実施例では
１つの半導体ベアチップの例を示しているが一般には複
数個の半導体ベアチップの金線またはアルミ線によるワ
イヤボンディング実装またはフリップチップ実装され
る。多層セラミック基板１の材質は、低誘電率のグリー
ンシートを積層したガラスセラミックであるが、電子回
路の信号周波数が低い場合はアルミナを用いてもよい。
上述の構成例のように、本発明の構成の第１の特徴は、
多層セラミック基板１の上面に少なくとも１つの半導体
ベアチップ５を直接実装封止することにより、従来の半
導体チップの２重封止を回避することができることであ
る。そのため、従来の回路基板と、全体を収容する金属
ベースや金属ケースが不要となり、それらを組立てる工
程も不要となる。しかも、全体の装置を電子機器の基板
（マザーボード）に面実装することができる。
【０００７】本発明の構成の第２の特徴は、多層セラミ
ック基板１の底面に複数の凹部４を設けてチップ部品９
を収容するようにしたことである。例えば、図５に示し
た従来の抵抗とコンデンサの複合部品１１の積層セラミ
ックコンデンサ２１は、低温焼成（約８００〜９００
℃）の所定の誘電率のグリーンシートが用いられ低温処
理によって完成したときの抵抗とコンデンサの値はほぼ
設計通りの値が得られる。しかし、このような複合部品
１１の印刷抵抗体２２と反対の底面に、図４に示したよ
うに半導体ベアチップ２０を取り付けて金属枠体１８，
金属キャップ１９で気密封止すると、高密度実装はでき
るが、金属枠体１８の取付け時に１０００℃以上の高温
処理が必要となり、内蔵コンデンサの容量が変化するた
め設計通りの値が得られずカットアンドライの繰り返し
となる。このような場合、出来上がった後にコンデンサ
の値の変化分を補正するためのチップコンデンサが付加
する必要がある。図６は上記の課題を解決する過程を説
明する断面図である。図６（Ａ）は上述のように積層セ
ラミックコンデンサ２１の底面にチップ部品９（例え
ば、角型チップコイル９ａ，チップ抵抗９ｂ，チップコ
ンデンサ９ｃ）を取り付けた構造である。この場合、全
体の厚み（高さ）が大きくなり、しかも、マザーボード
２５に実装するためには接続金具２４が必要になるため
部品点数及び組立工数の低減が難しい。そこで本発明で
は、図６（Ｂ）に示すように積層セラミックコンデンサ
２１を多層セラミック基板１とし、その底面に複数の凹
部４を設け、その中にそれぞれ所定のチップ部品９を収
容するようにしたのである。このようにすることによっ
てマザーボード２５に直接表面実装することができ、高
密度，小形，薄型の機能回路装置を実現することができ
る。
ック基板１の底面に複数の凹部４を設けてチップ部品９
を収容するようにしたことである。例えば、図５に示し
た従来の抵抗とコンデンサの複合部品１１の積層セラミ
ックコンデンサ２１は、低温焼成（約８００〜９００
℃）の所定の誘電率のグリーンシートが用いられ低温処
理によって完成したときの抵抗とコンデンサの値はほぼ
設計通りの値が得られる。しかし、このような複合部品
１１の印刷抵抗体２２と反対の底面に、図４に示したよ
うに半導体ベアチップ２０を取り付けて金属枠体１８，
金属キャップ１９で気密封止すると、高密度実装はでき
るが、金属枠体１８の取付け時に１０００℃以上の高温
処理が必要となり、内蔵コンデンサの容量が変化するた
め設計通りの値が得られずカットアンドライの繰り返し
となる。このような場合、出来上がった後にコンデンサ
の値の変化分を補正するためのチップコンデンサが付加
する必要がある。図６は上記の課題を解決する過程を説
明する断面図である。図６（Ａ）は上述のように積層セ
ラミックコンデンサ２１の底面にチップ部品９（例え
ば、角型チップコイル９ａ，チップ抵抗９ｂ，チップコ
ンデンサ９ｃ）を取り付けた構造である。この場合、全
体の厚み（高さ）が大きくなり、しかも、マザーボード
２５に実装するためには接続金具２４が必要になるため
部品点数及び組立工数の低減が難しい。そこで本発明で
は、図６（Ｂ）に示すように積層セラミックコンデンサ
２１を多層セラミック基板１とし、その底面に複数の凹
部４を設け、その中にそれぞれ所定のチップ部品９を収
容するようにしたのである。このようにすることによっ
てマザーボード２５に直接表面実装することができ、高
密度，小形，薄型の機能回路装置を実現することができ
る。
【０００８】次に、凹部４の利点について図７を参照し
ながら説明する。図７（Ａ），（Ｂ）は平面基板にチッ
プ部品９を取り付ける場合の斜視図であり、（Ａ）はは
んだ３１によるはんだ付けの場合、（Ｂ）は熱紫外線併
用型または熱硬化型導電性接着剤３２による接合の場合
を示す。（Ａ）のはんだ付けの場合は接合強度が大きい
が、チップ部品９の電極へのはんだのはい上がり（フィ
レット）が生ずるため、はんだひげによる短絡の危険が
ありはんだ量を加減する必要があって作業性が悪い。
（Ｂ）の導電性接着剤の場合は接合面が一面だけのため
接合強度が弱い。これらに対し、本発明は、同図（Ｃ）
に示すようにチップ部品９は多層セラミック基板１の凹
部４に収容され、そのＡＡ’断面（Ｄ）及びＢＢ’断面
（Ｅ）に示すようにチップ部品９の電極部分の４面に導
電性接着剤３３が着けられるため、はんだ付けの場合と
同様の接合強度が得られ、（Ａ），（Ｂ）に比べて高い
信頼度が得られる利点がある。但し、接合剤の接合強度
が一面で十分取れる場合、もしくは半田ひげ短絡の心配
がない時は図２に示す本発明の他の実施例のように、底
面の複数の凹部４を連続させた凹部４’のように構成す
ることができる。
ながら説明する。図７（Ａ），（Ｂ）は平面基板にチッ
プ部品９を取り付ける場合の斜視図であり、（Ａ）はは
んだ３１によるはんだ付けの場合、（Ｂ）は熱紫外線併
用型または熱硬化型導電性接着剤３２による接合の場合
を示す。（Ａ）のはんだ付けの場合は接合強度が大きい
が、チップ部品９の電極へのはんだのはい上がり（フィ
レット）が生ずるため、はんだひげによる短絡の危険が
ありはんだ量を加減する必要があって作業性が悪い。
（Ｂ）の導電性接着剤の場合は接合面が一面だけのため
接合強度が弱い。これらに対し、本発明は、同図（Ｃ）
に示すようにチップ部品９は多層セラミック基板１の凹
部４に収容され、そのＡＡ’断面（Ｄ）及びＢＢ’断面
（Ｅ）に示すようにチップ部品９の電極部分の４面に導
電性接着剤３３が着けられるため、はんだ付けの場合と
同様の接合強度が得られ、（Ａ），（Ｂ）に比べて高い
信頼度が得られる利点がある。但し、接合剤の接合強度
が一面で十分取れる場合、もしくは半田ひげ短絡の心配
がない時は図２に示す本発明の他の実施例のように、底
面の複数の凹部４を連続させた凹部４’のように構成す
ることができる。
【０００９】
【発明の効果】以上詳細に説明したように、本発明を実
施することにより次の効果がある。 （１） 高密度実装により小形化が実現され、しかも、
コストダウンができる。 （２） チップ部品を埋め込む凹部を設けたことによ
り、製作後の定数補正が実現可能となる。例えば凹部４
の数を余裕をもって設けた基本回路部分の標準化モジュ
ールとして量産し、適用周波数帯に対応したチップ部品
を必要数だけ取り付けることにより、多品種機能回路装
置を低コストで提供することができる。 （３） 信頼度が高い。
施することにより次の効果がある。 （１） 高密度実装により小形化が実現され、しかも、
コストダウンができる。 （２） チップ部品を埋め込む凹部を設けたことによ
り、製作後の定数補正が実現可能となる。例えば凹部４
の数を余裕をもって設けた基本回路部分の標準化モジュ
ールとして量産し、適用周波数帯に対応したチップ部品
を必要数だけ取り付けることにより、多品種機能回路装
置を低コストで提供することができる。 （３） 信頼度が高い。
【図１】本発明の実施例を示す構造図である。
【図２】本発明の他の実施例を示す縦断面図である。
【図３】従来の構造例図である。
【図４】従来の半導体実装部品の構造例図である。
【図５】従来の抵抗コンデンサ複合部品の構造例図であ
る。
る。
【図６】本発明の課題解決手段の説明図である。
【図７】本発明の利点の説明図である。
１ 多層セラミック基板 ２ 側面電極 ３ 内部電極 ４，４’ 凹部 ５ 半導体チップ ６ 細線 ７ 金属枠体 ８ 金属キャップ ９ チップ部品 １０ 半導体実装部品 １１ 抵抗コンデンサ複合部品 １２ 角形チップ部品 １３ 回路基板 １４ 金属ベース １５ 金属ケース １６ セラミック多層基板 １７ 金属キャップ １８ 金属枠体 １９ ろう ２０ 半導体チップ ２１ 積層セラミックコンデンサ ２２ 抵抗体 ２３ オーバガラス ２４ 接続金具 ２５ マザーボード ３１ はんだ ３２，３３ 導電性接着剤
───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉浦 守人 東京都港区虎ノ門二丁目３番13号 国際 電気株式会社内 (72)発明者 笹山 徹 東京都港区虎ノ門二丁目３番13号 国際 電気株式会社内 (72)発明者 須藤 徹 秋田県南秋田郡天王町天王字長沼64 五 洋電子工業株式会社 天王工場内 (72)発明者 宮脇 清茂 京都市山科区東野北井ノ上町５−22 京 セラ株式会社内 (72)発明者 村松 守 鹿児島県川内市高城町1810 京セラ株式 会社 鹿児島川内工場内 (56)参考文献 特開 平１−114061（ＪＰ，Ａ) 特開 昭63−147392（ＪＰ，Ａ) 特開 昭61−285739（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 25/00 H01L 23/02
Claims (1)
- 【請求項１】 配線用の側面導体及び内部導体を有し上
面が平坦で底面に複数の凹部が設けられた多層セラミッ
ク基板と、 該多層セラミック基板の前記上面に設けられた導体電極
に取付けられた少なくとも１つの半導体等のベアチップ
と、 該半導体等のベアチップを保護するための空間部分を設
けるため前記多層セラミック基板の前記上面に取付けら
れた金属枠体と、 該枠体の上面に前記空間部分を封止するために接合され
た金属キャップと、 前記多層セラミック基板の底面に設けられた前記複数の
凹部に収容されたコイル，抵抗，コンデンサ等のチップ
部品とが備えられ、 前記半導体等のベアチップと前記チップ部品とが前記多
層セラミック基板の表面または内部に設けられた配線導
体によって所定の回路が形成され、前記多層セラミック
基板の裏面に表面実装用の平面電極端子が設けられた表
面実装型混成集積回路装置であって、 前記コイル，抵抗，コンデンサ等のチップ部品は、それ
ぞれ両端の電極部分の４面が導電性接着剤によって前記
複数の凹部に固着されていることを特徴とする表面実装
型混成集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11222493A JP3201681B2 (ja) | 1993-04-15 | 1993-04-15 | 表面実装型混成集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11222493A JP3201681B2 (ja) | 1993-04-15 | 1993-04-15 | 表面実装型混成集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06302709A JPH06302709A (ja) | 1994-10-28 |
| JP3201681B2 true JP3201681B2 (ja) | 2001-08-27 |
Family
ID=14581363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11222493A Expired - Lifetime JP3201681B2 (ja) | 1993-04-15 | 1993-04-15 | 表面実装型混成集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3201681B2 (ja) |
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| US20040022038A1 (en) * | 2002-07-31 | 2004-02-05 | Intel Corporation | Electronic package with back side, cavity mounted capacitors and method of fabrication therefor |
| JP4957163B2 (ja) * | 2006-10-10 | 2012-06-20 | 株式会社村田製作所 | 複合部品 |
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| US8264846B2 (en) * | 2006-12-14 | 2012-09-11 | Intel Corporation | Ceramic package substrate with recessed device |
| JP6235713B2 (ja) * | 2014-06-25 | 2017-11-22 | 京セラ株式会社 | 撮像素子実装用基板および撮像装置 |
| JP6633381B2 (ja) * | 2015-12-17 | 2020-01-22 | 京セラ株式会社 | 電子部品搭載用基板、電子装置および電子モジュール |
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| CN108922855A (zh) * | 2018-07-12 | 2018-11-30 | 信利光电股份有限公司 | 芯片级微型塑封摄像模组底座的制作方法及摄像模组底座 |
| JP7210191B2 (ja) * | 2018-08-30 | 2023-01-23 | 京セラ株式会社 | 電子素子実装用基板、電子装置、および電子モジュール |
| CN114364125B (zh) * | 2021-12-31 | 2024-09-27 | 中国电子科技集团公司第十四研究所 | 一种双面布置器件的厚膜混合集成电路及其生产方法 |
| WO2023189345A1 (ja) * | 2022-03-30 | 2023-10-05 | 京セラ株式会社 | 配線基板及び半導体装置 |
-
1993
- 1993-04-15 JP JP11222493A patent/JP3201681B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06302709A (ja) | 1994-10-28 |
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