KR20050026972A - 백 사이드와 공동 실장된 커패시터들을 갖는 전자패키지와 그 제조 방법 - Google Patents

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Abstract

집적 회로 패키지와 같은 전자 패키지는, 다음 레벨의 상호 접속부에 대한 커넥터들(도 4의 408)이 위치되는 동일한 측면인, 패키지의 백 사이드 상에 공동(도 4의 410)을 포함한다. 공동 내에는, 하나 이상의 개별 커패시터들(도 4의 402)이 패키지에 전기적으로 접속될 수 있게 하는 콘택트들(도 4의 412)이 있다. 이 패키지는 커패시터들과 상기 패키지의 프론트 사이드 상에 실장된 집적 회로 사이에 매우 낮은 수직 인덕턴스 경로를 제공한다.

Description

백 사이드와 공동 실장된 커패시터들을 갖는 전자 패키지와 그 제조 방법{ELECTRONIC PACKAGE WITH BACK SIDE, CAVITY MOUNTED CAPACITORS AND METHOD OF FABRICATION THEREFOR}
본 발명은 일반적으로 전자 회로에 커패시턴스를 공급하는 장치에 관한 것으로, 특히 개별 커패시터들을 포함하는 집적 회로 패키지와 그 제조 방법에 관한 것이다.
전자 회로, 특히 컴퓨터 및 계측 회로는 최근에 점점 파워풀하고 고속화되고 있다. 관련된 고주파수 전이와 함께 회로 주파수가 단계적으로 올라감에 따라, 전력선과 접지선 내의 노이즈가 점점 문제되고 있다. 이 노이즈는, 예를 들어, 공지된 바와 같이, 유도 및 용량성 기생(inductive and capacitive parasitics)에 의해 일어날 수 있다. 이러한 노이즈를 줄이기 위해서, 바이패스 커패시터로 알려진 커패시터가 안정된 신호 또는 안정된 전원을 회로에 공급하기 위해서 종종 사용된다. 커패시터는 또한 원치 않은 방사(radiation)를 억제하기 위해서 사용될 수 있으며, 전자 디바이스(예를 들면, 프로세서)가 파워 다운될 때 전압 오버슈트(overshoot)를 제동(dampen)하고, 이 디바이스가 파워 업할 때 전압 처짐(droop)을 제동한다. 통상적으로, 다수의 바이패스 커패시터가 소정의 커패시턴스를 공급하기 위해 사용된다.
바이패스 커패시터는 커패시터의 효율성을 높이기 위해서 일반적으로 다이 부하(die load) 또는 "핫 스폿(hot spot)"에 실제적으로 가깝게 배치된다. 때때로, 바이패스 커패시터는 다이가 패키지 내에 실장(mounted)되거나 내장(embedded)되는 패키지의 다이 사이드(die side) 또는 랜드 사이드(land side)에 표면 실장된다. 도 1은 종래 기술에 따라서, 랜드 사이드 커패시터(104)("LSC") 및 내장된 칩 커패시터(106)("ECC")를 갖는 집적 회로 패키지(102)의 단면을 도시한다. LSC(104)는 패키지(102)의 다이(108)와는 반대 측에 실장되고, ECC(106)는 패키지(102) 내에 내장된다.
커패시터의 단자들(도시되지 않음)은 전기 도전성 비아(via) 및 패키지(102) 내의 패턴화된 평면들을 통해 집적 회로 부하들(integrated circuit loads)에 접속되어, 커패시터들(104, 106)이 집적 회로(108)에 바이패스 커패시턴스를 공급하게 한다. 비아 및 평면을 통한 커패시터와 부하의 접속으로 인해, 각 커패시터 및 집적 회로 부하 사이의 루프를 통해 전원 및 회귀로(return)에서 "루프(loop)" 인덕턴스라고도 불리는, 얼마간의 "수직(vertical)" 인덕턴스가 발생한다.
도 2는 도 1에 도시한 커패시터들의 전기적 특성을 시뮬레이트하는 전기 회로를 도시한다. 단순화하기 위해서, 커패시터의 기생 저항 또는 커패시터들 사이의 수평 인덕턴스(lateral inductances)는 도시되어 있지 않다. 회로는, 적절히 기능하기 위해서 바이패스 커패시턴스를 필요로 할 수 있는 다이 부하(202)를 도시한다. 바이패스 커패시턴스의 일부는 다이 상에 위치하는 커패시터(204)에 의해 모델링되는 커패시턴스에 의해 공급될 수 있다. 그러나 다른 커패시턴스는, 오프-칩(off-chip) 커패시터들(206, 208)에 의해 모델링된 바와 같이, 칩 외부에서 공급되어야 한다. 오프-칩 커패시터들(206, 208)은, 도 1에 예시한 바와 같이, 예를 들어, LSC들(104) 및/또는 ECC들(106)일 수 있다.
상술한 바와 같이, 인덕터(210)에 의해 부분적으로 모델링된 수직 루프 인덕턴스는 커패시터들(206, 208)과 다이 부하(202) 사이에 존재한다. 단순화하기 위해서, 각 커패시터에 대한 수직 루프 인덕턴스 컴포넌트는 도시되어 있지 않다. 수직 인덕턴스는 오프-칩 커패시터들(206, 208)의 반응 시간을 늦추는 경향이 있기 때문에, 이 인덕턴스의 크기를 최소화하는 것이 바람직하다. 수직 루프 인덕턴스는, 이를테면 통상적으로 표면 실장된 커패시터들보다 부하에 가깝게 배치될 수 있는 ECC(106)를 이용함으로써, 다이 부하에 오프-칩 커패시터들을 가능한 한 전기적으로 가깝게 위치시킴으로써 감소될 수 있다.
그러나, ECC를 이용하는 한가지 단점은 일단 이들이 패키지 내에 내장되면, 이들은 분리가능하지 않다는 점이다. ECC가 불량이거나 필요한 커패시턴스의 양을 제공하지 못하면 전체 어셈블리(즉, 패키지, 집적 회로 및 커패시터들)가 불량 판정될 수 있기 때문에, 제조 수율이 더 낮아질 수 있다. 또한, ECC는 캡슐화되기 때문에, 표면 실장된 커패시터들보다 많은 열을 보유하는 경향이 있으며, 따라서 ECC가 유지할 수 있는 전하량이 저하된다.
LSC의 단점은 표면 실장된 컴포넌트들과 함께 사용될 수 없다는 점이다. 표면 실장된 컴포넌트들(예를 들면, CPU 및 칩셋)은 통상적으로 컴포넌트의 하부측에 핀보다는 패드를 구비한다. 패드는, 하위 레벨의 상호 접속부(예를 들면, 인쇄 회로 기판) 상의 대응 패드에 직접 접속된다. 직접 접속으로 인해, LSC를 위한 공간이 없다. LSC는 컴포넌트들을 표면 실장할 수 있는 능력을 방해할 것이기 때문이다. 따라서, 표면 실장된 컴포넌트는 통상적으로 더 높은 인덕턴스 특성을 갖는 커패시턴스 솔루션(예를 들면, 다이 측 커패시터들)의 사용에 의지해야 한다.
따라서, 집적 회로 패키지의 설계 및 제조에 있어서 최소한의 수직 인덕턴스와 함께 충분한 커패시턴스를 제공할 수 있는 대체 커패시턴스 솔루션이 당 기술 분야에서 요구되고 있다. 또한, 필요하다면, 개별 커패시터들이 제거되고 교체될 수 있게 하는 저-인덕턴스 커패시턴스가 요구된다. 또한, 개별 커패시터들이 ECC보다 커패시터에 의해 생성된 열로부터의 성능 저하를 덜 겪는 커패시턴스 솔루션이 요구된다. 또한, 저 인덕턴스 특성을 가지며, 표면 실장된 컴포넌트들과 함께 사용될 수 있는 커패시턴스 솔루션이 요구된다.
도 1은 종래 기술에 따라서, 랜드 사이드 및 내장된 칩 커패시터들을 갖는 집적 회로 패키지의 단면, 측면도를 예시한다.
도 2는 도 1에 도시된 커패시터들의 전기 특성을 시뮬레이트하는 전기 회로를 예시한다.
도 3은 본 발명의 일 실시예에 따라서, 백 사이드(back side) 커패시터들을 갖는 집적 회로 패키지의 단면, 측면도를 예시한다.
도 4는 본 발명의 다른 실시예에 따라서, 백 사이드 커패시터들을 갖는 집적 회로 패키지의 단면, 측면도를 예시한다.
도 5는 본 발명의 일 실시예에 따라서, 백 사이드 커패시터들을 갖는 집적 회로 패키지의 저면도를 예시한다.
도 6은 본 발명의 일 실시예에 따라서, 백 사이드 커패시터들을 갖는 집적 회로 패키지를 제조하는 방법의 순서도를 예시한다.
도 7은 본 발명의 일 실시예에 따라서, 집적 회로 패키지, 소켓, 및 인쇄 회로 기판을 예시한다.
도 8은 본 발명의 일 실시예에 따라서, 전자 시스템을 예시한다.
본 발명의 다양한 실시예들은 바이패스, 전압 제동(voltage dampening), 및 공급 전하를 위해 낮은 수직 인덕턴스 레벨로 오프-칩 커패시턴스를 제공한다. 또한, 다양한 실시예들을 위한 커패시터들은 분리 가능하고, ECC보다 열을 적게 보유한다. 다양한 실시예들에서, 패키지의 랜드 사이드 상에 형성된 공동(cavity) 내에 개별 커패시터들을 실장함으로써 이를 완성한다. 이들 공동 실장된 커패시터들을 LSC와 구별하기 위해서, 다양한 실시예들과 함께 사용된 커패시터들은 본 명세서에서 "백 사이드 커패시터들" 또는 "BSC들"로 불린다. 용어 "백 사이드(back side)"는 다음 레벨의 상호 접속부(예를 들어, 소켓, 인터포저 또는 PC 기판)에 대한 커넥터들이 존재하는 패키지의 측면을 나타내기 위한 것이다. 이것은, 집적 회로 칩이 실장된 패키지의 측면을 나타내기 위한 "프론트 사이드(front side)"와 구별가능하다.
다양한 실시예들의 설명이 집적 회로 패키지와 함께 개별 커패시터들을 이용하는 것을 주로 언급한다고 해도, 다양한 실시예들은 또한 다른 유형의 패키지들, 인터포저들, 인쇄 회로(PC) 기판, 또는 다른 전자 회로 하우징들과 함께 사용될 수 있다. 다시 말하면, 다양한 실시예들은 다양한 유형의 전자 어셈블리들과 함께 사용될 수 있으며, 집적 회로 패키지들과의 사용에 제한되도록 의도되어 있지 않다. 또한, 다양한 실시예들은 다수의 다른 유형의 패키지들 및 패키징 기술들과 함께 사용될 수 있다. 예를 들어, 다양한 실시예들은 유기 또는 세라믹 패키지들과 함께 사용될 수 있으며, 실시예들이 사용될 수 있는 패키징 기술들은 랜드 그리드 어레이(예를 들면, 유기 LGA), 핀 그리드 어레이(예를 들면, 플라스틱 PGA 또는 플립 칩 PGA), 볼 그리드 어레이(예를 들면, μBGA, 테이프 BGA, 플라스틱 BGA, 플립 칩 BGA 또는 플립 칩 테이프 BGA), 및 빔 리드를 포함하지만, 이들에 제한되지 않는다.
도 3은 본 발명의 일 실시예에 따라서, BSC(302)를 구비한 집적 회로 패키지의 단면, 측면도를 예시한다. 이 패키지는 코어층(304)과 코어층(304)의 상부 표면에 형성된 패키지 층들(306)의 세트를 포함한다.
코어층(304)은 고형 기판 재료(rigid substrate material)로 형성된다. 유기 패키지에서, 기판 재료는 표준 PC 기판 재료일 수 있다. 무기 패키지에서, 기판 재료는 예를 들어, 세라믹 층일 수 있다. 일 실시예에서, 코어층(304)의 두께는 대략 500-1000 미크론의 범위에 있지만, 다른 실시예들에서는 코어층(304)이 그보다 더 두껍거나 얇을 수 있다.
코어층(304) 내의 도전성 구조(도시되지 않음)는 패키지 층들(306)의 세트 내의 도전성 구조들과 패키지의 하부 표면 상의 커넥터들(308) 사이의 전기 접속을 제공한다. 이들 도전성 구조들은, 예를 들어, 비아, 트렌치 또는 다른 수직 접속들을 포함할 수 있다. 커넥터들(308)은 도시된 바와 같이, 도전성 핀들일 수 있거나 도전성 패드일 수 있다. 커넥터들(308)은 패키지가 소켓, 인터포저 또는 PC 기판에 부착될 수 있게 한다.
패키지 층들(306)의 세트는 유전체 재료의 하나 이상의 층들(320)에 의해 분리된 패턴화된 도전성 재료의 하나 이상의 층들(318)을 포함한다. 유전체 층들(320)은 유기 또는 무기 재료로 형성될 수 있다. 도전성 층들(318)은 구리로 형성될 수 있지만, 다른 실시예들에서는 다른 도전성 재료들이 사용될 수도 있다. 일 실시예에서, 도전성 층들(318)의 두께는 대략 10-20 미크론의 범위에 있고, 유전체 층(320)의 두께는 대략 25-35 미크론의 범위에 있지만, 다른 실시예들에서는 층들(318, 320)이 그보다 더 두껍거나 더 얇을 수 있다. 도전성 층들(318)은, 비아, 트렌치 또는 다른 수직 접속들을 포함할 수 있는 도전성 구조(도시되지 않음)를 통해 전기적으로 상호 접속된다.
일 실시예에서, 도전성 층(305)은 코어층(304)의 상부 표면 상에 형성되므로, 코어층(304)과 패키지 층들(306) 사이에 존재한다. 설명을 목적으로, 본 명세서에서 이 층은 "제1 프론트 사이드 도전성 층"이라 하겠다.
도전성 패드들(316)의 세트가 패키지 층들(306)의 세트의 상부 표면 상에 형성된다. 일 실시예에서, 집적 회로 칩(314)이 이들 패드들(316)에 부착된다. 따라서, 패드들(316)은 집적 회로(314)와 패키지 층들(306)의 세트 내의 도전성 구조(예를 들면, 평면, 비아, 등) 사이의 전기 접속을 제공한다.
공동(310)이 코어층(304)의 중심 영역을 통해 형성되어, 코어층(304)의 하부 및 상부 표면들을 통해 확장한다. 중심 영역은 패키지의 프론트 사이드에 부착된 집적 회로(314)의 실질적으로 아래에 있는 코어층(304)의 영역이다. 커넥터들(308)이 패키지의 하부 주변에 존재하는 패키지들에 있어서(예를 들어, 도 5 참조), 중심 영역은 커넥트들이 차지하고 있는 영역 내이면서 그 영역을 가로지르지 않는 패키지의 영역이다. 일 실시예에서는 공동이 패키지 층들(306)의 세트 내로 확장하지 않지만, 대체 실시예들에서는 공동(310)이 하나 이상의 이들 층들을 통해 확장할 수 있다. 일 실시예에서, 공동(310)의 깊이는, 개별 커패시터들(302)이 공동 내에 실장될 때, 이 개별 커패시터들이 공동(310) 내에 완전히 포함되고 공동(310) 밖으로 확장하지 않는 정도이다(즉, 공동(310)의 깊이는 개별 커패시터(320)의 높이보다 크거나 같음). 대체 실시예에서는, 개별 커패시터들(302)의 일부가 공동(310) 외부로 확장할 수 있다.
도전성 콘택트들 또는 패드들(312)이 공동(310) 내에 형성된다. 이들 패드들(312)은, 일 실시예에서, 패키지 층들(306)의 세트의 하부 표면인 공동(310)의 상위 경계부 상에 형성된다. 패드들(312)은, 일 실시예에서, 에칭 프로세스에서 선택적으로 보존되어 있는 제1 프론트 사이드 도전성 층(305)의 일부를 나타낸다. 또 다른 실시예에서, 패드들(312)은 공동(310)의 상위 경계부에 선택적으로 도포될 수 있다. 공동(310)이 하나 이상의 패키지 층들(306)을 통해 확장하는 또 다른 실시예들에서, 패드들(312)은 공동(310)이 확장하지 않는 최하위 패키지 층(306)의 하부 상에 형성될 것이다.
하나 이상의 개별 BSC들(302)이 이들 패드들(312)에 부착된다. 따라서, 패드들(312)은 BSC들(302)과 패키지 층들(306)의 세트 내의 도전성 구조 사이의 전기 접속을 제공한다. 궁극적으로, 이들 도전성 구조들은 커패시턴스가 패키지 상에 실장된 집적 회로(314)에 공급될 수 있게 한다.
도 4는 본 발명의 또다른 실시예에 따라서, BSC들(402)을 갖는 집적 회로 패키지의 단면, 측면도를 예시한다. 도 4에 도시된 실시예는, 도 4에 도시된 실시예에서 패키지가 코어층(404)의 하부 표면 아래에 형성된 패키지층들(430)의 제2 세트를 포함한다는 것을 제외하면, 도 3에 예시된 실시예와 유사하다. 설명을 위해서, 패키지 층들(430)의 제2 세트는 본 명세서에서 "백 사이드 층들"로 불리며, 제1 세트의 패키지 층들(406)은 본 명세서에서 "프론트 사이드 층들"로 불린다.
패키지 층들(430)의 제2 세트는 하나 이상의 유전체 재료의 층들(434)에 의해 분리된 하나 이상의 패턴화된 도전성 재료의 층들(432)을 포함한다. 패키지 층들과 관련된 재료들 및 치수(dimension)는 제1 세트의 패키지 층들(306)(도 3)과 관련하여 상술되었고, 이들 재료들 및 치수는 패키지 층들(430)의 제2 세트에도 적용한다.
도전성 층들(432)은, 비아, 트렌치 또는 다른 수직 접속들을 포함할 수 있는 도전성 구조(도시되지 않음)를 통해 코어층(404), 및 하부 커넥터들(408)에 함께 전기적으로 상호 접속된다. 하부 커넥터들(408)은, 다양한 실시예들에서 도전성 핀들 또는 패드들일 수 있다.
일 실시예에서, 제1 프론트 사이드 도전성 층(405)이 코어층(404)의 상부 표면 상에 형성되어 코어층(404)과 제1 세트의 패키지층(406) 사이에 존재한다. 또한, 일 실시예에서, 도전성 층(428)이 코어층(404)의 하부 표면 상에 형성되어, 코어층(404)과 제2 세트의 패키지 층들(430) 사이에 존재한다. 설명을 위해서, 이 층은 본 명세서에서, "제1 백 사이드 도전성 층"이라 불린다.
공동(410)이 코어층(404) 및 백 사이드 층들(430)의 중심 영역을 통해 형성되어, 코어층(404) 및 층들(430)의 하부 및 상부 표면을 통해 확장한다. 일 실시예에서, 공동(410)은 프론트 사이드 층들(406)로 확장하지 않지만, 대체 실시예들에서는 공동(410)이 하나 이상의 이들 층들을 통해 확장할 수 있다.
설명을 용이하게 하기 위해서, 도 3 및 도 4는 패키지가 가질 수 있는 다양한 도전 및 비도전 층들 모두를 완전히 예시하지 않는다. 층들(306, 406, 430)의 상위 및/또는 하위층들도 존재할 수 있다. 또한, 단지 3개의 개별 커패시터들(302, 402)만이 도시되었다고 해도, 보다 많거나 적은 커패시터들이 공동들(310, 410) 내에 부착될 수 있다. 또한, 보다 많거나 적은 패드들(312, 316) 및/또는 커넥터들(308, 408)이 다른 패키지 구성에서 사용될 수 있다.
도 5는 본 발명의 일 실시예에 따라서, BSC들(502)을 갖는 집적 회로 패키지(500)의 저면도를 도시한다. 상술한 바와 같이, 커패시터들(502)은 패키지(500)의 하부의 중심 영역을 통해 형성된 공동(510) 내의 패키지(500)에 부착된다.
예시된 구성에서, 하부 커넥터들(508)이 공동(510)의 주변 둘레에 위치되어, 패키지(500)가 소켓, 인터포저 또는 PC 기판에 부착될 수 있게 한다. 상술한 바와 같이, 커넥터들(508)은 사용된 패키징 기술에 따라, 핀들 또는 패드들일 수 있다.
설명을 용이하게 하기 위해서, 단지 9개의 개별 커패시터들(502)만이 도 5에 도시된다. 대체 실시예에서는, 보다 많거나 적은 커패시터들이 공동(510) 내에 부착될 수 있다. 또한, 보다 많거나 적은 커넥터들(508)이 다른 패키지 구성에서 사용될 수 있다.
다양한 실시예들에서, 도 3 내지 5에 도시된 각 커패시터들(302, 402, 502)는 세라믹 커패시터, 알루미늄 산화물 커패시터, 유기 커패시터 또는 본 명세서의 설명에 근거하여 당업자가 명백히 알 수 있는, 많은 다른 기술들로 만들어진 커패시터일 수 있다. 이들 커패시터들은 두개 또는 네개 사이드들 상에 분포된 둘 이상의 많은 외부 단자를 가질 수 있다. 또한, 패키지, 집적 회로 및 개별 커패시터들의 실제 및 상대 치수는, 설계 및 제조 제약 또는 다른 요인들에 따라 매우 다양할 수 있다.
도 6은 본 발명의 일 실시예에 따라서, BSC들을 갖는 집적 회로 패키지를 제조하는 방법의 순서도를 예시한다. 이 방법은, 블록(602)에서 코어층(예를 들어, 층(304))을 제공함으로써 시작한다. 일 실시예에서, 코어층은 고형, 유전체 재료로 형성되고, 그 상부 및/또는 하부 표면 상에 도전성 층들을 포함할 수 있거나 포함하지 않을 수 있다. 예를 들면, 코어층은 일 실시예에서, 에폭시 재료와 같은 유기 PC 기판 재료들로 형성될 수 있다. 예를 들면, FR-4 에폭시-유리, 폴리이미드-유리, 벤조시클로부틴(benzocyclobutene), 테플론, 다른 에폭시 수지, 사출 성형 플라스틱(injection molded plastic) 등과 같은 표준 PC 기판 재료가 다양한 실시예들에서 사용될 수 있다. 대체 실시예들에서, 기판은 예를 들어, 세라믹과 같은 무기 PC 기판 재료로 구성될 수 있다.
비아 및/또는 다른 수직 접속들은 코어층 내에 형성되어, 코어층의 상부 및 하부 표면들 사이에서 전기 접속들이 이루어질 수 있도록 한다. 종래의 비아 또는 다른 수직 접속들의 형성은 당업자들에게 공지된 기술들을 사용하여 수행될 수 있다. 일 실시예에서, 비아는 레이저 또는 기계적으로 천공되어 도금되거나 도전성 재료로 채워지지만, 다양한 실시예들에서는 비아를 펀칭하거나 다른 기술들을 사용하여 형성할 수도 있다.
다음으로, 블록(604)에서는, 하나 이상의 프론트 사이드 패키지 층들의 세트(예를 들면, 도 3, 4에서의 층들(306, 406)) 및 상호 접속들이 코어층의 상부 표면(즉, 프론트 사이드) 위에 형성된다. 상술한 바와 같이, 이들 층들은 도전성 및 비도전성 재료들 간에 교차한다. 도전성 층들은 빌드-업 프로세스(build-up process) 동안 패턴화될 수 있고, 비아 및/또는 수직 접속들도 빌드-업 프로세스 중에 형성될 수 있다.
프론트 사이드 패키지 층들의 세트 및 상호 접속은 표준 빌드-업 기법을 사용하여 형성되는데, 이는 당업자에게 공지되어 있다. 유기 패키지에 대해서, 이들 기술들은, 예를 들어, 포토리소그래피, 재료 퇴적, 도금, 천공, 인쇄, 적층(lamination) 및 선택적으로 도전성 및 비도전성 재료들을 부가 또는 제거하기 위한 다른 프로세스들의 임의 조합을 포함할 수 있다. 무기 패키지에 있어서, 이들 기술들은, 예를 들어, 세라믹 층들 및 패턴화된 도전성 층들을 사전 형성(pre-forming) 및 적층하는 것을 포함할 수 있다.
일 실시예에서, 도전성 재료는 구리이지만, 다른 실시예에서는, 주석, 납, 니켈, 금, 팔라듐 또는 다른 재료들과 같은 다른 도전성 재료들이 사용될 수 있다. 일 실시예에서, 비도전성 재료는 에폭시 재료와 같은 유기 PC 기판 재료로 형성된다. 예를 들면, FR-4 에폭시-유리, 폴리이미드-유리, 벤조시클로부틴, 테플론, 다른 에폭시 수지, 사출 성형된 플라스틱 등과 같은 표준 PC 기판 재료들이 다양한 실시예들에서 사용될 수 있다. 대체 실시예들에서, 비도전성 재료는 예를 들어 세라믹과 같은 무기 PC 기판 재료들로 구성될 수 있다.
일 실시예에서, 제1 프론트 사이드 도전성 층(예를 들면, 도 3, 4의 층(305, 405))이 코어층과 프론트 사이드 패키지층들의 세트 사이에 존재한다. 이 도전성 층은 코어층 상에 사전 형성될 수 있거나 빌드-업 프로세스 동안 형성될 수 있다. 일 실시예에서, 제1 프론트 사이드 도전성 층은 공동이 결과적으로 형성될 실질적으로 전체 영역에 걸쳐 도전성 재료를 갖는다. 대체 실시예에서, 이 층은 공동이 형성될 영역에 걸쳐 패턴화될 수 있다. 또 다른 실시예에서, 제1 프론트 사이드 도전성 층은 존재하지 않는다.
일 실시예에서, 블록(606)에서, 하나 이상의 백 사이드 패키지층들(예를 들면, 도 4의 층들(430))의 세트가 코어층의 하부 표면(즉, 백 사이드) 아래 형성된다. 상술한 바와 같이, 이들 층들은 도전성 및 비도전성 재료들 간에 교차한다. 도전성 층들은 빌드-업 프로세스 동안 패턴화될 수 있고, 비아 및/또는 다른 수직 접속들은 사전 형성되고/되거나 빌드-업 프로세스 동안 형성될 수도 있다. 백 사이드 패키지 층들의 세트 및 상호 접속들은 상술한 표준 빌드-업 프로세스를 사용하여 형성되고, 이는 당업자에게 공지되어 있다.
일 실시예에서, 제1 백 사이드 도전성 층(예를 들면, 도 4의 층(428))이 코어층과 백 사이드 패키지 층들의 세트 사이에 존재한다. 이 도전성 층은 코어층 상에 사전 형성될 수 있거나 빌드-업 프로세스 중에 형성될 수 있다. 일 실시예에서, 제1 백 사이드 도전성 층은, 도전성 재료가 공동(예를 들면, 도 3, 4의 공동(310, 410))이 확장할 영역 내에 존재하지 않도록 형성된다. 다른 실시예들에서, 제1 백 사이드 도전성 층은, 공동이 확장할 영역 내에 도전성 재료를 포함하거나, 제1 백 사이드 도전성 층은 존재하지 않을 수 있다.
상기 설명에서는 프론트 사이드 패키지 층들이 백 사이드 패키지 층들 전에 형성된다는 것을 나타내지만, 층 형성 순서는 반대일 수 있거나 프론트 및 백 사이드 패키지 층들 양자가 동시에 형성될 수 있다. 다른 실시예에서, 패키지는 프론트 사이드 패키지 층들을 포함할 수 있지만 백 사이드 패키지 층들은 포함하지 않을 수 있다.
블록(608)에서, 공동(예를 들면, 도 3 내지 도 5의 공동(310, 410, 510))이 패키지의 중심 영역 내에 형성된다. 일 실시예에서, 공동은 당업자들에게 공지된 바와 같이, 마스킹 및 에칭 프로세스를 사용하여 형성된다. 다른 실시예에서, 공동은 코어와, 도전성 및 비도전성 층들의 적절한 부분을 천공, 펀칭 또는 기계적으로 제거함으로써 형성될 수 있다. 패키지가 무기 재료로 형성되는 또 다른 실시예에서는, 코어층이 사전 형성되어 있을 때 코어층의 중심 영역 내에 개구부를 형성하고, 공동이 패키지 층들을 통해 확장되는 경우, 패키지 층들 내에도 개구부를 형성함으로써 공동이 생성될 수 있다.
일 실시예에서, 공동은 모든 백 사이드 패키지 층들(예를 들면, 도 4의 층들(430)) 및 코어층(예를 들면, 도 3, 4의 층(304, 404))을 통해 형성되지만, 제1 프론트 사이드 도전성 층(예를 들면, 도 3, 4의 층(305, 405)) 또는 다른 프론트 사이드 도전성 층들(예를 들면, 도 3, 4의 층들(306, 406))을 통해서는 형성되지 않는다. 대체 실시예들에서, 공동은 제1 프론트 사이드 도전성 층 및/또는 하나 이상의 다른 프론트 사이드 패키지 층들을 통해 형성될 수 있다.
다음으로, 블록(610)에서는, 도전성 콘택트들(예를 들면, 도 3, 4의 패드들(312, 412)이 공동 내부에 형성된다. 이들 패드들은, 일 실시예에서는 프론트 사이드 패키지 층들의 하부 표면인 공동의 상위 경계부 상에 형성된다. 공동이 하나 이상의 프론트 사이드 패키지 층들을 통해 확장하는 다른 실시예들에서, 패드들은 공동이 확장하지 않는 최하위 패키지 층의 하부에 형성된다.
도전성 콘택트들은, 예를 들어, 제1 프론트 사이드 도전성 층의 일부를 선택적으로 제거함으로써 형성될 수 있다. 대안으로, 콘택트들은 공동 내부에 도전성 재료를 선택적으로 도포함으로써 형성될 수 있다. 이들 선택적 부가 또는 제거 프로세스들은 당업자에게 공지되어 있고, 패키지 층 빌드-업 프로세스들의 설명과 관련하여 상술되었다.
블록(612)에서, 하나 이상의 개별 BSC(예를 들면, 도 3 내지 5의 커패시터들(302, 402, 502))가 공동 내에 형성된 도전성 콘택트에 표면 실장된다. 부착은 공동 커넥터들 및 커패시터 단자를 함께 납땜함으로써 형성될 수 있다. 대안으로, 경화된, 도전성 페이스트 또는 접착제가 커패시터-대-패드 접속을 제공하는 데 사용될 수 있다.
최종적으로, 블록(614)에서, 패키지 제조가 완료된다. 일 실시예에서, 이 것은 핀들(예를 들면, 도 3, 4의 핀들(308, 408))을 부착하는 단계 또는 패키지의 하부 표면 상에 다른 유형의 커넥터들(예를 들어, 패드들)을 형성하는 단계를 포함한다. 또한, 커넥터들이 상부 표면 상에 형성되고, 집적 회로 칩(예를 들면, 도 3의 칩(314))이 상부 표면 커넥터들에 부착된다. 집적 회로는 필요에 따라 실링될 수 있다. 최종적으로, 패키지 제조를 완료하기 위해서 필요한 다른 프로세스들이 수행된다. 블록(614)과 관련하여 기술된 몇몇 또는 모든 프로세스들은 상술한 프로세스 블록들과 병행하여 또는 그 이전에 수행될 수 있다. 이후에 프로세스가 종료된다.
도 7은 본 발명의 다양한 실시예들에 따라서, 집적 회로 패키지(702), 소켓(704), 및 PC 기판(706)을 예시한다. 도 7의 상부에서 시작하여, 집적 회로(708)가 집적 회로 패키지(702)에 의해 하우징된다. 집적 회로(708)는, 집적 회로 패키지(702)에 전기적으로 접속된 하나 이상의 회로들을 포함한다.
집적 회로(708)는 많은 유형의 집적 회로들 중 임의의 집적 회로일 수 있다. 본 발명의 일 실시예에서, 집적 회로(708)는 마이크로프로세서이다. 다른 실시예에서, 집적 회로(708)는 메모리 디바이스, 특정 용도 집적 회로(ASIC), 디지털 신호 프로세서 또는 다른 유형의 디바이스일 수 있다. 도시된 예에서, 집적 회로(708)는 "플립 칩(flip chip)" 유형의 집적 회로이며, 칩 상의 입/출력 종단들(terminations)이 그 표면 상의 임의의 지점에서 일어날 수 있음을 의미한다. 칩이 집적 회로 패키지(702)에 부착될 준비가 된 후, 집적 회로 패키지(702)의 상부 표면 상의 대응 패드들에 땜납 범프 또는 볼들을 통해 플립 오버 및 부착된다. 대안으로, 집적 회로(708)는, 입/출력 종단들이 집적 회로 패키지(702)의 상부 표면 상의 패드들에 대한 본드 와이어들을 사용하여 집적 회로 패키지(702)에 접속되거나 다른 방법으로 패키지(702)에 접속된다.
집적 회로(708) 내의 회로들 중 하나 이상의 회로들은, 노이즈 또는 방사 억제 및/또는 전압 제동(dampening)을 위해 바이패스 커패시턴스를 필요로 할 수 있는 부하로서 작용한다. 이 커패시턴스 중 일부는, 본 발명의 일 실시예에서, 패키지(702)의 백 사이드 상의 공동(예를 들면, 도 3 내지 5의 공동(310, 410, 510)) 내에 표면 실장된 BSC(710)(예를 들면, 도 3 내지 5의 커패시터들(302, 402, 502))에 의해 제공된다. 이 방식으로, 하나 이상의 추가 커패시턴스 레벨들이 집적 회로(708)에 제공된다. 다른 실시예들에서, BSC들은 인터포저(도시되지 않음), 소켓(704), 및/또는 PC 기판(706) 상의 공동 내에 표면 실장된다.
집적 회로 패키지(702)는 PC 기판(706) 상의 소켓(704)을 통해 PC 기판(706)에 결합된다. 도시된 예에서, 패키지(702)는 소켓(704) 내의 상보성 핀 홀들과 결합하는 핀들을 포함한다. 대안으로, 패키지(702)는, 예를 들어, 볼 그리드 어레이 접속과 같은 납땜 접속을 사용하여 PC 기판(706)에 전기적 및 물리적으로 접속될 수 있다. 또 다른 대체 실시예에서, 집적 회로 패키지(702)는 인터포저(도시되지 않음)를 통해 소켓(704) 및/또는 PC 기판(706)에 접속될 수 있다. 다른 실시예들에서는 집적 회로 패키지(702)와 PC 기판(706)을 접속하는 다른 방법이 사용될 수도 있다.
PC 기판(706)은, 예를 들어, 컴퓨터 또는 다른 전자 시스템의 마더보드일 수 있다. 그러므로, PC 기판은 집적 회로(708)에 전원, 접지, 및 신호를 공급하는 매개체(vehicle)의 역할을 한다. 이들 전원, 접지, 및 다른 신호들은 PC 기판(706), 소켓(704) 및 집적 회로 패키지(702) 상 또는 내의 트레이스(trace) 또는 평면(도시되지 않음)을 통해 공급된다.
다양한 실시예들과 함께 상술된 구성들은 전자 시스템의 일부를 형성할 수 있다. 도 8은 본 발명의 일 실시예에 따라서, 전자 시스템을 예시한다. 도 8에 도시된 시스템은, 예를 들어, 컴퓨터, 무선 및 유선 통신 디바이스(예를 들면, 전화기, 모뎀, 휴대폰, 호출기, 라디오 등), 텔레비전, 모니터 또는 백 사이드, 공동 실장된 커패시터들의 사용으로 수혜를 얻을 수 있는 사실상 임의의 다른 유형의 전자 시스템일 수 있다.
전자 시스템은 회로(802), 패키지(804), PC 기판(806), 메모리 디바이스(808), 및 전원(810)을 포함한다. 패키지(804) 및/또는 PC 기판(806)은, 본 발명의 다양한 실시예들에 따라서, 공동 내에 실장된 하나 이상의 BSC들을 포함한다.
결론
백사이드 및 공동 실장된 커패시터들을 갖는 집적 회로 패키지 및 그 패키지의 제조 방법에 대한 다양한 실시예들이 전자 시스템 내의 패키지의 통합에 대한 설명과 함께, 기술되었다. 다양한 실시예들은 개별 커패시터들과 집적 회로 부하들 사이에 존재하는 수직 인덕턴스을 줄이기 위해서 사용될 수 있다. 백 사이드, 공동 실장된 커패시터를 이용함으로써, 다양한 실시예들은 커패시터들이 교체 가능하고 열 관련 성능 저하에 덜 민감한 커패시턴스 솔루션을 제공한다. 또한, 다양한 실시예들은 그 하부 표면 상에 패드를 갖는 표면 실장된 컴포넌트와 함께 사용될 수 있다. 왜냐하면, 백 사이드, 공동 실장된 커패시터들이 다음 레벨의 상호 접속부 상의 대응 패드에 대한 상기 패드들의 접속을 방해하지 않을 것이기 때문이다.
전술한 예들의 치수와 범위는 통상적이라 간주되지만, 본 발명의 다양한 실시예들은 이러한 치수 또는 범위에 제한되지 않는다. 관련 비용과 성능 이점을 위해서 일반적으로 디바이스 치수를 줄이는 것이 산업의 트렌드라고 인식된다.
전술한 상세 설명에서, 본 발명이 실행될 수 있는 특정 실시예들의 설명을 위해서 도시되고, 본 명세서의 일부를 형성하는 첨부한 도면이 참조된다. 이들 실시예들은 당업자들이 본 발명을 실시할 수 있도록 충분히 상세히 기술되었다.
동일한 목적을 달성하기 위해서 계산된 임의의 구성이 도시된 특정 실시예 대신 이용될 수 있다는 것은 당업자들에게 자명할 것이다. 다양한 실시예들은 추가적인, 오프-칩 커패시턴스를 다이에 제공하는 상황(context)에서 기술되었다. 본 명세서의 설명에 근거하여, 본 발명의 방법 및 장치는, 저(low) 수직 인덕턴스, 교체 능력, 및/또는 개선된 열 손실을 갖는 커패시터 구성이 요구되는 많은 다른 응용예들에도 적용될 수 있다는 것을 당업자라면 이해할 것이다. 그러므로, 모든 이러한 응용예들은 본 발명의 정신과 범주 내에 있도록 의도된다.
이 출원은 본 발명의 임의의 개조 또는 변화를 커버하도록 의도된다. 그러므로 전술한 상세 설명은 제한적 의미로 받아들여져서는 안되며, 본 발명의 특성을 설명하기 위해서 기술되고 예시된 부분들 및 단계들의 상세, 재료들, 및 구성들에서의 다양한 다른 변화들이 첨부된 특허 청구 범위에 표현된 본 발명의 정신과 범주에서 벗어나지 않고 이루어질 수 있다는 것은 당업자들에게 자명할 것이다.

Claims (24)

  1. 집적 회로 패키지로서,
    고형 기판 재료로 형성되고, 상부 표면, 하부 표면, 및 중심 영역을 통해 형성되어 상기 상부 표면 및 상기 하부 표면을 통해 확장하는 공동(cavity)을 갖는 코어층;
    상기 코어층의 상기 상부 표면 위에 상기 공동 위쪽에 형성되며, 유전체 재료의 하나 이상의 층들에 의해 분리된 패턴화된 도전성 재료의 하나 이상의 층들을 포함하는 제1 세트의 패키지 층들;
    상기 공동 내에 형성된 제1 도전성 패드들 - 상기 제1 도전성 패드들은 하나 이상의 개별 커패시터들과 상기 제1 세트의 패키지 층들 사이의 전기 접속을 제공함 -; 및
    상기 제1 세트의 패키지 층들의 상부 표면 상에 형성된 제2 도전성 패드들 - 상기 제2 도전성 패드들은 상기 제2 도전성 패드들에 부착된 집적 회로와 상기 제1 세트의 패키지 층들 사이의 전기 접속을 제공함 -
    을 포함하는 집적 회로 패키지.
  2. 제1항에 있어서, 상기 코어층의 상기 상부 표면 상에 형성된 제1 도전성 층을 더 포함하고, 상기 제1 도전성 패드들은 상기 제1 도전성 층의 부분인 집적 회로 패키지.
  3. 제1항에 있어서, 상기 코어층의 상기 하부 표면 아래에 형성되며, 유전체 재료의 하나 이상의 추가 층들에 의해 분리된 패턴화된 도전성 재료의 하나 이상의 추가 층들을 포함하는 제2 세트의 패키지 층들을 더 포함하는 집적 회로 패키지.
  4. 제1항에 있어서, 상기 코어층의 두께는 대략 500 내지 1000 미크론의 범위에 있는 집적 회로 패키지.
  5. 제1항에 있어서, 상기 제2 도전성 패드들 상에 실장되어 전기적으로 접속된 집적 회로를 더 포함하는 집적 회로 패키지.
  6. 재1항에 있어서, 상기 제1 도전성 패드들에 전기적으로 접속된 하나 이상의 개별 커패시터들을 더 포함하는 집적 회로 패키지.
  7. 제1항에 있어서, 상기 집적 회로 패키지의 하부 표면 상의 다수의 커넥터들을 더 포함하는 집적 회로 패키지.
  8. 제1항에 있어서, 유전체 재료로 이루어진 상기 하나 이상의 층들이 유기 재료로 형성되는 집적 회로 패키지.
  9. 제1항에 있어서, 유전체 재료로 이루어진 상기 하나 이상의 층들이 세라믹으로 형성되는 집적 회로 패키지.
  10. 전자 시스템으로서,
    고형 기판 재료로 형성되며 상부 표면, 하부 표면, 및 중심 영역을 통해 형성되어 상기 상부 표면 및 상기 하부 표면을 통해 확장하는 공동을 갖는 코어층;
    상기 코어층의 상기 상부 표면 위에 상기 공동 위쪽에 형성되며, 유전체 재료의 하나 이상의 층들에 의해 분리된 패턴화된 도전성 재료의 하나 이상의 층들을 포함하는 제1 세트의 패키지 층들;
    상기 공동 내에 형성된 제1 도전성 패드들 - 상기 제1 도전성 패드들은 하나 이상의 개별 커패시터들과 상기 제1 세트의 패키지 층들 사이의 전기 접속을 제공함 -; 및
    상기 제1 세트의 패키지 층들의 상부 표면 상에 형성된 제2 도전성 패드들 - 상기 제2 도전성 패드들은 상기 제2 도전성 패드들에 부착된 집적 회로와 상기 제1 세트의 패키지 층들 사이의 전기 접속을 제공함 -
    을 구비한 집적 회로 패키지를 포함하고,
    상기 하나 이상의 개별 커패시터들은 상기 제1 도전성 패드들에 전기적으로 접속되고,
    상기 집적 회로는 상기 제2 도전성 패드들에 부착된 전자 시스템.
  11. 제10항에 있어서, 상기 하나 이상의 개별 커패시터들은 세라믹 커패시터들인 전자 시스템.
  12. 제10항에 있어서, 상기 집적 회로 패키지의 하부 표면 상의 다수의 커넥터들을 더 포함하는 전자 시스템.
  13. 제12항에 있어서, 상기 다수의 커넥터들은 도전성 핀들인 전자 시스템.
  14. 제12항에 있어서, 상기 다수의 커넥터들은 도전성 패드들인 전자 시스템.
  15. 제10항에 있어서, 상기 집적 회로는 마이크로프로세서인 전자 시스템.
  16. 제10항에 있어서,
    전원, 및
    메모리 디바이스
    를 더 포함하는 전자 시스템.
  17. 집적 회로 패키지의 제조 방법으로서,
    고형 유전체 재료로 형성된 코어층을 제공하는 단계;
    상기 코어층의 상부 표면 위에 하나 이상의 프론트 사이드 층들을 형성하는 단계 - 상기 하나 이상의 프론트 사이드 층들은 도전성 층들과 비도전성 층들 간에 교차하며, 집적 회로가 상기 하나 이상의 프론트 사이드 층들의 상부 표면 상에 실장가능함 -;
    상기 코어층의 중심 영역을 통해 공동을 형성하고, 상기 코어층의 상기 상부 표면 및 상기 하부 표면을 통해 확장하는 단계; 및
    상기 공동 내에 도전성 패드들을 형성하는 단계 - 상기 도전성 패드들은 하나 이상의 개별 커패시터들과 상기 하나 이상의 프론트 사이드 층들 사이의 전기 접속들을 제공함 -
    를 포함하는 방법.
  18. 제17항에 있어서, 상기 하나 이상의 개별 커패시터들을 상기 도전성 패드들에 표면 실장함으로써 상기 하나 이상의 개별 커패시터들을 상기 도전성 패드들에 부착시키는 단계를 더 포함하는 방법.
  19. 제17항에 있어서, 상기 코어층의 하부 표면 아래에 하나 이상의 백 사이드 층들을 형성하는 단계 - 상기 하나 이상의 백 사이드 층들은 도전성 층들 및 비도전성 층들 간에 교차하고, 상기 공동은 상기 하나 이상의 백 사이드 층들을 통해 확장하고, 도전성 커넥터들이 상기 하나 이상의 백 사이드 층들의 하부 표면에 부착가능함 - 를 더 포함하는 방법.
  20. 제19항에 있어서, 도전성 핀들을 상기 하나 이상의 백 사이드 층들의 상기 하부 표면에 부착하는 단계를 더 포함하고, 상기 도전성 핀들은 상기 도전성 커넥터들인 방법.
  21. 제17항에 있어서, 상기 코어는 유기 재료로 형성되며, 상기 하나 이상의 프론트 사이드 층들을 형성하는 단계는 포토리소그래피, 재료 퇴적(deposition), 도금 및 천공(drilling)을 포함하는 빌드-업(build-up) 기법을 사용하는 방법.
  22. 제21항에 있어서, 상기 공동을 형성하는 단계는 마스킹 및 에칭 프로세스를 사용하는 단계를 포함하는 방법.
  23. 제17항에 있어서, 상기 코어는 세라믹으로 형성되며, 상기 하나 이상의 프론트 사이드 층들을 형성하는 단계는 세라믹 층들 및 비 도전성 층들을 사전 형성하고 적층하는 단계를 포함하는 방법.
  24. 제23항에 있어서, 상기 공동을 형성하는 단계는 상기 코어층의 중심 영역에 개구부를 갖는 상기 코어층을 사전 형성하는 단계를 포함하는 방법.
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