JP5540520B2 - 容量素子、容量素子の設計方法および容量素子を含む集積回路装置 - Google Patents

Description

本発明は、容量素子、容量素子の設計方法および容量素子を含む集積回路装置に関し、特に集積回路内の多層配線によって形成される容量素子、当該容量素子の設計方法および当該容量素子を含む集積回路装置に関する。

近年の半導体製造技術の進歩は非常に目覚しく、最小加工寸法０．１μｍ以下のサイズの半導体が量産されている。そして、デバイスの微細化に伴って前世代では問題とならなかったプロセスばらつきの影響で、デバイスが意図した性能に製造されないという問題が生じてきた。

回路特性の中でも特に容量素子の容量値変動はアナログデバイスの性能を左右する。そのため、アナログ素子では容量値の変動が性能を決める上での最重要ファクタであり厳しく管理されている。上記アナログデバイスの例として、例えば容量型のＤＡコンバータが挙げられる。

容量型のＤＡコンバータでは、並列に接続された複数の容量素子が用いられる。この容量素子としては、図１５に示すように、使用する容量素子数と、得られる特性（電流値および電圧値など）が完全な線形関係にあることが望ましい。しかし、実際は容量素子のばらつきがあるために線形から乖離し、目的の性能が得られないことがある。そのため、一般的に、容量素子のばらつきを削減する対策として面積の大きな容量素子が用いられている。

しかしながら、面積の大きな素子を用いるとチップ全体の面積や消費電力の増大を招いてしまう。すなわち、チップ面積の増大と性能の実現（容量値のばらつき低減）とはトレードオフの関係にある。図１６のグラフはペリグラムプロットで、横軸は容量素子の面積（１／（面積）^1/2 )、縦軸は容量値の変動量を示している。

このグラフでばらつきの閾値（ｘ軸に平行な点線）が決められているとき、ばらつきの小さい素子（実線）の方が面積を小さくできるため、チップ面積および消費電力の削減が可能である。しかし、これまで素子のばらつきを意図的に抑える方法としては、面積は増大することを承知で素子自身の線幅等を大きくし、プロセス変動を抑える以外に存在しなかった。

従来、これらの問題を解決する従来技術として、容量素子を形成する配線の線幅Ｗと配線間のスペースＳとの関係を１：１に設定したデバイス構造のものが知られている（例えば、特許文献１，２参照）。以下、配線の線幅ＷとスペースＳとの関係が１：１のデバイス構造を細密構造と呼ぶこととする。細密構造とするのは、細密構造の容量素子が最も面積を小さくできるためである。

特許第３８５１８９８号公報 米国特許第５５８３３５９号明細書

しかし、従来例に係る細密構造は、容量素子の面積を最も小さくできるものの、プロセスの観点からはばらつき（製造ばらつき）に弱いので、容量素子の容量値のばらつきが生じてしまう。

そこで、本発明は、容量値としての変動（ばらつき）が細密構造に比べて小さいデバイス構造の容量素子、当該容量素子の設計方法および当該容量素子を含む集積回路装置を提供することを目的とする。

上記目的を達成するために、本発明は、集積回路内の多層配線によって形成される容量素子を、以下の設計方法を用いて作成する。すなわち、先ず、多層配線の各配線に関するパラメータを統計的処理で変化させた複数のデバイス構造に対する総容量値、線間容量値および層間容量値を算出する。次いで、複数のデバイス構造の中から、デバイス構造間における前記総容量値の差分が一定値以下でかつ前記総容量値に対する前記線間容量値の比および前記総容量値に対する前記層間容量値の比の少なくとも一方が一定の条件を満たすデバイス構造を特定する。そして、上記一定の条件を満たすデバイス構造についてのパラメータを、容量素子を形成する多層配線の各配線のパラメータとする。

配線に関するパラメータを統計的処理で変化させた複数のデバイス構造において、デバイス構造間における総容量値の差分が一定値以下の領域では、総容量値の差分が一定値以下ということは総容量値の変動が小さく、総容量値が安定しているということである。したがって、複数のデバイス構造のうち、上記条件を満たすデバイス構造を特定し、当該デバイス構造についてのパラメータを、容量素子を形成する多層配線の各配線のパラメータとする。これにより、プロセスばらつきに対してロバストなデバイス構造の容量素子を作成できる。

本発明によれば、集積回路内の多層配線によって形成される容量素子として、配線の線幅とスペースとの関係が１：１のデバイス構造（細密構造）に比べて、容量値としての変動（ばらつき）が小さいデバイス構造を得ることができる。

本発明が適用される容量素子の一構造例を示す断面図である。 本発明が適用される容量素子の他の構造例を示す平面図である。 配線の幅Ｗと配線の高さＴの関係を表わす第１実施形態に係る容量素子の配線構造を示す断面図である。 幾何的確率でパラメータを求める単位円を示す図である。 単位円から幾何的確率で求めた角度ごとのパラメータを示す図である。 単位円の角度と当該角度で決まるパラメータを用いた容量値との関係を示す図である。 容量値を総容量値、線間容量値、層間容量値に分けて相対値で表わしたテーブルを示す図である。 マイクロローディング効果（線幅による膜厚変動）についての説明に供する図である。 配線のスペースＳと上下層の配線までの距離Ｄの関係を表わす第２実施形態に係る容量素子の配線構造を示す断面図である。 第２実施形態に係る容量素子の容量値と配線幅および配線膜厚との関係を示す図である。 容量値変動カーブと微分値との関係を示す図である。 容量値変動カーブと曲率との関係を示す図である。 容量値変動カーブと曲率半径および中心角との関係を示す図である。 本発明に係る容量素子とデカップリングセルが含まれる回路の概念図である。 ＤＡコンバータの特性例（容量素子数と出力電圧値との関係）を示す図である。 チップ面積と容量ばらつきとの関係を示す図である。

以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。

１．本発明が適用される容量素子
２．第１実施形態（配線の幅Ｗと配線の高さＴをパラメータとする例）
３．第２実施形態（配線のスペースＳと層間膜厚Ｄをパラメータとする例）
４．第３実施形態（第１，第２実施形態と閾値の設定を変更する例）
５．第４実施形態（第３実施形態の閾値の設定範囲を変更する例）
６．適用例（ＤＡコンバータを含む回路装置の例）

＜１．本発明が適用される容量素子＞
最初に、本発明が適用される容量素子について説明する。本発明が適用される容量素子は、集積回路内の多層配線によって形成される容量素子である。集積回路内の多層配線構造において、上下左右方向、場合によって斜め方向において隣接する２つの配線の電位が異なることで、これら２つの配線間に容量が形成される。容量が形成される原理は、後述する平板コンデンサモデルの静電容量の場合と同じである。そして、多層配線構造の配線間の総容量値が多層配線によって形成される容量素子の容量値となる。

多層配線によって形成される容量素子としては、櫛型の電極の組合せからなるデバイス構造の櫛型の容量素子（例えば、特許文献１，２参照）が知られている。この櫛型の容量素子の場合は、ある断面においてある１つの電極に注目したとき、図１（Ａ）に示すように、その注目電極（図の斜線部分）に対してその上下左右の電極の電位が異なることで、注目電極とその上下左右の４つの電極との間に容量Ｃが形成される。

それ以外に、櫛型の容量素子の場合は、図１（Ｂ）に示すように、注目電極に対してその左右の電極の電位が異なることで、注目電極とその左右の２つの電極との間に容量Ｃが形成される。この場合、注目電極とその斜めの４つの電極との間にも、左右の電極との間に形成される容量に比べて容量値が極めて小さい容量が形成される。

櫛型の容量素子以外にも、多層配線によって形成される容量素子として、図２に示すように、平行に設けられた複数の電極が直交するように積層されたデバイス構造の容量素子（例えば、特開２０００−２５２４２８号公報参照）が知られている。この容量素子の場合にも、注目電極に対して電位の異なる上下左右、場合によっては斜めに隣接する電極との間に容量が形成されることになる。

上述したことから明らかなように、本発明が適用される容量素子は、多層配線の各層で１方向のライン状の配線と配線間スペースで構成される１周期以上のデバイス構造となっている。また、ライン状の配線と配線間スペースの部分が各層で一部またはすべてが重なる平行関係にある構造もしくは各層で一部またはすべてが垂直関係にある構造のいずれかである。

このように、集積回路内の多層配線によって形成される容量素子において、本発明は、容量値としての変動（ばらつき）が小さくなるデバイス構造の容量素子を含む半導体回路の物理レイアウトを設計する設計方法（容量素子の設計方法）を特徴とする。以下に、その設計方法の具体的な実施形態について説明する。

＜２．第１実施形態＞
先ず、本発明の第１実施形態に係る容量素子の設計方法について説明する。図３に、典型的なデバイス（容量素子）の配線構造を断面図にて示す。図３において、中央の斜線部分が対象とする配線（以下、「対象配線」と記述する）を示している。

本実施形態ではまず、現実的なプロセスばらつきの範囲内で細密構造の配線の幅と膜厚（配線の高さ）を始点に当該配線の幅と膜厚を変えて容量値（単位断面積あたりの容量値）の計算を行うものとする。すなわち、配線の幅（線幅）Ｗと配線の高さ（膜厚）Ｔをパラメータとして用いて容量素子の設計を行うものとする。

配線の幅Ｗと膜厚Ｔを変動させる際は、統計的処理、例えば図４に示すような幾何的確率の手法を用いる。幾何的確率の手法は、例えば容量抽出でも利用されている（例えば、文献「K.Yamada and N.Oda,“Statistical Corner Conditions of Interconnect Delay (Corner LPE Specifications),”ICCAD’06 proceedings of the 2006 IEEE,P706」参照）。

図４において、縦軸が配線の膜厚（高さ）Ｔを、横軸が配線の幅Ｗをそれぞれ示している。円の半径は１、即ち単位円である。この単位円において、角度θを決めたときの円周上の点を投影した線幅Ｗと膜厚Ｔの組み合わせは、配線の線幅と膜厚が互いに独立である場合に等確率となる。例えば、円の角度を３０度にとった場合はＸ軸の値（即ち、配線の幅）はＷ３σ×ｃｏｓ３０°であり、Ｙ軸の値（即ち、配線の膜厚）はＴ３σ×ｓｉｎ３０°となる。

パラメータが（Ｗ３σ×ｃｏｓ３０°，Ｔ３σ×ｓｉｎ３０°）である確率と、円の角度が例えば６０度のときのパラメータの組み合わせ（Ｗ３σ×ｃｏｓ６０°，Ｔ３σ×ｓｉｎ６０°）である確率とは等しい。ここで、Ｗ３σ，Ｔ３σはプロセスばらつきの３σ（σは標準偏差）の値を示している。幾何的確率を用いると、パラメータがともにばらつきレンジの最大値（Ｗ３σ，Ｔ３σ）となる確率は小さいために、そのような非現実的な組み合わせを排除でき、現実的に起こり得るパラメータの組み合わせを求めることができる。

図５は、角度を変化させて計算した対象配線のパラメータ（線幅、高さ）を規格化した値（相対値）で示している。図６は、図５のパラメータを代入し、対象配線以外の上下メタル（配線）および層間絶縁膜の厚さのばらつきの最大値と最小値を組み合わせる方式で各構造の容量値を計算した値を規格化して示したグラフである。図６において、縦軸が容量値の相対値を、横軸が角度θをそれぞれ示している。

図４の単位円において、角度θを変動させていくと配線の幅Ｗおよび高さＴが変わり、図６のグラフに示すように、容量値（相対値）がなだらかな三角関数状の曲線を描き、ある配線幅および高さのときに最大値、最小値をとることがわかる。ここで注目すべき点は最大値、最小値の近傍ではデバイス構造の変化（θ）に対して容量値の変化が少なく（変化率が小さく）安定していることである。

本実施形態は、この容量値の変化が少ない（容量値の変化率が小さい）現象に注目している。すなわち、配線幅が変動しスペースが広い状態では配線幅の変動による線間容量の変化が小さくなり層間容量が支配的になる。したがって、この領域においては配線幅が変動しても総容量値は変動しない。このことが、容量値が安定している理由である。

図６のグラフに基づく容量値の計算で対象配線以外の配線のパラメータを最大値、最小値の組み合わせにしたのは容量値に対する感度（容量値の変化率が大きい→感度大／変化率が小さい→感度小）を考慮したためである。すなわち、今回扱ったデバイスでは、容量値の変動に効くパラメータが対象配線の幅および高さ（厚さ）であることが感度調査の結果判明した。そこで、変動させるパラメータ以外のパラメータはプロセスばらつきの最大膜厚値および最小膜厚値を組み合わせてデバイス構造を作成する。

図６のグラフは、デバイスのメタル（配線）間の総容量値の変化を示している。このグラフは、プロセスによって変動する。因みに、本実施形態と同等のプロセスで作成したデバイスで、細密（Ｗ：Ｓ＝１：１）、Ｔ：Ｓ＝１．９：１のデバイスの容量値は、図６に破線の丸Ｐの箇所に相当する。この箇所Ｐは、図６のグラフからも明らかなように、容量に対する変化率が大きい。

一般に、平板コンデンサモデルの静電容量の容量値Ｃは、
Ｃ＝ε・Ｓ／ｄ
なる式で与えられる。ここで、εは誘電率、Ｓは平行平板の面積、ｄは平行平板間の距離である。

そこで、メタル容量が大きいところでは層間膜の膜厚を薄く（距離ｄを小さく）することでデバイス構造の容量値を大きくする。反対に、メタル容量が小さいところでは層間膜の膜厚を厚くして容量値を小さくする。すなわち、メタル容量が大きいデバイス構造のときは層間膜厚の最小値を組み合わせ、メタル容量が小さいデバイス構造では層間膜厚の最大値を組み合わせる。最大、最小値以外の容量では、総膜厚を一定にして層間膜の膜厚を決定する。

図７は、デバイス（容量素子）の容量値を総容量値、線間容量値、層間容量値に分けて相対値で示している。図７において、ｔｏｔａｌがデバイスの総容量値、ｉｎｔｅｒが層間容量値、即ち対象配線の上下の配線に対する容量値、ｉｎｔｒａが線間容量値、即ち対象配線の左右の配線（同じ層の配線）に対する容量値である。

図７の表中のＡ−Ｄは、図５の構造Ａ−Ｄに対応している。図５は図４の単位円の角度を振った場合の配線幅と高さ（膜厚）のパラメータをデバイス世代のデザインルールの細密構造に対する相対値で示している。すなわち、Ａ−Ｄは単位円の角度を変えて決まる配線幅および高さのパラメータの組み合わせで決まるデバイス構造を示している。

図７のテーブルから、総容量値の差分が小さく安定している領域（図６の構造Ｂ，Ｃ）では、「総容量値に対する線間容量値の比」と「総容量値に対する層間容量値の比」の差分（図７の表の４，５行目のＢ，Ｃの差分）が小さいことがわかる。このことから、デバイス構造間における総容量値（図７のＹ軸）の変動スペックを決めてそのスペックを満たす構造でかつ上記差分があらかじめ決められた閾値（所定閾値）よりも小さくなる場合にプロセスばらつきに対してロバストなデバイス構造となることがわかる。

本実施形態では、総容量値の変動スペックを一定値以下、例えば０．１％以内とする。この条件設定により、対象配線の配線幅および高さ（膜厚）のパラメータを統計的処理で変化させることによって得られる複数のデバイス構造（図５の構造Ａ−Ｑ）の中から、デバイス構造間における総容量値の差分が０．１％以内のデバイス構造Ｂ，Ｃを抽出することができる。

そして、複数のデバイス構造の中から、「総容量値に対する線間容量値の比」と「総容量値に対する層間容量値の比」の差分を、所定の閾値、例えば０．０１％未満のデバイス構造を特定する。本実施形態の場合、特定したプロセスばらつきに対してロバストなデバイス構造（規格化後）は、単位円の角度４５度で、図５から配線幅１．１０６、配線膜厚１．０８３である。

本実施形態では、総容量値の差分が０．１％以内のデバイス構造の中から、「総容量値に対する線間容量値の比」と「総容量値に対する層間容量値の比」の差分が一定の条件を満たすデバイス構造を特定するとしたがこれに限るものではない。

具体的には、「総容量値に対する線間容量値の比」および／または「総容量値に対する層間容量値の比」、即ちこれらの比の少なくとも一方が一定の条件を満たすデバイス構造を、ロバストなデバイス構造として特定することも可能である。

本実施形態で示したパラメータの組み合わせ、即ち対象配線の配線幅および配線膜厚はこの二つに限ることなく容量値に対する感度（容量値の変化率が大きい→感度大／変化率が小さい→感度小）を求めて種々に設定することができる。

そして、本実施形態に係る設計方法によって特定したデバイス構造の配線を下層から上層に対応させることで、多層構造のデバイスの最適構造（最適なデバイス構造）を決定することができる。

また、あらかじめ決められた閾値内にプロセスばらつきの小さいデバイス構造が複数存在するときは、当該複数のデバイス構造についてのパラメータを平均して一つのデバイス構造を求めてもよい。また、本実施形態のように、複数のデバイス構造の中からプロセスばらつきが最小となる、即ち「総容量値に対する線間容量値の比」と「総容量値に対する層間容量値の比」の差分が最小となるデバイス構造を特定してもよい。

さらに条件を満たすデバイス構造の範囲を示してもよい。例えば、本実施形態の条件を満たす構造は、図６の単位円の角度の３０度−４５度であるため、配線幅が１．１０６−１．１３、配線膜厚が１．０５９−１．０８３でプロセスばらつきに対してロバストなデバイス構造となる。

また、本実施形態に係る設計手法では、配線の幅と膜厚を意図的に変動させるようにしているが、変更後の配線幅に対してマイクロローディング効果を考慮した配線膜厚の変動分を加味して最適なデバイス構造を決めるようにしてもよい。ここで、マイクロローディング効果とは、図８に示すように、パターン（配線）の線幅に応じて膜厚値が変動することを言う。

図８の例では、ある線幅までは膜厚変動が大きく、その後変動の仕方が緩やかになる。この膜厚の変動分を考慮すると、プロセスばらつきをより正確に反映した膜厚値を求めることができる。

具体的には、実際の膜厚に対しては、マイクロローディング効果の関係が得られていたら、自分の配線幅ごとに変動分を足してあげることで、より精度の高い容量値を表現できる。本実施形態では、図８の横軸に線幅の値を代入してマイクロローディング量を求めて配線膜厚に加算する。

本実施形態では、対象配線（図３の斜線部分）の上下左右の配線の電位は、対象配線と異なる電位であることを想定している。本実施形態では、対象配線の上下の配線は対象配線の配線方向に対して垂直な位置関係である構造を用いたが、この構造に限ることなく例えば上下の配線層が対象配線に対して平行な位置関係の構造を使用してもよい。

さらに、本実施形態では、細密ピッチをベースに配線幅と配線膜厚をプロセスばらつきの範囲でばらつかせてデバイス構造を作成したが、これに限るものではない。例えば、あらかじめチップ面積が決まっている場合や、また従来のプロセスばらつきに強いピッチの構造が決まっている場合、さらに要求される容量値等があらかじめ決まっている場合は細密ピッチでの構造への変更が困難である。

そのような場合は、配線の線幅および配線間のスペースが１：１の細密構造に限らず、他の制約条件で配線の線幅およびスペースが１：１以外の構造を採用している場合にも本実施形態の手法を用いることができる。換言すれば、細密ピッチ以外のプロセスばらつきに強いピッチを採用して、そのピッチに対して本実施形態の手法を用いてロバストなデバイス構造を決定することもできる。

上述したように、デバイス構造間における総容量値の差分が例えば０．１％以内で、総容量値に対する線間容量値の比と総容量値に対する層間容量値の比の差分が例えば０．０１％未満のデバイス構造とすることで、次のような作用効果を得ることができる。すなわち、配線の線幅とスペースとの関係が１：１のデバイス構造（細密構造）に比べて、容量値のばらつきを抑えることができる。

そして、容量値のばらつきを抑えることは、図１６のグラフにおいて、ペリグラムプロットの傾きを小さくすることに相当し、傾きの二乗で容量素子の面積を削減することができる。すなわち、容量素子の容量値のばらつきを小さくできることで、当該容量素子の面積を小さくすることができる。

＜３．第２実施形態＞
第１実施形態では、配線の幅Ｗと配線の高さ（膜厚）Ｔをパラメータとして用いて容量素子の設計を行うようにしている。これに対して、本実施形態では、図９に示す典型的なデバイス（容量素子）の配線構造において、対象配線（斜線部分）と同じ層の左右の配線との間のスペースＳと、対象配線とその上下層の配線との間の距離（層間膜厚）Ｄをパラメータとして用いて容量素子の設計を行うようにする。

具体的には、本実施形態では、第１実施形態と同じ手法でパラメータを変動させて図６の容量値と角度との関係を求めた後、第１実施形態と閾値の設定を変更して安定化構造を求める。その閾値とは、図９に示した容量素子を構成する配線のスペースＳと上下層の配線までの距離Ｄの比Ｄ／Ｓに関する設定である。すなわち、この比Ｄ／Ｓと、対象とする世代のデザインルールの細密構造に対する比Ｄｍｉｎ／Ｓｍｉｎの差分を閾値として設定する。

配線のスペースＳと上下層の配線までの距離Ｄは、配線の総容量値が線間容量値と層間容量値との和と考えた場合に総容量値に対する層間容量値の割合、および総容量値に対する線間容量値の割合を考慮するためのパラメータである。同層の配線の線間容量は、配線間の距離（スペース）Ｓが小さくなると大きくなる。一方、層間容量は対象配線の上下層の配線までの距離Ｄが小さくなると大きくなる。

そのため、総容量値は対象配線の幅Ｗと膜厚Ｔがともに大きくなる状態（Ｓが小さく、Ｄが小さくなる状態）で最大値となる。反対に、対象配線の幅Ｗと高さＴが小さくなる状態（Ｓが大きく、Ｄが大きくなる状態）で最小値となる。最大値、最小値の間を配線膜厚Ｔ、配線幅Ｗのパラメータの組み合わせで変動させた場合の容量値の推移が図６に示したカーブである。

本実施形態では、細密構造の場合の配線のスペースＳと当該配線の上下層の配線までの距離Ｄの比Ｄｍｉｎ／Ｓｍｉｎに対する差分の絶対値が０よりも大きく０．１未満であるデバイス構造を最適なデバイス構造とする。図１０（Ａ）の表の４行目に線間スペースＳと距離Ｄを変動させた場合の４種類の構造（Ａ−Ｄ）の比の差分ΔＤｉ／Ｓｉ＝Ｄｉ／Ｓｉ−Ｄｍｉｎ／Ｓｍｉｎを示す。

図１０（Ａ）の表の４行目のΔＤｉ／Ｓｉをみると、差分の絶対値が０よりも大きく０．１未満である構造はＢ，Ｃ，Ｄである。このうち差分が最小であるのは構造Ｃであるため、高容量側では構造Ｃをプロセスばらつきに対して最適な（強い）デバイス構造と考える。

一方、低容量側での安定点に対しても同様の考察ができる。図１０（Ｂ）の表の４行目には低容量側の比の差分を示した。構造Ｅ−Ｈは線間スペースＳと距離Ｔを変動させた場合の４種類の構造を示している。差分の値から構造Ｇがプロセスばらつきに対して最適な構造と判断する。さらに大容量側、低容量側の結果を合わせると構造Ｇが最もプロセスばらつきの小さい最適なデバイス構造となる。

しかし、本実施形態のスペック、即ちＤ／Ｓの比の差分が０よりも大きく０．１未満を満たすデバイス構造は複数存在する。図１０（Ａ），（Ｂ）より、本実施形態のスペック、即ちＤ／Ｓの比の差分が０よりも大きく０．１未満を満たすデバイス構造はＢＣＤ，ＦＧＨである。

そこで、高容量側ＢＣＤおよび低容量側ＦＧＨそれぞれで上下配線までの距離Ｄと配線間スペースＳの平均値を求めてもよい。また、平均の構造と上下層の配線までの距離Ｄと線間スペースＳの範囲（本実施形態では、ＢＣＤまたはＦＧＨの範囲）という示し方でもよい。

本実施形態では、配線間のスペースＳと、対象配線とその上下層の配線との間の距離Ｄの比を細密構造と比較したが、比較する構造は細密構造に限らず、第１実施形態に記載したような場合やデバイス構造、プロセス、さらにレイアウトに合わせて種々に設定をすることができる。そして、当該設定した構造に対して距離Ｄと線間スペースＳとを変動させて最適な構造を決定することができる。さらに、閾値０．１についても種々に設定が可能である。

そして、本実施形態に係る設計方法によって特定したデバイス構造の配線を下層から上層に対応させることで、多層構造のデバイスの最適構造（最適なデバイス構造）を決定することができる。

上述したように、デバイス構造間における総容量値の差分が例えば０．１％以内で、比Ｄ／Ｓと比Ｄｍｉｎ／Ｓｍｉｎの差分が０よりも大きく１０％未満のデバイス構造とすることで、細密構造に比べて容量値のばらつきを抑えることができる。

そして、容量値のばらつきを抑えることは、図１６のグラフにおいて、ペリグラムプロットの傾きを小さくすることに相当し、傾きの二乗で容量素子の面積を削減することができる。すなわち、容量素子の容量値のばらつきを小さくできることで、当該容量素子の面積を小さくすることができる。

＜４．第３実施形態＞
本実施形態では、第１実施形態と同じ手法でパラメータを変動させて図６の容量値と角度との関係を求めた後、第１，第２実施形態と閾値の設定を変更して安定化構造を求めるようにする。本実施形態で設定する閾値は、図１１に示した容量値変動カーブの微分値である。

すなわち、図１１に示した容量値変動カーブを配線の幅Ｗと膜厚Ｔを変数とする関数と考える。そして、当該配線の幅Ｗおよび膜厚Ｔが変動ファクタθで表されるとき、即ちＣ＝Ｆ（Ｗ（θ），Ｔ（θ），定数）であるとき、δＣ／δθ＝０を満たすデバイス構造がプロセスばらつきに対してロバストなデバイス構造とする。

この条件を図１１で考えるとＡで示す部分になる。Ａで示す部分には、デバイス構造が複数（本例では、２つ）存在するが、この場合はいずれか一つを最適なデバイス構造としてもよい。また、複数のデバイス構造についてパラメータの平均を求めて最適なデバイス構造としてもよい。さらに、平均の構造とパラメータの範囲という形式で最適なデバイス構造を定義することも可能である。一方、従来の手法は、Ｂで示す傾きに相当する領域の構造を使用しているため、変動ファクタの変化に対する容量値の変動が大きく、プロセスばらつきに弱いデバイス構造であることがわかる。

そして、本実施形態に係る設計方法によって特定したデバイス構造の配線を下層から上層に対応させることで、多層構造のデバイスの最適構造（最適なデバイス構造）を決定することができる。

上述したように、デバイス構造間における総容量値の差分が例えば０．１％以内で、配線の幅Ｗおよび膜厚Ｔが変動ファクタθで表されるとき、δＣ／δθ＝０を満たすデバイス構造とすることで、細密構造に比べて容量値のばらつきを抑えることができる。

そして、容量値のばらつきを抑えることは、図１６のグラフにおいて、ペリグラムプロットの傾きを小さくすることに相当し、傾きの二乗で容量素子の面積を削減することができる。すなわち、容量素子の容量値のばらつきを小さくできることで、当該容量素子の面積を小さくすることができる。

なお、本実施形態では、容量変動カーブを配線の幅Ｗと膜厚Ｔをパラメータとして設定したが、パラメータは配線の幅Ｗおよび膜厚Ｔに限ることなく容量値の変動に対する敏感度が高いパラメータをデバイス構造やプロセス条件、さらにレイアウトに応じて設定することができる。

＜５．第４実施形態＞
本実施形態では、第３実施形態の閾値の設定範囲を変更して安定化構造を求めるようにする。すなわち、容量値変動カーブを第３実施形態の多層配線の各配線の幅Ｗと高さＴを変数とする関数と考える。そして、配線の幅Ｗおよび高さＴが変動ファクタθで表されるとき、即ちＣ＝Ｆ（Ｗ（θ），Ｔ（θ），定数）であるとき、上記関数の変化率（δＣ／δθ）がδＣ／δθ＜０．０１なる条件を満たす構造をプロセスばらつきに対してロバストなデバイス構造とする。

図１３に示す曲線は、容量変換カーブの一部分を表している。このカーブ上の任意の点列ＡＢＣで構成される弧、即ちＣ＝Ｆ（Ｗ（θ），Ｔ（θ），定数）に包含される任意の弧の曲率半径をＲ、当該弧に対応する中心角をθ１とすると、容量変化率Δは
Δ＝Ｒ（１−ｃｏｓ（θ１／２））
で表わすことができる。すると、上記条件はＲ（１−ｃｏｓ（θ１／２））＜０．０１で表わされる。ここで、曲率半径Ｒは曲率の逆数で、曲率はある関数の任意の点における二回微分等で求めることができる。

図１２の変動カーブの左部に示した種々の関数の傾きは各構造の微分値を示している。図１２には、例としてＣ−Ｆの傾きを示している。これらのうち前記条件を満たすのはＦの傾きである。したがって、本実施形態では、Ｆの傾きを満たす構造（グラフ中の矢印で示した２点）を最適なデバイス構造の候補とする。

そして、この候補となる二つの構造の線幅および膜厚の平均値をとって最適なデバイス構造とする。このように、最適なデバイス構造を選択するに当たって条件を満たす構造が複数存在する場合は微分値が最小である構造を最適なデバイス構造として選択してもよいし、条件を満たす構造の平均を求めて最適なデバイス構造としてもよい。

本実施形態では、容量変動カーブを配線の幅と高さをパラメータとして設定したが、パラメータは配線の幅および高さに限ることなく容量値の変動に対する敏感度が高いパラメータをデバイス構造やプロセス条件に応じて設定することができる。また、設定するレンジも０．０１未満に限ることなく、デバイス構造やプロセス条件、さらにレイアウトに応じて種々に設定することができる。

そして、本実施形態に係る設計方法によって特定したデバイス構造の配線を下層から上層に対応させることで、多層構造のデバイスの最適構造（最適なデバイス構造）を決定することができる。

上述したように、容量素子を図１１のＡの部分を使うデバイス構造とすることで、容量素子の容量値のばらつきを、図１１のＢの部分を使うデバイス構造に比べて１／１０以下に抑えることができる。そして、容量値のばらつきを抑えることは、図１６のグラフにおいて、ペリグラムプロットの傾きを小さくすることに相当し、傾きの二乗で容量素子の面積を削減することができる。すなわち、容量素子の容量値のばらつきを小さくできることで、当該容量素子の面積を小さくすることができる。

＜６．適用例＞
以上説明した第１〜第４実施形態のいずれかに係る設計手法、即ち、容量素子の物理レイアウトを生成する際のパターン設計手法を用いて作成される容量素子は、容量素子を含む半導体装置（集積回路装置）において、当該容量素子として用いることができる。そして、本設計手法に基づいて作成した物理レイアウトに、半導体製造時のマスク補正技術の1つである光近接効果補正を施して作成したマスクを用いることで、容量素子を含む半導体装置を作成するようにする。

容量素子を含む半導体装置としては、例えば図１４に示すような、ＤＡコンバータ（ＤＡＣ）１１や他の回路（Ａ，Ｂ）１２，１３を含む回路装置１０において、ＤＡコンバータ１１が容量型のＤＡコンバータの場合に、並列に接続された複数の容量素子Ｃ１〜Ｃ４として用いることができる。

容量型のＤＡコンバータ１１では、ＤＡ変換精度の観点からすると、容量素子Ｃ１〜Ｃ４のプロセスばらつきを最小限に抑えることが最も重要である。したがって、ＤＡコンバータ１１において、並列に接続された複数の容量素子Ｃ１〜Ｃ４として、第１〜第４実施形態のいずれかの手法を用いて設計したプロセスばらつきに対してロバストな容量素子を用いることが最も重要である。

一方、回路装置１０において、電源ラインＬ１，Ｌ２の間には、電源電圧のノイズや揺れを低減するための容量素子としてデカップリングセルＣａ，Ｃｂ，Ｃｃが接続されている。このデカップリングセルＣａ，Ｃｂ，Ｃｃは、ＤＡコンバータ１１、回路（Ａ，Ｂ）１２，１３間に挿入されることで、ＤＡコンバータ１１、回路（Ａ，Ｂ）１２，１３を独立させる。こうして回路のループを小さくすることで外来ノイズを遮断する。

これらデカップリングセルＣａ，Ｃｂ，Ｃｃとしては、例えば、配線の線幅ＷとスペースＳとの関係が１：１の細密構造の容量素子が使われる。その理由は、デカップリングセルＣａ，Ｃｂ，Ｃｃは容量値の変動量よりも面積効率が重要視されるためである。すなわち、同じ面積で大きな容量値が得られることが必要とされる。

上述したように、回路装置１０等において、第１〜第４実施形態のいずれかの手法を用いて設計したプロセスばらつきに対してロバストな容量素子と、それ以外の例えば細密構造の容量素子とを混在させる。すなわち、プロセスばらつきに対してロバストな容量素子と、それ以外の例えば細密構造の容量素子とを用途に応じて使い分ける。このように、容量素子を目的に応じて構造や面積を変えることで、回路全体のチップ面積の削減、および消費電力の低下を実現できる。

これまでプロセスばらつきに耐えうる構造にするために容量素子は、各世代のデザインルールの最小ピッチと比較して１．５−２倍のピッチで設計していた。第１〜第４実施形態に係る設計手法により、最小ピッチに基づいてプロセスばらつきに対してロバストな構造を求めることができるため、プロセスばらつきを抑えることによる面積削減効果と、最小ピッチに基づく設計の相乗効果で回路装置、例えばＤＡコンバータ全体の面積を従来の１／２にすることができる。

また、容量値のばらつきが抑えられるため、例えばＤＡコンバータのように、容量素子を並列に接続した場合の線形性が保たれ、小面積で目的の性能を実現することができる。さらに、第１〜第４実施形態のいずれかの手法を用いて設計した容量素子と、それ以外の容量素子の両方を搭載したデバイスでは、性能を実現しつつ目的に応じた容量素子を使用することによりデバイス全体の面積を削減できる。

Ｗ…配線の幅、Ｔ…配線の高さ（膜厚）、Ｓ…配線間のスペース、Ｄ…対象配線とその上下層の配線との間の距離（層間膜厚）

Claims (8)

1. 集積回路内の多層配線の各配線に関するパラメータを変化させた複数のデバイス構造に対する総容量値、線間容量値および層間容量値について、
   前記複数のデバイス構造のうち、デバイス構造間における前記総容量値の差分があらかじめ決められた変動スペック以下でかつ前記総容量値に対する前記線間容量値の比および前記総容量値に対する前記層間容量値の比の少なくとも一方が一定の条件を満たすデバイス構造についてのパラメータを各配線のパラメータとする多層配線によって形成され、
   前記一定の条件は、前記容量素子の容量値Ｃが前記配線の幅Ｗおよび高さＴを変数とする関数で表わされ、前記配線の幅Ｗおよび高さＴが変動ファクタθで表わされ、Ｃ＝Ｆ（Ｗ（θ），Ｔ（θ），定数）に包含される任意の弧の曲率半径をＲ、当該弧に対応する中心角をθ１とするとき、Ｒ（１−ｃｏｓ（θ１／２））＜０．０１である
   容量素子。
2. 前記多層配線の各配線に関するパラメータを変化させる手法として統計的処理を用いる
   請求項１に記載の容量素子。
3. 前記統計的処理は、幾何的確率の手法である
   請求項２に記載の容量素子。
4. 前記多層配線の各層で１方向のライン状の配線と配線間スペースで構成される１周期以上のデバイス構造を有する
   請求項１から請求項３のいずれか１項に記載の容量素子。
5. 前記デバイス構造は、ライン状の配線と配線間スペースの部分が各層で一部またはすべてが重なる平行関係にある構造もしくは各層で一部またはすべてが垂直関係にある構造のいずれかである
   請求項４に記載の容量素子。
6. 対象とする配線の電位は、当該配線の上下左右の配線の電位と異なる
   請求項４に記載の容量素子。
7. 集積回路内の多層配線の各配線に関するパラメータを変化させた複数のデバイス構造に対する総容量値、線間容量値および層間容量値を算出する工程と、
   前記複数のデバイス構造の中から、デバイス構造間における前記総容量値の差分があらかじめ決められた変動スペック以下でかつ前記総容量値に対する前記線間容量値の比および前記総容量値に対する前記層間容量値の比の少なくとも一方が一定の条件を満たすデバイス構造を特定する工程と、
   前記条件を満たすデバイス構造についてのパラメータを、容量素子を形成する多層配線の各配線のパラメータとする工程と
   を有し、
   前記一定の条件は、前記容量素子の容量値Ｃが前記配線の幅Ｗおよび高さＴを変数とする関数で表わされ、前記配線の幅Ｗおよび高さＴが変動ファクタθで表わされ、Ｃ＝Ｆ（Ｗ（θ），Ｔ（θ），定数）に包含される任意の弧の曲率半径をＲ、当該弧に対応する中心角をθ１とするとき、Ｒ（１−ｃｏｓ（θ１／２））＜０．０１である
   容量素子の設計方法。
8. 集積回路内の多層配線の各配線に関するパラメータを変化させた複数のデバイス構造に対する総容量値、線間容量値および層間容量値について、
   前記複数のデバイス構造のうち、デバイス構造間における前記総容量値の差分があらかじめ決められた変動スペック以下でかつ前記総容量値に対する前記線間容量値の比および前記総容量値に対する前記層間容量値の比の少なくとも一方が一定の条件を満たすデバイス構造についてのパラメータを各配線のパラメータとする多層配線によって形成され、
   前記一定の条件は、前記容量素子の容量値Ｃが前記配線の幅Ｗおよび高さＴを変数とする関数で表わされ、前記配線の幅Ｗおよび高さＴが変動ファクタθで表わされ、Ｃ＝Ｆ（Ｗ（θ），Ｔ（θ），定数）に包含される任意の弧の曲率半径をＲ、当該弧に対応する中心角をθ１とするとき、Ｒ（１−ｃｏｓ（θ１／２））＜０．０１である
   容量素子を含む集積回路装置。

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