CN101807571B - 电容元件、其设计方法及包括该电容元件的集成电路装置 - Google Patents

电容元件、其设计方法及包括该电容元件的集成电路装置 Download PDF

Info

Publication number
CN101807571B
CN101807571B CN201010111073.XA CN201010111073A CN101807571B CN 101807571 B CN101807571 B CN 101807571B CN 201010111073 A CN201010111073 A CN 201010111073A CN 101807571 B CN101807571 B CN 101807571B
Authority
CN
China
Prior art keywords
distribution
layer
capacitance
apparatus structure
parameter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201010111073.XA
Other languages
English (en)
Other versions
CN101807571A (zh
Inventor
出羽恭子
安茂博章
榎本容幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN101807571A publication Critical patent/CN101807571A/zh
Application granted granted Critical
Publication of CN101807571B publication Critical patent/CN101807571B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及一种电容元件、其设计方法以及包括该电容元件的集成电路装置。该电容元件通过多层配线形成，其中，通过改变与集成电路中的多层配线有关的参数来计算多个装置结构的总电容、层内电容和层间电容，从多个装置结构中确定一装置结构，其在装置结构之间的总电容的差别等于或小于预定水平，并且至少其层内电容与总电容的比或层间电容与总电容的比中的任一个满足预定的条件，并且满足预定条件的装置结构的参数被确定为多层配线的参数。

Description

电容元件、其设计方法及包括该电容元件的集成电路装置
相关申请的引用
本申请包含与2009年2月16日在日本专利局提交的日本优先权专利申请JP 2009-032245中所披露的有关的主题，将其全部内容结合于此作为参考。
技术领域
本发明涉及一种电容元件、其设计方法以及包括该电容元件的集成电路装置，更具体地涉及一种由集成电路中的多层配线形成的电容元件、其设计方法以及包括该电容元件的集成电路装置。
背景技术
近些年在半导体制造技术中取得了显著进步，大规模地生产了具有0.1μm以下的最小特征尺寸的半导体。随着装置的小型化，在前代中没有问题的工艺偏差已导致制造装置的不能期望的性能。
在所有的电路特性中，电容元件的电容差异最显著地影响模拟装置的性能。因此，模拟元件的电容差异(capacitance variation)在性能方面是最本质的因素并因此被严格地管理。模拟装置的实例之一是电容型的DA(数-模)转换器。
电容型的DA转换器包括多个并联连接的电容元件。这样的电容元件优选地应当在电容元件的数量与获得的特性(例如，电流和电压水平)之间具有完全线性的关系，如图15所示。然而，实际上，在电容元件之间存在差异，可能由于非线性关系而导致不期望的性能。因此，通常使用具有较大面积的电容元件以便减小元件与元件的差异。
然而，使用具有较大面积的元件会导致整体上增加的芯片面积和增加的功率消耗。也就是说，芯片面积的增加和期望性能的实现(电容差异减小)处于权衡的关系。图16中的图表是Peligrom图，其示出了沿水平轴电容元件的面积(1/(面积)1/2)和沿垂直轴的电容差异。
当在该图中固定差异的阈值(平行于x轴的虚线)时，元件之间的差异(实线)越小，面积就越小。这使得可以减小芯片面积和功率消耗。然而，为了有意地抑制元件之间的差异，至今没有其他的备选方案，除了例如通过增加元件本身的配线宽度来抑制工艺差异(已知这样做将导致面积增加)外。
已知能解决这些问题的现有技术是一种在形成电容元件的配线的宽度W和配线间的间距S之间具有1∶1关系的装置结构(例如，参考日本专利第3851898号和美国专利第5583359号，在下文中称为专利文献1和2)。在配线宽度W与间距S之间具有1∶1关系的装置结构在下文中将被称为紧密堆积结构(close-packed structure)。该紧密堆积结构已被选择，这是因为具有该结构的元件能提供最小的面积。
发明内容
然而，尽管提供最小的电容元件面积，但是从工艺的角度来看，根据现有实例的紧密堆积结构对差异(制造差异)是很敏感的，因此导致电容元件之间的电容差异。
鉴于上述，期望提供一种具有比紧密堆积结构更小的电容差异的电容元件，其设计方法以及包括该电容元件的集成电路装置。
为了实现上述目的，本发明的实施方式通过下面的设计方法制造了一种由集成电路中的多层配线形成的电容元件。也就是说，首先通过一个统计处理通过改变与多层配线相关的多个装置结构的参数来计算多个装置结构的总电容、层内电容和层间电容。接着，从多个装置结构中来识别装置结构，其在装置结构之间的总电容的差别等于或小于预定水平，并且其层内电容与总电容的比率或层间电容与总电容的比率中的至少一个满足预定条件。最后，满足该预定条件的装置结构的参数作为形成电容元件的多层配线的参数被确定。
在配线相关的参数已经通过统计处理改变的多个装置结构中，装置结构之间总电容的差别等于或小于所述区域中的预定水平，其中，装置结构之间总电容的差别等于或小于预定水平是指总电容维持稳定只有很小的变化。因此，装置结构被从满足上述条件的多个装置结构中识别。满足上述条件的装置结构的参数作为形成电容元件的所有多层配线的参数被确定。这提供了一种具有对工艺差异不敏感的装置结构的电容元件。
本发明的实施方式提供了一种这样的装置结构，其具有比在形成由集成电路中的多层配线形成的电容元件的配线宽度与配线间的间距之间具有1∶1关系的装置结构(紧密堆积结构)更小的电容差异。
附图说明
图1A和图1B是示出了应用了本发明的实施方式的电容元件的结构实例的截面图；
图2是示出了应用了本发明的实施方式的电容元件的结构实例的平面图；
图3是示出了根据第一实施方式的电容元件的配线结构的截面图，其中示出了配线宽度W与配线高度T之间的关系；
图4是示出了适于通过几何概率找出参数的单位圆的示图；
图5是示出了从单位圆通过几何概率找到的每个角度的参数的示图；
图6是示出了单位圆的角度与通过使用由角度确定的参数而获得的电容之间的关系的示图；
图7是一个表格，其中电容被分为总电容、层内电容和层间电容，它们均以相对值示出；
图8是描述了微加载效果(由配线宽度引起的膜厚度差异)的示图；
图9是示出了根据第二实施方式的电容元件的配线结构的截面图，其中示出了配线间的间距S与到顶部或底部的配线的距离D之间的关系；
图10A和图10B是示出了根据第二实施方式的电容元件的电容、配线宽度和配线膜厚度之间的关系的示图；
图11是示出了电容差异曲线与其微分值之间的关系的示图；
图12是示出了电容差异曲线与其曲率之间的关系的示图；
图13是示出了电容差异曲线、其曲率半径和中心角之间的关系的示图；
图14是包括根据本发明的实施方式的电容元件和去耦单元的电路的概念图；
图15是示出了DA转换器的特性实例(电容元件的数量与输出电压水平之间的关系)的示图；以及
图16是示出了芯片面积与电容差异之间的关系的示图。
具体实施方式
下面将结合附图给出用于实施本发明的模式(在下文中将描述为实施方式)的详细描述。应当注意，将以下面的顺序给出描述：
1.应用本发明的实施方式的电容元件
2.第一实施方式(使用配线宽度W和配线高度T作为参数的实例)
3.第二实施方式(使用配线间的间距S和层间膜厚度D作为参数的实例)
4.第三实施方式(第一和第二实施方式中的阈值设置被改变的实例)
5.第四实施方式(第三实施实施中的阈值设置范围被改变的实例)
6.应用例(包括DA转换器的电路装置的实例)
<1.应用了本发明的实施方式的电容元件>
首先，将描述应用了本发明的实施方式的电容元件。应用发明的实施方式的电容元件由多层配线形成。在集成电路的多层配线结构中，电容垂直地或水平地，或者在一些情况下，在其间存在电位差的情况下彼此对角地相邻形成在两条配线之间。这背后的理论与后面要描述的平板电容器的静电电容是一样的。多层配线结构的总层内电容等于由多层配线形成的电容元件的电容。
作为通过多层配线形成的电容元件，已知由梳形电极的组合构成的梳形电容元件(例如，参见专利文献1和2)。在该梳形电容元件的情况下，当我们将注意力集中在给定部分的给定电极上时，如图1A所示，如果在每对电极之间存在电位差，关注电极(阴影区域)与四个电极中的每一个形成电容C，这四个电极一个在顶部、一个在底部、一个在右边并且一个在左边。
除了上述以外，在梳形电容元件的情况下，如图1B所示，如果在每对电极之间存在电位差，关注电极与两个电极形成电容C，一个在右而一个在左。在这种情况下，关注电极与相对于该关注电极对角布置的四个电极中的每一个形成电容。形成的电容大大小于在关注电极与位于左右的两个电极中的任一个之间形成的电容。
除了梳形电容元件之外，其他类型的电容元件作为由多层配线形成的电容元件被熟知，其中如图2所示多个并联的电极以直角彼此交叉的方式层叠(例如，参见日本专利公开第2000-252428号)。在该电容元件的情况下，电容还垂直、水平地，或在一些情况下，在其间存在电位差的情况下彼此对角地相邻形成在关注电极与其他电极之间。
如从上面的描述中清楚的是，应用本发明实施方式的电容元件具有在多层配线的每一层中包括沿一个方向延伸的线性配线和配线间的间距的1个以上周期的装置结构。此外，不同层中的线性配线和配线间的间距以部分或全部彼此重叠的方式并联。可替换地，不同层中的线性配线和配线间的间距部分或全部地彼此垂直。
如上所述，本发明的实施方式涉及一种通过集成电路中的多层配线形成的电容元件，并且特征在于包括电容元件(其中电容元件的装置结构提供减少的电容差异)的半导体电路的物理布局的设计方法(电容元件的设计方法)。下面将对设计方法的实施方式给出具体的描述。
<2.第一实施方式>
首先将给出根据第一实施方式的电容元件的设计方法。图3示出了典型装置(电容元件)的配线结构的截面图。在图3中，中央的阴影部分是关注配线(在下文中被描述为目标配线)。
在本实施方式中，电容(每单元截面积的电容)首先通过在实际工艺差异范围内改变紧密堆积结构的配线宽度和膜厚度(配线高度)来计算。也就是说，配线宽度W和配线高度(膜厚度)T被用作设计电容元件的参数。
如图4所示的例如几何概率近似法的统计处理被用来改变配线宽度W和膜厚度T。例如，几何概率近似法用于电容提取(capacitance extraction)(例如，参见文献-K.Yamada和N.Oda，“Satistical Corner Conditions of Interconnect Delay (Corner LPESpecifications)，”ICCAD′06proceedings of the 2006IEEE，p706)。
在图4中，垂直轴表示配线膜厚度(高度)T，而水平轴表示配线宽度W。圆的半径是1。也就是说，该圆是单位圆。在该单位圆中，如果配线宽度和膜厚度彼此无关，则所有以角度θ从圆的圆周上的点投影的配线宽度w和膜厚度T的组合都是同等的概率。在圆的30度角，例如，X轴上的值(即，配线宽度)是W3σ×cos30°，而Y轴上的值(即，配线膜厚度)是T3σ×sin30°。
参数的组合是(W3σ×cos30°，T3σ×sin30°)的概率例如等于在圆的60度角的参数组合是(W3σ×cos60°，T3σ×sin60°)的概率。这里，W3σ和T3σ表示工艺差异的3σ值(σ是标准偏差)。仅存在很小的使两个参数都呈现差异范围的最大值(W3σ，T3σ)的概率。因此，使用几何概率排除这样的不现实的组合，使得可以找出可能发生的参数的组合。
图5以规格化(标准化)值(相对值)示出了不同角度的目标配线的计算参数(配线宽度和高度)。图6是一曲线图，其示出了针对通过代入图5所示的参数并组合除了目标配线外的位于顶部或底部的金属(配线)和层间绝缘膜的厚度的差异的最大值和最小值而获得的每个结构计算的规格化电容。在图6中，垂直轴表示相对电容，而水平轴表示角度θ。
在图4所示的单位圆中，配线宽度W和高度T随着角度θ的变化而改变。结果，电容(相对值)示出了如图6所示的三角函数的渐变的斜率曲线。从这里清楚的是，当配线宽度和高度处于给定的水平时，电容呈现最大和最小值。这里值得注意的是，随着装置结构(θ)的变化，电容的改变在最大和最小值附近很小(小的变化率)，维持在这些区域的电容的稳定。
在本实施方式中，注意力集中在电容的小变化(电容的较小变化率)上。也就是说，当存在由配线宽度的变化引起的较大间距时，随着配线宽度的变化，层内电容存在很小的变化，因而使得层间电容突出。因此，在该区域中，不管配线宽度的变化如何，总电容保持不变。这是为什么电容稳定的原因。
在基于图6所示的曲线图的电容的计算中，考虑到对电容的敏感度(电容的变化率较大：高敏感度，电容的变化率较小：低敏感度)，组合参数的最大和最小值用于除了目标配线以外的配线。也就是说，作为敏感度研究的结果已经发现，在本说明书中处理装置的情况下，目标配线的宽度和高度(厚度)对于电容的变化是有效的。因此，装置结构通过组合除了待改变的参数以外的参数的工艺差异的最大和最小膜厚度值而制备。
图6中的曲线图示出了在装置的金属(配线)之间的总电容的变化。该曲线图依赖于工艺而改变。顺便提及，使用类似于本实施方式中的工艺制造的、具有紧密堆积结构(W∶S＝1∶1)以及1.9∶1的T∶S比率装置的电容对应于由图6中的虚线圆封闭的区域P。如从图6中的曲线显然的是，区域P相对于电容具有较大的变化率。
平板电容器模型的静电电容C一般由下式给出：
C＝ε·S/d
其中，ε是介电常数，S是平行板的面积，而d是平行板之间的距离。
由于该原因，在金属电容较大的情况下，装置结构的电容通过薄化层间膜(减少距离d)而增加。相反，在金属电容很小的情况下，装置结构的电容通过增厚层间膜而减少。也就是说，装置结构的较大的金属电容与最小的层间膜厚度组合，而其较小的金属电容与最大的层间膜厚度组合。当电容不是最大或最小值时，在总的膜厚度保持不变的情况下，确定层间膜的厚度。
图7示出了被分为总电容、层内电容和层间电容并以相对值表示的电容。在图7中，“总的”表示装置的总电容，“层间”表示层间电容，即，在目标配线与在顶部或底部的配线之间的电容，而“层内”表示层内电容，即，在目标配线与其左右的配线(同一层内的配线)之间的电容。
图7中的字母“A”到“D”对应于图5所示的结构A到D。图5示出了图4中所示的单位圆上不同角度的参数，即，配线宽度和高度(膜厚度)，该参数关于装置代(generation)的设计规则的紧密堆积结构以相对值示出。也就是说，字母“A”到“D”表示对于单位圆的不同角度通过组合参数，即配线宽度和高度确定的装置结构。
由图7中的表格显而易见的是，在总电容是稳定的、具有很小差别的区域(图5中的结构B和C)中，“层内电容与总电容的比率”和“层间电容与总电容的比率”之间的差别(图7中的表格的“B”和“C”栏中的第四和第五行的差别)很小。结果，很明显，如果该结构满足预先针对装置结构之间的总电容(图6中的Y轴)的变化所确定的规格，并且如果该结构的差别比预定的阈值小，则装置结构对工艺差异不敏感。
在本实施方式中，关于总电容的变化的规格等于或小于给定的水平诸如0.1％以下。通过设定该条件，可以从多个装置结构(图5中的结构A至Q)中提取在装置结构之间的总电容具有0.1％以下的差别的装置结构B和C。这些结构通过统计处理来改变目标配线的参数，即，配线宽度和高度(膜厚度)而获得。
接着，从多个装置结构中识别“层内电容与总电容的比率”和“层间电容与总电容的比率”之间的差别小于0.01的装置结构。在本实施方式的情况下，被识别为对工艺差异不敏感的装置结构(在规格化后)，在单位圆的45度角处具有来自图5的1.106的配线宽度和1.083的配线膜厚度。
在本实施方式中，从具有0.1％以下的总电容差别的装置结构中识别“层内电容与总电容的比率”和“层间电容与总电容的比率”之间的差别满足给定条件的装置结构。然而，本实施方式并不限于此。
更具体地，“层内电容与总电容的比率”和“层间电容与总电容的比率”中的一个或两个，即至少两个比率中的一个满足给定的条件的装置结构可以被识别为不敏感的装置结构。
本实施方式所示的参数的组合，即，目标配线的配线宽度和配线膜厚度并不限于这两种，而是各种其他参数可以通过找出对电容的敏感度(灵敏度)(电容的变化率较大：高敏感度，电容的变化率较小：低敏感度)而被设置。
最后，通过将通过根据本实施方式的设计方法识别的装置结构的配线应用于从下层到上层的所有层中，可以确定具有多层结构的装置的最优结构(最优装置结构)。
另一方面，在存在具有小于预定阈值的工艺差异的多个装置结构的情况下，单一装置结构可以通过平均多个装置结构的参数而被找到。此外，如在本实施方式中一样，从多个装置结构中识别具有最小的工艺差异，即，“层内电容与总电容的比率”和“层间电容与总电容的比率”之间的差别的装置结构。
另外，可以指定满足条件的装置结构的范围。例如，因为满足本实施方式的条件的装置结构具有作为图6中的单位圆的角度的30～45度，如果配线宽度是1.106～1.13而配线膜厚度是1.059～1.083，则装置结构对工艺差异不敏感。
另一方面，根据本实施方式的设计方法旨在改变配线宽度和膜厚度。然而，最佳的装置结构可通过对考虑到对改变的配线宽度的微加载效果的配线膜厚度的差异进行因式分解来确定。这里，术语“微加载效果”是指如图8所示随着模式(配线)宽度的变化膜厚度改变。
在图8所示的实例中，膜厚度变到很大的程度，直到达到给定的配线宽度，但之后逐渐变化。更正确地反映工艺差异的膜厚度可以通过考虑膜厚度的该变化而被求出。
更具体地，如果已经获得实际的膜厚度的微加载效果的关系，则通过增加每个配线宽度的变化可以表达更精确的电容。在本实施方式中，通过将配线宽度代入图8的水平轴可以求出微加载水平。于是，微加载水平被加到配线膜厚度上。
在本实施方式中，我们假设在目标配线(图3中的阴影区域)的顶部、底部、左边和右边的配线处于与目标配线不同的电位。在本实施方式中，目标配线的顶部和底部的配线垂直于目标配线定位。然而，本实施方式并不限于该结构，而是目标配线的顶部和底部的配线可以平行与目标配线定位。
此外，在本实施方式中，装置结构通过以用作基础(basis)的紧密堆积间距(close-packed pitch)在实际工艺差异的范围内改变配线宽度和配线膜厚度而制备。例如，如果芯片面积被预先固定，如果对现有工艺差异具有间距的结构已经被固定，或者如果需要的电容和其他需求被预先固定，则很难转换到具有紧密堆积间隙的结构。
在这样的情况下，根据本实施方式的方法不仅适用于在配线宽度与配线间的间距之间具有1∶1关系的紧密堆积结构，而且还适用于由于其他限制除了其间具有1∶1关系之外的结构。换句话说，可以采用除了紧密堆积间距外的抵抗于工艺差异的间距，并将根据本实施方式的方法应用于该间距从而确定不敏感的装置结构。
如上所述，如果结构具有例如，0.1％以下的装置结构之间的总电容差别和少于0.01的层内电容与总电容的比和层间电容与总电容的比之间的差别，则可以实现下面的有利效果。也就是说，与在配线宽度与配线间的间距之间具有1∶1关系的装置结构(紧密堆积结构)相比，这样的结构提供减小的电容差异。
提供减小的电容差异相当于减少图16的曲线中所示的Peligrom图的斜率，使得可以与斜率的平方成比例地减少电容元件的面积。也就是说，电容元件的面积可以通过减小电容元件的电容差异来减少。
<3.第二实施方式>
在第一实施方式中，配线宽度W和配线高度(膜厚度)T被用作设计电容元件的参数。相反，在本实施方式中，在图9所示的典型装置(电容元件)的配线结构中，目标配线(阴影区域)和在同一层的其左或右的配线之间的间距S以及目标配线与在顶部或底部的配线之间的距离(层间膜厚度)D被用作设计电容元件的参数。
更具体地，在本实施方式中，以与第一实施方式中一样，图6所示的电容与角度之间的关系首先通过改变参数来求出。接着，通过改变第一实施方式中的阈值设定而找到稳定化结构。阈值设定是指与到顶部或底部配线的距离D与形成图9所示的电容元件的配线之间的距离S之间的比率D/S有关的设定。也就是说，比率D/S与目标代(target generation)的设计规则的紧密堆积结构的比率Dmin/Smin之间的差别被设定为阈值。
配线间的间距S和到顶部或底部的配线的距离D是适于考虑层间电容与总电容的比以及层内电容与总电容的比的参数，假设总配线电容是层内电容和层间电容的和。配线间的间距S越小，则层内电容越大。另一方面，目标配线到顶部或底部配线的距离D越小，则层间电容越大。
因此，当目标配线宽度W和膜厚度T同时增加时(当S和D同时减少时)，总电容达到其最大值。相反，当目标配线宽度W和膜厚度T同时减少时(当S和D同时增加时)，总电容达到其最小值。图6示出了一曲线，该曲线示出了电容在其最大值与最小值之间随着配线膜厚度T和配线宽度W的变化而变化。
在本实施方式中，当两个比率，即从目标配线到顶部或底部的配线的距离D与配线间的间距S的比率以及比率Dmin/Smin之间的差的绝对值在紧密堆积结构的情况下大于0且小于0.1时，该装置结构是最佳的。图10A中的表格示出了在第四行，具有不同配线间的间距S和距离D的四种结构A到D的差别ΔDi/Si＝Di/Si-Dmin/Smin。
图10A中的表格的第四行中的ΔDi/Si示出了对于结构B、C和D差别的绝对值大于0且小于0.1。在这些结构中，结构C具有最小的差别。因此，该结构被认为是在高电容侧对工艺差异抗扰性(immunity)(最大抵抗力)的最佳选择。
另一方面，低电容侧上的稳定点可以相同的方式考虑。图10B中的表格示出了在第四行，在低电容侧上的比率之间的差别。结构E到H表示具有不同的配线间间距S和距离D的四种结构。基于该差别，结构G被判定为是对工艺差异抗扰性的最佳选择。此外，将高和低电容侧上的结果组合在一起，结构G是具有最小工艺差异的最佳装置结构。
然而，存在多个满足本实施方式的规格的装置结构，即，D/S比率的差别大于0且小于0.1。根据图10A和图10B，结构B、C、D、F、G和H满足本实施方式的规格，即，D/S比率的差别大于0且小于0.1。
因此，可以求出两组结构(在高电容侧上的一组结构B、C和D，以及在低电容侧上的另一组结构F、G和H)中的每一组到顶部或底部的配线的距离D和配线间间距S的平均值。可替换地，可以示出平均结构和到顶部或底部的配线的距离D和配线间间距S的范围(本实施方式中的结构B、C和D或F、G和H的范围)。
在本实施方式中，相对于紧密堆积结构比较配线间间距S与到顶部或底部的配线的距离D之间的比率。然而，进行比较的结构并不限于紧密堆积结构。相反，各种其他结构可根据工艺和布局被设置为比较的参考，包括在第一实施方式中描述的装置结构。于是，最佳结构可通过改变用作比较的参考的结构的距离D和配线间间距S来确定。此外，0.1的阈值也可被改变为各种其他值。
最后，通过将由根据本实施方式的设计方法确定的装置结构的配线应用到从下层到上层的所有层，可以确定具有多层结构的装置的最佳结构(最佳装置结构)。
如上所述，与紧密堆积结构相比，如果装置结构之间的总电容的差别是0.1％以下，并且如果比率D/S与比率Dmin/Smin之间的差别大于0且小于0.1，则结构能提供较少的电容差异。
提供减少的电容差异相当于减小图16的曲线中所示的Peligrom图的斜率，使得可以与斜率的平方成比例地减少电容元件的面积。也就是说，电容元件的面积可以通过减少电容元件的电容差异来减少。
<4.第三实施方式>
在本实施方式中，与如在第一实施方式中相同的方式，首先通过改变参数来找出图6所示的电容与角度之间的关系。接着，通过改变第一和第二实施方式中的阈值设定来找到稳定化结构。本实施方式中的阈值设定是图11所示的电容差异曲线的微分值。
也就是说，图11所示的电容差异曲线被假设为具有配线宽度W和膜厚度T作为变量的函数。当配线宽度W和膜厚度T由变化系数θ表示，即，C＝F (W(θ)，T(θ)，常数)时，如果该结构满足δC/δθ＝0，则该装置结构被认为对工艺差异不敏感。
该条件对应于由图11中的字母A指示的区域。存在多个落在以字母A指示的区域中的装置结构(本实例中是两个)。在这种情况下，这两个结构中的任一个可被选择作为最佳装置结构。可替换地，最佳装置结构可通过平均多个装置结构的参数来选择。还可替换地，最佳装置结构可基于平均结构和参数范围来定义。另一方面，现有的方法使用对应于由字母B指示的斜线(slope)的区域中的装置结构。结果，显然的是，这些结构随着变化系数的变化具有较大的差异，使这些结构易受工艺差异的影响。
最后，通过将通过根据本实施方式的设计方法确定的装置结构的配线应用到从上层到下层的所有层，可以确定具有多层结构的装置的最佳结构(最佳装置结构)。
如上所述，与紧密堆积结构相比，当配线宽度W和膜厚度T由变化系数θ表示时，如果装置结构之间的总电容的差异为0.1％以下，并且该结构满足δC/δθ＝0，则该结构能提供减少的电容差异。
提供减少的电容差异相当于减少图16的曲线中所示的Peligrom图的斜率，使得可以与斜率的平方成比例地减少电容元件的面积。也就是说，电容元件的面积可以通过减少电容元件的电容差异来减少。
在本实施方式中，电容差异曲线的配线宽度W和膜厚度T被设置为参数。然而，参数并不限于配线宽度W和膜厚度T，取而代之的是可以根据装置结构、工艺条件和布局来设定对电容差异具有高敏感度的参数。
<5.第四实施方式>
在本实施方式中，稳定化结构通过改变第三实施方式中的阈值设定来找到。也就是说，电容差异曲线被假设为具有在根据第三实施方式的多层配线中的配线宽度W和膜厚度T作为变量的函数。当配线宽度W和配线高度T由变化系数θ表示，即，C＝F(W(θ)，T(θ)，常数)时，如果该结构满足条件δC/δθ＜0.01，其中δC/δθ是上述函数的变化率，则该装置结构对工艺差异不敏感。
图13所示的曲线示出了部分电容差异曲线。使由曲线上的任意点A、B和C构成的弧，即包含在C＝F (W(θ)，T(θ)，常数)中的任意弧的曲率半径由R表示，并且以θ1表示弧的中心角，电容变化率Δ可以由下式表达：
Δ＝R(1-cos(θ1/2))
结果，上述条件由式R(1-cos(θ1/2))＜0.01表示。这里，曲率半径R是曲率的倒数，并且可以例如通过在任一点上的给定函数的二阶微分来求出。
图12中的差异曲线的左边所示的各种函数的斜线代表结构的微分值。图12示出了斜线C到F作为实例。在这些斜线中，只有斜线F满足上述条件。因此，在本实施方式中，满足斜线F的结构(两个点由曲线图中的箭头指示)被认为是最佳装置结构的候选者。
然后，使用通过平均两个结构或候选者的配线宽度和膜厚度而获得的装置结构作为最佳结构。如上所述，如果在最佳结构的选择中存在多个满足条件的装置结构，则具有最小微分值的结构可被选作最佳装置结构。可替换地，通过平均满足条件的结构的参数而获得的结构可被选作最佳结构。
在本实施方式中，电容差异曲线的配线宽度和膜厚度被设置为参数。然而，参数并不限于配线宽度和膜厚度，而是可以根据装置结构和工艺条件来设定对电容差异具有高敏感度的各种其他参数。此外，范围并不限于小于0.01，而是可以装置结构、工艺条件和布局设置各种其他范围。
最后，通过将由根据本实施方式的设计方法确定的装置结构的配线应用到从下层到上层的所有层，可以确定具有多层结构的装置的最佳结构(最佳装置结构)。
如上所述，具有落在由图11中的字母A表示的区域中的装置结构的电容元件提供比具有落在由图11中的字母B表示的区域中的装置结构的电容元件十分之一以上的电容差异的减少。提供减少的电容差异相当于减少图16的曲线图中所示的Peligrom图的斜线，使得可能与斜线的平方成比例地减少电容元件的面积。也就是说，电容元件的面积可以通过减少电容元件的电容差异来减少。
<6.应用例>
根据按照第一至第四实施方式的设计方法(即，用于制备电容元件的物理布局的图案设计方法)中的任意一种制造的电容元件可以用作合并了电容元件的半导体装置(集成电路装置)。然后，通过使用光学邻近校正的掩模来制造合并了电容元件的半导体装置。该掩模具有基于本设计方法制备的物理布局。光学邻近校正是一种在半导体制造过程中使用的掩模校正技术。
合并了电容元件的半导体装置的一个实例是如图14所示的电路装置10。该装置10包括DA转换器(DAC)11和其他电路(A和B)12和13。DA转换器11是电容型的DA转换器并包括多个并联连接的电容元件C1到C4。
在电容型DA转换器11中，最重要的是在DA转换精确度方面将电容元件C1到C4的工艺差异保持至最小。因此，DA转换器11中最必要的因素是使基于根据第一至第四实施方式的任一方法设计的电容元件对工艺差异不敏感，因为多个电容元件C1到C4是并联的。
另一个方面，在电路装置10中，去耦单元Ca、Cb和Cc被连接在电力线L1与L2之间以减少供应电压噪声和波动。去耦单元Ca、Cb和Cc被插入在DA转换器11与电路(A和B)12和13之间以使这些电路彼此隔离。因而，外部噪声通过提供更小的电路线圈而被隔断。
例如，使用具有在配线宽度W和配线间间距S之间具有1∶1关系的紧密堆积结构的电容元件作为去耦单元Ca、Cb和Cc。对于此的原因的重要性在于面积效率胜于对去耦单元Ca、Cb和Cc的电容差异。也就是说，必要的是，对于同样的面积应当获得更高的电容。
如上所述，通过根据第一至第四实施方式的方法之一被设计为对工艺差异不敏感的电容元件与诸如那些在电路装置10和其他电路中具有紧密堆积结构的其他电容元件混合在一起。也就是说，对工艺差异不敏感的电容元件和诸如具有紧密堆积结构的其他电容元件根据应用而被选择性使用。因此，根据期望的目的来改变电容元件的结构和面积能提供整体上减少的面积和减少的电力消耗。
在每一代的设计规则中已被设计为最小间距的1.5至2倍的间距的电容元件提供对工艺差异的抵抗力。根据第一至第四实施方式的设计方法允许基于最小间距找到对工艺差异不敏感的结构，从而与现有技术相比，提供诸如DA转换器的整个电路装置面积的50％的减少。该50％的减少通过组合作为减少的工艺差异的结果的面积减少效果和基于最小间距的设计的协同效果来实现。
此外，与在DA转换器的情况中一样，减少的电容差异有助于并联连接的电容元件的线性，从而提供具有小面积的期望性能。另外，当使用适于期望目的的电容元件时，结合了通过根据第一至第四实施方式的方法之一设计的电容元件和其他电容元件的装置能同时提供期望的性能并使得面积整体减少。
本领域的普通技术人员应当理解，根据设计要求和其它因素，可以进行各种变形、组合、子组合以及改变，只要它们在所附权利要求书的范围内或其等同范围内。

Claims (23)

1.一种电容元件，通过多层配线形成，其中，
通过改变与集成电路中的所述多层配线有关的参数来计算多个装置结构的总电容、层内电容和层间电容，
以如下方式从所述多个装置结构中识别这样的装置结构：在所述装置结构的各个总电容之间的差别等于或小于预定水平，并且其所述层内电容与所述总电容的比R1和其所述层间电容与所述总电容的比R2满足预定条件，其中，所述预定水平为0.1％，并且
满足所述预定条件的所述总电容、层内电容和层间电容确定为所识别的装置结构的总电容、层内电容和层间电容，其相应的参数被确定为所述多层配线的参数，将识别出的所述装置结构作为所述电容元件；
其中，所述多层配线的参数包括：配线宽度W和配线高度T，
满足所述预定条件的装置结构是其所述层内电容和所述总电容的比与其所述层间电容与所述总电容的比之间的差别小于0.01的结构。
2.根据权利要求1所述的电容元件，其中，
如果存在多个满足所述预定条件的装置结构，则选择通过平均这些装置结构的参数而获得的装置结构或具有最小差别的装置结构。
3.根据权利要求1所述的电容元件，其中，
如果存在多个满足所述预定条件的装置结构，则选择通过平均所述多个装置结构的参数而获得的装置结构。
4.根据权利要求1所述的电容元件，其中，
与所述多层配线有关的参数通过统计处理而改变。
5.根据权利要求1所述的电容元件，具有在所述多层配线的各层中包括沿一个方向延伸的线性配线和配线间间距的1个以上周期的装置结构。
6.根据权利要求5所述的电容元件，其中，
所述装置结构使得不同层中的线性配线和配线间间距以部分或全部彼此重叠的方式平行，或者部分或全部彼此垂直。
7.根据权利要求5所述的电容元件，其中，
目标配线处于与所述目标配线的顶部和底部以及左右的配线不同的电位。
8.一种电容元件，通过多层配线形成，其中，
通过改变与集成电路中的所述多层配线有关的参数来计算多个装置结构的总电容、层内电容和层间电容，
以如下方式从所述多个装置结构中识别这样的装置结构：在所述装置结构的各个总电容之间的差别等于或小于预定水平，并且其所述层内电容与所述总电容的比R1和其所述层间电容与所述总电容的比R2满足预定条件，其中，所述预定水平为0.1％，并且
满足所述预定条件的所述总电容、层内电容和层间电容确定为所识别的装置结构的总电容、层内电容和层间电容，其相应的参数被确定为所述多层配线的参数，将识别出的所述装置结构作为所述电容元件；
其中，所述多层配线的参数包括：配线间的间距S和所述多层配线中的一条配线到所述一条配线的顶部或底部的配线的距离D；
其中，满足所述预定条件的装置结构是比率D／S与比率Dmin/Smin之间的差别大于0且小于10％的结构，所述比率D／S是所述多层配线中的一条配线到所述一条配线的顶部或底部的配线的距离D和配线间的间距S的比率，比率Dmin/Smin是对于在配线宽度和配线间的间距之间具有1:1关系的目标代的设计规则的紧密堆积结构的比率，其中，Dmin和Smin分别表示D和S的最小值。
9.根据权利要求8所述的电容元件，其中，
如果存在多个满足所述预定条件的装置结构，则选择通过平均所述多个装置结构的参数而获得的装置结构。
10.根据权利要求8所述的电容元件，其中，
与所述多层配线有关的参数通过统计处理而改变。
11.根据权利要求8所述的电容元件，具有在所述多层配线的各层中包括沿一个方向延伸的线性配线和配线间间距的1个以上周期的装置结构。
12.根据权利要求11所述的电容元件，其中，
所述装置结构使得不同层中的线性配线和配线间间距以部分或全部彼此重叠的方式平行，或者部分或全部彼此垂直。
13.根据权利要求11所述的电容元件，其中，
目标配线处于与所述目标配线的顶部和底部以及左右的配线不同的电位。
14.一种电容元件，通过多层配线形成，其中，
通过改变与集成电路中的所述多层配线有关的参数来计算多个装置结构的总电容、层内电容和层间电容，
以如下方式从所述多个装置结构中识别这样的装置结构：在所述装置结构的各个总电容之间的差别等于或小于预定水平，并且其所述层内电容与所述总电容的比R1和其所述层间电容与所述总电容的比R2满足预定条件，其中，所述预定水平为0.1％，并且
满足所述预定条件的所述总电容、层内电容和层间电容确定为所识别的装置结构的总电容、层内电容和层间电容，其相应的参数被确定为所述多层配线的参数，将识别出的所述装置结构作为所述电容元件；
其中，所述多层配线的参数包括：配线宽度W和配线高度T，
其中，所述电容元件的电容C通过具有配线宽度W和配线高度T作为变量的函数表示，并且配线宽度W和配线高度T通过变化系数θ表示，即C＝F(W(θ)，T(θ)，常数)，满足所述预定条件的结构是满足δC／δθ＝0的结构，其中，在单位圆中，以所述变化系数θ为角度从所述单位圆的圆周上的点向水平轴投影得到配线宽度w，向垂直轴投影得到所述膜厚度T。
15.根据权利要求14所述的电容元件，其中，
如果存在满足所述预定条件的多个装置结构，则选择所述多个装置结构之一或通过平均所述多个装置结构的参数而获得的装置结构。
16.根据权利要求14所述的电容元件，其中，
当包含在式C＝F(W(θ)，T(θ)，常数)中的弧的曲率半径是R，并且所述弧的中心角是θ1时，满足所述预定条件的结构是满足R(1-cos(θ1／2))＜0.01的结构。
17.根据权利要求14所述的电容元件，其中，
与所述多层配线有关的参数通过统计处理而改变。
18.根据权利要求14所述的电容元件，具有在所述多层配线的各层中包括沿一个方向延伸的线性配线和配线间间距的1个以上周期的装置结构。
19.根据权利要求18所述的电容元件，其中，
所述装置结构使得不同层中的线性配线和配线间间距以部分或全部彼此重叠的方式平行，或者部分或全部彼此垂直。
20.根据权利要求18所述的电容元件，其中，
目标配线处于与所述目标配线的顶部和底部以及左右的配线不同的电位。
21.一种电容元件，通过集成电路中的多层配线形成，其中，
识别这样的装置结构：其总电容的差别等于或小于预定水平，并且至少其层内电容和总电容的比R1和其层间电容和总电容的比R2满足预定条件，其中，所述预定水平为0.1％；所述预定条件为所述R1与所述R2之间的差别小于0.01，并且
被识别的装置结构的参数被确定为所述多层配线的参数；
将识别出的所述装置结构作为所述电容元件；
其中，所述多层配线的参数至少包括：配线宽度W和配线高度T；配线间的间距S和所述多层配线中的一条配线到所述一条配线的顶部或底部的配线的距离D。
22.一种电容元件的设计方法，包括以下步骤：
通过改变与集成电路中的多层配线有关的参数来计算多个装置结构的总电容、层内电容和层间电容；
从所述多个装置结构中识别这样的装置结构：在所述装置结构之间的总电容的差别等于或小于预定水平，并且其所述层内电容与所述总电容的比R1和其所述层间电容与所述总电容的比R2满足预定条件，其中，所述预定水平为0.1％；所述预定条件为所述R1与所述R2之间的差别小于0.01；并且
确定满足预定条件的装置结构的参数作为形成电容元件的多层配线的参数；
将识别出的所述装置结构作为所述电容元件；
其中，所述多层配线的参数至少包括：配线宽度W和配线高度T；配线间的间距S和所述多层配线中的一条配线到所述一条配线的顶部或底部的配线的距离D。
23.一种包括电容元件的集成电路装置，所述电容元件通过多层配线形成，其中，
通过改变与集成电路中的多层配线有关的参数来计算多个装置结构的总电容、层内电容和层间电容，
从所述多个装置结构中识别这样的装置结构：在所述装置结构之间的总电容的差别等于或小于预定水平，并且其所述层内电容与所述总电容的比R1和其所述层间电容与所述总电容的比R2满足预定条件，其中，所述预定水平为0.1％；所述预定条件为所述R1与所述R2之间的差别小于0.01，并且
满足所述预定条件的装置结构的参数被确定为多层配线的参数；
将识别出的所述装置结构作为所述电容元件；
其中，所述多层配线的参数至少包括：配线宽度W和配线高度T；配线间的间距S和所述多层配线中的一条配线到所述一条配线的顶部或底部的配线的距离D。
CN201010111073.XA 2009-02-16 2010-02-10 电容元件、其设计方法及包括该电容元件的集成电路装置 Expired - Fee Related CN101807571B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009032245A JP5540520B2 (ja) 2009-02-16 2009-02-16 容量素子、容量素子の設計方法および容量素子を含む集積回路装置
JP2009-032245 2009-02-16

Publications (2)

Publication Number Publication Date
CN101807571A CN101807571A (zh) 2010-08-18
CN101807571B true CN101807571B (zh) 2014-05-07

Family

ID=42559170

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010111073.XA Expired - Fee Related CN101807571B (zh) 2009-02-16 2010-02-10 电容元件、其设计方法及包括该电容元件的集成电路装置

Country Status (4)

Country Link
US (1) US10163776B2 (zh)
JP (1) JP5540520B2 (zh)
CN (1) CN101807571B (zh)
TW (1) TWI409660B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8612898B1 (en) * 2012-08-14 2013-12-17 Globalfoundries Inc. Identification of illegal devices using contact mapping
US9459296B2 (en) * 2012-10-19 2016-10-04 Microchip Technology Germany Gmbh Ii & Co. Kg Electrode design for electric field measurement system

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1685509A (zh) * 2002-07-31 2005-10-19 英特尔公司 具有背侧面空穴安装电容器的电子封装及其加工方法
CN101359663A (zh) * 2007-07-31 2009-02-04 国际商业机器公司 多层电容器及其制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5583359A (en) 1995-03-03 1996-12-10 Northern Telecom Limited Capacitor structure for an integrated circuit
JP3851898B2 (ja) 2003-09-26 2006-11-29 株式会社東芝 容量素子を含む電子回路装置
JP4525965B2 (ja) * 2004-01-06 2010-08-18 ルネサスエレクトロニクス株式会社 半導体装置
JP4387231B2 (ja) * 2004-03-31 2009-12-16 新光電気工業株式会社 キャパシタ実装配線基板及びその製造方法
JP4713936B2 (ja) * 2005-05-09 2011-06-29 株式会社東芝 半導体装置
DE102006013227A1 (de) * 2005-11-11 2007-05-16 Epcos Ag Elektrisches Vielschichtbauelement
US8330251B2 (en) * 2006-06-26 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure for reducing mismatch effects
JP2008028161A (ja) * 2006-07-21 2008-02-07 Nec Electronics Corp 半導体装置の設計方法及び設計システム
TWI321970B (en) * 2007-01-31 2010-03-11 Advanced Semiconductor Eng Package stucture with embedded capacitor and applications thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1685509A (zh) * 2002-07-31 2005-10-19 英特尔公司 具有背侧面空穴安装电容器的电子封装及其加工方法
CN101359663A (zh) * 2007-07-31 2009-02-04 国际商业机器公司 多层电容器及其制造方法

Also Published As

Publication number Publication date
CN101807571A (zh) 2010-08-18
JP2010192495A (ja) 2010-09-02
JP5540520B2 (ja) 2014-07-02
TWI409660B (zh) 2013-09-21
US20100207242A1 (en) 2010-08-19
TW201033837A (en) 2010-09-16
US10163776B2 (en) 2018-12-25

Similar Documents

Publication Publication Date Title
US8582276B2 (en) Capacitor structure
US7939910B2 (en) Structure for symmetrical capacitor
US8394696B2 (en) Semiconductor device with reduced capacitance tolerance value
US7161228B1 (en) Three-dimensional integrated capacitance structure
US20050161725A1 (en) Semiconductor component comprising an integrated latticed capacitance structure
US20080012092A1 (en) Structure of capacitor set and method for reducing capacitance variation between capacitors
CN101807571B (zh) 电容元件、其设计方法及包括该电容元件的集成电路装置
CN101546353A (zh) 电子电路基板的关于电源噪声抑制的设计妥当性验证方法
US9450041B2 (en) Stackable high-density metal-oxide-metal capacitor with minimum top plate parasitic capacitance
CN105161487A (zh) 一种互连寄生电阻电容校准结构
US8105944B2 (en) Method of designing semiconductor device and method of manufacturing the same
CN110873738A (zh) 湿度传感器
CN107785363B (zh) 一种mom电容版图及其结构单元、建模方法
US9349786B2 (en) Fractal structures for fixed MEMS capacitors
US7061746B2 (en) Semiconductor component with integrated capacitance structure having a plurality of metallization planes
US6178083B1 (en) Layered capacitor device
US20080062613A1 (en) Layered capacitor architecture and fabrication method
WO2010056700A2 (en) Method to automatically add power line in channel between macros
US20060091443A1 (en) Composite capacitor
JP6327638B2 (ja) ソレノイドインダクタ
CN104425441A (zh) 一种mom电容器
CN109755181A (zh) 基于Dummy结构的MIM电容
JP7441866B2 (ja) コンデンサ構造
CA2806689A1 (en) Vertical capacitors formed on semiconducting substrates
JP2006179620A (ja) 半導体集積回路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20140507

Termination date: 20150210

EXPY Termination of patent right or utility model