TWI409660B - 電容元件，其設計方法及包含其之積體電路裝置 - Google Patents

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Description

電容元件，其設計方法及包含其之積體電路裝置
本發明係關於一種電容元件，其設計方法及包含其之積體電路裝置，且更特定言之，係關於一種在一積體電路內之多層佈線形成之電容元件，其設計方法及包含其之積體電路裝置。
近幾年已見證半導體製造技術之一顯著的進步，大量製造具有0.1微米或小於0.1微米之一最小特徵尺寸之半導體。隨著裝置之微型化，在先前製造中不存在問題之製程變化已導致所製造裝置之不期望效能。
在所有電路特性中，電容參數之電容變化最明顯地影響類比裝置之效能。因此，就效能而言，類比裝置之電容變化為最重要之因素且因此受到嚴格管理。類比裝置之實例中間存在一電容型DA(數位轉類比)轉換器。
一電容型DA轉換器包含並聯連接之複數個電容元件。此等電容元件應較佳地具有電容元件數目與所獲得特性(例如電流或電壓位準)之間的一完全線性關係，如闡釋在圖15中。然而，實踐中，該等電容元件之間存在諸多變化，可能歸因於一非線性關係導致非期望效能。因此，為了減小元件至元件變化，通常使用具有一大面積之電容元件。
然而，使用具有一大面積之電容元件導致作為一整體之增加的晶片面積及增加的電力消耗。亦即，晶片面積之增加及期望效能(減少的電容變化)之獲得係處於一折衷關係。圖16中之圖表為展示沿著水平軸之電容元件之面積(1/(面積)1/2 )與沿著垂直軸之電容變化之一Peligrom標繪圖。
當在此圖表中固定變化臨限值(平行於x軸之虛線)時，元件之間的變化越小(實線)，面積越小。此使減小晶片面積及電力消耗成為可能。然而，為了有意地抑制該等元件之間的變化，迄今除藉由增加(例如)該等元件自身之佈線寬度(知道如此做將產生增加的面積)外無其他替代方案。
解決此等問題之一已知現有技術為具有形成該等電容元件之佈線之一寬度W與一佈線至佈線間隔S之間的一對一關係之一裝置結構(例如，請參閱日本專利第3851898號及美國專利第5583359號，在下文中稱該兩案為專利文件1及專利文件2)。具有該佈線寬度W與間隔S之間的一對一關係之裝置結構將在下文中稱為密堆積結構。已經選擇該密堆積結構，因為具有此結構之一元件提供最小的面積。
然而，雖然提供最小電容元件面積，但是從製程觀點，根據現有實例之密堆積結構易受變化影響(製造變化)，由此產生電容元件之間的電容變化。
鑑於以上內容，期望提供具有小於該密堆積結構之一電容變化的一電容元件，其設計方法及包含其之積體電路。
為了達成以上期望，本實施例藉由下列設計方法製造由一積體電路中之多層佈線形成之一電容元件。首先藉由使用一統計方法改變關於該等多層佈線之複數個裝置結構之參數來計算該複數個裝置結構之一總電容、層內電容及層間電容。接著，自該複數個裝置結構中識別一裝置結構，該所識別裝置結構與該等裝置結構之間的總電容差等於或小於一預定位準，且該所識別裝置結構之該層內電容對該總電容之比率或該層間電容對該總電容之比率之至少一者滿足一預定條件。最後，判定滿足該預定條件之該裝置結構之參數為形成該電容元件之該等多層佈線之參數。
在已藉由一統計方法改變關於佈線參數之該複數個裝置結構中，在該等裝置結構之間的總電容差等於或小於一預定位準之區域內，該等裝置結構之間的總電容差等於或小於一預定位準之事實意為該總電容仍然穩定而僅具有一微小變化。因此，自滿足以上條件之該複數個裝置結構中識別一裝置結構。判定滿足以上條件之該裝置結構之該等參數為形成該電容元件之所有多層佈線之參數。此提供具有對製程變化穩定之一裝置結構之一電容元件。
本發明之實施例提供具有小於具有佈線寬度與佈線至佈線間隔之間的一個一對一關係之裝置結構(密堆積結構)之一電容變化之一裝置結構，該等佈線形成由一積體電路內之多層佈線形成之該等電容元件。
下文將參考隨附圖式給出用於執行本發明(下文書寫為實施例)之模式之一細節描述。應注意，將以下列次序給出該描述：
1.　應用本實施例之電容元件
2.　第一實施例(實例中，佈線寬度W及佈線高度T係用作為參數)
3.　第二實施例(實例中，佈線至佈線間隔S及層間膜厚度D係用作為參數)
4.　第三實施例(實例中，自該第一實施例及第二實施例之臨限值而改變臨限值設定)
5.　第四實施例(實例中，自該第三實施例之臨限值而改變臨限值設定範圍)
6.　應用實例(實例中，一電路裝置含有一DA轉換器)
<1.　應用本實施例之電容元件>
首先將描述應用本實施例之該電容元件。應用本實施例之該電容元件係由多層佈線形成。在一積體電路之一多層佈線結構中，兩個相互垂直鄰近、相互水平鄰近或在一些情況下相互斜對鄰近之佈線之間在其等之間存在一電位差下形成一電容。此背後之理論相同於稍後將描述之一板電容器之靜電電容。一多層佈線結構之總層內電容等於由多層佈線形成之電容元件之電容。
由梳狀電極(例如，請參閱專利文件1及專利文件2)之一組合製成之一梳狀電容元件稱為由多層佈線形成之一電容元件。在此梳狀電容元件之情況下，當集中注意力在一給定區段上之一給定電極上時，若各成對電極之間存在一電位差，則該受關注之電極(陰影區)與四個電極(一個在頂部，一個在底部，一個在右方及一個在左方)之各者形成一電容C，如闡釋在圖1A中。
除以上外，在一梳狀電容元件之情況下，若各成對電極之間存在一電位差，則該受關注電極連同兩個電極(一個在右方，一個在左方)之各者形成該電容C，如闡釋在圖1B中。在此情況下，該受關注電極與相對於該受關注電極斜對配置之四個電極之各者形成一電容。該形成電容甚小於形成於該受關注電極與位於左方及右方之該兩個電極之任一者之間的電容。
除了該梳狀電容元件，其他類型電容元件稱為由多層佈線形成之一電容元件，其中如圖2所示複數個平行電極以直角彼此相交(例如，請參閱日本專利特許公開案第2000-252428號)之此方式層壓。在此電容元件之情況下，受關注電極與相互垂直鄰近、相互水平鄰近或在一些情況下相互斜對鄰近的另一電極之間在其等之間存在一電位差下亦形成一電容。
如自以上描述清晰可知，應用本實施例之電容元件具有一裝置結構，該裝置結構含有在一方向上延伸之一或多個線性佈線節段及在多層佈線各者中之佈線至佈線間隔。此外，不同層內之線性佈線及佈線至佈線間隔係以一部分或整體相互重疊之此方式平行。或者，不同層內之線性佈線及佈線至佈線間隔係部分或整體相互垂直。
如上所述，本實施例係關於由一積體電路內之多層佈線形成之一電容元件，且其特徵為含有電容元件(其等之裝置結構提供減小的電容變化)之一半導體電路之實體佈局之一設計方法(一電容元件之設計方法)。下文將給出該設計方法之該等實施例之一具體描述。
<2.　第一實施例>
首先將給出根據一第一實施例之電容元件設計方法之一描述。圖3闡釋一典型裝置(電容元件)之佈線結構之一截面視圖。在圖3中，中央處之陰影區為受關注之一佈線(下文中書寫為目標佈線)。
在本實施例中，首先藉由在實際製程變化範圍內改變密堆積結構之佈線寬度及膜厚度(佈線高度)來計算電容(每一單位截面面積之電容)。亦即，將佈線寬度W及佈線高度(膜厚度)T用作為參數以設計一電容元件。
使用諸如幾何概率方法(如展示在圖4中)之統計方法來改變該佈線寬度W及膜厚度T。一幾何概率方法係用於(例如)電容提取(capacitance extraction)(例如，請參閱文件-2006年IEEE會刊ICCAD' 06第706頁K. Yamada及N. Oda之「Statistical Corner Conditions of Interconnect Delay(Corner LPE Specifications)」)。
在圖4中，垂直軸表示佈線膜厚度(高度)T，而水平軸表示佈線寬度W。圓的半徑為1。亦即，此圓為一單位圓。在此單位圓中，若佈線寬度與膜厚度相互獨立，則自該圓之圓周上成一角度θ之點投射之佈線寬度W與膜厚度T之所有組合係等概率。在該圓之一30度角度處，(例如)在X軸上之值(亦即佈線寬度)為W3σ×cos30°，且在Y軸上之值(亦即佈線膜厚度)為T3σ×sin30°。
參數組合為(W3σ×cos30°,T3σ×sin30°)之概率為(例如)等於在該圓之一60度角度處參數組合為(W3σ×cos60°,T3σ×sin60°)之概率。此處，W3σ及T3σ表示製程變化之3σ值(σ為一標準差)。僅存在一小概率使該等參數兩者呈現變化範圍之最大值(W3σ,T3σ)。因此，使用幾何概率消除一不實際組合，從而有可能尋得可能發生之參數組合。
圖5以正規化值(相對值)闡釋不同角度之目標佈線之計算參數(佈線寬度及高度)。圖6為展示藉由替換展示在圖5中之參數且組合除該目標佈線及層間絕緣膜以外之在頂部或底部之金屬(佈線)厚度變化之最大值及最小值而獲得之各結構之一計算的正規化電容之一圖表。在圖6中，垂直軸表示相對電容，而水平軸表示角度θ。
在展示在圖4中之單位圓內，佈線寬度W及高度T隨角度θ變化而變化。因此，電容(相對值)展示三角函數之緩變斜曲線，如闡釋在圖6中。由此清晰可知，當佈線寬度及高度處於給定位準時，電容呈現最大值及最小值。此處值得注意的是，在接近最大值及最小值處，隨裝置結構(θ)變化之電容變化小(小變化率)，從而在此等區域保持該電容穩定。
在本實施例中，注意力集中在電容之小變化上(電容之小變化率)。亦即，當由於佈線寬度變化而產生一大間隔時，存在隨佈線寬度變化之層內電容之一小變化，由此使層間電容佔優勢。因此，在此區域中，儘管佈線寬度發生變化，但是總電容仍然未變化。此為該電容穩定之原因。
考慮對電容之靈敏度(大電容變化率：高靈敏度；小電容變化率：低靈敏度)，基於展示在圖6中之圖表，在電容計算中組合除該目標佈線以外之佈線之參數的最大值及最小值。亦即，已經由靈敏度研究發現，在於本說明書中處理之裝置情況下，該目標佈線之寬度及高度(厚度)對於電容變化係有效。因此，藉由組合除待變化之參數以外之參數之製程變化之最大膜厚度值及最小膜厚度值而製備裝置結構。
圖6中之圖表闡釋該裝置之金屬(佈線)之間的總電容之變化。此圖表取決於製程而變化。附帶地，具有使用類似於在本實施例中使用之一製程製造之一密堆積結構(W:S=1:1)及1.9:1之一T:S比率之該裝置之電容對應於由圖6中之一虛線圓包圍之一區域P。如自圖6中之圖表清晰可知，該區域P具有關於電容之一大變化率。
一板電容器模型之靜電電容C通常由下列等式給出：
C=ε‧S/d
其中ε為介電常數，S為平行板面積，且d為該等平行板之間的距離。
為此原因，在有大金屬電容之處，藉由薄化層間膜(減小距離d)會增加裝置結構電容。相比之下，在有小金屬電容之處，藉由使層間膜變厚會減小裝置結構電容。亦即，裝置結構之一大金屬電容係與最小層間膜厚度組合，且裝置結構之一小金屬電容係與最大層間膜厚度組合。當該電容不為最大值或最小值時，在保持總膜厚度恆定情況下，判定層間膜厚度。
圖7闡釋分成一總電容、層內電容及層間電容之電容，且以相對值表示其等。在圖7中，「總電容」表示裝置之總電容，「層間電容」表示層間電容(亦即該目標佈線與頂部或底部上之佈線之間的電容)，且「層內電容」表示層內電容(亦即該目標佈線與左方或右方佈線(相同層內之佈線)之間的電容)。
圖7中之字母「A」至「D」對應於展示在圖5中之結構A至D。圖5以關於裝置產生之設計規則之密堆積結構之相對值闡釋對於展示在圖4中之單位圓之不同角度之參數，亦即佈線寬度及高度(膜厚度)。亦即，字母「A」至「D」標示由對於該單位圓之不同角度之兩個參數(即佈線寬度及高度)之組合而判定之裝置結構。
自圖7之表格清晰可知，在總電容穩定具有一小差之區域中(圖6中之結構B及C)，「層內電容對總電容之比率」與「層間電容對總電容之比率」之間的差(圖7中之表格之「B」及「C」行內之第四列與第五列的差)係小。結果，清晰可知，若一裝置結構滿足提前判定之裝置結構之間之總電容變化(圖7中之Y軸)之一規範，且若該裝置結構之以上差小於一預定臨限值，則該裝置結構對於製程變化為強固。
在本實施例中，總電容變化之該規範等於或小於一給定位準(諸如0.1%或小於0.1%)。藉由設定此條件，可能自複數個裝置結構(圖5中之結構A至Q)中提取具有一0.1%或小於0.1%之裝置結構之間的總電容差之裝置結構B及C。藉由使用一統計方法改變該目標佈線之參數(亦即佈線寬度及高度(膜厚度))而獲得此等結構。
接著，自該複數個裝置結構中識別裝置結構，該所識別裝置結構之「層內電容對總電容之比率」與「層間電容對總電容之比率」之間的差小於0.01%。在本實施例之情況下，經識別對於製程變化強固(正規化之後)之裝置結構具有在自圖5之該單位圓之一45度角度處之一1.106的佈線寬度及一1.083的佈線膜厚度。
在本實施例中，自具有一0.1%或小於0.1%之總電容差之裝置結構中識別一裝置結構，該所識別裝置結構之「層內電容對總電容之比率」與「層間電容對總電容之比率」之間的差滿足一給定條件。然而，本實施例並非限制於此。
更特定言之，可將「層內電容對總電容之比率」及「層間電容對總電容之比率」兩者或任一者(亦即兩個比率之至少任一者)滿足一給定條件之一裝置識別為一強固裝置結構。
展示在本實施例中之參數組合(即該目標佈線之佈線寬度及佈線膜厚度)不限於此兩者，而是可藉由尋得對電容之靈敏度(大電容變化率：高靈敏度；小電容變化率：低靈敏度)而設定各種其他參數。
最後，藉由將根據本實施例之設計方法識別之裝置結構佈線應用到自下層至上層之所有層，可能判定具有一多層結構之裝置之最佳結構(最佳裝置結構)。
另一方面，在存在具有小於該預定臨限值之一製程變化之複數個裝置結構情況下，可藉由平均該複數個裝置結構之參數而尋得一單一裝置結構。此外，如在本實施例中，可自複數個裝置結構中識別具有最小製程變化(亦即「層內電容對總電容之比率」與「層間電容對總電容之比率」之間的差)之一裝置結構。
此外，可指定滿足該條件之裝置結構範圍。例如，因為滿足本實施例條件之結構具有作為圖6中之該單位圓之30度至45度角度，所以若佈線寬度為1.106至1.13且佈線膜厚度為1.059至1.083，則該裝置結構對於製程變化強固。
另一方面，根據本實施例之設計方法有意改變佈線寬度及膜厚度。然而，可藉由將考慮變化佈線寬度之微負載效應之佈線膜厚度變化列為重要因素而判定最佳裝置結構。此處，術語「微負載效應」指隨圖案(佈線)寬度變化的膜厚度變化，如闡釋在圖8中。
在展示在圖8中之實例中，膜厚度變化至一大範圍直到達到一給定佈線寬度，但是之後變化緩和。可藉由考慮膜厚度之此變化尋得較正確反映製程變化之膜厚度。
更特定言之，若已經獲得實際膜厚度之微負載效應關係，則可藉由將該變化加至佈線寬度之各者而表達一較精確電容。在本實施例中，藉由將佈線寬度代入於圖8之水平軸中而尋得一微負載位準。然後，將該微負載位準加至佈線膜厚度。
在本實施例中，假設在該目標佈線(圖3中之陰影區)之頂部及底部佈線及該目標佈線之左方及右方佈線處於不同於該目標佈線之電位。在本實施例中，該目標佈線之頂部及底部佈線經定位而垂直於該目標佈線。然而，本實施例不限於此結構，而是該目標佈線之頂部及底部佈線可經定位而平行於該目標佈線。
此外，在本實施例中，在密堆積節距用作為一基準情況下，藉由在實際製程變化範圍內變化佈線寬度及佈線膜厚度而製備裝置結構。例如，若提前固定晶片面積，若已固定具有抵抗現有製程變化之一節距之一結構或若提前固定需要的電容或其他需要，則難以轉變為具有一密堆積節距之一結構。
在此種情況下，根據本實施例之方法不儘可適用於具有佈線寬度與佈線至佈線間隔之間的一對一關係之一密堆積結構，而且亦可適用於具有歸因於其他限制除佈線寬度與佈線至佈線間隔之間的一對一關係以外之任意關係之一結構。換言之，可能採用除一密堆積節距以外之抵抗製程變化之一節距，且對此節距應用根據本實施例之方法以便於判定一強固裝置結構。
如上所述，若一結構具有(例如)裝置結構之間的一0.1%或小於0.1%的總電容差及該層內電容對該總電容之比率與該層間電容對該總電容之比率之間的一小於0.01%差，則可以達到下列有利效應。亦即，與具有佈線寬度與佈線至佈線間隔之間的一對一關係之一裝置結構(密堆積結構)相比，此一結構提供減少的電容變化。
提供減小電容變化等效於減小展示在圖16之圖表中之Peligrom標繪圖之斜率，從而有可能減小與斜率平方成比例之電容元件面積。亦即，可藉由減小該電容元件之電容變化而減小該電容元件之面積。
<3.　第二實施例>
在該第一實施例中，將佈線寬度W及佈線高度(膜厚度)T用作為參數以設計一電容元件。相比之下，在本實施例中，將展示在圖9中之一典型裝置(電容元件)之佈線結構內之目標佈線(陰影區)與在相同層內之左方或右方佈線之間的間距S及目標佈線與頂部或底部佈線之間的距離D(層間膜厚度)用作為參數以設計一電容元件。
更特定言之，在本實施例中，首先藉由以與在該第一實施例中相同之方式改變參數而尋得展示在圖6中之電容與角度之間的關係。接著，藉由改變在該第一實施例中之臨限值設定而尋得一穩定化結構。該臨限值設定指關於展示在圖9中之至頂部或底部佈線之距離D與形成該電容元件之佈線之間的間隔S之間的比率D/S之設定。亦即，設定比率D/S與具有該目標產生之設計規則之密堆積結構之比率Dmin/Smin之間的差作為臨限值。
假設總佈線電容為層內電容與層間電容之總和，則佈線至佈線間隔S及至頂部或底部佈線之距離D為考慮該層間電容對該總電容之比率及該層內電容對該總電容之比率而調適之參數。佈線至佈線間隔S越小，層內電容越大。另一方面，自該目標佈線至頂部或底部佈線之距離D越小，層間電容越大。
因此，當該目標佈線寬度W及膜厚度T兩者增加時(當S及D兩者減小時)，總電容達到其之最大值。相比之下，當該目標佈線寬度W及膜厚度T兩者減小時(當S及D兩者增加時)，總電容達到其之最小值。圖6闡釋展示在電容之最大值與最小值之間的隨佈線膜厚度T及佈線寬度W之變化的電容變化之一曲線。
在本實施例中，當兩個比率(即自該目標佈線至頂部或底部佈線的距離D對佈線至佈線間隔S之比率，及在一密堆積結構情況下之比率Dmin/Smin)之間的絕對差值大於0且小於0.1時，一裝置結構為最佳。圖10A中之表格在第四列中展示具有不同佈線至佈線間隔S及距離D之四個結構A至D之差ΔDi/Si=Di/Si-Dmin/Smin。
在圖10A中之該表格第四列中之ΔDi/Si展示結構B、C及D之絕對差值大於0且小於0.1。在此等結構中，結構C具有最小差。因此，認為此結構為對在高電容側上之製程變化之抗擾性之最佳選擇(最抵抗)。
另一方面，可以相同方式考慮在低電容側上之一穩定點。圖10B中之表格在第四列中展示在該低電容側上之比率之間的差。結構E至H表示具有不同佈線至佈線間隔S及距離D之四個結構。基於該等差，判斷結構G為對製程變化之抗擾性的最佳選擇。此外，將高電容側及低電容側上之結果組合在一起，結構G為具有最小製程變化之最佳裝置結構。
然而，存在滿足本實施例規範(亦即D/S比率差大於0且小於0.1)之複數個裝置結構。自圖10A及圖10B，結構B、C、D、F、G及H滿足本實施例規範(亦即D/S比率差大於0且小於0.1)
因此，可尋得兩組結構(在高電容側上之一組結構B、C及D及在低電容側上之另一組結構F、G及H)之各者之至頂部或底部佈線的距離D及佈線至佈線間隔S之平均值。或者，可指示一平均結構及至頂部或底部佈線的距離D及佈線至佈線間隔S之範圍(本實施例之結構B、C及D或F、G及H之範圍)。
在本實施例中，比較佈線至佈線間隔S與至頂部或底部佈線的距離D之間的比率與密堆積結構之比率。然而，待與之比較之結構不限於該密堆積結構。而是，可設定各種其他結構作為一參考以用於根據製程及佈局(包含描述在該第一實施例中之裝置結構)比較。然後，可藉由改變用作為用於比較之一參考的結構之距離D及佈線至佈線間隔S而判定最佳結構。此外，臨限值0.1亦可變更為各種其他值。
最後，藉由將根據本實施例之設計方法識別之裝置結構佈線應用到自下層至上層之所有層，可能判定具有一多層結構之裝置之最佳結構(最佳裝置結構)。
如上所述，若裝置結構之間的總電容差為0.1%或小於0.1%且若比率D/S與比率Dmin/Smin之間的差大於0且小於0.1，則一結構提供如與密堆積結構相比之減小的電容變化。
提供減小電容變化等效於減小展示在圖16之圖表中之Peligrom標繪圖之斜率，從而有可能減小與斜率平方成比例之電容元件面積。亦即，可藉由減小該電容元件之電容變化而減小該電容元件之面積。
<4.　第三實施例>
在本實施例中，首先藉由以與在該第一實施例中相同之方式改變參數而尋得展示在圖6中之電容與角度之間的關係。接著，藉由改變在該第一實施例及該第二實施例中之臨限值設定而尋得一穩定化結構。在本實施例中設定之臨限值為展示在圖11中之電容變化曲線之一導數。
亦即，假設展示在圖11中之電容變化曲線為具有作為變數之佈線寬度W及膜厚度T之一函數。若當由一變化因數θ表示佈線寬度W及膜厚度T(亦即C=F(W(θ),T(θ),常數))時結構滿足δC/δθ=0，則認為一裝置結構對於製程變化強固。
此條件對應於由圖11中之字母A標示之區。複數個裝置結構(此實例中為兩個)落在由字母A標示之該區內。在此情況下，可選擇該兩個結構之任一者作為最佳裝置結構。或者，可藉由平均該複數個裝置結構之參數而選擇該最佳裝置結構。又或者，可基於一平均結構及參數範圍定義該最佳裝置結構。另一方面，現有方法使用在對應於由字母B標示之斜率之區中之裝置結構。因此，明顯的是，此等結構具有隨變化因數之變化(而產生)之一大電容變化，從而使此等結構易受製程變化之影響。
最後，藉由將根據本實施例之設計方法識別之裝置結構佈線應用到自下層至上層之所有層，可能判定具有一多層結構之裝置之最佳結構(最佳裝置結構)。
如上所述，若裝置結構之間的總電容差為0.1%或小於0.1%，且若當由一變化因數θ表示佈線寬度W及膜厚度T時結構滿足δC/δθ=0，則一結構提供如與密堆積結構相比之減小的電容變化。
提供減小電容變化等效於減小展示在圖16之圖表中之Peligrom標繪圖之斜率，從而有可能減小與斜率平方成比例之電容元件面積。亦即，可藉由減小該電容元件之電容變化而減小該電容元件之面積。
在本實施例中，設定該電容變化曲線之佈線寬度W及膜厚度T作為參數。然而，該等參數並不限於佈線寬度W及膜厚度T，而是可根據裝置結構、製程條件及佈局設定具有對電容變化高靈敏性之各種其他參數。
<5.　第四實施例>
在本實施例中，藉由改變在該第三實施例中之臨限值設定而尋得一穩定化結構。亦即，假設該電容變化曲線為具有作為變數之在根據該第三實施例之多層佈線內之佈線寬度W及膜厚度T之一函數。若當由該變化因數θ表示佈線寬度W及佈線高度T(亦即C=F(W(θ),T(θ),常數))時結構滿足條件δC/δθ<0.01(其中δC/δθ為該函數之變化率)，則一裝置結構對於製程變化強固。
展示在圖13中之曲線闡釋一電容變化曲線之部分。使由該曲線上之任意點A、B及C(亦即包容在C=F(W(θ),T(θ),常數)內之任意弧)組成之一弧之曲率半徑由R表示，且該弧之中心角由θ1表示，可由下列等式表達一電容變化率Δ：
Δ=R(1-cos(θ1/2))
因此，由等式R(1-cos(θ1/2))<0.01表達以上條件。此處，該曲率半徑R為該曲率倒數且可由(例如)一給定函數在一任意點處之二階導數而尋得。
展示在圖12中之變化曲線之左方之各種函數斜率表示結構之導數。圖12展示斜率C至F作為實例。在此等斜率中，僅有斜率F滿足以上條件。因此，在本實施例中，認為滿足該斜率F(由圖表中之箭頭指示之兩個點)之結構為最佳裝置結構候選者。
然後，將藉由平均該兩個結構或候選者之佈線寬度及膜厚度而獲得之裝置結構用作為最佳結構。如上所述，若在該最佳結構選擇中存在滿足該條件之複數個裝置結構，則可選擇具有最小導數之結構作為該最佳裝置結構。或者，可選擇藉由平均滿足該條件之結構之參數而獲得之結構作為該最佳結構。
在本實施例中，設定該電容變化曲線之佈線寬度及膜厚度作為參數。然而，該等參數不限於佈線寬度及膜厚度，而是可根據裝置結構及製程條件設定具有對電容變化高靈敏性之各種其他參數。此外，該範圍不限於小於0.01，而是可根據裝置結構、製程條件及佈局設定各種其他範圍。
最後，藉由將根據本實施例之設計方法識別之裝置結構佈線應用到自下層至上層之所有層，可能判定具有一多層結構之裝置之最佳結構(最佳裝置結構)。
如上所述，具有落在由圖11中之字母A標示之區內之一裝置結構之一電容元件提供減小為具有落在由圖11中之字母B標示之區內之一裝置結構之電容元件之電容變化之十分之一或以上。提供減小電容變化等效於減小展示在圖16之圖表中之Peligrom標繪圖之斜率，從而有可能減小與斜率平方成比例之電容元件面積。亦即，可藉由減小該電容元件之電容變化而減小該電容元件之面積。
<6.　應用實例>
根據第一實施例至第四實施例之設計方法(亦即用於製備該電容元件之實體佈局之圖案設計方法)之任一者製造之一電容元件可同樣地用在併入該等電容元件之一半導體裝置(積體電路裝置)中。然後，藉由使用具有光學接近校正之一遮罩製造併入該等電容元件之一半導體裝置。該遮罩具有基於本設計方法製備之一實體佈局。光學接近校正為在半導體製造期間使用之一遮罩校正技術。
併入該等電容元件之半導體裝置之一實例為如展示在圖14中之一電路裝置10。相同裝置10含有一DA轉換器(DAC)11及其他電路(A及B)12及13。該DA轉換器11為一電容型DA轉換器且包含複數個並聯連接之電容元件C1至C4。
在該電容型DA轉換器11中，就DA轉換精度而言，最重要的是使該等電容元件C1至C4之製程變化保持一最小值。因此，在該DA轉換器11中最基本的因素係使用對於製程變化強固、基於根據第一實施例至第四實施例之方法之任一者設計、如並聯連接之該複數個電容元件C1至C4的電容元件。
另一方面，在該電路裝置10中，解耦合單元Ca、Cb及Cc連接在電源線L1與L2之間以減小供應電壓雜訊及波動。該等解耦合單元Ca、Cb及Cc插在該DA轉換器11與該等電路(A及B)12及13之間以使此等電路相互隔離。因此，藉由提供較小電路環路切斷外部雜訊。
具有一密堆積結構(具有佈線寬度W與佈線至佈線間隔S之間的一對一關係)之一電容元件係(例如)用作為該等解耦合單元Ca、Cb及Cc。此原因為將重要性放在面積效率上而非該等解耦合單元Ca、Cb及Cc之電容變化上。亦即，重要的是，對於相同面積應獲得較大電容。
如上所述，在該電路裝置10及其他電路中混合由根據第一實施例至第四實施例之方法之一者設計對於製程變化強固之電容元件與其他電容元件(諸如具有一密堆積結構之電容元件)。亦即，根據應用有條件性使用對於製程變化強固之電容元件及諸如具有一密堆積結構之其他電容元件。因此，根據預期目的改變該等電容元件之結構及面積，提供作為一整體之減小的晶片面積及減小的電力消耗。
該等電容元件已經設計具有各產生之設計規則中之最小節距1.5倍至兩倍之一節距，以提供對製程變化之抵抗。根據第一實施例至第四實施例之該等設計方法允許基於最小節距尋得對於製程變化強固之一結構，從而提供如與現有技術相比之作為一整體電路裝置(諸如DA轉換器)之50%面積減小。藉由一協作效應組合作為減小的製程變化及基於該最小節距之設計之結果的面積減小效應會達到此50%減小。
此外，減小的電容變化對如在一DA轉換器情況下並聯連接之該等電容元件之線性有貢獻，從而利用小面積提供期望之效能。又此外，當使用適於期望目的之電容元件時，併入由根據第一實施例至第四實施例之該等方法之一者設計之電容元件及其他電容元件之一裝置提供期望的效能且同時提供作為一整體之減小的面積。
本申請案含有關於揭示在於2009年2月16日在日本專利局申請之日本優先專利申請案第JP 2009-032245號中之標的，該案之全文內容在此以引用的方式併入本文。
熟習此項技術者應瞭解，可取決於設計需要及其他因素發生各種修改、組合、次組合及變更，只要其等在隨附申請專利範圍及隨附申請專利範圍之等效物之範圍內。
10．．．電路裝置
11．．．數位轉類比(DA)轉換器
12．．．電路
13．．．電路
圖1A及圖1B為闡釋應用本實施例之一電容元件之一結構實例之截面視圖；
圖2為闡釋應用本實施例之該電容元件之一結構實例之平面圖；
圖3為闡釋根據一第一實施例之該電容元件之佈線結構之一截面視圖，其中展示一佈線寬度W與一佈線高度T之間的關係；
圖4為經調適以由幾何概率尋得參數之一單位圓之一圖表；
圖5為闡釋由幾何概率自該單位圓尋得之各角度參數之一圖表；
圖6為闡釋該單位圓之角度與藉由使用該等角度判定之參數獲得之電容之間的關係之一圖表；
圖7為一表格，其中將一電容分成一總電容、層內電容及層間電容，其等電容以相對值展示。
圖8為描述微負載效應(由佈線寬度引起的膜厚度變化)之一圖表；
圖9為闡釋根據一第二實施例之該電容元件之該佈線結構之一截面視圖，其中展示一佈線至佈線間隔S與至頂部或底部佈線之一距離D之間的關係；
圖10A及圖10B為闡釋根據該第二實施例之該電容元件之電容、佈線寬度及佈線膜厚度之間的關係之圖表；
圖11為闡釋一電容變化曲線與其之導數之間的關係之一圖表；
圖12為闡釋該電容變化曲線與其之曲率之間的關係之一圖表；
圖13為闡釋該電容變化曲線、其之曲率半徑與中心角度之間的關係之一圖表；
圖14為含有根據本發明之電容元件及解耦合單元之一電路之一概念圖表；
圖15為闡釋一DA轉換器之一特性(電容元件數目與輸出電壓位準之間的關係)實例之一圖表；及
圖16為闡釋一晶片面積與電容變化之間的關係之一圖表。
(無元件符號說明)

Claims (16)

  1. 一種由多層佈線形成之電容元件，其中藉由改變關於一積體電路中之多層佈線之參數來計算複數個裝置結構之一總電容、層內電容及層間電容；自該複數個裝置結構中識別一裝置結構，該經識別裝置結構與該等裝置結構之間的總電容差等於或小於一預定位準，且該經識別裝置結構之該層內電容對該總電容之比率或該層間電容對該總電容之比率之至少一者滿足一預定條件；及判定滿足該預定條件之該裝置結構之參數為該等多層佈線之參數。
  2. 如請求項1之電容元件，其中當一佈線寬度W及佈線高度T用作為關於該等多層佈線之該等參數時，滿足該預定條件之該裝置結構係為該層內電容對該總電容之比率與該層間電容對該總電容之比率之間的差小於0.01之結構。
  3. 如請求項2之電容元件，其中若存在滿足該預定條件之複數個裝置結構，則選擇藉由平均該複數個裝置結構之該等參數而獲得之裝置結構或具有最小差之裝置結構。
  4. 如請求項1之電容元件，其中當一佈線至佈線間隔S及至頂部或底部佈線之距離D用作為關於該等多層佈線之該等參數時，滿足該預定條件之該裝置結構係為比率D/S比率與比率Dmin/Smin之間的差大於0且小於10%之結構，該比率D/S係至該頂部或底部佈線之該距離D對該佈線至佈線間隔S之比率，該比率Dmin/Smin係具有該佈線寬度與佈線至佈線間隔之間的一對一關係之目標產生之設計規則之密堆積結構之比率Dmin/Smin。
  5. 如請求項4之電容元件，其中若存在滿足該預定條件之複數個裝置結構，則選擇藉由平均該複數個裝置結構之該等參數而獲得之裝置結構。
  6. 如請求項1之電容元件，其中當由具有作為變數之佈線寬度W與佈線高度T之一函數表示該電容元件之一電容C且當由一變化因數θ表示佈線寬度W及佈線高度T，亦即C=F(W(θ),T(θ),常數)時，滿足該預定條件之該結構為滿足δC/δθ=0之結構。
  7. 如請求項6之電容元件，其中若存在滿足該預定條件之複數個裝置結構，則選擇該複數個裝置結構之一者或藉由平均該複數個裝置結構之該等參數而獲得之裝置結構。
  8. 如請求項6之電容元件，其中當包容在該等式C=F(W(θ),T(θ),常數)內之一弧之一曲率半徑為R且該弧之一中心角為θ1時，滿足該預定條件之該結構為滿足R(1-cos(θ1/2))<0.01之結構。
  9. 如請求項1之電容元件，其中藉由一統計方法改變關於該等多層佈線之該等參數。
  10. 如請求項9之電容元件，其中該統計方法為一幾何概率方法。
  11. 如請求項1之電容元件，其具有一裝置結構，該裝置結構含有在一方向上延伸之一或多個線性佈線節段及在該等多層佈線之各者中的佈線至佈線間隔。
  12. 如請求項11之電容元件，其中該裝置結構使得不同層中之該等線性佈線及佈線至佈線間隔係以一部分或整體相互重疊之方式平行或係部分或整體相互垂直。
  13. 如請求項11之電容元件，其中一目標佈線係處於不同於在該目標佈線頂部與底部上及左方與右方之佈線之一電位。
  14. 一種由一積體電路中之多層佈線形成之電容元件，其中一裝置結構經識別，該裝置結構之總電容的差等於或小於一預定位準，且該裝置結構之層內電容對該總電容之比率或層間電容對該總電容之比率之至少一者滿足一預定條件；及判定該經識別裝置結構之參數為該等多層佈線之參數。
  15. 一種一電容元件之設計方法，該方法包括下列步驟：藉由改變關於一積體電路中之多層佈線之參數來計算複數個裝置結構之一總電容、層內電容及層間電容；自該複數個裝置結構中識別一裝置結構，該經識別裝置結構與該等裝置結構之間的總電容差等於或小於一預定位準，且該經識別裝置結構之該層內電容對該總電容之比率或該層間電容對該總電容之比率之至少一者滿足一預定條件；及判定滿足該預定條件之該裝置結構之參數為形成一電容元件之該等多層佈線之參數。
  16. 一種包含一電容元件之積體電路裝置，該電容元件係由多層佈線形成，其中藉由改變關於一積體電路中之多層佈線之參數來計算複數個裝置結構之一總電容、層內電容及層間電容；自該複數個裝置結構中識別一裝置結構，該經識別裝置結構與該等裝置結構之間的總電容差等於或小於一預定位準，且該經識別裝置結構之該層內電容對該總電容之比率或該層間電容對該總電容之比率之至少一者滿足一預定條件；及判定滿足該預定條件之該裝置結構之參數為該等多層佈線之參數。
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