CN220400585U - 半导体器件及半导体封装 - Google Patents

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Abstract

公开了一种半导体器件及一种半导体封装。在一个态样中，所述半导体器件包括半导体基底，具有沿第一方向延伸的多个第一沟渠及沿垂直于所述第一方向的第二方向延伸的多个第二沟渠；第一导电层，设置于所述半导体基底的所述多个第一沟渠及所述多个第二沟渠之上；第一介电层，设置于第一导电层之上；第二导电层，设置于第一介电层之上；多个内部导电结构，相邻于多个第一沟渠及多个第二沟渠设置；以及多个外部导电结构，相邻于多个内部导电结构设置且相较于多个内部导电结构更远离多个第一沟渠及多个第二沟渠。可对所述多个内部导电结构及多个外部导电结构的数目及位置做出改变，从而满足封装的设计要求。

Description

半导体器件及半导体封装
技术领域
本实用新型实施例是有关于半导体器件及包括半导体器件的半导体封装。
背景技术
使用半导体器件的电子设备对于诸多现代应用而言至关重要。随着电子技术的发展，半导体器件的尺寸变得越来越小，同时具有更强的功能性及更多的集成电路。由于半导体器件规模的小型化，因此利用各种封装技术(例如，基底上晶片上芯片(chip on waferon substrate，CoWoS))经由硅穿孔(through silicon via，TSV)将多个芯片整合至单个半导体器件中。在CoWoS封装中，诸多芯片或管芯被组装于单个半导体器件上。此外，在此种小型半导体器件内实施大量的制造作业(manufacturing operation)。
实用新型内容
本实用新型实施例的一种半导体器件，所述半导体器件包括具有沿第一方向延伸的多个第一沟渠及沿垂直于所述第一方向的第二方向延伸的多个第二沟渠的半导体基底；设置于所述半导体基底的所述多个第一沟渠及所述多个第二沟渠之上的第一导电层；设置于所述第一导电层之上的第一介电层；设置于所述第一介电层之上的第二导电层；相邻于所述多个第一沟渠及所述多个第二沟渠设置的多个内部导电结构；以及相邻于所述多个内部导电结构设置且相较于所述多个内部导电结构更远离所述多个第一沟渠及所述多个第二沟渠的多个外部导电结构。
本实用新型实施例的一种半导体封装，所述半导体封装包括：相对于彼此在侧向上设置的多个半导体管芯；设置于所述多个半导体管芯下方且电性连接至所述多个半导体管芯的硅中介层；以及设置于所述硅中介层下方且电性连接至所述硅中介层的封装基底。所述硅中介层包括：具有沿第一方向延伸的多个第一沟渠及沿垂直于所述第一方向的第二方向延伸的多个第二沟渠的半导体基底；设置于所述半导体基底的所述多个第一沟渠及所述多个第二沟渠之上的第一导电层；设置于所述第一导电层之上的第一介电层；设置于所述第一介电层之上的第二导电层；相邻于所述多个第一沟渠及所述多个第二沟渠设置的多个内部导电结构；以及相邻于所述多个内部导电结构设置且相较于所述多个内部导电结构更远离所述多个第一沟渠及所述多个第二沟渠的多个外部导电结构。
附图说明
结合附图阅读以下详细说明，能最好地理解本实用新型的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰，可任意增大或减小各种特征的尺寸。
图1是示出根据一些实施例的包括中介层的封装的侧视图。
图2示出根据一些实施例的中介层的布局的实例性设计。
图3示出根据一些实施例的包括图2的实例性设计的封装的布局设计。
图4是示出根据一些实施例的沿图3的线X-X’的布局设计的侧视图。
图5是示出根据实施例的沿图3的线Y-Y’的布局设计的侧视图。
图6示出根据一些实施例的图3的两个子电容器的板的电性模型。
图7示出根据一些实施例的沟渠及通孔接触件的实例性设计。
图8示出根据一些实施例的包括图7的实例性设计的封装的布局设计。
图9是示出根据一些实施例的沿图7的线X-X’的布局设计的侧视图。
图10是示出根据实施例的沿图7的线Y-Y’的布局设计的侧视图。
图11示出根据一些实施例的封装的布局设计。
图12是示出根据一些实施例的沿图11的线X-X’的布局设计的侧视图。
图13是示出根据实施例的沿线Y-Y’的布局设计的侧视图。
图14示出根据一些实施例的封装的布局设计。
图15是示出根据一些实施例的沿图14的线X-X’的布局设计的侧视图。
图16是示出根据实施例的沿图14的线Y-Y’的布局设计的侧视图。
图17示出根据一些实施例的封装的布局设计。
图18是示出根据一些实施例的沿图17的线X-X’的布局设计的侧视图。
图19是示出根据实施例的沿图17的线Y-Y’的布局设计的侧视图。
图20是示出根据一些实施例的电容密度增益的实例性表。
图21是示出根据一些实施例的各种布局设计的AC电容密度增益的实例性曲线图。
图22是示出根据一些实施例的制作半导体封装的实例性方法的流程图。
图23是示出根据一些实施例的制造半导体封装的另一实例性方法的流程图。
具体实施方式
以下实用新型内容提供诸多不同的实施例或实例以实施所提供主题的不同特征。下文阐述组件及排列的具体实例以简化本实用新型。当然，这些仅是实例且并不旨在进行限制。举例来说，在以下说明中，第一特征形成在第二特征之上或形成在第二特征上可包括其中第一特征与第二特征形成为直接接触的实施例，且还可包括其中在第一特征与第二特征之间可形成额外特征以使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本实用新型可在各种实例中重复使用参考编号和/或字母。此种重复是出于简化及清晰目的，而并非自身指示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明起见，本文中可使用例如“在…下面(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所说明的一个元件或特征与另一(其他)元件或特征之间的关系。除图中所绘示的取向之外，所述空间相对性用语还旨在囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性阐述语可同样相应地进行解释。
当利用CoWoS制程将几个芯片整合于一起时，在芯片下方形成中介层，且中介层可包括用于彼此连接的芯片的信号路由及电源线路由。在中介层内形成TSV使得能够形成芯片之间的连接线以及电源线(VDD、VCC、VSS等)。然后，将TSV暴露于中介层的相对侧上且将TSV接合至封装基底。在中介层内，可形成可有助于移除噪声及提供稳定电压的深沟渠电容器(deep trench capacitor，DTC)。
为了提高半导体器件的良率，DTC常常被设计成具有水平定向及垂直定向。通常，用于形成电容器的板连接至位于深沟渠电容器组的相对端处的通孔接触件。举例而言，在垂直方向上定向的DTC在水平方向上对齐在一起且在垂直方向上延伸。通孔接触件设置在DTC的侧向端上(例如，DTC的顶部部分上方及DTC的底部部分下方(在俯视图中))。对于经过DTC的信号而言，所述信号经过顶部通孔接触件、一个沟渠及底部通孔接触件。由于在垂直方向上定向的DTC仅具有一个使信号必须经过的沟渠，因此垂直DTC具有低的等效串联电阻(equivalent series resistance，ESR)及高的交流(alternating current，AC)电容密度。另一方面，在水平方向上定向的DTC具有在垂直方向上彼此相邻对齐且在水平方向上延伸的多个沟渠。通孔接触件通常形成于第一个沟渠上方及最后一个沟渠下方(在俯视图中)。此可能会引起高的ESR，乃因电性信号(例如，VSS、VDD、I/O信号)必须穿过所有水平沟渠，而该些水平沟渠仍然只有一个电容器。高的ESR可能会导致低的AC电容密度，低的AC电容密度会降低信号的稳定性。因此，需要可将电容最大化且减小ESR而不损害有效面积的大小及由DTC提供的稳定性的中介层中的DTC。
在本实用新型中，DTC及周围结构(surrounding structure)的新颖设计可提供优于当前技术的几个优点。DTC可形成于形成有多个通孔接触件的中介层中以减小ESR并增加电容。举例而言，DTC可形成有连接至DTC的底板及顶板的多个通孔接触件。作为另一实例，DTC可形成有在侧向上环绕DTC的通孔接触件。作为又一实例，DTC可形成有在相邻的DTC之间被共享的通孔接触件。DTC及通孔接触件的多种变化形式可被设计成有利地减小ESR并增加AC电容密度，藉此提高芯片的操作频率。
图1是示出根据一些实施例的包括中介层的封装100的侧视图。封装100可利用CoWoS制程形成且包括集成电路(integrated circuit，IC)芯片110、中介层120及封装基底130。
芯片110可包括任何种类的半导体芯片。举例而言，芯片110可包括微处理器、内存器件(例如，动态随机存取内存(dynamic random access memory，DRAM))、现场可编程门阵列(field programmable gate array，FPGA)、系统芯片(system-on-chip，SOC)等。尽管图1中仅示出一个芯片110，然而可形成任何数目的芯片110。可使用形成于中介层120中的内联机层将芯片110连接在一起。中介层120可接合至芯片110。中介层120可包括一层或多层半导体材料，例如硅、锗、镓、砷、硅-锗(Si-Ge)、任何其他合适的半导体材料或其组合。在一些实施例中，中介层120可包括硅中介层。基底130可包括中介层120接合于其上的封装基底。封装基底可将芯片之间的电性信号传输至其他半导体芯片及/或封装可接合于其上的主板(main board)(例如，印刷电路板(printed circuit board，PCB))。
在一些实施例中，可在中介层120中形成本实用新型的DTC及通孔接触件，但实施例不限于此。举例而言，DTC及通孔接触件可形成于芯片110中。
图2是示出根据一些实施例的图1的一部分的平坦俯视图，在此部分中形成有包括接触件及沟渠的DTC。举例而言，实例性设计200可包括多个子电容器210、子电容器220、子电容器230及子电容器240。子电容器210、子电容器220、子电容器230及子电容器240中的每一者可包括多个沟渠202(例如，DTC)及多个通孔接触件204。尽管实例性设计200包括四个子电容器(子电容器210、子电容器220、子电容器230及子电容器240)，然而实施例不限于此，且端视实施例，可存在更多或更少的子电容器。
子电容器210可包括具有第一定向的多个第一沟渠202，其中第一沟渠202在y方向上彼此相邻对齐，每一第一沟渠202在x方向上延伸。子电容器220可包括具有第二定向的多个第二沟渠202，其中第二沟渠202在x方向上彼此相邻对齐，且每一第二沟渠202在y方向上延伸。子电容器230可包括多个第二沟渠202，且子电容器240可包括多个第一沟渠202。在每一子电容器(子电容器210、子电容器220、子电容器230及子电容器240)内，沟渠202可以第一预定长度彼此间隔开，且沟渠202可各自延伸第二预定长度。通孔接触件204可环绕子电容器210内的所述多个沟渠202。尽管在图2中未示出，然而实例性设计200可包括环绕子电容器210、子电容器220、子电容器230及子电容器240的额外的通孔接触件。
通孔接触件204可环绕子电容器210、子电容器220、子电容器230及子电容器240内的各组沟渠202。举例而言，通孔接触件204可环绕子电容器210内的沟渠202，通孔接触件204可环绕子电容器220内的沟渠202，通孔接触件204可环绕子电容器230内的沟渠202，且通孔接触件204可环绕子电容器240内的沟渠202。尽管子电容器210、子电容器220、子电容器230及子电容器240中的每一者具有实质上为正方形的形状，然而实施例不限于此，子电容器210、子电容器220、子电容器230及子电容器240可具有不同的形状且子电容器210、子电容器220、子电容器230及子电容器240中的每一者可具有彼此不同的形状。举例而言，子电容器210可具有正方形形状，子电容器220可具有矩形形状等。此外，通孔接触件204可以任何合适的方式排列。
如以上所论述，在传统封装中，若芯片110的输入节点及输出节点连接于具有第一定向的沟渠的顶部通孔接触件及底部通孔接触件处，则ESR可为高的，乃因电子必须经过所有沟渠(例如，经过第一沟渠，然后经过第二沟渠，接下来经过第三沟渠等)。然而，若使用通孔接触件204将多个通孔接触件连接至沟渠，则电性信号不必经过同样多的沟渠202，从而降低ESR。添加连接至沟渠202的额外的通孔接触件204可有助于减小沟渠202中的ESR且增加沟渠202的AC电容密度。此外，如将针对附图所论述，通孔接触件204的额外的排列或设计亦可有助于减小ESR。
图3示出根据一些实施例的包括图2的实例性设计200的封装的更详细的布局设计300。举例而言，子电容器310、子电容器320、子电容器330及子电容器340可分别相似于图2的子电容器210、子电容器220、子电容器230及子电容器240。除了子电容器310、子电容器320、子电容器330及子电容器340之外，布局设计300亦可包括多个金属层301、金属层302、金属层303、金属层304及金属层305、多个子电容器310、子电容器320、子电容器330及子电容器340、顶板350、底板360及多个外部通孔接触件371、外部通孔接触件373及外部通孔接触件375。尽管布局设计300包括一定数目的特征及一定的形状，然而实施例不限于此，且布局设计可具有不同数目的特征及不同的形状。
金属层301、金属层302、金属层303、金属层304及金属层305可设置于中介层(例如，中介层120)内且传输电性信号。举例而言，金属层301、金属层303及金属层305可传输供应电压VSS，且金属层302及金属层304可传输供应电压VDD。金属层301、金属层302、金属层303、金属层304及金属层305可电性连接至设置于中介层上方的芯片(例如，芯片110)。金属层301、金属层302、金属层303、金属层304及金属层305可设置于相同或不同的层阶上。举例而言，金属层301可为与金属层302等不同的金属层。
子电容器310、子电容器320、子电容器330及子电容器340可分别相似于图2的子电容器210、子电容器220、子电容器230及子电容器240。举例而言，子电容器310、子电容器320、子电容器330及子电容器340中的每一者可包括相邻于彼此而形成的具有第一定向或第二定向的多个沟渠312(例如，DTC)。此外，每组沟渠312可被多个通孔接触件314环绕，所述多个通孔接触件314经由金属结构(未示出)连接至顶板350或底板360。
顶板350可设置于中介层内且用作电容器(例如，DTC)的第一板。底板360可设置于中介层内且用作电容器的第二板。尽管未示出，然而可在顶板350与底板360之间设置由高介电常数(high-k)介电材料形成的介电层。因此，顶板350、介电层及底板360可形成电容器。
外部通孔接触件371、外部通孔接触件373及外部通孔接触件375可连接至顶板350及底板360。举例而言，外部通孔接触件371、外部通孔接触件373及外部通孔接触件375可传输第一电压(例如，第一电源电压VSS)且连接至底板360。通孔接触件314可传输第二电压(例如，第二电源电压VDD)且连接至顶板350。在一些实施例中，外部通孔接触件371、外部通孔接触件373及外部通孔接触件375可传输第二电压，且通孔接触件314可传输第一电压。尽管附图中的实例是针对传输电源电压VSS及电源电压VDD来阐述的，然而实施例不限于此。举例而言，外部通孔接触件371、外部通孔接触件373、通孔接触件375及通孔接触件314可连接至差动输入/输出信号对(differential input/output signal pair)及/或单端输入/输出信号(single-ended input/output signal)。
外部通孔接触件371可包括形成于子电容器310与子电容器330之间且在线Y-Y’方向上延伸的一组通孔接触件371a。外部通孔接触件373可包括形成于子电容器310、子电容器320、子电容器330及子电容器340之间的一组通孔接触件373a，使得通孔接触件373a在线X-X’方向及线Y-Y’方向二者上延伸。外部通孔接触件375可包括形成于子电容器320与子电容器340之间且在线Y-Y’方向上延伸的一组通孔接触件375a。该些外部通孔接触件371a、外部通孔接触件373a及外部通孔接触件375a可连接至底板360。此外，外部通孔接触件371、外部通孔接触件373及外部通孔接触件375不与金属层302及金属层304交叠。
图4是示出根据一些实施例的沿图3的线X-X’的布局设计300的侧视图400。所述侧视图示出布局设计300的包括中介层及子电容器320、子电容器340的一部分。子电容器320包括金属结构380a及金属结构380b、通孔接触件314及外部通孔接触件375、顶板350、介电层355及底板360。子电容器340包括金属结构380a及金属结构380b、通孔接触件314及外部通孔接触件375、顶板350、介电层355及底板360。金属结构380c及外部通孔接触件375a可设置于子电容器320与子电容器340之间。子电容器320包括多个沟渠312b，为了简洁起见，未示出所述多个沟渠312b。
金属结构380a及金属结构380c可连接至金属层305且传输第一电压(例如，VSS)。金属结构380b可连接至金属层304且传输第二电压(例如，VDD)。外部通孔接触件375可连接至金属结构380a及底板360。通孔接触件314可连接至金属结构380b及顶板350。外部通孔接触件375a可连接至金属结构380c及底板360。
顶板350可经由通孔接触件314及金属结构380b连接至第二电压。此外，底板360可经由外部通孔接触件375及外部通孔接触件375a连接至第一电压。由于存在连接至底板360的多个外部通孔接触件375及外部通孔接触件375a(例如，在芯片110及/或供应电压之间)，因此沟渠312a及沟渠312b的ESR可减小且AC电容密度可增加。
图5是示出根据实施例的沿图3的线Y-Y’的布局设计300的侧视图500。侧视图400与侧视图500是相似的，只是侧视图500示出不同的子电容器及通孔接触件。因此，为了清晰及简洁起见，省略相似的说明。在子电容器310与子电容器320之间经过的信号亦经过多个第一沟渠(例如，沟渠312d及沟渠312e)及第二沟渠(例如，沟渠312a)。
侧视图500包括子电容器310及子电容器320。通孔接触件373设置于子电容器310与子电容器320之间，且通孔接触件373连接至金属结构380c。因此，可减小在子电容器310的金属结构380a与子电容器320的金属结构380a之间(例如，芯片110及/或供应电压之间)经过的信号的ESR。
图6示出根据一些实施例的图3的子电容器320的板及子电容器340的板的电性模型600A及电性模型600B。该些电性模型是可用来对每一子电容器可提供的ESR进行近似表示或建模的模型的实例。举例而言，电性模型600A可用于对通孔接触件602、通孔接触件604、通孔接触件606与通孔接触件608之间的ESR进行建模，且电性模型600B可用于对通孔接触件612、通孔接触件614、通孔接触件616与通孔接触件618之间的ESR进行建模。
参照电性模型600A，通孔接触件602、通孔接触件604、通孔接触件606及通孔接触件608可对应于图2至图5的通孔接触件(例如，通孔接触件204、通孔接触件314、外部通孔接触件371、外部通孔接触件373及外部通孔接触件375)。举例而言，通孔接触件602及通孔接触件604可对应于位于水平沟渠312d一侧上的两个相邻的通孔接触件314且通孔接触件606及通孔接触件608可对应于位于水平沟渠312d相对侧上的两个相邻的通孔接触件314。宽度W1表示通孔接触件602与通孔接触件604之间或通孔接触件606与通孔接触件608之间的宽度。深度D1表示顶板及底板延伸的距离，包括沟渠的整个高度H及通孔接触件602与通孔接触件606之间或通孔接触件604与通孔接触件608之间的长度L1。电阻R1(有时亦称为等效串联电阻(ESR))表示顶板及底板的电阻。
参照电性模型600B，通孔接触件612、通孔接触件614、通孔接触件616及通孔接触件618可对应于图2至图5的通孔接触件(例如，通孔接触件204、通孔接触件314、外部通孔接触件371、外部通孔接触件373及外部通孔接触件375)。举例而言，通孔接触件612及通孔接触件614可对应于位于垂直沟渠312a一侧上的两个相邻的通孔接触件314且通孔接触件616及通孔接触件618可对应于位于垂直沟渠312a相对侧上的两个相邻的通孔接触件314。宽度W2表示通孔接触件612与通孔接触件614之间或通孔接触件616与通孔接触件618之间的宽度。深度D2表示顶板及底板延伸的距离，包括沟渠的整个高度H及通孔接触件612与通孔接触件616之间或通孔接触件614与通孔接触件618之间的长度L2。电阻R2(ESR)表示顶板及底板的电阻。
随着通孔接触件之间的距离减小，例如W1及/或W2、D1及/或D2以及L1及/或L2等各种值亦减小。此有利地减小了顶板及底板中的电阻。在所公开的技术中，R1可等于a×R2，其中a是1至5之间的任何数。在本实用新型中，由于通孔接触件的数目增加及由于通孔接触件的位置，R1及R2可减小。
图7示出根据一些实施例的沟渠702及通孔接触件704的实例性设计700。实例性设计700相似于图2的实例性设计200，只是子电容器共享其间的通孔接触件。举例而言，子电容器730(例如，子电容器210)与子电容器750(例如，子电容器230)共享其间的通孔接触件710。相似地，子电容器740(例如，子电容器220)与子电容器760(例如，子电容器240)共享其间的通孔接触件714。此外，子电容器730与子电容器740共享其间的通孔接触件712，且子电容器750与子电容器760共享其间的通孔接触件716。由于实例性设计700包括在相邻的子电容器730、子电容器740、子电容器750及子电容器760之间共享的通孔接触件710、通孔接触件712、通孔接触件714及通孔接触件716，因此面积小于实例性设计200。
图8示出根据一些实施例的包括图7的实例性设计700的封装的更详细的布局设计800。举例而言，内部通孔接触件830a、内部通孔接触件830b处的子电容器可相似于图7的子电容器730，但图8亦示出与该子电容器的顶板及底板对应的金属层。布局设计800相似于图3的布局设计300，只是布局设计800包括共享通孔接触件810、共享通孔接触件812、共享通孔接触件814及共享通孔接触件816(例如，图7的通孔接触件710、通孔接触件712、通孔接触件714及通孔接触件716)且由于共享通孔接触件810、共享通孔接触件812、共享通孔接触件814及共享通孔接触件816而存在三个金属层801、金属层802及金属层803。共享通孔接触件810、共享通孔接触件812、共享通孔接触件814及共享通孔接触件816连接至顶板850，且外部通孔接触件822及外部通孔接触件824连接至底板860。布局设计800亦包括具有第一定向的沟渠890c、沟渠890d及沟渠890e及具有第二定向的沟渠890a及沟渠890b。
布局设计800亦包括内部通孔接触件830a、内部通孔接触件830b、内部通孔接触件832a、内部通孔接触件832b、内部通孔接触件834a、内部通孔接触件834b、内部通孔接触件836a及内部通孔接触件836b。内部通孔接触件830a、内部通孔接触件832a、内部通孔接触件834a、内部通孔接触件836a在线Y-Y’方向上对齐，且内部通孔接触件830b、内部通孔接触件832b、内部通孔接触件834b、内部通孔接触件836b在线X-X’方向上对齐。内部通孔接触件830a、内部通孔接触件830b、内部通孔接触件832a、内部通孔接触件832b、内部通孔接触件834a、内部通孔接触件834b、内部通孔接触件836a及内部通孔接触件836b形成围绕沟渠的正方形周边。举例而言，内部通孔接触件830a及内部通孔接触件830b环绕布局设计800的沟渠的位于左上象限中的外部部分(例如，共享通孔接触件810及共享通孔接触件812的左上方的沟渠)，内部通孔接触件832a及内部通孔接触件832b环绕沟渠的位于左下象限中的外部部分(例如，共享通孔接触件810及共享通孔接触件812的左下方的沟渠)，内部通孔接触件834a及内部通孔接触件834b环绕沟渠的位于右上象限中的外部部分(例如，共享通孔接触件810及共享通孔接触件812的右上方的沟渠)，且内部通孔接触件836a及内部通孔接触件836b环绕沟渠的位于右下象限中的外部部分(例如，共享通孔接触件810及共享通孔接触件812的右下方的沟渠)。
图9是示出根据一些实施例的沿图7的线X-X’的布局设计800的侧视图900。侧视图900相似于侧视图400，只是存在较少的通孔接触件以及连接于子电容器之间的顶板。具有第二定向的沟渠890a及沟渠890b与具有第一定向的沟渠890c连接于一起作为一个电容器，其中顶板850、介电层855及底板860形成所述电容器。通孔接触件824连接至底板860，且金属结构880a连接至通孔接触件824。内部通孔接触件832a及内部通孔接触件836a以及共享通孔接触件812连接至顶板850，且金属结构880b连接至内部通孔接触件832a及内部通孔接触件836a以及共享通孔接触件812。因此，由于相较于图2至图5的布局设计存在更少的通孔接触件，因此可节省封装面积同时仍提供减小ESR的优点。
图10是示出根据实施例的沿图7的线Y-Y’的布局设计800的侧视图1000。侧视图1000相似于侧视图500，只是存在较少的通孔接触件以及连接于子电容器之间的顶板。沟渠890d及890e与沟渠890b连接于一起作为一个电容器，所述电容器包括顶板850、介电层855及底板860。通孔接触件822及824连接至底板860，且金属结构880a连接至通孔接触件822及824。内部通孔接触件830b及832b以及共享通孔接触件812连接至顶板850，且金属结构880b连接至内部通孔接触件830b及内部通孔接触件832b以及共享通孔接触件812。因此，由于相较于图2至图5的布局设计存在更少的通孔接触件，因此可节省封装面积同时仍提供减小ESR的优点。
图11示出根据一些实施例的封装的布局设计1100。布局设计1100相似于图8的布局设计800，只是布局设计1100不包括在y方向上对齐的内部通孔接触件。举例而言，图8的内部通孔接触件830a、内部通孔接触件832a、内部通孔接触件834a及内部通孔接触件836a在布局设计1100中不具有对应的结构。共享通孔接触件1110、共享通孔接触件1112、共享通孔接触件1114及共享通孔接触件1116连接至顶板1150，且外部通孔接触件1122及外部通孔接触件1124连接至底板1160。布局设计1100亦包括具有第一定向的沟渠1190c、沟渠1190d及沟渠1190e以及具有第二定向的沟渠1190a及沟渠1190b。
布局设计1100亦包括内部通孔接触件1130b、内部通孔接触件1132b、内部通孔接触件1134b及内部通孔接触件1136b。内部通孔接触件1130b、内部通孔接触件1132b、内部通孔接触件1134b及内部通孔接触件1136b在线X-X’方向上对齐。内部通孔接触件1130b、内部通孔接触件1132b、内部通孔接触件1134b及内部通孔接触件1136b形成围绕沟渠的正方形周边。举例而言，内部通孔接触件1130b环绕布局设计1100的沟渠的位于左上象限中的外部部分(例如，共享通孔接触件1110及共享通孔接触件1112左上方的沟渠)，内部通孔接触件1132b环绕沟渠的位于左下象限中的外部部分(例如，共享通孔接触件1110及共享通孔接触件1112左下方的沟渠)，内部通孔接触件1134b环绕沟渠的位于右上象限中的外部部分(例如，共享通孔接触件1110及共享通孔接触件1112右上方的沟渠)，且内部通孔接触件1136b环绕沟渠的位于右下象限中的外部部分(例如，共享通孔接触件1110及共享通孔接触件1112右下方的沟渠)。
因此，与图8的布局设计800不同，内部通孔接触件仅形成为在x方向上对齐。相较于布局设计800的面积而言，移除在y方向上对齐的内部通孔接触件可减小面积，同时仍减小ESR且增加AC电容密度。
图12是示出根据一些实施例的沿图11的线X-X’的布局设计1100的侧视图1200。侧视图1200相似于侧视图900，只是存在较少的通孔接触件及连接于子电容器之间的顶板。具有第二定向的沟渠1190a及沟渠1190b与具有第一定向的沟渠1190c连接于一起作为一个电容器，其中顶板1150、介电层1155及底板1160形成所述电容器。外部通孔接触件1124连接至底板1160，且金属结构1180a连接至外部通孔接触件1124。共享通孔接触件1112连接至顶板1150，且金属结构1180b连接至共享通孔接触件1112。因此，由于相较于图8至图10的布局设计存在更少的通孔接触件，因此可节省封装面积同时仍提供减小ESR的优点。
图13是示出根据实施例的沿图11的线Y-Y’的布局设计1100的侧视图1300。侧视图1300相似于侧视图1000。沟渠1190d及沟渠1190e与沟渠1190b连接于一起作为一个电容器，所述电容器包括顶板1150、介电层1155及底板1160。外部通孔接触件1122及外部通孔接触件1124连接至底板1160，且金属结构1180a连接至外部通孔接触件1122及外部通孔接触件1124。内部通孔接触件1130b及内部通孔接触件1132b以及共享通孔接触件1112连接至顶板1150，且金属结构1180b连接至内部通孔接触件1130b及内部通孔接触件1132b以及共享通孔接触件1112。因此，由于相较于图8至图10的布局设计存在更少的通孔接触件，因此可节省封装面积同时仍提供减小ESR的优点。
图14示出根据一些实施例的封装的布局设计1400。布局设计1400相似于图11的布局设计1100，只是布局设计1400不包括在y方向上布置的内部通孔接触件。举例而言，图11的内部通孔接触件1130b、内部通孔接触件1132b、内部通孔接触件1134b及1内部通孔接触件136b在布局设计1400中不具有对应的结构。举例而言，图8的布局设计800或图11的布局设计1100的内部接触件均不具有图14中的对应的特征。共享通孔接触件1410、共享通孔接触件1412、共享通孔接触件1414、共享通孔接触件1416连接至顶板1450，且外部通孔接触件1422及外部通孔接触件1424连接至底板1460。布局设计1400亦包括具有第一定向的沟渠1490c、沟渠1490d及沟渠1490e以及具有第二定向的沟渠1490a及沟渠1490b。
因此，与图11的布局设计1100不同，未形成内部通孔接触件。相较于布局设计1100的面积而言，移除内部通孔接触件可减小面积，同时仍减小ESR且提高AC电容密度。
图15是示出根据一些实施例的沿图14的线X-X’的布局设计1400的侧视图1500。侧视图1500相似于侧视图1200，只是存在较少的通孔接触件以及连接于子电容器之间的顶板。具有第二定向的沟渠1490a及沟渠1490b与具有第一定向的沟渠1490c连接于一起作为一个电容器，其中顶板1450、介电层1455及底板1460形成所述电容器。外部通孔接触件1424连接至底板1460，且金属结构1480a连接至外部通孔接触件1424。共享通孔接触件1412连接至顶板1450，且金属结构1480b连接至共享通孔接触件1412。因此，由于相较于图11至图13的布局设计存在更少的通孔接触件，因此可节省封装面积同时仍提供减小ESR的优点。
图16是示出根据实施例的沿图14的线Y-Y’的布局设计1400的侧视图1600。侧视图1600相似于侧视图1300。沟渠1490d及沟渠1490e与沟渠1490b连接于一起作为一个电容器，所述电容器包括顶板1450、介电层1455及底板1460。外部通孔接触件1422及外部通孔接触件1424连接至底板1460，且金属结构1480a连接至外部通孔接触件1422及外部通孔接触件1424。共享通孔接触件1412连接至顶板1450，且金属结构1480b连接至共享通孔接触件1412。因此，由于相较于图11至图13的布局设计存在更少的通孔接触件，因此可节省封装面积同时仍提供减小ESR的优点。
图17示出根据一些实施例的封装的布局设计1700。布局设计1700相似于布局设计300，只是布局设计1700包括用于电容器的中间板1760b以及额外的通孔接触件。布局设计1700可包括多个金属层1701、金属层1702、金属层1703、金属层1704及金属层1705、多个子电容器1710、子电容器1720、子电容器1730及子电容器1740、顶板1750、底板1760a、中间板1760b及多个外部通孔接触件1771、外部通孔接触件1772、外部通孔接触件1773、外部通孔接触件1774及外部通孔接触件1775。尽管布局设计1700包括一定数目的特征及一定的形状，然而实施例不限于此，且布局设计可具有不同数目的特征及不同的形状。
金属层1701、金属层1702、金属层1703、金属层1704及金属层1705可设置于中介层(例如，中介层120)内且传输电性信号。举例而言，金属层1701、金属层1702、金属层1704及金属层1705可传输供应电压VSS，且金属层1703可传输供应电压VDD。金属层1701、金属层1702、金属层1703、金属层1704及金属层1705可电性连接至设置于中介层上方的芯片(例如，芯片110)。金属层1701、金属层1702、金属层1703、金属层1704及金属层1705可设置于相同或不同的层阶上。举例而言，金属层1701可为与金属层1702不同的金属层等。
子电容器1710、子电容器1720、子电容器1730及子电容器1740可分别相似于图2的子电容器210、子电容器220、子电容器230及子电容器240。举例而言，子电容器1710、子电容器1720、子电容器1730及子电容器1740中的每一者可包括相邻于彼此而形成的具有第一定向或第二定向的多个沟渠(例如，DTC)1712。此外，每组沟渠1712可被多个通孔接触件1714环绕，所述多个通孔接触件1714经由金属结构(未示出)连接至顶板1750、底板1760a或中间板1760b。
顶板1750可设置于中介层内且用作电容器(例如，DTC)的第一板。底板1760a可设置于顶板1750下方且亦用作电容器的第一板。中间板1760b可设置于顶板1750与底板1760a之间且用作电容器的第二板。尽管未示出，然而可在顶板1750与中间板1760b之间以及中间板1760b与底板1760a之间设置由高介电常数介电材料形成的介电层。因此，顶板1750、中间板1760b及底板1760a以及介电层(未示出)可形成电容器(例如，DTC)。尽管布局设计1700示出形成一个大的中间板1760b以形成子电容器1710、子电容器1720、子电容器1730及子电容器1740，然而实施例不限于此，且可为每一子电容器1710、子电容器1720、子电容器1730及子电容器1740形成一个中间板(与顶板1750相似)。
外部通孔接触件1771、外部通孔接触件1772、外部通孔接触件1774及外部通孔接触件1775可连接至顶板1750及底板1760a。举例而言，外部通孔接触件1771及外部通孔接触件1775可传输第一电压(例如，第一电源电压VSS)且连接至底板1760a。通孔接触件1714可传输第一电压且连接至顶板1750。外部通孔接触件1772、外部通孔接触件1773及外部通孔接触件1774可传输第二电压(例如，第二电源电压VDD)且连接至中间板1760b。在一些实施例中，外部通孔接触件1771、外部通孔接触件1775及通孔接触件1714可传输第二电压，且外部通孔接触件1772、外部通孔接触件1773及外部通孔接触件1774可传输第一电压。尽管附图中的实例是针对传输电源电压VSS及VDD来阐述的，然而实施例不限于此。举例而言，外部通孔接触件1771、外部通孔接触件1772、外部通孔接触件1773、外部通孔接触件1774及外部通孔接触件1775及通孔接触件1714可连接至差动输入/输出信号对及/或单端输入/输出信号。
此外，在布局设计1700中，金属层1702及金属层1704在x方向上并不完全延伸来与子电容器1710及子电容器1730(对于金属层1702)以及子电容器1720及子电容器1740(对于金属层1704)交叠。此亦与图3不同，图3中金属层302及金属层304在x方向上完全延伸。
图18是示出根据一些实施例的沿图17的线X-X’的布局设计1700的侧视图1800。侧视图1800示出布局设计1700的包括中介层及子电容器1720及子电容器1740的一部分。子电容器1720及子电容器1740二者包括金属结构1780a及金属结构1780c、通孔接触件1714及外部通孔接触件1775、顶板1750、中间板1760b、底板1760a以及介电层1755a及介电层1755b。布局设计1700亦包括金属结构1780b及设置于子电容器1720与子电容器1740之间的外部通孔接触件1772。子电容器1720包括多个沟渠1712b，为了简洁起见，未示出所述多个沟渠1712b。
金属结构1780a可连接至金属层1705，且金属结构1780c可连接至金属层1704。金属结构1780a及金属结构1780c二者可传输第一电压(例如，VSS)。金属结构1780b可连接至金属层1703且传输第二电压(例如，VDD)。外部通孔接触件1775可连接至金属结构1780a及底板1760a。通孔接触件1714可连接至金属结构1780c及顶板1750。外部通孔接触件1772可连接至金属结构1780b及中间板1760b。由于存在连接至顶板1750及底板1760a(例如，在芯片110及/或供应电压之间)的多个外部通孔接触件1775及通孔接触件1714，因此沟渠1712a及沟渠1712b的ESR可减小且AC电容密度可增加。
图19是示出根据实施例的沿图17的线Y-Y’的布局设计1700的侧视图1900。侧视图1900示出布局设计1700的包括中介层及子电容器1710、子电容器1720的一部分。子电容器1710及子电容器1720二者包括金属结构1780a及金属结构1780c、通孔接触件1714及外部通孔接触1771、顶板1750、中间板1760b、底板1760a以及介电层1755a及介电层1755b。布局设计1700亦包括金属结构1780b及设置于子电容器1710与子电容器1720之间的外部通孔接触件1774。子电容器1720包括多个沟渠1712e，为了简洁起见，未示出所述多个沟渠1712e。
金属结构1780a可连接至金属层1705，且金属结构1780c可连接至金属层1704。金属结构1780a及金属结构1780c二者可传输第一电压(例如，VSS)。金属结构1780b可连接至金属层1703且传输第二电压(例如，VDD)。外部通孔接触件1771可连接至金属结构1780a及底板1760a。通孔接触件1714可连接至金属结构1780c及顶板1750。外部通孔接触件1774可连接至金属结构1780b及中间板1760b。由于存在连接至顶板1750及底板1760a(例如，在芯片110及/或供应电压之间)的多个外部通孔接触件1771及通孔接触件1714，因此沟渠1712d及沟渠1712e的ESR可减小且AC电容密度可增加。
图20是示出根据一些实施例的电容密度的增益的实例性表2100。将布局设计300、布局设计800、布局设计1100及布局设计1400的三个参数与基线量测(baselinemeasurement)进行比较。第一个参数即直流(direct current，DC)电容密度可由总电容器大小来确定。第二个参数即AC电容密度可由每一各别的板的有效ESR及接触位置来确定。面积为布局面积的差异。总芯片频率可由整个设计的总AC电容来确定。尽管在表2100中示出了具体的数字，然而实施例不限于此，且实际量测可端视各种因素而变化。
如表2100所示，当使用较少的通孔接触件时，DC电容密度减小。举例而言，布局设计300具有最多的通孔接触件，布局设计800具有第二多的通孔接触件，布局设计1100具有第三多的通孔接触件，而布局设计1400具有最少的通孔接触件。然而，200百万赫(MHz)下的AC电容密度随着通孔接触件增多而增加。根据一些实施例，当使用较少的通孔接触件时，面积增加减少。因此，芯片设计者或制造商可挑选他们想要使用的封装布局设计。此外，亦可涵盖在本实用新型中未详细阐述的额外的封装布局设计。
图21是示出根据一些实施例的各种布局设计(例如，布局设计300、布局设计800、布局设计1100、布局设计1400)的AC电容密度增益的实例性曲线图2200。举例而言，曲线图2200示出相较于仅使用具有一个定向的沟渠的原始设计而言，各种布局设计300、布局设计800、布局设计1100、布局设计1400的电容的改善。曲线图2200示出作为封装共振频率(package resonant frequency)的函数的AC电容密度的增益。曲线图2200示出布局设计300、布局设计800、布局设计1100及布局设计1400以及原始(或基线)设计的曲线。与表2100一致，布局设计1400具有最高增益，布局设计1100具有第二高的增益，布局设计800具有第三高的增益，而布局设计300具有最小增益。尽管在曲线图2200中示出了具体的数字，然而实施例不限于此，且实际量测可端视各种因素而变化。
图22是示出根据一些实施例的制作半导体封装的实例性方法2300的流程图。方法2300可用于制作具有高的AC电容密度的半导体封装。举例而言，方法2300中所述的操作中的至少一些操作使用布局设计300、布局设计800、布局设计1100、布局设计1400或布局设计1700。应注意，方法2300仅为实例且不旨在限制本实用新型。因此，应理解，可在图22的方法2300之前、在图22的方法2300期间及在图22的方法2300之后提供额外的操作，且一些其他操作可仅在本文中简要阐述。
简言之，方法2300首先进行在半导体基底中形成深沟渠的操作2302。方法2300进行至沉积第一导电层、位于第一导电层之上的第一介电层及位于第一介电层之上的第二导电层的操作2304。方法2300进行至在第一导电层及第二导电层之上形成多个通孔的操作2306，所述多个通孔具有相邻于深沟渠设置的多个内部通孔以及相邻于内部导电结构设置且相较于所述多个内部通孔更远离深沟渠的多个外部通孔。方法2300进行至将导电材料沉积至通孔中以形成导电结构的操作2308。
参照操作2302，在半导体基底(例如，中介层120)中形成深沟渠(例如，沟渠312a、沟渠312b、沟渠312c、沟渠312d、沟渠312e、沟渠890a、沟渠890b、沟渠890c、沟渠890d、沟渠890e、沟渠1190a、沟渠1190b、沟渠1190c、沟渠1190d、沟渠1190e、沟渠1490a、沟渠1490b、沟渠1490c、沟渠1490d、沟渠1490e、沟渠1712a、沟渠1712b、沟渠1712c、沟渠1712d、沟渠1712e)。可利用例如使用光罩幕进行蚀刻的微影制程来形成深沟渠。
参照操作2304，在包括沟渠的半导体基底之上沉积第一导电层(例如，底板360、底板860、底板1160、底板1460、底板1760a)。然后，在第一导电层之上沉积第一介电层(例如，介电层355、介电层855、介电层1155、介电层1455、介电层1755a)。然后，在第一介电层之上形成第二导电层(例如，顶板350、顶板850、顶板1150、顶板1450、中间板1760b)。在一些实施例中，在第二导电层之上形成第二介电层(例如，介电层1755b)，且在第二介电层之上形成第三导电层(例如，顶板1750)。可利用对材料进行沉积的任何已知方法来沉积所述层。
参照操作2306，可在第一导电层及第二导电层中形成多个通孔。所述多个通孔可包括相邻于深沟渠设置的多个内部通孔(例如，为通孔接触件314、共享通孔接触件812、内部通孔接触件832a、内部通孔接触件836a、内部通孔接触件830b、内部通孔接触件832b、共享通孔接触件1112、内部通孔接触件1130b、内部通孔接触件1132b、共享通孔接触件1412、通孔接触件1714而形成的通孔)。所述多个通孔亦可包括多个外部通孔(例如，为外部通孔接触件371、外部通孔接触件373、外部通孔接触件375、外部通孔接触件375a、外部通孔接触件822、外部通孔接触件824、外部通孔接触件1122、外部通孔接触件1124、外部通孔接触件1422、外部通孔接触件1424、外部通孔接触件1772、外部通孔接触件1775而形成的通孔)，所述多个外部通孔相邻于内部导电结构设置且相较于所述多个内部通孔更远离深沟渠。
参照操作2308，可使用导电材料填充所述多个内部通孔及所述多个外部通孔，从而形成通孔接触件。此后，可在通孔接触件之上形成金属结构，且金属结构可连接至管芯/芯片(例如，芯片110)。
图23是示出根据一些实施例的制造半导体封装的另一实例性方法2400的流程图。方法2400可用于设计具有高的AC电容密度的半导体封装。举例而言，方法2400中所述的操作中的至少一些操作使用布局设计300、布局设计800、布局设计1100、布局设计1400或布局设计1700。应注意，方法2400仅为实例且不旨在限制本实用新型。因此，应理解，可在图23的方法2400之前、在图23的方法2400期间及在图23的方法2400之后提供额外的操作，且一些其他操作可仅在本文中简要阐述。
方法2400首先进行获得设计规范的操作2402。设计规范可包括封装共振频率、深沟渠电容器的单位电容、深沟渠(例如，沟渠312a、沟渠312b、沟渠312c、沟渠312d、沟渠312e、沟渠890a、沟渠890b、沟渠890c、沟渠890d、沟渠890e、沟渠1190a、沟渠1190b、沟渠1190c、沟渠1190d、沟渠1190e、沟渠1490a、沟渠1490b、沟渠1490c、沟渠1490d、沟渠1490e、沟渠1712a、沟渠1712b、沟渠1712c、沟渠1712d、沟渠1712e)的设计面积及通孔接触件(例如，通孔接触件314、共享通孔接触件812、内部通孔接触件832a、内部通孔接触件836a、内部通孔接触件830b、内部通孔接触件832b、共享通孔接触件1112、内部通孔接触件1130b、内部通孔接触件1132b、共享通孔接触件1412、通孔接触件1714、外部通孔接触件371、外部通孔接触件373、外部通孔接触件375、外部通孔接触件375a、外部通孔接触件822、外部通孔接触件824、外部通孔接触件1122、外部通孔接触件1124、外部通孔接触件1422、外部通孔接触件1424、外部通孔接触件1772、外部通孔接触件1775)及/或期望的性能提升(performanceboost)中的一或多者。一旦确定出规范，方法2400便进行至判断封装共振频率是否大于例如50百万赫的操作2404。若是，则方法2400进行至操作2406。若否，则方法2400进行至操作2412。尽管操作2404的结果基于具体的数字，然而实施例不限于此。举例而言，判断可基于小于50百万赫或大于50百万赫的任何封装共振频率而做出。
在操作2406期间，藉由例如通用模拟电路仿真器(simulation program withintegrated circuit emphasis，SPICE)模拟来运行模拟以获得深沟渠电容器模型的AC电容。在运行模拟之后，方法2400进行至判断电容及面积是否满足设计要求的操作2408。若是，则封装设计可完成且方法2400可进行至获得封装的最终结构及布局(例如，布局设计300、布局设计800、布局设计1100、布局设计1400、布局设计1700)的操作2410。若否，则方法2400可进行至操作2420。
在操作2420期间，判断是否存在可用或合适的面积来添加更多的通孔接触件。若否，则方法2400进行至添加电容器板(例如，布局设计1700的顶板1750)的操作2422。然后方法2400进行至操作2406以根据需要重复操作2406及后续操作。若存在可用面积来添加更多的通孔接触件，则方法2400进行至操作2424。
在操作2424期间，计算板的有效电阻，且利用如本实用新型中所论述的电性模型来确定额外的通孔接触件(例如，通孔接触件314、共享通孔接触件812、内部通孔接触件832a、内部通孔接触件836a、内部通孔接触件830b、内部通孔接触件832b、共享通孔接触件1112、内部通孔接触件1130b、内部通孔接触件1132b、共享通孔接触件1412、通孔接触件1714、外部通孔接触件371、外部通孔接触件373、外部通孔接触件375、外部通孔接触件375a、外部通孔接触件822、外部通孔接触件824、外部通孔接触件1122、外部通孔接触件1124、外部通孔接触件1422、外部通孔接触件1424、外部通孔接触件1772、外部通孔接触件1775)的位置。在完成计算且确定位置之后，方法2400进行至根据计算结果设计沟渠电容器及布局的操作2426。使用者可重复本实用新型中所论述的各种布局设计。在挑选出设计之后，方法2400可进行至自布局提取寄生参数(parasitic parameter)(例如，电阻及电容)的操作2428。然后方法2400可进行至操作2406以根据需要重复操作2406及后续操作。
在操作2412期间(当封装共振频率不大于50百万赫时)，方法2400进行至利用不同的板个数计算深沟渠电容器的电容的操作2412。举例而言，利用3个板、4个板等进行计算。然后方法2400进行至判断电容及面积是否满足设计要求的操作2414。若是，则方法2400进行至操作2416，且设计(例如，布局设计300、布局设计800、布局设计1100、布局设计1400、布局设计1700)完成。若否，则方法2400进行至将额外的板(例如，布局设计1700的顶板1750)添加至设计的操作2418。然后方法2400进行至操作2412，其中根据需要重复操作2412及后续操作。
在本实用新型的一个态样中，公开了一种半导体器件。所述半导体器件包括半导体基底，具有沿第一方向延伸的多个第一沟渠及沿垂直于所述第一方向的第二方向延伸的多个第二沟渠；第一导电层，设置于所述半导体基底的所述多个第一沟渠及所述多个第二沟渠之上；第一介电层，设置于所述第一导电层之上；第二导电层，设置于所述第一介电层之上；多个内部导电结构，相邻于所述多个第一沟渠及所述多个第二沟渠设置；以及多个外部导电结构，相邻于所述多个内部导电结构设置且相较于所述多个内部导电结构更远离所述多个第一沟渠及所述多个第二沟渠。
在一些实施例中，所述多个内部导电结构及所述多个外部导电结构包括(1)电性连接至第一电压的多个第一导电结构及(2)电性连接至第二电压的多个第二导电结构，且其中所述多个第一导电结构连接至所述第一导电层，并且所述多个第二导电结构连接至所述第二导电层。
在一些实施例中，所述多个内部导电结构包括环绕所述多个第一沟渠的第一内部导电结构子集及环绕所述多个第二沟渠的第二内部导电结构子集，且其中所述多个外部导电结构的子集设置于所述第一内部导电结构子集与所述第二内部导电结构子集之间。在一些实施例中，所述多个外部导电结构连接至所述第一导电层，且其中所述第一内部导电结构子集及所述第二内部导电结构子集连接至所述第二导电层。
在一些实施例中，所述第一介电层的第一部分设置于所述第一导电层的与所述多个第一沟渠交叠的第一部分之上，所述第一介电层的第二部分设置于所述第一导电层的与所述多个第二沟渠交叠的第二部分之上，且所述第一介电层的所述第一部分与所述第二部分彼此分离，且其中所述多个外部导电结构的子集设置于所述第一介电层的所述第一部分与所述第二部分之间且连接至所述第一导电层。
在一些实施例中，所述多个内部导电结构包括内部导电结构子集，所述内部导电结构子集排列成一条线且设置于所述多个第一沟渠与所述多个第二沟渠之间。在一些实施例中，所述内部导电结构子集连接至所述第二导电层。
在一些实施例中，所述多个内部导电结构的第一子集设置于所述多个第一沟渠与所述多个第二沟渠之间。在一些实施例中，所述多个内部导电结构的所述第一子集连接至所述第二导电层。在一些实施例中，所述多个内部导电结构的第二子集设置成在所述第一方向上延伸的一条线且位于所述多个第一沟渠及所述多个第二沟渠与在所述第一方向上延伸的所述多个外部导电结构的第一子集之间，且其中在所述多个第一沟渠及所述多个第二沟渠与在所述第二方向上延伸的所述多个外部导电结构的第二子集之间不存在设置成在所述第二方向上延伸的一条线的内部导电结构。
在一些实施例中，所述半导体器件还包括设置于所述第二导电层之上的第二介电层以及设置于所述第二介电层之上的第三导电层，且其中所述第一导电层与所述第三导电层彼此连接。
在一些实施例中，所述半导体基底包括设置于一或多个半导体管芯下方的硅中介层。
在本实用新型的另一态样中，公开了一种半导体封装。所述半导体封装包括多个半导体管芯，相对于彼此在侧向上设置；硅中介层，设置于多个半导体管芯下方且电性连接至所述多个半导体管芯；以及封装基底，设置于所述硅中介层下方且电性连接至所述硅中介层。所述硅中介层包括：半导体基底，具有沿第一方向延伸的多个第一沟渠及沿垂直于所述第一方向的第二方向延伸的多个第二沟渠；第一导电层，设置于所述半导体基底的所述多个第一沟渠及所述多个第二沟渠之上；第一介电层，设置于所述第一导电层之上；第二导电层，设置于所述第一介电层之上；多个内部导电结构，相邻于所述多个第一沟渠及所述多个第二沟渠设置；以及多个外部导电结构，相邻于所述多个内部导电结构设置且相较于所述多个内部导电结构更远离所述多个第一沟渠及所述多个第二沟渠。
在一些实施例中，所述多个内部导电结构包括环绕所述多个第一沟渠的第一内部导电结构子集及环绕所述多个第二沟渠的第二内部导电结构子集，且其中所述多个外部导电结构的子集设置于所述第一内部导电结构子集与所述第二内部导电结构子集之间。
在一些实施例中，所述多个内部导电结构包括内部导电结构子集，所述内部导电结构子集排列成一条线且设置于所述多个第一沟渠与所述多个第二沟渠之间。
在一些实施例中，所述多个内部导电结构的第一子集设置于所述多个第一沟渠与所述多个第二沟渠之间。
在一些实施例中，所述多个内部导电结构的第二子集设置成在所述第一方向上延伸的一条线且位于所述多个第一沟渠及所述多个第二沟渠与在所述第一方向上延伸的所述多个外部导电结构的第一子集之间，且其中在所述多个第一沟渠及所述多个第二沟渠与在所述第二方向上延伸的所述多个外部导电结构的第二子集之间不存在设置成在所述第二方向上延伸的一条线的内部导电结构。
在一些实施例中，所述半导体封装还包括设置于所述第二导电层之上的第二介电层以及设置于所述第二介电层之上的第三导电层，且其中所述第一导电层与所述第三导电层彼此连接。
在本实用新型的又一态样中，公开了一种制造半导体封装的方法。所述方法包括在半导体基底中形成多个深沟渠；在所述深沟渠之上沉积第一导电层，在所述第一导电层之上沉积第一介电层，且在所述第一介电层之上沉积第二导电层；以及在所述第一导电层及所述第二导电层之上形成多个通孔。所述多个通孔具有相邻于所述深沟渠设置的多个内部通孔以及相邻于所述多个内部通孔设置且相较于所述多个内部通孔更远离所述深沟渠的多个外部通孔。所述方法亦包括将导电材料沉积至所述多个通孔中以形成导电结构。
在一些实施例中，所述多个内部通孔的子集在侧向方向上至少部分地环绕所述多个深沟渠的子集。
本文中所使用的用语“约(about)”及“近似(approximately)”一般而言意指所述值±10％。举例而言，约0.5可能会包括0.45及0.55，约10可能会包括9至11，约1000可能会包括900至1100。
上述内容概述了若干实施例的特征，以使所属领域的技术人员可更好地理解本实用新型的各方面。所属领域的技术人员应了解，他们可容易地使用本实用新型作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域的技术人员还应意识到这些等效构造并不背离本实用新型的精神及范围，且其可在不背离本实用新型的精神及范围的情况下在本文中做出各种变化、替代及更改。

Claims (10)

1.一种半导体器件，其特征在于，包括：
半导体基底，具有沿第一方向延伸的多个第一沟渠及沿垂直于所述第一方向的第二方向延伸的多个第二沟渠；
第一导电层，设置于所述半导体基底的所述多个第一沟渠及所述多个第二沟渠之上；
第一介电层，设置于所述第一导电层之上；
第二导电层，设置于所述第一介电层之上；
多个内部导电结构，相邻于所述多个第一沟渠及所述多个第二沟渠设置；以及
多个外部导电结构，相邻于所述多个内部导电结构设置且相较于所述多个内部导电结构更远离所述多个第一沟渠及所述多个第二沟渠。
2.根据权利要求1所述的半导体器件，其特征在于，所述多个内部导电结构及所述多个外部导电结构包括(1)电性连接至第一电压的多个第一导电结构及(2)电性连接至第二电压的多个第二导电结构，且其中所述多个第一导电结构连接至所述第一导电层，并且所述多个第二导电结构连接至所述第二导电层。
3.根据权利要求1所述的半导体器件，其特征在于，所述多个内部导电结构包括环绕所述多个第一沟渠的第一内部导电结构子集及环绕所述多个第二沟渠的第二内部导电结构子集，且其中所述多个外部导电结构的子集设置于所述第一内部导电结构子集与所述第二内部导电结构子集之间。
4.根据权利要求3所述的半导体器件，其特征在于，所述多个外部导电结构连接至所述第一导电层，且其中所述第一内部导电结构子集及所述第二内部导电结构子集连接至所述第二导电层。
5.根据权利要求1所述的半导体器件，其特征在于，所述第一介电层的第一部分设置于所述第一导电层的与所述多个第一沟渠交叠的第一部分之上，所述第一介电层的第二部分设置于所述第一导电层的与所述多个第二沟渠交叠的第二部分之上，且所述第一介电层的所述第一部分与所述第二部分彼此分离，且
其中所述多个外部导电结构的子集设置于所述第一介电层的所述第一部分与所述第二部分之间且连接至所述第一导电层。
6.根据权利要求1所述的半导体器件，其特征在于，所述多个内部导电结构包括内部导电结构子集，所述内部导电结构子集排列成一条线且设置于所述多个第一沟渠与所述多个第二沟渠之间。
7.一种半导体封装，其特征在于，包括：
多个半导体芯片，相对于彼此在侧向上设置；
硅中介层，设置于所述多个半导体芯片下方且电性连接至所述多个半导体芯片，所述硅中介层包括：
半导体基底，具有沿第一方向延伸的多个第一沟渠及沿垂直于所述第一方向的第二方向延伸的多个第二沟渠；
第一导电层，设置于所述半导体基底的所述多个第一沟渠及所述多个第二沟渠之上；
第一介电层，设置于所述第一导电层之上；
第二导电层，设置于所述第一介电层之上；
多个内部导电结构，相邻于所述多个第一沟渠及所述多个第二沟渠设置；以及
多个外部导电结构，相邻于所述多个内部导电结构设置且相较于所述多个内部导电结构更远离所述多个第一沟渠及所述多个第二沟渠；以及
封装基底，设置于所述硅中介层下方且电性连接至所述硅中介层。
8.根据权利要求7所述的半导体封装，其特征在于，所述多个内部导电结构的第一子集设置于所述多个第一沟渠与所述多个第二沟渠之间。
9.根据权利要求7所述的半导体封装，其特征在于，所述多个内部导电结构的第二子集设置成在所述第一方向上延伸的一条线且位于所述多个第一沟渠及所述多个第二沟渠与在所述第一方向上延伸的所述多个外部导电结构的第一子集之间，且
其中在所述多个第一沟渠及所述多个第二沟渠与在所述第二方向上延伸的所述多个外部导电结构的第二子集之间不存在设置成在所述第二方向上延伸的一条线的内部导电结构。
10.根据权利要求7所述的半导体封装，其特征在于，还包括设置于所述第二导电层之上的第二介电层以及设置于所述第二介电层之上的第三导电层，且其中所述第一导电层与所述第三导电层彼此连接。
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