CN106463530A - 下方具有时钟门控电源和信号布线的两侧上金属 - Google Patents

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Abstract

一种方法，包括：在包括多个电路器件的集成电路器件层的相对侧上形成多个第一互连件和多个第二互连件，其中，多个第二互连件包括不同尺寸的互连件；以及形成至第二多个互连件的接触点，该接触点能够操作用于到外部源的连接。一种装置，包括：衬底，该衬底包括位于集成电路器件层的相对侧上的多个第一互连件和多个第二互连件，该器件层包括多个电路器件，其中，多个第二互连件包括不同尺寸的互连件；以及接触点，该接触点耦合到第二多个互连件，该接触点能够操作用于到外部源的连接。

Description

下方具有时钟门控电源和信号布线的两侧上金属
相关申请的交叉引用
本申请要求享有于2014年6月16日提交的共同未决美国临时专利申请No.62/012,822的较早申请日的权益，该申请以引用的方式并入本文中。
技术领域
集成电路，更具体而言，单片式三维集成电路。
背景技术
单片式集成电路(IC)通常包括多个晶体管，例如，在诸如硅晶圆之类的平面衬底上方制造的金属氧化物半导体场效应晶体管(MOSFET)。由于MOSFET栅极尺寸现在低于20nm，IC尺寸的横向缩放变得更加困难。随着器件大小继续减小，将达到一个点，即继续进行标准平面缩放变得不切实际。这一拐点可能是由于经济或物理的原因，例如过高的电容或基于量子的变化性。第三维度的堆叠器件(通常称为垂直缩放或三维(3D)集成)是通往较大的晶体管密度的有前途的路径。
附图说明
图1示出了包括嵌入互连区域中的存储器器件的单片式3D IC的一个实施例。
图2示出了包括器件层或衬底以及与器件层并置的多个第一互连件的结构的实施例的横截面侧视图。
图3示出了在将该结构连接到载体晶圆之后的图2的结构。
图4示出了在从该结构去除衬底的部分之后的图3的结构。
图5示出了在器件层的与第一多个互连件相对侧上引入多个第二互连件之后的图4的结构的第一横截面侧视图。
图6示出了在器件层的与第一多个互连件相对侧上引入多个第二互连件之后的图4的结构的第二横截面侧视图。
图7是实施一个或多个实施例的内插件。
图8例示了计算设备的实施例。
具体实施方式
公开了一种集成电路(IC)以及形成和使用IC的方法。在一个实施例中，描述了一种单片式三维(3D)IC及其制造和使用方法，在一个实施例中，该单片式三维(3D)IC包括器件层的相对侧上的多个第一互连件和多个第二互连件，其中多个第二互连件的尺寸(例如，厚度尺寸)反映特定互连件的体积，在一个实施例中，该特定互连件出于互连件实现的功能、目的或操作(例如，电力分配、全局时钟分布、器件层到达(access))而被选择。在一个实施例中，多个第二互连件中的互连件的尺寸与其相对于器件层的位置有关，并且这样的尺寸从多个第二互连件的初始互连件到第二多个互连件的最后的互连件而增大。
在以下描述中，将使用本领域技术人员常用的术语来描述例示性实施方式的各个方面，以向本领域其他技术人员传达其工作的实质。然而，对于本领域技术人员显而易见的是，可以仅利用所述方面中的一些一些来实践实施例。出于解释的目的，阐述了具体的数字、材料和配置，以便提供对例示性实施方式的透彻理解。然而，对于本领域技术人员显而易见的是，可以无需具体细节来实践实施例。在其它情况下，为了不使例示性实施方式模糊不清，省略或简化了公知特征。
将以最有助于理解本文所述实施例的方式依次将各个操作描述为多个分立操作，然而，不应将描述的次序解释为暗示这些操作必然依赖于次序。具体而言，这些操作不必按照陈述的次序被执行。
可以在诸如半导体衬底之类的衬底上形成或执行实施方式。在一个实施方式中，半导体衬底可以是使用体硅或绝缘体上硅下部结构形成的晶体衬底。在其它实施方式中，可以使用替代材料(其可以与硅组合或可以不组合)来形成半导体衬底，该替代材料包括，但不限于，锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化铟镓、锑化镓、或III-V族或IV族材料的其它组合。尽管本文描述了可以形成衬底的材料的几个示例，但可以充当在其上可以构建半导体器件的基础的任何材料都落在精神和范围之内。
可以在衬底上(例如，在将在本文提及的器件层中)制造多个晶体管，例如金属氧化物半导体场效应晶体管(MOSFET或简称为MOS晶体管)。在各个实施方式中，MOS晶体管可以是平面晶体管、非平面晶体管或两者的组合。非平面晶体管包括FinFET晶体管，例如双栅极晶体管和三栅极晶体管、以及围栅晶体管(wrap-around gate transistor)或环栅晶体管(all-around gate transistor)(例如，纳米带和纳米线晶体管)。尽管本文描述的实施方式可以仅例示平面晶体管，但应当指出，也可以使用非平面晶体管来执行实施例。
每个MOS晶体管都包括由至少两层(栅极电介质层和栅电极层)形成的栅极堆叠体。栅极电介质层可以包括一层或层的堆叠体。一层或多层可以包括氧化硅、二氧化硅(SiO2)和/或高k电介质材料。该高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌之类的元素。可以用在栅极电介质层中的高k材料的示例包括，但不限于，氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和锌铌酸铅。在一些实施例中，在使用高k材料时，可以在栅极电介质层上执行退火工艺以改善其质量。
取决于晶体管是PMOS晶体管还是NMOS晶体管，栅电极层形成于栅极电介质层上并可以由至少一个P型功函数金属或N型功函数金属构成。在一些实施方式中，栅电极层可以由两个或更多个金属层的堆叠体构成，其中一个或多个金属层是功函数金属层，并且至少一个金属层是填充金属层。
对于PMOS晶体管，可以用于栅电极的金属包括，但不限于，钌、钯、铂、钴、镍和导电金属氧化物，例如氧化钌。P型金属层将实现形成具有介于约4.9eV与约5.2eV之间的功函数的PMOS栅电极。对于NMOS晶体管，可用于栅电极的金属包括，但不限于，铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽、碳化铝)。N型金属层将实现形成具有介于约3.9eV与约4.2eV之间的功函数的NMOS栅电极。
在一些实施方式中，栅电极可以由“U”形结构构成，其包括基本平行于衬底的表面的底部部分和基本垂直于衬底的顶部表面的两个侧壁部分。在另一实施方式中，形成栅电极的金属层中的至少一个金属层可以简单地是基本平行于衬底的顶部表面的平面层且不包括基本垂直于衬底的顶部表面的侧壁部分。在其它实施方式中，栅电极可以由U形结构和平面非U形结构的组合构成。例如，栅电极可以由形成于一个或多个平面非U形层顶部的一个或多个U形金属层构成。
在一些实施方式中，一对侧壁间隔体可以形成于栅极堆叠体的夹置栅极堆叠体的相对侧上。侧壁间隔体可以由诸如氮化硅、氧化硅、碳化硅、掺碳氮化硅和氮氧化硅之类的材料形成。用于形成侧壁间隔体的工艺是本领域公知的，并且通常包括沉积和蚀刻工艺步骤。在替代实施方式中，可以使用多个间隔体对，例如可以在栅极堆叠体的相对侧上形成两对、三对或四对侧壁间隔体。
如本领域公知的，源极区和漏极区形成于衬底之内，与每个MOS晶体管的栅极堆叠体相邻。通常使用注入/扩散工艺或蚀刻/沉积工艺来形成源极区和漏极区。在前一种工艺中，可以将诸如硼、铝、锑、磷或砷之类的掺杂物离子植入衬底中以形成源极区和漏极区。激活掺杂物并使它们进一步扩散到衬底中的退火工艺通常在离子注入工艺之后进行。在后一种工艺中，可以首先蚀刻衬底以在源极区和漏极区的位置处形成凹陷部。然后可以执行外延沉积工艺，以利用用于制造源极区和漏极区的材料来填充凹陷部。在一些实施方式中，可以使用诸如硅锗或碳化硅之类的硅合金来制造源极区和漏极区。在一些实施方式中，可以使用诸如硼、砷或磷之类的掺杂物来原位掺杂外延沉积的硅合金。在其它实施例中，源极区和漏极区可以使用一种或多种替代半导体材料(例如，锗或III-V族材料或合金)形成。并且在其它实施例中，可以使用一个或多个金属和/或金属合金层来形成源极区和漏极区。
一个或多个层间电介质(ILD)沉积在MOS晶体管上方。ILD层可以使用已知适用于集成电路结构中的电介质材料(例如，低k电介质材料)形成。可以使用的电介质材料的示例包括，但不限于，二氧化硅(SiO2)、掺碳氧化物(CDO)、氮化硅、诸如全氟环丁烷或聚四氟乙烯之类的有机聚合物、氟硅酸盐玻璃(FSG)和诸如倍半硅氧烷、硅氧烷之类的有机硅酸盐或有机硅酸盐玻璃。ILD层可以包括小孔或气隙以进一步减小其介电常数。
图1示出了单片式3D IC的一个实施例。参考图1，结构100包括衬底110，该衬底110例如是单晶半导体衬底(例如，单晶硅)。衬底110包括器件层120，在这一实施例中，器件层120包括多个器件125(例如，晶体管器件)。在一个实施例中，器件125通常是小功率范围的、目前工艺水平的典型快速器件，其包括逻辑器件(例如，FinFET)，或者其它形状因子减小的器件，其通常能够以比较高电压范围器件更高的间距被布置于器件层上。
在图1中例示的实施例中，器件层120设置于多个第一互连件130与多个第二互连件150之间。在一个实施例中，器件层120中的一个或多个器件连接到与多个第一互连件130和多个第二互连件150相关联的互连件之一或两者，和/或多个第一互连件130和多个第二互连件150中的一个或多个互连件通过器件层120连接。
多个第一互连件130包括连接到器件层120中的器件125之一的互连件。在一个实施例中，多个互连件130均具有尺寸(例如，厚度)，其被选择以适应例如与器件层120中的器件125相关联的阻抗负载。
在一个实施例中，多个第二互连件150是相对于互连件的功能、目的或操作而具有不同尺寸(体积)的互连件。在一个实施例中，多个第二互连件150包括相对于至器件层的相应互连件的位置而具有不同尺寸的互连件。图1示出了互连件1505，该互连件1505的尺寸(例如，厚度尺寸)被选择以到达器件层120中的器件125(例如，选择来适应与器件125相关联的电气负载的阻抗)。在一个实施例中，互连件1506(也可以代表单个互连线或多级(层)互连件)的尺寸(例如，厚度尺寸)被选择以包含全局时钟分布，并且在另一实施例中，包含一些专用总线引线，其可能需要通过布线以靠近Vcc/Vss来进行屏蔽以及比器件层130中可用的更低RC路径。互连件1507(其可以代表一级或多级(层)互连件)的尺寸(例如，厚度)被选择以全局分布来自封装件/板或其它衬底的接触点的电源(Vcc)、地(Vss)，以及分布由器件层120中的电源栅极结构或结构100中别处导出(derive)的门控电源(Vccg)和门控地(Vssg)，并然后回到门控电源和门控地区域中的器件125。如图1所示，初始互连件1505具有厚度t1；互连件1506具有厚度t2；并且最后的互连件1507具有厚度t3，并且t3>t2>t1。代表性地，在一个实施例中，互连件1505具有大约为栅极间距至少0.67倍的厚度，互连件1506具有超过互连件1505厚度100倍的厚度，并且互连件1507具有超过互连件1506厚度10倍的厚度。
图1中的结构100还示出了可操作用于将结构连接到诸如封装衬底或板之类的独立衬底的接触点。图1示出了接触点160，其例如是可操作用于利用焊接将结构连接到外部电路的受控塌陷芯片连接(C4)。图1代表性地示出了通过接触点160连接到诸如封装衬底之类的衬底的结构100，该衬底以虚线示出。
图2-6描述了形成单片式3D IC的一种方法。图2示出了例如单晶半导体衬底(例如，硅衬底)的衬底210。设置于衬底210上的是器件层220，在一个实施例中，器件层220包括高间距快速器件(例如，FinFET或其它现有晶体管器件)的一个或多个阵列。图2还示出了与器件层220并置或在其上的多个互连件230。多个互连件230中的多个互连件通过例如接触部226连接到器件层220中的多个器件。在一个实施例中，多个互连件230是如本领域公知的被图案化的铜材料。电路器件与第一级互连件之间的器件层接触部(例如，接触部226)代表性地可以是钨或铜材料，并且互连件之间的级间接触部例如是铜材料。互连件通过电介质材料(例如，氧化物)彼此绝缘并与器件绝缘。图2示出了与多个互连件230的最后一级并置或设置于其上的电介质层235(如图所示)。
图3示出了在将该结构连接到载体晶圆之后的图2的结构。在一个实施例中，来自图2的结构200被反转并键合到载体晶圆。图3示出了例如硅或陶瓷或其它适当衬底的载体晶圆240。在一个实施例中，载体晶圆240的表面上方是例如氧化物的电介质材料层245。图3示出了通过电介质材料的键合(电介质键)，并例示了与载体晶圆240并置的多个互连件230。
图4示出了在从该结构去除衬底210的一部分之后的图3的结构。在一个实施例中，去除衬底210的一部分以暴露出器件层220。可以通过机械的(例如，磨)或其它机制(例如，蚀刻)来移除衬底210。图4示出了包括结构的暴露出的顶部表面的器件层220(如图所示)。
图5和图6示出了在结构上引入多个互连件250之后的图4的结构的第一侧视图和第二侧视图。如图所示，对与多个互连件250并置的器件层220的表面进行钝化。在一个实施例中，多个互连件250具有出于互连件的功能、目的或操作而被选择的尺寸，并且多个互连件250中的不同互连件被选择以执行不同的功能或操作。在一个实施例中，多个互连件250中的多个互连件具有针对互连件相对于器件层220的位置而不同的尺寸(体积)。图5示出了多个互连件250，多个互连件250具有三种不同厚度尺寸的互连件，被表示为互连件2505(t1)；互连件2506(t2)；和互连件2507(t3)。互连件2507界定互连件堆叠体中最后的互连件(就相对于器件层的位置而言的最后)。互连件2507(被示为相对于彼此正交布置的两个)具有比互连件2506或互连件2505的厚度尺寸相对更大的厚度尺寸(t3>t2>t1)。在一个实施例中，互连件2507具有为互连件界定体积的尺寸(例如，厚度)，该互连件的功能是形成栅格以全局分布来自连接到外部器件(例如，封装件或板之类)的接触点(接触点260)的电源(Vcc)、地(Vss)。互连件2507还用于分布由器件层220中的电源栅极结构或结构中的别处导出的电源(Vccg)和门控地(Vssg)，并回到门控电源和门控地区域中的器件(例如，器件层220中的器件)。
互连件2506(被示为相对于彼此正交(orthogonally)布置的两个互连层或互连级)设置于互连件2507下方(如图所示)。互连件2506具有界定比互连件2507的体积更小的体积的尺寸(例如，厚度)。在一个实施例中，互连件2506的尺寸被选择以实现进一步对电源进行局部栅格化并包含全局时钟分布和任何专用总线引线的功能，该专用总线引线需要通过布线以靠近Vcc/Vss来进行屏蔽和/或比多个互连件230中的互连件布线中可用的较低RC路径。
多个互连件250中的互连件2505(图示的两个互连层或互连级)位于互连件2506下方(如图所示)，并且在一个实施例中界定相对于器件层220的一个或多个初始互连线或互连级。互连件2505具有界定体积的尺寸(例如，厚度)，其被选择用于低至经由接触部255(至器件的源极/漏极或通过有源器件层至器件层220的相对侧上的互连件)到达器件(例如，晶体管)所需间距的互连件2506中栅格化的信号分布。
在一个实施例中，从由电镀工艺引入的诸如铜之类的材料中选择多个互连件250。图5示出了器件层220(或通过器件层220)与级间接触部256之间的接触部255。由于接触部也可以是铜的并通过电镀工艺形成，或者尤其是对于接触部255而言，可以是诸如钨材料之类的另一种材料。图5还示出了通过例如氧化物的电介质材料258而彼此绝缘的多个互连件250。
在一个实施例中，多个互连件250相对于每层的实际布局是电路，其取决于电力传送要求以及将时钟(门控和非门控)分布至抽头点的需求，以及针对行进距离需要较低RC值的本地总线和信号。在一个实施例中，每对互连件2505、2506和2507形成栅格图案以使IR(电阻功率)下降最小化。此外，将器件层220的相对侧上的互连件分离实现了在信号互连区域中以有限数量的均匀匹配的金属间距进行高容量电子束制造。
在以上描述和相关联的附图中，互连件被例示为截面通常为矩形，并被描述为其厚度尺寸与如在图(例如，图5、图6)中看到的在垂直方向上测量的高度代表性地指示的厚度尺寸不同。要认识到的是，为了修改互连件的体积，可以改变除所识别高度之外的尺寸。还设想到，互连件在截面上可以具有除矩形之外的形状。因此，如本文使用的，“厚度”一词涵盖了针对矩形主体的高度或宽度(在附图中跨过页面在水平方向上测量)和针对其它形状的其它体积修改方向(例如，针对圆形截面形状的直径)。
图7例示了包括本发明的一个或多个实施例的内插件300。内插件300是用于将第一衬底302桥接到第二衬底304的居间衬底。第一衬底302例如可以是集成电路管芯。第二衬底304例如可以是存储器模块、计算机母板或另一个集成电路管芯。通常，内插件300的目的是将连接扩展到较宽间距或将连接重新布线到不同连接。例如，内插件300可以将集成电路管芯耦合到球栅阵列(BGA)306，球栅阵列306随后可以耦合到第二衬底304。在一些实施例中，第一衬底302和第二衬底304附接到内插件300的相对侧。在其它实施例中，第一衬底302和第二衬底304附接到内插件300的同一侧。并且在其它实施例中，三个或更多个衬底通过内插件300的方式互连。
内插件300可以由环氧树脂、玻璃纤维加强的环氧树脂、陶瓷材料或诸如聚酰亚胺之类的聚合物材料形成。在其它实施方式中，内插件可以由交替的刚性或柔性材料形成，该刚性或柔性材料可以包括上述用于半导体衬底中的相同材料，例如硅、锗和其它III-V族和IV族材料。
内插件可以包括金属互连件308和过孔310，包括，但不限于，穿硅过孔(TSV)412。该内插件300还可以包括嵌入式器件314，该嵌入式器件314包括无源器件和有源器件两者。这样的器件包括，但不限于，电容器、解耦电容器、电阻器、电感器、保险丝、二极管、变压器、传感器和静电放电(ESD)器件。也可以在内插件300上形成更复杂的器件，例如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件。
根据实施例，本文公开的装置或工艺可以用于制造内插件300。
图8例示了根据本发明一个实施例的计算设备400。计算设备400可以包括多个部件。在一个实施例中，这些部件附接到一个或多个母板。在替代实施例中，这些部件被制造在单个片上系统(SoC)管芯上而不是母板上。计算设备400中的部件包括，但不限于，集成电路管芯402和至少一个通信芯片408。在一些实施方式中，通信芯片408被制造成集成电路管芯402的一部分。集成电路管芯402可以包括CPU 404以及常常用作高速缓冲存储器的管芯上存储器406，其可以通过诸如嵌入式DRAM(eDRAM)或自旋转移扭矩存储器(STTM或STTM-RAM)之类的技术来提供。
计算设备400可以包括其它部件，其可以物理耦合和电耦合至母板或不耦合至母板或者制造于SoC管芯内。这些其它部件包括，但不限于，易失性存储器410(例如，DRAM)、非易失性存储器412(例如，ROM或闪速存储器)、图形处理单元414(GPU)、数字信号处理器416、密码处理器442(在硬件内执行密码算法的专用处理器)、芯片组420、天线422、显示器或触摸屏显示器424、触摸屏控制器426、电池428或其它电源、功率放大器(未示出)、全球定位系统(GPS)设备444、罗盘430、运动协处理器或传感器432(可以包括加速度计、陀螺仪和罗盘)、扬声器434、相机436、用户输入设备438(例如，键盘、鼠标、触笔和触控板)和大容量存储设备440(例如，硬盘驱动器、光盘(CD)、数字通用盘(DVD)等)。
通信芯片408实现无线通信，用于往返于计算设备400传送数据。术语“无线”及其派生词可用于描述可通过使用经由非固体介质的经调制电磁辐射来传输数据的电路、器件、系统、方法、技术、通信信道等。该术语并非暗示相关联的设备不包含任何线路，尽管在一些实施例中它们可能不包含。通信芯片408可以实施多种无线标准或协议中的任一种，包括，但不限于，Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、5G和更高的任何其它无线协议。计算设备400可以包括多个通信芯片408。例如，第一通信芯片408可以专用于较短距离的无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片408可以专用于较长距离的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算设备400的处理器404包括单片式3D IC，其包括根据上述实施例形成的互连区域(具有互连件，互连件具有出于期望的目的、功能或操作而选择的尺寸)。术语“处理器”可以指代对来自寄存器和/或存储器的电子数据进行处理以将该电子数据转换成可存储在寄存器和/或存储器中的其它电子数据的任何器件或器件的部分。
通信芯片408也可以包括单片式3D IC，其包括根据上述实施例形成的互连区域(具有互连件，互连件具有出于期望的目的、功能或操作而选择的尺寸)。
在其它实施例中，计算设备400之内容纳的另一个部件可以包含单片式3D IC，其包括根据上述实施方式形成的互连区域(具有互连件，互连件具有出于期望的目的、功能或操作而选择的尺寸)。
示例
示例1为一种方法，包括：在包括多个电路器件的集成电路器件层的相对侧上形成多个第一互连件和多个第二互连件，其中，所述多个第二互连件包括不同尺寸的互连件；以及形成至所述第二多个互连件的接触点，所述接触点能够操作用于到外部源的连接。
在示例2中，示例1的方法中的所述多个第二互连件中的第一互连件具有为了到达所述器件层中的器件而选择的尺寸，并且所述多个第二互连件中的第二互连件的厚度尺寸大于所述多个第二互连件中的所述第一互连件的厚度尺寸，其中，选择这样的尺寸以包含全局时钟分布。
在示例3中，示例2的方法中的所述多个第二互连件中的第三互连件具有为分配电力而选择的尺寸。
在示例4中，示例3的方法中的所述多个第二互连件中的所述第三互连件耦合到外部可到达的接触点。
在示例5中，示例2的方法中的所述多个第二互连件中的所述第二互连件设置在所述第一多个第二互连件与所述第三多个第二互连件之间。
在示例6中，示例3的方法中的所述多个第二互连件的尺寸相对于所述器件层的位置从所述多个第二互连件中的所述第一互连件到所述第二多个第二互连件中的所述第三互连件而增大。
在示例7中，示例1或2的方法中的所述多个第一互连件中的互连件连接到所述集成电路器件层中的相应器件。
在示例8中，示例1或2的方法中的所述不同尺寸的互连件包括不同厚度尺寸的互连件。
在示例9中，一种通过示例1或2所述的方法中的任一方法形成的集成电路器件。
示例10为一种方法，包括：在包括多个电路器件的集成电路器件层的相对侧上形成多个第一互连件和多个第二互连件，其中，所述多个第一互连件中的互连件连接到所述集成电路器件层中的相应器件，并且所述多个第二互连件的尺寸相对于所述器件层的位置从所述多个第二互连件中的初始互连件到所述第二多个第二互连件中的最后的互连件而增大；以及形成至所述第二多个互连件的接触点，所述接触点能够操作用于到外部源的连接。
在示例11中，示例10的方法中的所述多个第二互连件中的初始互连件具有为了到达所述器件层中的器件而选择的尺寸。
在示例12中，示例11的方法中的所述多个第二互连件包括所述多个第二互连件中的第二互连件，所述多个第二互连件中的所述第二互连件的厚度尺寸大于所述多个第二互连件中的所述初始互连件的厚度尺寸，其中，选择这样的尺寸以包含全局时钟分布。
在示例13中，示例12的方法中的所述多个第二互连件中的所述最后的互连件具有为了分配电力而选择的尺寸。
在示例14中，示例12的方法中的所述多个第二互连件中的所述最后的互连件耦合到外部可到达的接触点。
在示例15中，示例10或11的方法中的所述多个第二互连件中的所述第二互连件的尺寸是厚度尺寸。
在示例16中，一种通过示例10或11所述的方法中的任一方法形成的集成电路器件。
示例17为一种装置，包括：衬底，所述衬底包括位于集成电路器件层的相对侧上的多个第一互连件和多个第二互连件，所述集成电路器件层包括多个电路器件，其中，所述多个第二互连件包括不同尺寸的互连件；以及接触点，所述接触点耦合到所述第二多个互连件，所述接触点能够操作用于到外部源的连接。
在示例18中，示例17的装置的所述多个第二互连件的尺寸相对于所述器件层的位置从所述多个第二互连件中的第一互连件到所述第一多个第二互连件中的最后的互连件而增大。
在示例19中，示例18的装置的所述尺寸是厚度尺寸。
在示例20中，示例19的装置的所述多个第二互连件中的第一互连件具有为了到达所述器件层中的器件而选择的尺寸，并且所述多个第二互连件中的第二互连件的厚度尺寸大于所述多个第二互连件中的所述第一互连件的厚度尺寸，其中，选择这样的尺寸以包含全局时钟分布。
在示例21中，示例20的装置的所述多个第二互连件中的第三互连件具有为了分配电力而选择的尺寸。
在示例22中，示例21的装置的所述多个第二互连件中的所述第二互连件设置在所述第一多个第二互连件与所述第三多个第二互连件之间。
本发明的所示实施方式的以上描述(包括在摘要中描述的内容)并非旨在是穷尽的或将本发明限于所公开的精确形式。尽管在本文中出于说明性目的描述了本发明的特定实施方式和示例，但是各种等效修改在本发明的范围内是可能的，如本领域技术人员将认识到的。
根据以上具体实施方式，可以对本发明做出这些修改。在所附权利要求中使用的术语不应被解释为将本发明限于在说明书和权利要求中公开的特定实施方式。更确切地，本发明的范围应完全由所附权利要求书来确定，应根据已确立的权利要求的解释原则来解释权利要求书。
权利要求书(按照条约第19条的修改)
1.一种方法，包括：
在包括多个电路器件的集成电路器件层的相对侧上形成多个第一互连件和多个第二互连件，其中，所述多个第二互连件包括不同尺寸的互连件；以及
形成至所述第二多个互连件的接触点，所述接触点能够操作用于到外部源的连接。
2.根据权利要求1所述的方法，其中，所述多个第二互连件中的第一互连件具有为了到达所述器件层中的器件而选择的尺寸，并且所述多个第二互连件中的第二互连件的厚度尺寸大于所述多个第二互连件中的所述第一互连件的厚度尺寸，其中，选择这样的尺寸以包含全局时钟分布。
3.根据权利要求2所述的方法，其中，所述多个第二互连件中的第三互连件具有为了分配电力而选择的尺寸。
4.根据权利要求3所述的方法，其中，所述多个第二互连件中的所述第三互连件耦合到外部可到达的接触点。
5.根据权利要求3所述的方法，其中，所述多个第二互连件中的所述第二互连件设置在所述多个第二互连件中的所述第一互连件与所述多个第二互连件中的所述第三互连件之间。
6.根据权利要求3所述的方法，其中，所述多个第二互连件的尺寸相对于所述器件层的位置从所述多个第二互连件中的所述第一互连件到所述第二多个第二互连件中的所述第三互连件而增大。
7.根据权利要求1或2中任一项所述的方法，其中，所述多个第一互连件中的互连件连接到所述集成电路器件层中的相应器件。
8.根据权利要求1或2中任一项所述的方法，其中，所述不同尺寸的互连件包括不同厚度尺寸的互连件。
9.一种通过权利要求1或2所述的方法中的任一方法形成的集成电路。
10.一种方法，包括：
在包括多个电路器件的集成电路器件层的相对侧上形成多个第一互连件和多个第二互连件，其中，所述多个第一互连件中的互连件连接到所述集成电路器件层中的相应器件，并且所述多个第二互连件的尺寸相对于所述器件层的位置从所述多个第二互连件中的初始互连件到所述第二多个第二互连件中的最后的互连件而增大；以及
形成至所述第二多个互连件的接触点，所述接触点能够操作用于到外部源的连接。
11.根据权利要求10所述的方法，其中，所述多个第二互连件中的所述初始互连件具有为了到达所述器件层中的器件而选择的尺寸。
12.根据权利要求11所述的方法，其中，所述多个第二互连件包括所述多个第二互连件中的第二互连件，所述多个第二互连件中的所述第二互连件的厚度尺寸大于所述多个第二互连件中的所述初始互连件的厚度尺寸，其中，选择这样的尺寸以包含全局时钟分布。
13.根据权利要求12所述的方法，其中，所述多个第二互连件中的所述最后的互连件具有为了分配电力而选择的尺寸。
14.根据权利要求12所述的方法，其中，所述多个第二互连件中的所述最后的互连件耦合到外部可到达的接触点。
15.根据权利要求10或11中任一项所述的方法，其中，所述多个第二互连件中的所述第二互连件的尺寸是厚度尺寸。
16.一种通过权利要求10或11所述的方法中的任一方法形成的集成电路。
17.一种装置，包括：
衬底，所述衬底包括位于集成电路器件层的相对侧上的多个第一互连件和多个第二互连件，所述集成电路器件层包括多个电路器件，其中，所述多个第二互连件包括不同尺寸的互连件；以及
接触点，所述接触点耦合到所述第二多个互连件，所述接触点能够操作用于到外部源的连接。
18.根据权利要求17所述的装置，其中，所述多个第二互连件的尺寸相对于所述器件层的位置从所述多个第二互连件中的第一互连件到所述多个第二互连件中的最后的互连件而增大。
19.根据权利要求18所述的装置，其中，所述尺寸是厚度尺寸。
20.根据权利要求17所述的装置，其中，所述多个第二互连件中的第一互连件具有为了到达所述器件层中的器件而选择的尺寸，并且所述多个第二互连件中的第二互连件的厚度尺寸大于所述多个第二互连件中的所述第一互连件的厚度尺寸，其中，选择这样的尺寸以包含全局时钟分布。
21.根据权利要求20所述的装置，其中，所述多个第二互连件中的第三互连件具有为了分配电力而选择的尺寸。
22.根据权利要求21所述的装置，其中，所述多个第二互连件中的所述第二互连件设置在所述多个第二互连件中的所述第一互连件与所述多个第二互连件中的所述第三互连件之间。

Claims (22)

1.一种方法，包括：
在包括多个电路器件的集成电路器件层的相对侧上形成多个第一互连件和多个第二互连件，其中，所述多个第二互连件包括不同尺寸的互连件；以及
形成至所述第二多个互连件的接触点，所述接触点能够操作用于到外部源的连接。
2.根据权利要求1所述的方法，其中，所述多个第二互连件中的第一互连件具有为了到达所述器件层中的器件而选择的尺寸，并且所述多个第二互连件中的第二互连件的厚度尺寸大于所述多个第二互连件中的所述第一互连件的厚度尺寸，其中，选择这样的尺寸以包含全局时钟分布。
3.根据权利要求2所述的方法，其中，所述多个第二互连件中的第三互连件具有为了分配电力而选择的尺寸。
4.根据权利要求3所述的方法，其中，所述多个第二互连件中的所述第三互连件耦合到外部可到达的接触点。
5.根据权利要求2所述的方法，其中，所述多个第二互连件中的所述第二互连件设置在所述第一多个第二互连件与所述第三多个第二互连件之间。
6.根据权利要求3所述的方法，其中，所述多个第二互连件的尺寸相对于所述器件层的位置从所述多个第二互连件中的所述第一互连件到所述第二多个第二互连件中的所述第三互连件而增大。
7.根据权利要求1或2中任一项所述的方法，其中，所述多个第一互连件中的互连件连接到所述集成电路器件层中的相应器件。
8.根据权利要求1或2中任一项所述的方法，其中，所述不同尺寸的互连件包括不同厚度尺寸的互连件。
9.一种通过权利要求1或2所述的方法中的任一方法形成的集成电路。
10.一种方法，包括：
在包括多个电路器件的集成电路器件层的相对侧上形成多个第一互连件和多个第二互连件，其中，所述多个第一互连件中的互连件连接到所述集成电路器件层中的相应器件，并且所述多个第二互连件的尺寸相对于所述器件层的位置从所述多个第二互连件中的初始互连件到所述第二多个第二互连件中的最后的互连件而增大；以及
形成至所述第二多个互连件的接触点，所述接触点能够操作用于到外部源的连接。
11.根据权利要求10所述的方法，其中，所述多个第二互连件中的初始互连件具有为了到达所述器件层中的器件而选择的尺寸。
12.根据权利要求11所述的方法，其中，所述多个第二互连件包括所述多个第二互连件中的第二互连件，所述多个第二互连件中的所述第二互连件的厚度尺寸大于所述多个第二互连件中的所述初始互连件的厚度尺寸，其中，选择这样的尺寸以包含全局时钟分布。
13.根据权利要求12所述的方法，其中，所述多个第二互连件中的所述最后的互连件具有为了分配电力而选择的尺寸。
14.根据权利要求12所述的方法，其中，所述多个第二互连件中的所述最后的互连件耦合到外部可到达的接触点。
15.根据权利要求10或11中任一项所述的方法，其中，所述多个第二互连件中的所述第二互连件的尺寸是厚度尺寸。
16.一种通过权利要求10或11所述的方法中的任一方法形成的集成电路。
17.一种装置，包括：
衬底，所述衬底包括位于集成电路器件层的相对侧上的多个第一互连件和多个第二互连件，所述集成电路器件层包括多个电路器件，其中，所述多个第二互连件包括不同尺寸的互连件；以及
接触点，所述接触点耦合到所述第二多个互连件，所述接触点能够操作用于到外部源的连接。
18.根据权利要求17所述的装置，其中，所述多个第二互连件的尺寸相对于所述器件层的位置从所述多个第二互连件中的第一互连件到所述第一多个第二互连件中的最后的互连件而增大。
19.根据权利要求18所述的装置，其中，所述尺寸是厚度尺寸。
20.根据权利要求17所述的装置，其中，所述多个第二互连件中的第一互连件具有为了到达所述器件层中的器件而选择的尺寸，并且所述多个第二互连件中的第二互连件的厚度尺寸大于所述多个第二互连件中的所述第一互连件的厚度尺寸，其中，选择这样的尺寸以包含全局时钟分布。
21.根据权利要求20所述的装置，其中，所述多个第二互连件中的第三互连件具有为了分配电力而选择的尺寸。
22.根据权利要求21所述的装置，其中，所述多个第二互连件中的所述第二互连件设置在所述第一多个第二互连件与所述第三多个第二互连件之间。
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