JP2017525129A - 下方にクロックゲートパワーおよび信号ルーティングを備えた、両側の金属 - Google Patents

下方にクロックゲートパワーおよび信号ルーティングを備えた、両側の金属 Download PDF

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Abstract

複数の第１の相互接続および複数の第２の相互接続を、複数の回路デバイスを含む集積回路デバイスレイヤの異なる側に形成する段階と、上記複数の第２の相互接続への複数のコンタクトポイントを形成する段階と、を備え、上記複数の第２の相互接続は異なる寸法の複数の相互接続を含み、上記複数のコンタクトポイントは外部電源への接続のために使用可能である、方法である。複数の回路デバイスを含む集積回路デバイスレイヤの異なる側に、複数の第１の相互接続および複数の第２の相互接続を含む基板と、上記複数の第２の相互接続に連結される複数のコンタクトポイントと、を備え、上記複数の第２の相互接続は異なる寸法の複数の相互接続を含み、上記複数のコンタクトポイントは外部電源への接続のために使用可能である、装置である。

Description

［関連出願への相互参照］
本願は２０１４年６月１６日に出願された、同時係属中の米国仮特許出願第６２／０１２，８２２号に係る先の出願日の利益を主張し、当該出願は参照により本明細書に組み込まれる。本願は集積回路に関し、より具体的にはモノリシック３次元集積回路に関する。
モノリシック集積回路（ＩＣ）は一般に、シリコンウェハ等のプレーナ型基板上に製造された金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等の複数のトランジスタを含む。ＭＯＳＦＥＴゲートの寸法が現在２０ｎｍ未満であり、ＩＣ寸法の横方向のスケーリングがますます難しくなっている。デバイスサイズは縮小の一途をたどるので、標準的なプレーナ型スケーリングを継続することは非実用的となる時がくるであろう。この変革点はとてつもない大容量または量子ベースの変動性といった経済的または物理的なものに起因する可能性がある。通常、垂直スケールと呼ばれる三次元でのデバイスの積層、すなわち三次元（３Ｄ）統合はトランジスタのより高い密度に向かう有望な方向である。
相互接続領域に埋め込まれた複数のメモリデバイスを含む、モノリシック３Ｄ ＩＣの一実施形態を示す。 デバイスレイヤまたは基板およびデバイスレイヤに並置された複数の第１の相互接続を含む構造の実施形態に係る断面図を示す。 構造をキャリアウェハに接続させた後の図２の構造を示す。 構造から基板の一部を除去した後の図３の構造を示す。 複数の第１の相互接続に対向するデバイスレイヤの側に、複数の第２の相互接続を導入した後の図４の構造の第１の断面図を示す。 複数の第１の相互接続に対向するデバイスレイヤの側に、複数の第２の相互接続を導入した後の図４の構造の第２の断面図を示す。 １または複数の実施形態を実装するインタポーザである。 コンピューティングデバイスの実施形態を示す。
集積回路（ＩＣ）並びにＩＣを形成および使用する方法が開示される。一実施形態におけるモノリシック３次元（３Ｄ）ＩＣ並びにその製造および使用方法が開示される。それらは一実施形態において、複数の第１の相互接続および複数の第２の相互接続をデバイスレイヤの異なる側に含み、複数の第２の相互接続は、特定の相互接続の体積を反映する寸法（例えば、厚さ寸法）を有しており、当該寸法は一実施形態において、相互接続によって遂行される機能、目的または動作（例えば、電源分配、グローバルクロック分配、デバイスレイヤアクセス）のために選択される。一実施形態において、複数の第２の相互接続に係る相互接続の寸法はデバイスレイヤに対するその位置に関係し、そのような寸法は複数の第２の相互接続の最初のものから複数の第２の相互接続の最後のものへと増大する。
以下の詳細な説明において、例示的な実装に係る様々な態様が、当業者が他の当業者に自分たちの研究の内容を伝えるべく一般に採用される用語を使用して記載される。しかしながら、記載された態様のうちのいくつかのみで、実施形態は実施可能であることが当業者には明らかであろう。例示的な実装について完全な理解を供すべく、説明目的として特定の数、材料、および構成が記載されている。しかしながら、これら具体的な詳細がなくても、実施形態は実施可能であることが当業者には明らかであろう。例示的な実装を不明瞭にしないよう、他の例において、周知の特徴は省略または簡略化されている。
本明細書に記載される実施形態の理解に最も寄与する態様で、様々な処理が複数の別個の処理として順番に記載されるだろう。しかしながら、記載の順序は、これらの処理が必ず順序に依存することを示唆するものとして解釈されるべきではない。特に、これらの処理は提示の順序で実行される必要はない。
実装形態は、半導体基板等の基板上に形成され、または基板上で実行されてよい。一実装において、半導体基板はバルクシリコンまたはシリコンオンインシュレータ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基礎構造を使用して形成された結晶基板であってよい。他の複数の実装において、半導体基板は代替の材料を使用して形成されてよく、代替の材料はシリコンと組み合わされても組み合わされなくてもよく、そのようなものとしては、限定ではないがゲルマニウム、アンチモン化インジウム、テルル化鉛、ヒ化インジウム、リン化インジウム、ガリウムヒ素、インジウムガリウムヒ素、アンチモン化ガリウム、またはＩＩＩ−Ｖ族若しくはＩＶ族材料の他の組み合わせが含まれる。基板を形成し得る少数の材料の例がここに記載されるものの、半導体デバイスが構築され得る基礎として機能し得る任意の材料が本発明の精神および範囲に属する。
金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴまたは単にＭＯＳトランジスタ）等、本明細書に後に特記される複数のデバイスレイヤ内にあるもののような複数のトランジスタが基板上に製造されてよい。様々な実装において、ＭＯＳトランジスタはプレーナ型トランジスタ、非プレーナ型トランジスタ、またはそれら両方の組み合わせであってよい。非プレーナ型トランジスタとしては、ダブルゲート型トランジスタおよびトライゲート型トランジスタ等のＦｉｎＦＥＴトランジスタ、並びにナノリボンおよびナノワイヤトランジスタ等のラップアラウンド型ゲートトランジスタまたはオールアラウンド型ゲートトランジスタが挙げられる。本明細書に記載の実装はプレーナ型トランジスタのみを示す可能性があるものの、非プレーナ型トランジスタを使用しても実施形態は実行可能であることに留意されたい。
各ＭＯＳトランジスタは、ゲート誘電体レイヤおよびゲート電極レイヤの少なくとも２つのレイヤで形成されるゲートスタックを含む。ゲート誘電体レイヤは１つのレイヤまたは複数のレイヤのスタックを含んでよい。１または複数のレイヤは、酸化シリコン、二酸化シリコン（ＳｉＯ２）および／または高誘電率の誘電材料を含んでよい。高誘電率の誘電材料は、ハフニウム、シリコン、酸素、チタン、タンタル、ランタン、アルミニウム、ジルコニウム、バリウム、ストロンチウム、イットリウム、鉛、スカンジウム、ニオブ、および亜鉛等の元素を含んでよい。ゲート誘電体レイヤに使用され得る高誘電率材料の例としては限定ではないが、酸化ハフニウム、ハフニウムシリコン酸化、酸化ランタン、ランタン酸化アルミニウム、酸化ジルコニウム、ジルコニウム酸化ケイ素、酸化タンタル、酸化チタン、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、酸化イットリウム、酸化アルミニウム、タンタル酸鉛スカンジウム、およびニオブ酸亜鉛鉛が含まれる。いくつかの実施形態において、高誘電率材料が使用される場合、その品質を上げるために、アニール処理がゲート誘電体レイヤに行われてよい。
ゲート電極レイヤはゲート誘電体レイヤ上に形成され、トランジスタをＰＭＯＳトランジスタまたはＮＭＯＳトランジスタにするかに応じ、ゲート電極レイヤは少なくとも１つのＰ型仕事関数の金属またはＮ型仕事関数の金属で構成されてよい。いくつかの実装において、ゲート電極レイヤは２または２より多い金属レイヤのスタックで構成されてよく、１または複数の金属レイヤは仕事関数金属レイヤであり、少なくとも１つの金属レイヤは充填金属レイヤである。
ＰＭＯＳトランジスタについては、ゲート電極に使用され得る金属としては限定ではないが、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、および例えば酸化ルテニウム等の導電性金属酸化物が含まれる。Ｐ型金属レイヤは、約４．９ｅＶから約５．２ｅＶの間の仕事関数を持つＰＭＯＳゲート電極の形成を可能にするであろう。ＮＭＯＳトランジスタについては、ゲート電極に使用され得る金属としては限定ではないが、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、これらの金属の合金、並びに炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタル、および炭化アルミニウム等、これらの金属の炭化物が含まれる。Ｎ型金属レイヤは、約３．９ｅＶから約４．２ｅＶの間の仕事関数を持つＮＭＯＳゲート電極の形成を可能にするであろう。
いくつかの実装において、ゲート電極は、基板の表面に対し実質的に平行な底部および基板の上面に対し実質的に垂直な２つの側壁部を有する「Ｕ」字形構造で構成されてよい。別の実装においては、ゲート電極を形成する金属レイヤのうちの少なくとも１つは単に、基板の上面に対し実質的に平行で、基板の上面に対し実質的に垂直な側壁部を含まないプレーナ型レイヤであってよい。さらなる複数の実装において、ゲート電極はＵ字形構造および非Ｕ字形構造のプレーナ型の組み合わせで構成されてよい。例えば、ゲート電極は１または複数のプレーナ型の非Ｕ字形レイヤ上に形成された１または複数のＵ字形金属レイヤで構成されてよい。
いくつかの実装において、ゲートスタックを囲む側壁スペーサのペアがゲートスタックの異なる側に形成されてよい。これら側壁スペーサは、窒化シリコン、酸化シリコン、炭化シリコン、炭素がドープされた窒化シリコン、および酸窒化物等の材料から形成されてよい。側壁スペーサを形成するための処理は当該技術分野において周知であり、一般的には堆積およびエッチング処理段階を含む。代替的な実装においては、例えば、側壁スペーサの複数のペアが使用されてよく、例えば側壁スペーサの２つのペア、３つのペア、または４つのペアがゲートスタックの異なる側に形成されてよい。
当該技術分野において周知であるように、各ＭＯＳトランジスタのゲートスタックに隣接し、基板内にソースドレイン領域が形成される。ソースドレイン領域は一般的に、注入／拡散処理またはエッチング／堆積処理のいずれかを使用して形成される。前者の処理では、ホウ素、アルミニウム、アンチモン、リンまたはヒ素等のドーパントが基板にイオン注入され、ソースドレイン領域が形成されてよい。ドーパントを活性化させ、ドーパントを基板のさらに奥に拡散させるアニール処理が通常、イオン注入処理の後に続く。後者の処理において、ソースドレイン領域の箇所にリセスを形成すべく、基板はまずエッチングされてよい。次にエピタキシャル堆積処理が行われてよく、ソースドレイン領域を製造するために使用される材料でリセスを充填する。そのような実装において、ソースドレイン領域は、シリコンゲルマニウムまたは炭化シリコン等のシリコン合金を使用して製造されてよい。そのような複数の実装において、エピタキシャル堆積シリコン合金は、ホウ素、ヒ素またはリン等のドーパントを用いてインサイチュにドープされてよい。さらなる複数の実施形態において、ソースドレイン領域は、ゲルマニウムまたはＩＩＩ−Ｖ族材料または合金等の１または複数の代替的な半導体材料を使用して形成されてよい。さらなる複数の実施形態において、金属および／または合金の１または複数のレイヤが使用され、ソースドレイン領域が形成されてよい。
１または複数の層間絶縁体（ＩＬＤ）がＭＯＳトランジスタ上に堆積される。ＩＬＤレイヤは、低誘電率材料等、集積回路構造でのその適用で知られる誘電材料を使用して形成されてよい。使用され得る誘電材料の例としては限定ではないが、二酸化ケイ素（ＳｉＯ２）、炭素ドープ酸化物（ＣＤＯ）、窒化シリコン、パーフルオロシクロブタンまたはポリテトラフルオロエチレン、フルオロケイ酸塩ガラス（ＦＳＧ）等の有機ポリマー、およびシルセスキオキサン、シロキサンまたは有機ケイ酸塩ガラス等の有機シリケートが含まれる。ＩＬＤレイヤは、それらの誘電率をさらに下げるために、複数の孔またはエアギャップを含んでよい。
図１は、モノリシック３Ｄ ＩＣの一実施形態を示す。図１を参照すると、構造１００は、例えば単結晶半導体基板（例えば、単結晶シリコン）である基板１１０を含む。この実施形態において、基板１１０は複数のデバイス１２５（例えば、複数のトランジスタデバイス）を含むデバイスレイヤ１２０を含む。一実施形態において、複数のデバイス１２５は一般的に低電力領域の最先端なものである典型的な高速デバイスであり、当該高速デバイスは、より高電圧領域のデバイスよりも高いピッチでデバイスレイヤ上に一般的に配置可能なＦｉｎＦＥＴまたは他の縮小されたフォームファクタデバイス等のロジックデバイスを含む。
図１に示される実施形態においては、デバイスレイヤ１２０は、複数の第１の相互接続１３０および複数の第２の相互接続１５０の間に配置されている。一実施形態において、デバイスレイヤ１２０内の１または複数のデバイスは、複数の第１の相互接続１３０および複数の第２の相互接続１５０に関連付けられた複数の相互接続のうちの一方または両方に接続され、並びに／または、複数の第１の相互接続１３０および複数の第２の相互接続１５０のうちの１または複数の相互接続はデバイスレイヤ１２０を介して接続される。
複数の第１の相互接続１３０は、デバイスレイヤ１２０内の複数のデバイス１２５のうちの１つに接続された複数の相互接続を含む。一実施形態において、複数の第１の相互接続１３０はそれぞれ、デバイスレイヤ１２０内の複数のデバイス１２５に関連付けられた例えばインピーダンス負荷に対応するために選択される寸法（例えば、厚さ）を有する。
一実施形態において、複数の第２の相互接続１５０は相互接続の機能、目的または動作に関連し、異なる寸法（体積）の複数の相互接続である。一実施形態において、複数の第２の相互接続１５０は、デバイスレイヤに対するそれぞれの相互接続の位置に関連し、異なる寸法の複数の相互接続を含む。図１は、デバイスレイヤ１２０内の複数のデバイス１２５にアクセスするために選択される（例えば、複数のデバイス１２５に関連付けられた電気負荷のインピーダンスに対応するために選択される）寸法（例えば、厚さ寸法）を有する複数の相互接続１５０５を示す。相互接続１５０６（単一の相互接続ラインまたは複数のレベル（複数のレイヤ）の相互接続）を表わしてもよい）は、一実施形態においてグローバルクロック分配を含むべく選択される寸法（例えば、厚さ寸法）を有し、別の実施形態においては、次のＶｃｃ／Ｖｓｓにルーティングすることによりシールドすること、またはデバイスレイヤ１３０内で利用可能なより低いＲＣパスのいずれかを必要とし得るいくつかの特殊なバスワイヤを含むべく選択される寸法を有する。相互接続１５０７（１または複数のレベル（レイヤ）の相互接続を表わしてよい）は、パッケージ／ボードまたは他の基板に属する複数のコンタクトポイントからの電源（Ｖｃｃ）、接地（Ｖｓｓ）をグローバルに分配するために、および、デバイスレイヤ１２０内のパワーゲート構造または構造１００の他の場所によって得られ、その後ゲート電源およびゲート接地領域内の複数のデバイス１２５に戻る、ゲート電源（Ｖｃｃｇ）およびゲート接地（Ｖｓｓｇ）を分配するために選択される寸法（例えば、厚さ）を有する。図１に示される通り、最初の相互接続１５０５は厚さｔ１を有し、相互接続１５０６は厚さｔ２を有し、最後の相互接続１５０７は厚さｔ３を有し、ｔ３＞ｔ２＞ｔ１である。典型的には、一実施形態において、相互接続１５０５はゲートピッチの少なくとも約０．６７倍の厚さを有し、相互接続１５０６は相互接続１５０５の１００倍を超える厚さを有し、相互接続１５０７は相互接続１５０６の厚さの１０倍を超える厚さを有する。
図１の構造１００はまた、構造をパッケージ基板またはボード等の別個の基板に接続するために使用可能な複数のコンタクトポイントを示す。図１は、構造を、半田接続を用いて外部の回路に接続するために使用可能な、例えばＣ４（圧壊制御方式チップ接続）である複数のコンタクトポイント１６０を示す。図１は典型的に、複数のコンタクトポイント１６０を介してパッケージ基板等の基板に接続された構造１００を示し、基板は点線で示されている。
図２から図６はモノリシック３Ｄ ＩＣを形成するための１つの方法を示す。図２は、例えば単結晶半導体基板（例えばシリコン基板）である基板２１０を示す。基板２１０上に配置されているのはデバイスレイヤ２２０であり、一実施形態においてデバイスレイヤ２２０は、ＦｉｎＦＥＴまたは他の最先端のトランジスタデバイス等の高ピッチの複数の高速デバイスから成るアレイまたは複数のアレイを含む。図２はまた、デバイスレイヤ２２０に並置された、またはデバイスレイヤ２２０上に配置された複数の相互接続２３０を示す。複数の相互接続２３０のうちのそれぞれは、デバイスレイヤ２２０内の複数のデバイスのうちのそれぞれに、例えば複数のコンタクト２２６を介して接続される。一実施形態において、複数の相互接続２３０は当該技術分野において知られるようにパターニングされた銅材料である。複数の回路デバイスと第１のレベルの相互接続との間の複数のデバイスレイヤコンタクト（例えば、複数のコンタクト２２６）は典型的には、タングステンまたは銅材料であってよく、複数の相互接続間の複数のレベル間コンタクトは、例えば銅材料である。複数の相互接続は酸化物等の誘電材料によって、互いにおよび複数のデバイスから絶縁される。図２は、複数の相互接続２３０の最後のレベル（図の通り）に並置された、または複数の相互接続２３０の最後のレベル上に配置された誘電体レイヤ２３５を示す。
図３は、構造をキャリアウェハに接続した後の図２の構造を示す。一実施形態において、図２の構造２００が反転され、キャリアウェハに接合される。図３は、例えばシリコンまたはセラミックまたは他の好適な基板のキャリアウェハ２４０を示す。一実施形態において、キャリアウェハ２４０の表面に重ねられたものは、例えば酸化物で構成される誘電材料レイヤ２４５である。図３は誘電材料を介した接合（誘電体接合）を示し、キャリアウェハ２４０に並置された複数の相互接続２３０を示す。
図４は、構造から基板２１０の一部を除去した後の図３の構造を示す。一実施形態において、基板２１０の一部が除去され、デバイスレイヤ２２０が露出される。基板２１０は、機械的（例えば研削）に、または他のメカニズム（例えばエッチング）によって除去されてよい。図４は、構造の露出された上面を含むデバイスレイヤ２２０を示す（図の通り）。
図５および図６は、複数の相互接続２５０を構造に導入した後の、図４の構造の第１の側面図および第２の側面図を示す。図示の通り、複数の相互接続２５０に並置されたデバイスレイヤ２２０の表面がパッシベーション化されている。一実施形態において、複数の相互接続２５０は相互接続の機能、目的または動作のために選択された寸法を有し、異なる機能または動作を実行すべく、複数の相互接続２５０のうちの異なる複数のものが選択される。一実施形態において、複数の相互接続２５０のうちのそれぞれは、デバイスレイヤ２２０に対する相互接続の位置に関連し、異なる寸法（体積）を有する。図５は、複数の相互接続２５０５（ｔ１）、複数の相互接続２５０６（ｔ２）および複数の相互接続２５０７（ｔ３）として示される、３つの異なる厚さ寸法の複数の相互接続を有する複数の相互接続２５０を示す。複数の相互接続２５０７は、相互接続スタックにおける最後（デバイスレイヤに対する位置について最後）の相互接続を画する。複数の相互接続２５０７（互いに直交して配置されるように示される２つ）は、複数の相互接続２５０６または複数の相互接続２５０５の厚さ寸法より相対的に大きい厚さ寸法を有する（ｔ３＞ｔ２＞ｔ１）。一実施形態において、複数の相互接続２５０７は、ある相互接続の体積を規定する寸法（例えば、厚さ）を有し、その相互接続の機能は、パッケージまたはボード等の外部デバイスに接続された複数のコンタクトポイント（複数のコンタクトポイント２６０）からの電源（Ｖｃｃ）、接地（Ｖｓｓ）をグローバルに分配させるためのグリッドを形成することである。複数の相互接続２５０７はまた、デバイスレイヤ２２０内のパワーゲート構造または構造の他の場所によって導入され、ゲート電源およびゲート接地領域内の複数のデバイス（例えば、デバイスレイヤ２２０内の複数のデバイス）に戻る、電源（Ｖｃｃｇ）およびゲート接地（Ｖｓｓｇ）を分配するように機能する。
複数の相互接続２５０６（互いに直交して配置されるように示された２つの相互接続レイヤまたはレベル）が、複数の相互接続２５０７の下方に配置される（図の通り）。複数の相互接続２５０６は、複数の相互接続２５０７の体積より小さい体積を規定する寸法（例えば、厚さ）を有する。一実施形態において、複数の相互接続２５０６の寸法は、さらに局所的グリッド電源供給に対する機能を果たすため、並びにグローバルクロック分配および次のＶｃｃ／Ｖｓｓにルーティングすることによりシールドすること、および／または複数の相互接続２３０内の相互接続ルーティング内で利用可能なものより低いＲＣパスのいずれかを必要とする任意の特殊なバスワイヤを含めるために選択される。
複数の相互接続２５０内の複数の相互接続２５０５（２つの相互接続レイヤまたはレベルが示されている）は、複数の相互接続２５０６の下方に配置され（図の通り）、一実施形態において、複数の相互接続２５０５はデバイスレイヤ２２０に対する最初の相互接続ラインまたは最初のレベルを画定する。複数の相互接続２５０５は、複数のコンタクト２５５（複数のデバイスのソースドレインへのまたはアクティブデバイスレイヤを通ってデバイスレイヤ２２０の異なる側にある相互接続への）を介して複数のデバイス（例えば、複数のトランジスタ）にアクセスするために必要なピッチまで下げて、複数の相互接続２５０６内でグリッドにされた複数の信号を分配するために選択された体積を規定する寸法（例えば、厚さ）を有する。
一実施形態において、複数の相互接続２５０はメッキ処理によって導入される銅等の材料から選択される。図５は、デバイスレイヤ２２０（またはデバイスレイヤ２２０を介する）とレベル間コンタクト２５６との間の複数のコンタクト２５５を示す。複数のコンタクトは銅であってもよいので、メッキ処理を介して形成されてよく、または特に複数のコンタクト２５５の場合、複数のコンタクトはタングステン材料等の別の材料であってよい。図５はまた、例えば酸化物といった誘電材料２５８によって互いに絶縁された複数の相互接続２５０を示す。
一実施形態において、各レイヤに対する複数の相互接続２５０の実レイアウトは、クロック（ゲート型および非ゲート型）をタップポイントに分配する電源供給要件および必要性並びに移動距離に対しより低いＲＣ値を必要とするローカルバスおよび信号の両方に依存する回路である。一実施形態において、相互接続２５０５、相互接続２５０６および相互接続２５０７の複数のペアの各々は、ＩＲ（抵抗力）ドロップを最小化するためにグリッドパターンを形成する。また、デバイスレイヤ２２０の異なる側に複数の相互接続を分離することによって、限定数の一様に整合した金属ピッチを信号相互接続領域に持つ電子ビームによる大量生産が可能になる。
上記の説明および関連する図面において、複数の相互接続は、断面図において概して長方形で示され、図（例えば図５、図６）に見られるように垂直方向に測定された高さとして典型的に示される、異なる厚さ寸法を有するものとして示される。相互接続の体積を修正するために、識別された高さ以外の寸法に変更されてよいことを理解されたい。また、相互接続は断面図において長方形以外の形状を有してよいことも想定されている。故に、本明細書で使用されるとき、「厚さ」という用語は、長方形の形状の本体については、高さまたは幅（図面中、ページを横切る水平方向で測定される）および他の形状については、体積が変わる他の方向（例えば、断面形状が円形の場合、直径）を包含する。
図７は、本発明の１または複数の実施形態を含むインタポーザ３００を示す。インタポーザ３００は、第１の基板３０２を第２の基板３０４へつなぐために使用される中間基板である。第１の基板３０２は、例えば集積回路ダイであってよい。第２の基板３０４は、例えばメモリモジュール、コンピュータマザーボード、または別の集積回路ダイであってよい。概して、インタポーザ３００の目的は、接続をより広いピッチに広げること、または接続を異なる接続に変更することである。例えば、インタポーザ３００は集積回路ダイをボールグリッドアレイ（ＢＧＡ）３０６に連結してよく、ボールグリッドアレイ（ＢＧＡ）３０６はその後、第２の基板３０４に連結可能である。いくつかの実施形態において、第１の基板３０２および第２の基板３０４は、インタポーザ３００の異なる側に取り付けられる。他の複数の実施形態において、第１の基板３０２および第２の基板３０４はインタポーザ３００の同一側に取り付けられる。さらなる複数の実施形態において、３つまたは３つより多い基板がインタポーザ３００を介して相互接続される。
インタポーザ３００はエポキシ樹脂、ガラス繊維強化エポキシ樹脂、セラミック材料、またはポリイミド等のポリマー材料で形成されてよい。さらなる複数の実装において、インタポーザは代替的な剛性または可撓性のある材料で形成されてよく、これら材料としては、シリコン、ゲルマニウム並びに他のＩＩＩ−Ｖ族およびＩＶ族材料等の半導体基板での使用について上記したものと同一の材料が含まれてよい。
インタポーザは、複数の金属相互接続３０８、および限定ではないがスルーシリコンビア（ＴＳＶ）４１２を始めとする複数のビア３１０を含んでよい。インタポーザ３００はさらに、パッシブデバイスおよびアクティブデバイスの両方を含む、複数の埋め込みデバイス３１４を含んでよい。そのようなデバイスとしては限定ではないが、コンデンサ、デカップリングコンデンサ、抵抗、インダクタ、ヒューズ、ダイオード、トランス、センサ、および静電放電（ＥＳＤ）デバイスが含まれる。無線周波数（ＲＦ）デバイス、電力増幅器、電力管理デバイス、アンテナ、アレイ、センサ、およびＭＥＭＳデバイス等のより複雑なデバイスも、インタポーザ３００上に形成されてよい。
実施形態に従い、本明細書に開示される装置または処理が、インタポーザ３００の製造で使用されてよい。
図８は、本発明の一実施形態による、コンピューティングデバイス４００を示す。コンピューティングデバイス４００は複数のコンポーネントを含んでよい。一実施形態において、これらのコンポーネントは１または複数のマザーボードに取り付けられる。代替的な実施形態において、これらのコンポーネントは、マザーボードではなく、単一のシステムオンチップ（ＳｏＣ）ダイの上に製造される。コンピューティングデバイス４００内の複数のコンポーネントとしては限定ではないが、集積回路ダイ４０２および少なくとも１つの通信チップ４０８が含まれる。いくつかの実装において、通信チップ４０８は集積回路ダイ４０２の一部として製造される。集積回路ダイ４０２は、埋め込みＤＲＡＭ（ｅＤＲＡＭ）またはスピントランスファートルクメモリ（ＳＴＴＭまたはＳＴＴＭ‐ＲＡＭ）等の技術によって提供可能な、しばしばキャッシュメモリとして使用されるオンダイメモリ４０６に加え、ＣＰＵ４０４を含んでよい。
コンピューティングデバイス４００は、マザーボードに物理的および電気的に連結されてよい、またはされなくてもよい、またはＳｏＣダイ内に製造されてよい、またはされなくてもよい複数の他のコンポーネントを含んでよい。これらの他のコンポーネントとしては限定ではないが、揮発性メモリ４１０（例えばＤＲＡＭ）、不揮発性メモリ４１２（例えばＲＯＭまたはフラッシュメモリ）、グラフィック処理ユニット４１４（ＧＰＵ）、デジタル信号プロセッサ４１６、クリプトプロセッサ４４２（ハードウェア内で暗号アルゴリズムを実行する特殊プロセッサ）、チップセット４２０、アンテナ４２２、ディスプレイまたはタッチスクリーンディスプレイ４２４、タッチスクリーンコントローラ４２６、バッテリ４２８または他の電源、電力増幅器（不図示）、全地球測位システム（ＧＰＳ）デバイス４４４、コンパス４３０、モーションコプロセッサまたはセンサ４３２（加速度計、ジャイロスコープおよびコンパスを含んでよい）、スピーカ４３４、カメラ４３６、ユーザ入力デバイス４３８（キーボード、マウス、スタイラス、およびタッチパッドなど）、および大容量記憶装置４４０（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）等）が含まれる。
通信チップ４０８は、コンピューティングデバイス４００への、およびコンピューティングデバイスからのデータ転送のための無線通信を有効にする。「無線」という用語およびその派生語は、非固体媒体を介した変調された電磁放射の使用によりデータを通信し得る、回路、デバイス、システム、方法、技術、通信チャネルなどを記載するために使用され得る。当該用語は、関連する複数のデバイスが、いくつかの実施形態においてはそうではない場合もあり得るが、いずれの有線も含まないことを示唆するものではない。通信チップ４０８は、複数の無線規格またはプロトコルのうち任意のものを実装してよく、それらには限定ではないが、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、これらの派生物に加え、３Ｇ、４Ｇ、５Ｇ、およびそれ以降のものとして指定される任意の他の無線プロトコルが含まれる。コンピューティングデバイス４００は、複数の通信チップ４０８を含んでよい。例えば、第１の通信チップ４０８はＷｉ‐ＦｉおよびＢｌｕｅｔｏｏｔｈ（登録商標）等、より短距離の無線通信専用であってよく、第２の通信チップ４０８は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ‐ＤＯおよびその他等、より長距離の無線通信専用であってよい。
コンピューティングデバイス４００のプロセッサ４０４は、上記の実施形態に従い形成される相互接続領域（意図された目的、機能または動作のために選択される寸法を有する複数の相互接続を備えた）を含むモノリシック３Ｄ ＩＣを含む。「プロセッサ」という用語は、レジスタおよび／またはメモリからの電子データを処理してその電子データをレジスタおよび／またはメモリに格納され得る他の電子データに変換する任意のデバイスまたはデバイスの一部を指してよい。
通信チップ４０８はまた、上記の複数の実施形態に従い形成される相互接続領域（意図された目的、機能または動作のために選択される寸法を有する複数の相互接続を備えた）を含むモノリシック３Ｄ ＩＣを含んでよい。
さらなる複数の実施形態において、コンピューティングデバイス４００内に収容される別のコンポーネントは、上記の複数の実装に従い形成される相互接続領域（意図された目的、機能または動作のために選択される寸法を有する複数の相互接続を備えた）を含むモノリシック３Ｄ ＩＣを含んでよい。 ［例］
例１は、複数の第１の相互接続および複数の第２の相互接続を、複数の回路デバイスを含む集積回路デバイスレイヤの異なる側に形成する段階と、上記複数の第２の相互接続への複数のコンタクトポイントを形成する段階と、を備え、上記複数の第２の相互接続は異なる寸法の複数の相互接続を含み、上記複数のコンタクトポイントは外部電源への接続のために使用可能である、方法である。
例２において、例１の方法における上記複数の第２の相互接続のうちの第１のものは、上記デバイスレイヤ内の複数のデバイスにアクセスするために選択される寸法を有し、上記複数の第２の相互接続のうちの第２のものは上記複数の第２の相互接続のうちの上記第１のものより大きい厚さ寸法を有し、そのような寸法はグローバルクロック分配を含むよう選択される。
例３において、例２の方法における上記複数の第２の相互接続のうちの第３のものは、電力を分配するために選択される寸法を有する。
例４において、例３の方法における上記複数の第２の相互接続のうちの上記第３のものは、外部にアクセス可能な複数のコンタクトポイントに連結される。
例５において、例２の方法における上記複数の第２の相互接続のうちの上記第２のものは、上記複数の第２の相互接続のうちの上記第１のものと、上記複数の第２の相互接続のうちの上記第３のものとの間に配置される。
例６において、例３の方法における上記複数の第２の相互接続は、上記デバイスレイヤの位置に対して、上記複数の第２の相互接続のうちの上記第１のものから、上記複数の第２の相互接続のうちの上記第３のものへと増大する寸法を有する。
例７において、例１または例２の方法における上記複数の第１の相互接続のそれぞれは、上記集積回路デバイスレイヤ内のデバイスのそれぞれに接続される。
例８において、例１または例２の方法における異なる寸法の上記複数の相互接続は、異なる厚さ寸法の複数の相互接続を含む。 例９において、例１または例２の方法のいずれかによって形成される集積回路デバイスである。
例１０は、複数の第１の相互接続および複数の第２の相互接続を複数の回路デバイスを含む集積回路デバイスレイヤの異なる側に形成する段階と、上記複数の第２の相互接続への複数のコンタクトポイントを形成する段階と、を備え、上記複数の第１の相互接続のそれぞれは上記集積回路デバイスレイヤ内のデバイスのそれぞれに接続され、上記複数の第２の相互接続は上記デバイスレイヤの位置に対して、上記複数の第２の相互接続のうちの最初のものから、上記複数の第２の相互接続のうちの最後のものへと増大する寸法を有し、上記複数のコンタクトポイントは外部電源への接続のために使用可能なものである、方法である。
例１１において、例１０の方法における上記複数の第２の相互接続のうちの最初のものは、上記デバイスレイヤ内の複数のデバイスにアクセスするために選択される寸法を有する。
例１２において、例１１の方法における上記複数の第２の相互接続は、上記複数の第２の相互接続の上記最初のものより大きい厚さ寸法を有する上記複数の第２の相互接続のうちの第２のものを有し、そのような寸法はグローバルクロック分配を含むよう選択される。
例１３において、例１２の方法における上記複数の第２の相互接続のうちの上記最後のものは、電力を分配するために選択される寸法を有する。
例１４において、例１２の方法における上記複数の第２の相互接続のうちの上記最後のものは外部にアクセス可能な複数のコンタクトポイントに連結される。
例１５において、例１０または１１の方法における上記複数の第２の相互接続のうちの上記第２のものの上記寸法は厚さ寸法である。例１６において、例１０または例１１の方法によって形成される、集積回路デバイスである。
例１７は、複数の回路デバイスを含む集積回路デバイスレイヤの異なる側に、複数の第１の相互接続および複数の第２の相互接続を含む基板と、上記複数の第２の相互接続に連結される複数のコンタクトポイントと、を備え、上記複数の第２の相互接続は異なる寸法の複数の相互接続を含み、上記複数のコンタクトポイントは外部電源への接続のために使用可能である、装置である。
例１８において、例１７の装置に係る上記複数の第２の相互接続は、上記デバイスレイヤの位置に対して、上記複数の第２の相互接続のうちの第１のものから、上記複数の第２の相互接続のうちの最後のものへと増大する寸法を有する。例１９において、例１８の装置に係る上記寸法は厚さ寸法である。
例２０において、例１９の装置に係る上記複数の第２の相互接続のうちの第１のものは、上記デバイスレイヤ内の複数のデバイスにアクセスするために選択される寸法を有し、上記複数の第２の相互接続のうちの第２のものは上記複数の第２の相互接続のうちの上記第１のものより大きい厚さ寸法を有し、そのような寸法はグローバルクロック分配を含むよう選択される。
例２１において、例２０の装置に係る上記複数の第２の相互接続のうちの第３のものは、電力を分配するために選択される寸法を有する。
例２２において、例２１の装置に係る上記複数の第２の相互接続のうちの上記第２のものは、上記複数の第２の相互接続のうちの上記第１のものと、上記複数の第２の相互接続のうちの上記第３のものとの間に配置される。
要約書の記載内容を含む、本発明の例示的な実装に関する上記説明は網羅的なもの、または本発明を開示されたまさにその形態に限定することを意図していない。本発明の具体的な実装および本発明のための例示が本明細書において例示目的で記載されているものの、当業者が想起する通り、本発明の範囲内で様々な均等な修正が可能である。
これらの修正は上記詳細な説明に照らし、本発明に対しなされ得る。以下の特許請求の範囲において使用される用語が本発明を明細書および特許請求の範囲で開示された具体的な実装に限定する者として解釈されるべきではない。本発明の範囲は、以下の特許請求の範囲によって専ら判断されることとなり、特許請求の範囲はクレーム解釈に係る確立された理論によって解釈されることとなる。

Claims (22)

  1. 複数の第１の相互接続および複数の第２の相互接続を、複数の回路デバイスを含む集積回路デバイスレイヤの異なる側に形成する段階と、
    前記複数の第２の相互接続への複数のコンタクトポイントを形成する段階と、を備え、
    前記複数の第２の相互接続は異なる寸法の複数の相互接続を含み、
    前記複数のコンタクトポイントは外部電源への接続のためのものである、方法。
  2. 前記複数の第２の相互接続のうちの第１のものは、前記デバイスレイヤ内の複数のデバイスにアクセスするために選択される寸法を有し、前記複数の第２の相互接続のうちの第２のものは前記複数の第２の相互接続のうちの前記第１のものより大きい厚さ寸法を有し、そのような寸法はグローバルクロック分配を含むよう選択される、請求項１に記載の方法。
  3. 前記複数の第２の相互接続のうちの第３のものは、電力を分配するために選択される寸法を有する、請求項２に記載の方法。
  4. 前記複数の第２の相互接続のうちの前記第３のものは、外部にアクセス可能な複数のコンタクトポイントに連結される、請求項３に記載の方法。
  5. 前記複数の第２の相互接続のうちの前記第２のものは、前記複数の第２の相互接続のうちの前記第１のものと、前記複数の第２の相互接続のうちの前記第３のものとの間に配置される、請求項３に記載の方法。
  6. 前記複数の第２の相互接続は、前記デバイスレイヤの位置に対して、前記複数の第２の相互接続のうちの前記第１のものから、前記複数の第２の相互接続のうちの前記第３のものへと増大する寸法を有する、請求項３に記載の方法。
  7. 前記複数の第１の相互接続のそれぞれは、前記集積回路デバイスレイヤ内のデバイスのそれぞれに接続される、請求項１または２に記載の方法。
  8. 異なる寸法の前記複数の相互接続は、異なる厚さ寸法の複数の相互接続を含む、請求項１または２に記載の方法。
  9. 請求項１または２に記載の前記方法のうちのいずれかで形成される、集積回路。
  10. 複数の第１の相互接続および複数の第２の相互接続を複数の回路デバイスを含む集積回路デバイスレイヤの異なる側に形成する段階と、
    前記複数の第２の相互接続への複数のコンタクトポイントを形成する段階と、を備え、
    前記複数の第１の相互接続のそれぞれは前記集積回路デバイスレイヤ内のデバイスのそれぞれに接続され、前記複数の第２の相互接続は前記デバイスレイヤの位置に対して、前記複数の第２の相互接続のうちの最初のものから、前記複数の第２の相互接続のうちの最後のものへと増大する寸法を有し、
    前記複数のコンタクトポイントは外部電源への接続のためのものである、方法。
  11. 前記複数の第２の相互接続のうちの前記最初のものは、前記デバイスレイヤ内の複数のデバイスにアクセスするために選択される寸法を有する、請求項１０に記載の方法。
  12. 前記複数の第２の相互接続は、前記複数の第２の相互接続の前記最初のものより大きい厚さ寸法を有する前記複数の第２の相互接続のうちの第２のものを有し、そのような寸法はグローバルクロック分配を含むよう選択される、請求項１１に記載の方法。
  13. 前記複数の第２の相互接続のうちの前記最後のものは、電力を分配するために選択される寸法を有する、請求項１２に記載の方法。
  14. 前記複数の第２の相互接続のうちの前記最後のものは外部にアクセス可能な複数のコンタクトポイントに連結される、請求項１２に記載の方法。
  15. 前記複数の第２の相互接続のうちの前記第２のものの前記寸法は厚さ寸法である、請求項１２に記載の方法。
  16. 請求項１０または１１に記載の前記方法のうちのいずれかによって形成される、集積回路。
  17. 複数の回路デバイスを含む集積回路デバイスレイヤの異なる側に、複数の第１の相互接続および複数の第２の相互接続を含む基板と、
    前記複数の第２の相互接続に連結される複数のコンタクトポイントと、を備え、
    前記複数の第２の相互接続は異なる寸法の複数の相互接続を含み、
    前記複数のコンタクトポイントは外部電源への接続のためのものである、装置。
  18. 前記複数の第２の相互接続は、前記デバイスレイヤの位置に対して、前記複数の第２の相互接続のうちの第１のものから、前記複数の第２の相互接続のうちの最後のものへと増大する寸法を有する、請求項１７に記載の装置。
  19. 前記寸法は厚さ寸法である、請求項１８に記載の装置。
  20. 前記複数の第２の相互接続のうちの第１のものは、前記デバイスレイヤ内の複数のデバイスにアクセスするために選択される寸法を有し、前記複数の第２の相互接続のうちの第２のものは前記複数の第２の相互接続のうちの前記第１のものより大きい厚さ寸法を有し、そのような寸法はグローバルクロック分配を含むよう選択される、請求項１７に記載の装置。
  21. 前記複数の第２の相互接続のうちの第３のものは、電力を分配するために選択される寸法を有する、請求項２０に記載の装置。
  22. 前記複数の第２の相互接続のうちの前記第２のものは、前記複数の第２の相互接続のうちの前記第１のものと、前記複数の第２の相互接続のうちの前記第３のものとの間に配置される、請求項２１に記載の装置。
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