JP2017525128A - シリコンダイの相互接続スタック内の埋め込みメモリ - Google Patents

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forming
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ダブリュー． ネルソン、ドナルド
ダブリュー． ネルソン、ドナルド
ウェブ、クレア、エム．
モロー、パトリック
ジュン、キミン
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Abstract

複数の第１の相互接続および複数の第２の相互接続を複数の回路デバイスを含む集積回路デバイスレイヤの異なる側に形成する段階を備え、上記複数の第１の相互接続および上記複数の第２の相互接続の各々を形成する段階は、複数のメモリデバイスをそれらの中に埋め込む段階を含む、方法である。複数の回路デバイスを含む集積回路デバイスレイヤの異なる側に、複数の第１の相互接続および複数の第２の相互接続を含む基板を備え、上記複数の第１の相互接続および上記複数の第２の相互接続の各々は、それらの中に埋め込まれた複数のメモリデバイスを含む、装置である。

Description

本願は集積回路に関し、より具体的にはモノリシック三次元集積回路に関する。
モノリシック集積回路（ＩＣ）は一般に、シリコンウェハ等のプレーナ型基板の上方に製造された金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等の複数のトランジスタを含む。ＭＯＳＦＥＴゲートの寸法が現在２０ｎｍ未満であり、ＩＣ寸法の横方向のスケーリングがますます難しくなっている。デバイスサイズは縮小の一途をたどるので、標準的なプレーナ型スケーリングを継続することは非実用的となる時が来るであろう。この変革点はとてつもない大容量、量子ベースの変動性、相互接続の継続的なスケーリングに伴う相互接続の抵抗率、および相互接続ラインおよびビアのためのリソグラフィー処理といった経済的または物理的なものに起因する可能性がある。通常、垂直スケールと呼ばれる三次元でのデバイスの積層、すなわち三次元（３Ｄ）統合はより高密度なトランジスタに向かう有望な道である。
相互接続領域内に埋め込まれた複数のメモリデバイスを含むモノリシック３Ｄ ＩＣの一実施形態を示す。 図１の構造内の例示的なメモリデバイスとして、ＳＴＴ‐ＭＲＡＭメモリビットセルである不揮発性メモリビットセルの概略図を示す。 デバイスレイヤまたは基板およびデバイスレイヤに並置された複数の第１の相互接続を含む構造の一実施形態に係る断面図を示す。 構造をキャリアウェハに接続した後の図３の構造を示す。 基板の一部を除去した後の図４の構造を示す。 構造に複数のメモリデバイスを形成した後の図５の構造を示す。 複数の第２の相互接続を構造に導入した後の図６の構造を示す。 複数の相互接続の各々に複数のコンタクトポイントを導入した後の図７の構造を示す。 基板上のデバイスレイヤおよびデバイスレイヤに並置された複数の第１の相互接続および相互接続領域に埋め込まれた複数のメモリデバイスを含む第２の実施形態に係る構造の断面図を示す。 構造をキャリアウェハに接続した後の図９の構造を示す。 構造から基板の一部を除去した後の図１０の構造を示す。 複数の第２の相互接続を導入し、当該複数の相互接続の各々を複数のメモリデバイスの各々および当該複数の相互接続の各々に対し導入または形成された複数のコンタクトに接続した後の図１１の構造を示す。 １または複数の実施形態を実装するインターポーザである。 コンピューティングデバイスの一実施形態を示す。
集積回路（ＩＣ）並びにＩＣを形成および使用する方法が開示される。一実施形態において、モノリシック三次元（３Ｄ）ＩＣ並びにその製造および使用方法が開示され、それらは一実施形態において限定はされないが、相互接続領域内に配置される抵抗変化型メモリ（ＲｅＲＡＭ）、スピントランスファートルク（ＳＴＴ）‐ＭＲＡＭ等の磁気抵抗ＲＡＭ（ＭＲＡＭ）、相変化メモリまたは他のメモリデバイスを始めとするメモリを含む。典型的には、モノリシック３Ｄ ＩＣは、集積回路デバイスレイヤの異なる側に複数の第１の相互接続および複数の第２の相互接続を含み、複数のメモリデバイスが複数の第１の相互接続および複数の第２の相互接続のうちの少なくとも一方に埋め込まれている。複数のメモリデバイスは、複数の第１の相互接続および複数の第２の相互接続の各々並びにデバイスレイヤ内の複数の回路デバイスの各々に連結される。一実施形態において、複数のメモリデバイスはデバイスレイヤの片側における細かいピッチの複数の相互接続に接続され、デバイスレイヤ内の複数の回路デバイスからデバイスレイヤのもう一方の側におけるより厚い複数の相互接続までゲートされるように、複数の第１の相互接続と複数の第２の相互接続との寸法は異なる。当該構成により、高密度のメモリに加え、デバイスレイヤの領域をメモリ以外の回路のために開放することも可能にする。
以下の詳細な説明において、例示的な実装に係る様々な態様が、当業者が他の当業者に自分の研究内容を伝えるべく一般に用いられる用語を使用して記載される。しかしながら、記載された態様のうちのいくつかのみで、実施形態は実施可能であることが当業者には明らかであろう。例示的な実装について完全な理解を供すべく、説明目的として特定の数、材料、および構成が記載されている。しかしながら、これら具体的な詳細がなくても、実施形態は実施可能であることが当業者には明らかであろう。例示的な実装を不明瞭にしないよう、他の例において、周知の特徴は省略または簡略化されている。
本明細書に記載される実施形態の理解に最も寄与する態様で、様々な処理が複数の別個の処理として順番に記載されるだろう。しかしながら、記載の順序は、これらの処理が必ず順序に依存することを示唆するものとして解釈されるべきではない。特に、これらの処理は提示の順序で実行される必要はない。
実装形態は、半導体基板等の基板上に形成され、または基板上で実行されてよい。一実装において、半導体基板はバルクシリコンまたはシリコンオンインシュレータ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基礎構造を使用して形成された結晶基板であってよい。他の複数の実装において、半導体基板は代替の材料を使用して形成されてよく、代替の材料はシリコンと組み合わされても組み合わされなくてもよく、そのようなものとしては、限定ではないがゲルマニウム、アンチモン化インジウム、テルル化鉛、ヒ化インジウム、リン化インジウム、ガリウムヒ素、インジウムガリウムヒ素、アンチモン化ガリウム、またはＩＩＩ−Ｖ族若しくはＩＶ族材料の他の組み合わせが含まれる。基板を形成し得る少数の材料の例がここに記載されるものの、半導体デバイスが構築され得る基礎として機能し得る任意の材料は本発明の精神および範囲内に属する。
金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴまたは単にＭＯＳトランジスタ）等、本明細書に後に特記される複数のデバイスレイヤ内にあるもののような複数のトランジスタが基板上に製造されてよい。様々な実装において、ＭＯＳトランジスタはプレーナ型トランジスタ、縦型積層トランジスタを含む非プレーナ型トランジスタ、またはそれら両方の組み合わせであってよい。非プレーナ型トランジスタとしては、ダブルゲート型トランジスタおよびトライゲート型トランジスタ等のＦｉｎＦＥＴトランジスタ、並びにナノリボンおよびナノワイヤトランジスタ等のラップアラウンド型ゲートトランジスタまたはオールアラウンド型ゲートトランジスタが挙げられる。本明細書に記載の実装はプレーナ型トランジスタのみを示す可能性があるものの、非プレーナ型トランジスタを使用しても実施形態は実行可能であることに留意されたい。
各ＭＯＳトランジスタは、ゲート誘電体レイヤおよびゲート電極レイヤの少なくとも２つのレイヤで形成されるゲートスタックを含む。ゲート誘電体レイヤは１つのレイヤまたは複数のレイヤのスタックを含んでよい。１または複数のレイヤは、酸化シリコン、二酸化シリコン（ＳｉＯ２）および／または高誘電率の誘電材料を含んでよい。高誘電率の誘電材料は、ハフニウム、シリコン、酸素、チタン、タンタル、ランタン、アルミニウム、ジルコニウム、バリウム、ストロンチウム、イットリウム、鉛、スカンジウム、ニオブ、および亜鉛等の元素を含んでよい。ゲート誘電体レイヤに使用され得る高誘電率材料の例としては限定ではないが、酸化ハフニウム、ケイ酸ハフニウム、酸化ランタン、アルミニウム酸ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、酸化チタン、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、酸化イットリウム、酸化アルミニウム、タンタル酸鉛スカンジウム、およびニオブ酸亜鉛鉛が含まれる。いくつかの実施形態において、高誘電率材料が使用される場合、その品質を上げるために、アニール処理がゲート誘電体レイヤに行われてよい。
ゲート電極レイヤはゲート誘電体レイヤに形成され、トランジスタをＰＭＯＳトランジスタまたはＮＭＯＳトランジスタにするかどうかに応じ、ゲート電極レイヤは少なくとも１つのＰ型仕事関数の金属またはＮ型仕事関数の金属で構成されてよい。いくつかの実装において、ゲート電極レイヤは２または２より多い金属レイヤのスタックで構成されてよく、１または複数の金属レイヤは仕事関数金属レイヤであり、少なくとも１つの金属レイヤは金属充填レイヤである。
ＰＭＯＳトランジスタについては、ゲート電極に使用され得る金属としては限定ではないが、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、および例えば酸化ルテニウム等の導電性金属酸化物が含まれる。Ｐ型金属レイヤは、約４．９ｅＶから約５．２ｅＶの間の仕事関数を持つＰＭＯＳゲート電極の形成を可能にするであろう。ＮＭＯＳトランジスタについては、ゲート電極に使用され得る金属としては限定ではないが、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、これらの金属の合金、並びに炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタル、および炭化アルミニウム等、これらの金属の炭化物が含まれる。Ｎ型金属レイヤは、約３．９ｅＶから約４．２ｅＶの間の仕事関数を持つＮＭＯＳゲート電極の形成を可能にするであろう。
いくつかの実装において、ゲート電極は、基板の表面に対し実質的に平行な底部および基板の上面に対し実質的に垂直な２つの側壁部を有する「Ｕ」字形構造で構成されてよい。別の実装においては、ゲート電極を形成する金属レイヤのうちの少なくとも１つは単に、基板の上面に対し実質的に平行で、基板の上面に対し実質的に垂直な複数の側壁部を含まないプレーナ型レイヤであってよい。さらなる複数の実装において、ゲート電極はＵ字形構造およびプレーナ型の非Ｕ字形構造の組み合わせで構成されてよい。例えば、ゲート電極は１または複数のプレーナ型の非Ｕ字形レイヤ上に形成された１または複数のＵ字形金属レイヤで構成されてよい。
いくつかの実装において、ゲートスタックを囲む側壁スペーサの１つのペアがゲートスタックの異なる側に形成されてよい。これら側壁スペーサは、窒化シリコン、酸化シリコン、炭化シリコン、炭素がドープされた窒化シリコン、および酸窒化シリコン等の材料から形成されてよい。側壁スペーサを形成するための処理は当該技術分野において周知であり、一般的には堆積およびエッチング処理段階を含む。代替的な実装においては、側壁スペーサの複数のペアが使用されてよく、例えば側壁スペーサの２つのペア、３つのペア、または４つのペアがゲートスタックの異なる側に形成されてよい。
当該技術分野において周知であるように、各ＭＯＳトランジスタのゲートスタックに隣接するソースドレイン領域が基板内に形成される。ソースドレイン領域は一般的に、注入／拡散処理またはエッチング／堆積処理のいずれかを使用して形成される。前者の処理では、ホウ素、アルミニウム、アンチモン、リンまたはヒ素等のドーパントが基板にイオン注入され、ソースドレイン領域が形成されてよい。ドーパントを活性化させ、ドーパントを基板のさらに奥に拡散させるアニール処理が通常、イオン注入処理の後に続く。後者の処理では、ソースドレイン領域の位置にリセスを形成すべく、基板はまずエッチングされてよい。次にエピタキシャル堆積処理が行われてよく、ソースドレイン領域を製造するために使用される材料でリセスを埋める。いくつかの実装において、ソースドレイン領域は、シリコンゲルマニウムまたは炭化ケイ素等のシリコン合金を使用して製造されてよい。いくつかの実装において、エピタキシャル堆積シリコン合金は、ホウ素、ヒ素またはリン等のドーパントを用いてインサイチュにドープされてよい。さらなる複数の実施形態において、ソースドレイン領域は、ゲルマニウムまたはＩＩＩ−Ｖ族材料または合金等の１または複数の代替的な半導体材料を使用して形成されてよい。さらなる複数の実施形態において、金属および／または合金の１または複数のレイヤが使用され、ソースドレイン領域が形成されてよい。
１または複数の層間絶縁膜（ＩＬＤ）がＭＯＳトランジスタの上方に堆積される。当該ＩＬＤレイヤは、低誘電率誘電材料等、集積回路構造でのその適用で知られる誘電材料を使用して形成されてよい。使用され得る誘電材料の例としては限定ではないが、二酸化ケイ素（ＳｉＯ２）、炭素ドープ酸化物（ＣＤＯ）、窒化ケイ素、パーフルオロシクロブタンまたはポリテトラフルオロエチレン、フルオロケイ酸塩ガラス（ＦＳＧ）等の有機ポリマー、およびシルセスキオキサン、シロキサンまたは有機ケイ酸塩ガラス等の有機シリケートが含まれる。ＩＬＤレイヤは、それらの誘電率をさらに下げるために、複数の孔またはエアギャップを含んでよい。
図１は、相互接続領域内に埋め込まれた複数のメモリデバイスを含むモノリシック３Ｄ ＩＣの一実施形態を示す。図１を参照すると、構造１００は、例えば単結晶半導体基板（例えば、単結晶シリコン）である基板１１０を含む。基板１１０は、この実施形態において複数のデバイス１２５（例えば、複数のトランジスタデバイス）を含むデバイスレイヤ１２０を含む。一実施形態において、複数のデバイス１２５は、さらに高い電圧範囲のデバイスよりもさらに高ピッチでデバイスレイヤに一般的に配置可能なＦｉｎＦＥＴまたは他の小型のフォームファクタデバイス等の論理デバイスを始めとする、最先端の低電力範囲の典型的な高速デバイスである。
図１に示される実施形態においては、デバイスレイヤ１２０は複数の第１の相互接続１３０と複数の第２の相互接続１５０との間に配置される。一実施形態において、デバイスレイヤ１２０内の１または複数のデバイスは、複数の第１の相互接続１３０および複数の第２の相互接続１５０に関連付けられた複数の相互接続のうちの一方または両方に接続される。一実施形態において、複数の第１の相互接続１３０は、例えばデバイスレイヤ１２０内の複数のデバイス（デバイス１２５）に関連付けられた電気負荷のインピーダンスに適応（例えばインピーダンスの整合）するために選択された寸法を有する。図１は、複数のコンタクト１３２を介して複数の第１の相互接続１３０の各々に接続される、デバイスレイヤ１２０の複数のデバイスの各々を示す。一実施形態において、複数の第２の相互接続１５０は、複数の第１の相互接続に係る複数の相互接続と同様に寸法設定された複数の相互接続、および複数の第１の相互接続より大きい（例えば、より厚い）寸法を有する複数の相互接続を含む。図１は、複数の第１の相互接続１３０に係る複数の相互接続に類似する寸法を有する複数の相互接続１５０５、および複数の第１の相互接続の各々の寸法より大きい寸法を有する複数の相互接続１５０６を示す。典型的に、複数の第１の相互接続１３０に係る複数の相互接続は、ゲートピッチの少なくとも約０．６７倍の厚みを有し、複数の第２の相互接続１５０に係る複数の相互接続１５０６は、複数の第１の相互接続１３０の厚みの約１００〜１０００倍より大きい厚みを有する。一実施形態において、複数の相互接続１５０５は、複数のコンタクト１５２を介してデバイスレイヤ１２０の複数のデバイスに接続される。
図１中の構造１００は、複数の第１の相互接続１３０内に埋め込まれた複数のメモリデバイスも含む。図１は、例えば、ＲｅＲＡＭ、ＭＲＡＭ、相変化または他のデバイスタイプのメモリデバイス１６０を示す。一実施形態において、複数のメモリデバイスの各々は、片側において複数の第１の相互接続１３０の各々に接続され、もう一方の側はデバイスレイヤ１２０内の複数のデバイス１２５の各々から複数の第２の相互接続１５０の各々、特に複数の相互接続１５０６までゲートされる。
図２は、図１の構造内の例示的なメモリデバイスとして、ＳＴＴ‐ＭＲＡＭメモリビットセルである不揮発性メモリビットセルの概略図を示す。図２を参照すると、ビットセルはＳＴＴ‐ＭＲＡＭメモリ素子、すなわちメモリコンポーネント１６０を含む。挿入図に示される通り、ＳＴＴ‐ＭＲＡＭメモリコンポーネント１６０はスピントランスファートルク素子であり、当該素子は典型的には、例えばルテニウムから成る底部電極１６０２と、底部電極１６０２に隣接する、例えばコバルト‐鉄‐ホウ素（ＣｏＦｅＢ）から成る固定磁性レイヤ１６０４と、例えばＣｏＦｅＢから成る自由磁性レイヤ１６１８に隣接する、例えばタンタルから成る上部電極１６１６と、固定磁性レイヤ１６０４と自由磁性レイヤ１６１８との間に配置される、例えば酸化マグネシウム（ＭｇＯ）から成るトンネル障壁または誘電体レイヤ１６２２と、を含む。一実施形態において、スピントランスファートルク素子は垂直磁気に基づいてよい。最後に、第１の誘電体要素１６２３および第２の誘電体要素１６２４が、上部電極１６１６と、自由磁性レイヤ１６１８と、トンネル障壁誘電体レイヤ１６２２とに隣接して形成されてよい。
ＳＴＴ‐ＭＲＡＭメモリコンポーネント１６０は、複数の第２の相互接続１５０のうちの１つ（ビットライン）に接続される。上部電極１６１６は当該ビットラインに電気的に接続されてよい。ＳＴＴ‐ＭＲＡＭメモリコンポーネント１６０は、デバイスレイヤ１２０（図１を参照）に関連付けられたアクセストランジスタ１２５にも接続される。アクセストランジスタ１２５は、接合領域１２２（ソース領域）と、接合領域１２４（ドレイン領域）と、接合領域１２２と接合領域１２４との間にある、または接合領域１２２と接合領域１２４とを分離するチャネル領域と、チャネル領域上のゲート電極１２６とを含む拡散領域を含む。図示の通り、ＳＴＴ‐ＭＲＡＭメモリコンポーネント１６０は、アクセストランジスタ１２５の接合領域１２４にコンタクト１６４によって接続される。底部電極１６０２は、当該接合領域に接続される。ビットセル内の接合領域１２２は、複数の第１の相互接続１３０のうちの１つ（ソースライン１３０１）に接続される。最後に、ゲート電極１２６がワードライン１３０２に電気的に接続される。
図３〜８は、モノリシック３Ｄ ＩＣを形成する一方法について説明する。図３は、例えば単結晶半導体基板（例えば、シリコン基板）の基板２１０を示す。基板２１０上に配置されているのはデバイスレイヤ２２０であり、一実施形態において、デバイスレイヤ２２０は、ＦｉｎＦＥＴまたは他の最先端のトランジスタデバイス等、高ピッチで高速な複数のデバイスから成るアレイまたは複数のアレイを含む。図３はまた、デバイスレイヤ２２０に並置された、またはデバイスレイヤ２２０上に配置された複数の相互接続２３０を示す。複数の相互接続２３０の各々は、デバイスレイヤ２２０内の複数のデバイスの各々に、例えば複数のコンタクト２２６を介して接続される。一実施形態において、複数の相互接続２３０は、当該分野で周知のようにパターニングされた銅材料である。複数の回路デバイスと第１のレベルの相互接続との間にある複数のデバイスレイヤコンタクト（例えば、複数のコンタクト２２６）は典型的にはタングステンまたは銅材料であってよく、複数の相互接続間にある複数のレベル間コンタクトは例えば銅材料である。複数の相互接続は、酸化物等の誘電材料によって、互いにおよび当該複数のデバイスから絶縁されている。図３は、最後のレベルの複数の相互接続２３０に並置される、または最後のレベルの複数の相互接続２３０上に配置される誘電体レイヤ２３５を示す（図示の通り）。
図４は、構造をキャリアウェハに接続した後の図３の構造を示す。図示される実施形態において、図３の構造２００は反転され、キャリアウェハ２４０に接合されている。図４は、例えば、単結晶半導体材料またはセラミックまたは類似の材料から成るキャリアウェハ２４０を示す。一実施形態において、キャリアウェハ２４０に配置されているのは、誘電体レイヤ２４５である。図４は、複数の相互接続２３０の誘電体レイヤ２３５がキャリアウェハの誘電体レイヤ２４５に隣接するように、構造に接合（誘電体の接合）されたキャリアウェハを示す。
図５は、基板２１０の一部を除去した後の図４の構造を示す。一実施形態において、基板２１０は、デバイスレイヤ２２０を露出するまで減らされている。典型的には、基板２１０の一部は、機械的メカニズム（例えばグラインド）または他のメカニズム（例えばエッチング）によって除去可能である。図５は、図示の通り、構造の上面に露出したデバイスレイヤ２２０を含む構造２００を示す。
図６は、構造に複数のメモリデバイスを形成した後の図５の構造を示す。図６は、デバイスレイヤ２２０内の複数のデバイスに複数のコンタクト２５５を介して、接続されたＲｅＲＡＭ、ＭＲＡＭ、または相変化デバイス等の複数のメモリ素子、すなわちメモリデバイス２５０を示す。一実施形態において、当該デバイスはまた、複数の相互接続２３０の各々に、例えば複数のコンタクト２２６を介して接続されることが理解される。
図７は、複数の第２の相互接続を構造に導入した後の図６の構造を示す。図７は、デバイスレイヤ２２０および複数のメモリデバイス２５０に並置された複数の相互接続２６０を示す。一実施形態において、複数の相互接続２６０の各々の寸法は、複数の相互接続２３０の各々の対応する寸法より大きい（例えば、より厚い）。一実施形態において、複数の相互接続２６０は当該分野で周知の通り銅材料およびパターンである。図７は、複数のメモリデバイス２５０の各々と複数の相互接続２６０の各々との間の複数のコンタクト２５８を示す。図７はまた、デバイスレイヤ２２０内の複数のデバイスに、例えば複数のコンタクト２６５を介して接続される複数の相互接続２６０の各々を示す。複数の相互接続２６０の第１のレベルの相互接続上の複数のデバイス間にあるデバイスレイヤコンタクト（コンタクト２６５）は、典型的にはタングステンまたは銅材料であってよく、複数の相互接続間にある複数のレベル間コンタクトは例えば銅材料である。図示の通り、デバイスレイヤ２２０内の複数のデバイスに接続された複数の相互接続２６０の各々は、複数のメモリデバイス２５０に接続された複数の相互接続の寸法より小さい（例えば、より薄い）寸法を有してよい。複数の相互接続は、誘電材料（例えば、酸化物）によって、互いに絶縁され、次にデバイスレイヤおよび複数のメモリデバイスから絶縁されている。
図８は、複数のコンタクトポイント２７０を複数の相互接続２６０の各々に導入した後の図７の構造を示す。当該コンタクトはまた、複数の相互接続２６０の上方（図示の通り）の構造にメタライゼーションレイヤを含んでよい。図８はまた、構造２００の表面をパッシベーションするための例えば酸化物から成るパッシベーションレイヤ１６５を示す。複数のコンタクトポイント２７０は、構造２００をパッケージ基板等の基板に接続するために使用されてよい。ひとたび形成された後、ウェハレベルで形成される場合の構造は、個別のモノリシック３Ｄ ＩＣに単体化されてよい。図８は、単体化後の典型的な構造２００を示し、複数のコンタクトポイント２７０への半田接続を介した構造のパッケージへの接続を点線で示す。図９〜１２は、モノリシック３Ｄ ＩＣを形成する方法の第２の実施形態を示す。
図９は、例えば単結晶シリコン等の単結晶半導体材料から成る基板３１０を示す。基板３１０に配置されているのは、デバイスレイヤ３２０であり、デバイスレイヤ３２０は高速論理デバイス（例えば、ＦｉｎＦＥＴ）等の比較的高速な複数のデバイスから成るアレイまたは複数のアレイを含む。図９中、デバイスレイヤ３２０に並置されているのは複数の相互接続３３０であり、複数の相互接続３３０は当該相互接続３３０内に埋め込まれた複数のメモリ素子、すなわち複数のメモリデバイス３５０を有する。複数のメモリデバイス３５０は典型的には、ＲｅＲＡＭ、ＭＲＡＭ、相変化デバイスまたは複数の他のデバイスから選択され、当該分野で周知な方法で形成される。一実施形態において、複数の相互接続３３０は、デバイスレイヤ３２０内の細かいピッチで高速なデバイスと適合する（例えば、インピーダンスの整合）寸法を有する。当該複数の相互接続３３０は、当該分野で周知な処理によって形成されてよい。図９は、デバイスレイヤ３２０内の複数のデバイスと複数の相互接続３３０の各々との間の複数のデバイスレベルコンタクト３２５を示す。図９はまた、複数のメモリデバイス３５０とデバイスレイヤ３２０内の複数のデバイスとの間の複数のコンタクト３５５を示す。複数のデバイスレベルコンタクト３２５および３５５は典型的には、タングステンまたは銅材料であってよい。複数の相互接続３３０の各々の間にある複数のコンタクトは典型的には銅材料である。複数の相互接続３３０の各々および複数のメモリ素子は、酸化物等の誘電材料によって互いに絶縁される。図９は、複数の相互接続３３０の最後のもの（図示の通り）の上にある誘電材料から成るパッシベーションレイヤ３３５も示す。
図１０は構造をキャリアウェハに接続した後の図９の構造を示す。一実施形態において、図９の構造３００は反転され、キャリアウェハに接合されている。図１０は、例えばシリコン、セラミックまたは他の好適な基板から成るキャリアウェハ３４０を示す。一実施形態において、キャリアウェハ３４０の表面の上にあるのは、例えば酸化物から成る誘電材料レイヤ３４５である。図１０は、誘電材料を介する接合（誘電体の接合）を示し、キャリアウェハ３４０に並置された複数の相互接続３３０を示す。
図１１は、構造から基板３１０の一部を除去した後の図１０の構造を示す。一実施形態において、基板３１０の一部は、デバイスレイヤ３２０を露出するまで除去される。基板３１０は、機械的（例えばグラインド）または他のメカニズム（例えばエッチング）によって除去されてよい。図１１は、構造の露出された上面を含むデバイスレイヤ３２０を示す（図示の通り）。
図１２は、複数の相互接続３６０を構造に導入した後の図１１の構造を示す。図示の通り、複数の相互接続３６０に並置されたデバイスレイヤ３２０の表面はパッシベーション化されている。一実施形態において、複数の相互接続３６０の各々は、複数のメモリデバイス３５０の各々に（例えば複数のデバイスレイヤ３２０を介して）接続される。一実施形態において、当該相互接続は、複数のメモリデバイス３５０に同様に接続される複数の相互接続３３０より大きい（例えば、より厚い）寸法を有する。図１２は、複数の相互接続３６０の各々を複数のメモリデバイス３５０の各々に接続する複数のコンタクト３６２を示す。図１２は、複数の相互接続３６０の各々をデバイスレイヤ３２０内の複数のデバイスに接続する複数のデバイスレベルコンタクト３６４も示す。一実施形態において、デバイスレイヤ３２０内の複数のデバイスに接続される複数の相互接続３６０に係る当該複数の相互接続の各々は、デバイスレイヤ内の複数のデバイスと適合する（例えば、インピーダンスの整合）寸法（例えば、厚み）を有してよいことに留意されたい。一実施形態において、複数の相互接続３６０は、めっき処理によって導入される銅等の材料から選択され、複数のコンタクト３６２および複数のコンタクト３６４は典型的には銅またはタングステン材料であり、複数の相互接続間の複数のコンタクトは典型的に銅材料である。図１２は、酸化物等の誘電材料によって、互いにおよび複数のメモリ素子内のデバイスレイヤ３２０から絶縁された複数の相互接続３６０を示す。
図１２はまた、複数のコンタクトポイント３７０を複数の相互接続３６０の各々に導入した後の構造を示す。当該コンタクトは、構造上に配置されたメタライゼーションレイヤの一部であってよく、またはメタライゼーションレイヤへの追加物であってよい。図１２はさらに、例えば酸化物から成るパッシベーションレイヤ３６５でデバイスの表面をパッシベーション化するための構造を示す。複数のコンタクトポイント３７０は、構造３００をパッケージ基板等の基板に接続するために使用されてよい。ひとたび形成された後、ウェハレベルで形成される場合の構造は、個別のモノリシック３Ｄ ＩＣに単体化されてよい。図１２は、単体化後の典型的な構造３００を示し、複数のコンタクトポイント３７０への半田接続を介した構造のパッケージ基板への接続を点線で示す。
図１３は、本発明の１または複数の実施形態を含むインターポーザ４００を示す。インターポーザ４００は、第１の基板４０２を第２の基板４０４につなぐために使用される介在基板である。第１の基板４０２は、例えば集積回路ダイであってよい。第２の基板４０４は、例えばメモリモジュール、コンピュータマザーボード、または別の集積回路ダイであってよい。一般的に、インターポーザ４００の目的は、接続をより広いピッチに広げること、または接続を異なる接続に変更することである。例えば、インターポーザ４００は集積回路ダイをボールグリッドアレイ（ＢＧＡ）４０６に連結してよく、ボールグリッドアレイ（ＢＧＡ）４０６はその後、第２の基板４０４に連結可能である。いくつかの実施形態において、第１の基板４０２および第２の基板４０４は、インターポーザ４００の異なる側に取り付けられる。他の実施形態においては、第１の基板４０２および第２の基板４０４は、インターポーザ４００の同一側に取り付けられる。さらなる複数の実施形態において、３つまたは３つより多い基板がインターポーザ４００を介して相互接続される。
インターポーザ４００はエポキシ樹脂、ガラス繊維強化エポキシ樹脂、セラミック材料、またはポリイミド等のポリマー材料で形成されてよい。さらなる複数の実装において、インターポーザは代替的な剛性または可撓性のある材料で形成されてよく、これら材料としては、シリコン、ゲルマニウム並びに他のＩＩＩ−Ｖ族およびＩＶ族材料等、半導体基板での使用について上記したものと同一の材料が含まれてよい。
インターポーザは、複数の金属相互接続４０８、および限定ではないがスルーシリコンビア（ＴＳＶ）４１２を始めとする複数のビア４１０を含んでよい。インターポーザ４００はパッシブデバイスおよびアクティブデバイスの両方を含む、複数の埋め込みデバイス４１４をさらに含んでよい。当該デバイスとしては限定ではないが、コンデンサ、デカップリングコンデンサ、抵抗、インダクタ、ヒューズ、ダイオード、トランス、センサ、および静電放電（ＥＳＤ）デバイスが含まれる。高周波（ＲＦ）デバイス、電力増幅器、電力管理デバイス、アンテナ、アレイ、センサ、およびＭＥＭＳデバイス等のより複雑な複数のデバイスも、インターポーザ４００上に形成されてよい。
本発明の実施形態に従い、本明細書に開示される装置または処理が、インターポーザ４００の製造において使用されてよい。
図１４は、本発明の一実施形態による、コンピューティングデバイス５００を示す。コンピューティングデバイス５００は複数のコンポーネントを含んでよい。一実施形態において、これらのコンポーネントは１または複数のマザーボードに取り付けられる。代替的な実施形態においては、これらのコンポーネントは、マザーボードではなく、単一のシステムオンチップ（ＳｏＣ）ダイに製造される。コンピューティングデバイス５００における複数のコンポーネントとしては限定ではないが、集積回路ダイ５０２および少なくとも１つの通信チップ５０８が含まれる。いくつかの実装において、通信チップ５０８は集積回路ダイ５０２の一部として製造される。集積回路ダイ５０２は、埋め込みＤＲＡＭ（ｅＤＲＡＭ）またはスピントランスファートルクメモリ（ＳＴＴＭまたはＳＴＴＭ‐ＲＡＭ）等の技術によって提供可能な、しばしばキャッシュメモリとして使用されるオンダイメモリ５０６に加え、ＣＰＵ５０４を含んでよい。
コンピューティングデバイス５００は、マザーボードに物理的および電気的に連結されてよい、またはされなくてもよい、またはＳｏＣダイ内に製造されてよい、またはされなくてもよい複数の他のコンポーネントを含んでよい。これらの他のコンポーネントとしては限定ではないが、揮発性メモリ５１０（例えばＤＲＡＭ）、不揮発性メモリ５１２（例えばＲＯＭまたはフラッシュメモリ）、グラフィックスプロセッシングユニット５１４（ＧＰＵ）、デジタル信号プロセッサ５１６、暗号プロセッサ５４２（ハードウェア内で暗号アルゴリズムを実行する特殊プロセッサ）、チップセット５２０、アンテナ５２２、ディスプレイ若しくはタッチスクリーンディスプレイ５２４、タッチスクリーンコントローラ５２６、バッテリ５２８若しくは他の電源、電力増幅器（不図示）、全地球測位システム（ＧＰＳ）デバイス５４４、コンパス５３０、モーションコプロセッサ若しくはセンサ５３２（加速度計、ジャイロスコープおよびコンパスを含んでよい）、スピーカ５３４、カメラ５３６、ユーザ入力デバイス５３８（キーボード、マウス、スタイラス、およびタッチパッド等）、および大容量記憶装置５４０（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）等）が含まれる。
通信チップ５０８は、コンピューティングデバイス５００への、およびコンピューティングデバイス５００からのデータ転送のための無線通信を有効にする。「無線」という用語およびその派生語は、非固体媒体を介した変調された電磁放射の使用によりデータを通信し得る、回路、デバイス、システム、方法、技術、通信チャネル等を記載するために使用され得る。当該用語は、いくつかの実施形態においては関連するデバイスが有線を含まないことがあるが、関連するデバイスが有線を一切含まないことを示唆するものではない。通信チップ５０８は、複数の無線規格またはプロトコルのうちの任意のものを実装してよく、それらには限定ではないが、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、およびこれらの派生物に加え、３Ｇ、４Ｇ、５Ｇ、およびそれ以降のものとして指定される任意の他の無線プロトコルが含まれる。コンピューティングデバイス５００は、複数の通信チップ５０８を含んでよい。例えば、第１の通信チップ５０８はＷｉ‐ＦｉおよびＢｌｕｅｔｏｏｔｈ（登録商標）等、より短距離の無線通信専用であってよく、第２の通信チップ５０８はＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ‐ＤＯおよびその他等、より長距離の無線通信専用であってよい。
コンピューティングデバイス５００のプロセッサ５０４は、上記の実施形態に従い形成される、相互接続領域内に埋め込まれた複数のメモリデバイスを含むモノリシック３Ｄ ＩＣを含む。「プロセッサ」という用語は、レジスタおよび／またはメモリからの電子データを処理してその電子データをレジスタおよび／またはメモリに格納され得る他の電子データに変換する任意のデバイスまたはデバイスの一部を指してよい。
通信チップ５０８はまた、上記の実施形態に従い形成される、相互接続領域内に埋め込まれた複数のメモリデバイスを含むモノリシック３Ｄ ＩＣを含んでよい。
さらなる複数の実施形態において、コンピューティングデバイス５００内に収容される別のコンポーネントは、上記の複数の実装に従い形成される、相互接続領域内に埋め込まれた複数のメモリデバイスを含むモノリシック３Ｄ ＩＣを含んでよい。
［実施例］
例１は、複数の第１の相互接続および複数の第２の相互接続を複数の回路デバイスを含む集積回路デバイスレイヤの異なる側に形成する段階であって、上記複数の第１の相互接続および上記複数の第２の相互接続の各々を形成する段階は、複数のメモリデバイスをそれらの中に埋め込む段階を含む、形成する段階と、上記複数のメモリデバイスの各々を、上記複数の第１の相互接続および上記複数の第２の相互接続の各々のそれぞれに、並びに上記複数の回路デバイスの各々に連結する段階と、を備える、方法である。
例２において、例１に係る複数の第１の相互接続を形成する段階は、第１の基板の集積回路デバイスレイヤに上記複数の第１の相互接続を形成する段階を含み、上記方法は、上記第１の基板を第２の基板に連結する段階であって、上記複数の第１の相互接続は上記第２の基板に並置される、連結する段階と、上記集積回路デバイスレイヤを露出させるべく、上記第１の基板の一部を除去する段階と、露出した上記集積回路デバイスレイヤに複数のメモリデバイスを形成する段階と、露出した上記集積回路デバイスレイヤに上記複数の第２の相互接続を形成する段階と、をさらに備える。
例３において、例２に係る上記複数の第２の相互接続の各々の寸法は、上記複数の第１の相互接続の各々の寸法より大きい。
例４において、例３に係る方法は、上記複数の第２の相互接続の各々への複数のコンタクトポイントを形成する段階を備え、上記複数のコンタクトポイントは外部電源への接続に使用可能である。
例５において、例１に係る上記複数の第１の相互接続を形成する段階は、第１の基板の集積回路デバイスレイヤに上記複数の第１の相互接続を形成する段階を含み、上記複数の第１の相互接続の少なくとも一部を形成する段階の前に、上記方法は、上記複数の回路デバイスを形成する段階と、複数のメモリデバイスを形成する段階と、をさらに備え、上記複数のメモリデバイスの各々は、上記複数の回路デバイスの各々に連結される。
例６において、上記複数の第１の相互接続を形成する段階の後に、例５に係る上記方法は、上記第１の基板を第２の基板に連結する段階であって、上記複数の第１の相互接続は上記第２の基板に並置される、連結する段階と、上記集積回路デバイスレイヤを露出すべく、上記第１の基板の一部を除去する段階と、露出した上記集積回路デバイスレイヤに上記複数の第２の相互接続を形成する段階と、をさらに備える。
例７において、例１に係る上記複数の第２の相互接続の各々の寸法は、上記複数の第１の相互接続の各々の寸法より大きい。
例８において、例６に係る上記方法は、上記複数の第２の相互接続の各々への複数のコンタクトポイントを形成する段階を備え、上記複数のコンタクトポイントは外部電源への接続に使用可能である。
例９において、例１に係る上記複数のメモリデバイスは、複数の磁気抵抗ランダムアクセスメモリデバイスを含む。例１０は、例１から例９のいずれかに係る上記方法により作成される三次元集積回路である。
例１１は、複数の回路デバイスを含む集積回路デバイスレイヤの異なる側に、複数の第１の相互接続および複数の第２の相互接続を含む基板を備え、上記複数の第１の相互接続および上記複数の第２の相互接続の各々は、それらの中に埋め込まれた複数のメモリデバイスを含み、上記複数のメモリデバイスの各々は、上記複数の第１の相互接続および上記複数の第２の相互接続の各々のそれぞれに、並びに上記複数の回路デバイスの各々に連結される、装置である。
例１２において、例１１に係る上記複数の第２の相互接続の各々の寸法は、上記複数の第１の相互接続の各々の寸法より大きい。
例１３において、例１２に係る装置は、上記複数の第２の相互接続の各々への複数のコンタクトポイントを備え、上記複数のコンタクトポイントは外部電源への接続に使用可能である。例１４において、例１１に係る上記複数のメモリデバイスは、複数の磁気抵抗ランダムアクセスメモリデバイスを含む。
例１５において、例１２に係る上記複数のメモリデバイスは、上記複数の第２の相互接続の各々に埋め込まれている。
例１６において、例１２に係る上記複数のメモリデバイスは、上記複数の第１の相互接続の各々に埋め込まれている。
例１７は、第１の基板の集積回路デバイスレイヤに複数の第１の相互接続を形成する段階と、上記第１の基板を第２の基板に連結する段階であって、上記複数の第１の相互接続は上記第２の基板に並置される、連結する段階と、上記集積回路デバイスレイヤを露出すべく、上記第１の基板の一部を除去する段階と、露出した上記集積回路デバイスレイヤに複数の第２の相互接続を形成する段階と、複数のメモリデバイスを上記複数の第１の相互接続および上記複数の第２の相互接続の一方に埋め込む段階と、上記複数のメモリデバイスの各々を、上記複数の第１の相互接続および上記複数の第２の相互接続の各々のそれぞれに、並びに上記複数の回路デバイスの各々に連結する段階と、を備える、方法である。
例１８において、例１７に係る上記複数のメモリデバイスは、上記複数の第１の相互接続に埋め込まれている。
例１９において、上例１７に係る上記複数のメモリデバイスは、上記複数の第２の相互接続に埋め込まれている。
例２０において、例１８に係る上記複数の第２の相互接続の各々の寸法は、上記複数の第１の相互接続の各々の寸法より大きい。
例２１において、例１７に係る上記方法は、上記複数の第２の相互接続の各々への複数のコンタクトポイントを形成する段階を備え、上記複数のコンタクトポイントは外部電源への接続に使用可能である。
例２２は、例１７から例２１のいずれかに係る上記方法によって作成される三次元集積回路である。
様々な実施形態において、コンピューティングデバイス１２００は、ラップトップコンピュータ、ネットブックコンピュータ、ノートブックコンピュータ、ウルトラブックコンピュータ、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンタテインメントコントロールユニット、デジタルカメラ、ポータブル音楽プレーヤ、またはデジタルビデオレコーダであってよい。さらなる実装において、コンピューティングデバイス１２００はデータを処理する任意の他の電子デバイスであってよい。
要約書の記載内容を含め、本発明の例示的な実装に係る上記説明は網羅的なものを意図しておらず、または本発明を開示された形態そのものに限定することを意図していない。本発明の具体的な実装および例が例示目的のために本明細書に記載されているものの、当業者が想起するように、様々な均等な修正を本発明の範囲内でなし得る。
上記の詳細な説明に照らし、これらの修正を本発明になし得る。以下の特許請求の範囲で使用される用語は、本発明を明細書および特許請求の範囲に開示された具体的な実装に限定するために解釈されるべきではない。本発明の範囲は専ら以下の特許請求の範囲によって判断されるべきであり、特許請求の範囲はクレーム解釈の確立された理論に従い解釈されるものとする。

Claims (21)

  1. 複数の第１の相互接続および複数の第２の相互接続を複数の回路デバイスを含む集積回路デバイスレイヤの異なる側に形成する段階であって、前記複数の第１の相互接続および前記複数の第２の相互接続の各々を形成する段階は、複数のメモリデバイスをそれらの中に埋め込む段階を含む、形成する段階と、
    前記複数のメモリデバイスの各々を、前記複数の第１の相互接続および前記複数の第２の相互接続の各々のそれぞれに、並びに前記複数の回路デバイスの各々に連結する段階と、を備える、方法。
  2. 複数の第１の相互接続を形成する段階は、第１の基板の集積回路デバイスレイヤに前記複数の第１の相互接続を形成する段階を含み、前記方法は、
    前記第１の基板を第２の基板に連結する段階であって、前記複数の第１の相互接続は前記第２の基板に並置される、連結する段階と、
    前記集積回路デバイスレイヤを露出させるべく、前記第１の基板の一部を除去する段階と、
    露出した前記集積回路デバイスレイヤに複数のメモリデバイスを形成する段階と、
    露出した前記集積回路デバイスレイヤに前記複数の第２の相互接続を形成する段階と、をさらに備える、請求項１に記載の方法。
  3. 前記複数の第２の相互接続の各々の寸法は、前記複数の第１の相互接続の各々の寸法より大きい、請求項２に記載の方法。
  4. 前記複数の第２の相互接続の各々への複数のコンタクトポイントを形成する段階をさらに備え、
    前記複数のコンタクトポイントは外部電源への接続に使用可能である、請求項３に記載の方法。
  5. 複数の第１の相互接続を形成する段階は、第１の基板の集積回路デバイスレイヤに前記複数の第１の相互接続を形成する段階を含み、前記複数の第１の相互接続の少なくとも一部を形成する段階の前に、前記方法は、
    前記複数の回路デバイスを形成する段階と、
    複数のメモリデバイスを形成する段階と、をさらに備え、
    前記複数のメモリデバイスの各々は、前記複数の回路デバイスの各々に連結される、請求項１または２に記載の方法。
  6. 前記複数の第１の相互接続を形成する段階の後に、前記方法は、
    前記第１の基板を第２の基板に連結する段階であって、前記複数の第１の相互接続は前記第２の基板に並置される、連結する段階と、
    前記集積回路デバイスレイヤを露出すべく、前記第１の基板の一部を除去する段階と、
    露出した前記集積回路デバイスレイヤに前記複数の第２の相互接続を形成する段階と、をさらに備える、請求項５に記載の方法。
  7. 前記複数の第２の相互接続の各々の寸法は、前記複数の第１の相互接続の各々の寸法より大きい、請求項５または６に記載の方法。
  8. 前記複数の第２の相互接続の各々への複数のコンタクトポイントを形成する段階をさらに備え、
    前記複数のコンタクトポイントは外部電源への接続に使用可能である、請求項６に記載の方法。
  9. 前記複数のメモリデバイスは、複数の磁気抵抗ランダムアクセスメモリデバイスを含む、請求項１または２に記載の方法。
  10. 請求項１から９のいずれか一項に記載の前記方法によって作成された三次元集積回路。
  11. 複数の回路デバイスを含む集積回路デバイスレイヤの異なる側に、複数の第１の相互接続および複数の第２の相互接続を含む基板を備え、
    前記複数の第１の相互接続および前記複数の第２の相互接続の各々は、それらの中に埋め込まれた複数のメモリデバイスを含み、前記複数のメモリデバイスの各々は、前記複数の第１の相互接続および前記複数の第２の相互接続の各々のそれぞれに、並びに前記複数の回路デバイスの各々に連結される、装置。
  12. 前記複数の第２の相互接続の各々の寸法は、前記複数の第１の相互接続の各々の寸法より大きい、請求項１１に記載の装置。
  13. 前記複数の第２の相互接続の各々への複数のコンタクトポイントをさらに備え、
    前記複数のコンタクトポイントは外部電源への接続に使用可能である、請求項１１または１２に記載の装置。
  14. 前記複数のメモリデバイスは、複数の磁気抵抗ランダムアクセスメモリデバイスを含む、請求項１１から１３のいずれか一項に記載の装置。
  15. 前記複数のメモリデバイスは、前記複数の第２の相互接続の各々に埋め込まれている、請求項１２に記載の装置。
  16. 前記複数のメモリデバイスは、前記複数の第１の相互接続の各々に埋め込まれている、請求項１２に記載の装置。
  17. 第１の基板の集積回路デバイスレイヤに複数の第１の相互接続を形成する段階と、
    前記第１の基板を第２の基板に連結する段階であって、前記複数の第１の相互接続は前記第２の基板に並置される、連結する段階と、
    前記集積回路デバイスレイヤを露出すべく、前記第１の基板の一部を除去する段階と、
    露出した前記集積回路デバイスレイヤに複数の第２の相互接続を形成する段階と、
    複数のメモリデバイスを前記複数の第１の相互接続および前記複数の第２の相互接続の一方に埋め込む段階と、
    前記複数のメモリデバイスの各々を、前記複数の第１の相互接続および前記複数の第２の相互接続の各々のそれぞれに、並びに複数の回路デバイスの各々に連結する段階と、を備える、方法。
  18. 前記複数のメモリデバイスは、前記複数の第１の相互接続に埋め込まれている、請求項１７に記載の方法。
  19. 前記複数のメモリデバイスは、前記複数の第２の相互接続に埋め込まれている、請求項１７または１８に記載の方法。
  20. 前記複数の第２の相互接続の各々の寸法は、前記複数の第１の相互接続の各々の寸法より大きい、請求項１７から１９のいずれか一項に記載の方法。
  21. 前記複数の第２の相互接続の各々への複数のコンタクトポイントを形成する段階をさらに備え、
    前記複数のコンタクトポイントは外部電源への接続に使用可能である、請求項１９に記載の方法。
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