JP2013046074A - 三次元集積回路を作製する方法 - Google Patents
三次元集積回路を作製する方法 Download PDFInfo
- Publication number
- JP2013046074A JP2013046074A JP2012185069A JP2012185069A JP2013046074A JP 2013046074 A JP2013046074 A JP 2013046074A JP 2012185069 A JP2012185069 A JP 2012185069A JP 2012185069 A JP2012185069 A JP 2012185069A JP 2013046074 A JP2013046074 A JP 2013046074A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- mos device
- mos
- semiconductor
- active region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
- H01L27/0694—Integrated circuits having a three-dimensional layout comprising components formed on opposite sides of a semiconductor substrate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【解決手段】少なくとも第3の層がその間に配置された、少なくとも半導体の第1および第2の層を備える基板を作製するステップと、少なくとも第1のMOSデバイスを作製するステップであって、その活性領域が半導体の第1の層の少なくとも一部に形成される、ステップと、少なくとも第2のMOSデバイスを作製するステップであって、その活性領域が半導体の第2の層の少なくとも一部に形成され、第2のMOSデバイスの活性領域が第2のMOSデバイスのゲートと第1のMOSデバイスの活性領域との間に配置される、ステップとを少なくとも含む、集積電子回路を作製する方法。
【選択図】図14B
Description
少なくとも材料の第3の層がその間に配置された、少なくとも半導体の第1および第2の層を備える基板を作製するステップと、
その活性領域が半導体の第1の層の少なくとも一部に形成される、少なくとも第1のMOSデバイスを作製するステップと、
少なくとも第2のMOSデバイスを作製するステップであって、その活性領域は半導体の第2の層の少なくとも一部に形成され、第2のMOSデバイスの活性領域は第2のMOSデバイスのゲートと第1のMOSデバイスの活性領域の間に配置される、ステップと
を少なくとも含む、集積電子回路を作製する方法を提案する。
少なくとも材料の第3の層がその間に配置された、少なくとも半導体の第1および第2の層を備える基板を作製するステップと、次いで
その活性領域が半導体の第1の層の少なくとも一部に形成される、少なくとも第1のMOSデバイスを作製するステップと、次いで
少なくとも第2のMOSデバイスを作製するステップであって、その活性領域は半導体の第2の層の少なくとも一部に形成され、第2のMOSデバイスの活性領域は第2のMOSデバイスのゲートと第1のMOSデバイスの活性領域の間に配置される、ステップと
を少なくとも含む、集積電子回路を作製する方法を提案する。
第1のMOSデバイスの活性領域に対応するパターンに従ってエッチングされた第3の層の残存部分を取り除くステップと、
少なくとも第1および第2のMOSデバイスの活性領域の間に、誘電体材料を堆積するステップと
の実施を含むことができる。
第1のMOSデバイスの活性領域に対応するパターンに従ってエッチングされた第3の層の残存部分を取り除くステップと、
第1および第2のMOSデバイスの活性領域の間に、2つの誘電体材料の部分の間に配置された導電性材料の一部分を備える積層体を作製するステップと
の実施を含むことができる。
第1のMOSデバイスの活性領域に対応するパターンに従ってエッチングされた第3の層の残存部分を取り除くステップと、
第1および第2のMOSデバイスの活性領域の間に、2つの誘電体材料の部分の間に配置された電荷の保持をもたらすことができる材料の一部分を備えるメモリ積層体を作製するステップと
の実施を含むことができ、第1および第2のMOSデバイスはメモリセルを形成することができる。
少なくとも第1のMOSデバイスを覆う誘電体材料を堆積するステップと、
前記誘電体材料を、第2の基板に対して固定するステップと
を含むことができる。
第2のMOSデバイスを覆う誘電体材料を堆積するステップと、
少なくとも第2のMOSデバイスを覆う誘電体材料内に、少なくとも第1の電気接続のレベルと、前記第2のMOSデバイスを前記第1の電気接続レベルに電気的に接続する1つまたは複数のビアとを作製するステップであって、前記第2のMOSデバイスは前記第1の電気接続レベルと前記第1のMOSデバイスの間に配置される、ステップと
を含むことができる。
第2のMOSデバイスを覆う誘電体材料を、第3の基板に対して固定するステップと、
第2の基板を取り除くステップと、
少なくとも第1のMOSデバイスを覆う誘電体材料内に、少なくとも第2の電気接続レベルと、第1のMOSデバイスを第2の電気接続レベルに電気的に接続する1つまたは複数のビアとを作製するステップであって、第1のMOSデバイスは第2の電気接続レベルと第2のMOSデバイスの間に配置される、ステップと
を含むことができる。
102 半導体支持層
104 埋め込み誘電体層、誘電体層
106 半導体の第2の層
108 犠牲層
108a 犠牲層の第1の部分
108b 犠牲層の第2の部分
108c 犠牲層の第3の部分
110 半導体の第1の層
112 酸化物の層
114 窒化物の層
118 SiGeの残存部分
120 シリコンの残存部分
122 酸化物の残存部分
124 窒化物の残存部分
126 誘電体部分
128 ゲート誘電体
130 ゲート材料
132 ハードマスク
134 第1のゲートスペーサ
136 第2のゲートスペーサ
138a ソース
138b ドレイン
140 第1のMOSデバイス、第1のMOSトランジスタ
142 誘電体材料
144 第2の基板
146 酸化物の層
148 酸化物の層
150 窒化物の層
152 シリコンの残存部分
154 酸化物の残存部分
156 窒化物の残存部分
158 誘電体材料
160 ゲート誘電体
162 ゲート材料
164 ハードマスク
166 第1のゲートスペーサ
167a LDS、軽くドープされたソース
167b LDD、軽くドープされたドレイン
168 第2のゲートスペーサ
170a ソース
170b ドレイン
172 第2のMOSデバイス、第2のMOSトランジスタ
174 コンタクト
176 第1の電気接続レベル
178 第1の電気接続レベル
180 ビア
182 誘電体材料
184 第3の基板
186 酸化物の層
187 誘電体材料
188 第2の電気接続レベル
190 電気接続
200 集積回路
202a 第1のマスク
202b 第2のマスク
204 第1のMOSトランジスタが第2のMOSトランジスタと高度の容量結合を有する部分
206 第1のMOSトランジスタが第2のMOSトランジスタと中度の容量結合を有する部分
208 第1のMOSトランジスタが第2のMOSトランジスタと低度の容量結合を有する部分
300 集積回路
302 窒化物
304 SiGeのエピタキシ
350 集積回路
352 SiGeのエピタキシ
400 集積回路
402 マスク
404 酸化物の第1の層
406 窒化物の第2の層
408 メモリ積層体
410 メモリセル
500 集積回路
502 誘電体部分
600 集積回路
602 マスク
604 誘電体材料
606 ゲート材料
608 ゲート
610 グランドプレーン、導電性材料
Claims (15)
- 少なくとも第3の層(108)がその間に配置された、少なくとも半導体の第1(110)および第2(106)の層を備える基板を作製するステップと、次いで
少なくとも第1のMOSデバイス(140)を作製するステップであって、その活性領域が前記半導体の第1の層(110)の少なくとも一部(120)に形成される、ステップと、次いで
少なくとも第2のMOSデバイス(172)を作製するステップであって、その活性領域が前記半導体の第2の層(106)の少なくとも一部(152)に形成され、前記第2のMOSデバイス(172)の前記活性領域が前記第2のMOSデバイス(172)のゲート(162)と前記第1のMOSデバイス(140)の前記活性領域との間に配置される、ステップと
を少なくとも含む、集積電子回路(100〜600)を作製する方法。 - 前記半導体の第1の層(110)、前記半導体の第2の層(106)、および前記材料の第3の層(108)が、エピタキシによって作製された単結晶半導体をベースとする、請求項1に記載の方法。
- 前記第3の層(108)が、少なくともSiGeまたは多孔質シリコンから構成される、請求項1または2に記載の方法。
- 前記第1のMOSデバイス(140)を作製するときに、前記半導体の第1の層(110)および前記第3の層(108)を、前記第1のMOSデバイス(140)の前記活性領域に対応する同一のパターンに従ってエッチングする、請求項1から3のいずれか一項に記載の方法。
- 前記第1のMOSデバイス(140)を作製するときに、前記半導体の第1(110)および第2(106)の層、ならびに前記第3の層(108)を、前記第1(140)および第2(172)のMOSデバイスの前記活性領域に対応する同一のパターンに従ってエッチングする、請求項1から4のいずれか一項に記載の方法。
- 前記第2のMOSデバイス(172)を作製するときに、
前記第1のMOSデバイス(140)の前記活性領域に対応する前記パターンに従ってエッチングされた前記第3の層(108)の残存部分(118)を取り除くステップと、
少なくとも前記第1(140)および第2(172)のMOSデバイスの前記活性領域の間に、誘電体材料(158)を堆積するステップと
の実施をさらに含む、請求項4または5に記載の方法。 - 前記第2のMOSデバイス(172)を作製するときに、
前記第1のMOSデバイス(140)の前記活性領域に対応する前記パターンに従ってエッチングされた前記第3の層(108)の残存部分(118)を取り除くステップと、
前記第1(140)および第2(172)のMOSデバイスの前記活性領域の間に、2つの誘電体材料の部分(604)の間に配置された導電性材料(610)の一部分を備える積層体を作製するステップと
の実施をさらに含む、請求項4または5に記載の方法。 - 前記MOSデバイス(140、172)がトランジスタである、請求項1から7のいずれか一項に記載の方法。
- 前記第2のMOSデバイス(172)を作製するときに、
前記第1のMOSデバイス(140)の前記活性領域に対応する前記パターンに従ってエッチングされた前記第3の層(108)の残存部分(118)を取り除くステップと、
前記第1(140)および第2(172)のMOSデバイスの前記活性領域の間に、2つの誘電体材料(404)の部分の間に配置された電荷の保持をもたらすことができる材料の一部分(406)を備えるメモリ積層体(408)を作製するステップと
の実施をさらに含み、
前記第1(140)および第2(172)のMOSデバイスはメモリセルを形成する、請求項4または5に記載の方法。 - 前記第1のMOSデバイス(140)を作製するステップと前記第2のMOSデバイス(172)を作製するステップとの間に、
少なくとも前記第1のMOSデバイス(140)を覆う誘電体材料(142)を堆積するステップと、
前記誘電体材料(142)を、第2の基板(144)に対して固定するステップと
をさらに含む、請求項1から9のいずれか一項に記載の方法。 - 前記第2のMOSデバイス(172)を作製するステップの後に、
前記第2のMOSデバイス(172)を覆う誘電体材料(182)を堆積するステップと、
少なくとも前記第2のMOSデバイス(172)を覆う前記誘電体材料(182)内に、少なくとも第1レベルの電気接続(176、178)と、前記第2のMOSデバイス(172)を前記第1の電気接続レベル(176、178)に電気的に接続する1つまたは複数のビア(174、180)とを作製するステップであって、前記第2のMOSデバイス(172)が前記第1の電気接続のレベル(176、178)と前記第1のMOSデバイス(140)との間に配置される、ステップと
をさらに含む、請求項10に記載の方法。 - 前記第1の電気接続レベル(176、178)を作製するステップの後に、
前記第2のMOSデバイス(172)を覆う前記誘電体材料(182)を、第3の基板(184)に対して固定するステップと、
前記第2の基板(144)を取り除くステップと、
少なくとも前記第1のMOSデバイス(140)を覆う誘電体材料(187)内に、少なくとも第2の電気接続レベル(188)と、前記第1のMOSデバイス(140)を前記第2の電気接続レベル(188)に電気的に接続する1つまたは複数のビアとを作製するステップであって、前記第1のMOSデバイス(140)が前記第2の電気接続レベル(188)と前記第2のMOSデバイス(172)との間に配置される、ステップと
をさらに含む、請求項11に記載の方法。 - 前記方法が複数の第1のMOSデバイス(140)および複数の第2のMOSデバイス(172)を作製するステップを含む場合に、上下に作製された第1(140)および第2(172)のMOSデバイスの前記活性領域の間の距離が、前記第3の層(108)の様々な厚さに対応するように、前記第3の層(108)が異なる厚さを有する領域(108a、108b、108c)を備える、請求項1から12のいずれか一項に記載の方法。
- 異なる厚さの領域(108a、108b、108c)を備える前記第3の層(108)が、前記半導体の第2の層(106)上に前記第3の層(108)の材料のエピタキシの複数の連続したステップ(108a、108b、108c)を実施することによって得られ、そのステップの間に、前記第3の層(108)の異なる厚さの領域を形成するために、前記エピタキシャル成長した層(108a、108b)上にマスク(202a、202b)を作製する、請求項13に記載の方法。
- 前記第1(140)のMOSデバイスがPMOSタイプの場合には、前記第1(140)のPMOSデバイスを作製するステップが、前記第1のPMOSデバイス(140)の活性領域を形成するよう意図された前記半導体の第1の層(110)の一部(120)上へのSiGe(304)のエピタキシャル成長を実施するステップを含み、かつ/または前記第2のMOSデバイス(172)がPMOSタイプの場合には、前記第2のPMOSデバイス(172)を作製するステップが、前記第2のPMOSデバイス(172)の活性領域を形成するよう意図された前記半導体の第2の層(106)の一部(152)上へのSiGe(352)のエピタキシャル成長を実施するステップを含む、請求項1から14のいずれか一項に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR1157531 | 2011-08-25 | ||
FR1157531A FR2979481B1 (fr) | 2011-08-25 | 2011-08-25 | Procede de realisation d'un circuit integre tridimensionnel |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013046074A true JP2013046074A (ja) | 2013-03-04 |
JP6176903B2 JP6176903B2 (ja) | 2017-08-09 |
Family
ID=46650457
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012185069A Expired - Fee Related JP6176903B2 (ja) | 2011-08-25 | 2012-08-24 | 三次元集積回路を作製する方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8796118B2 (ja) |
EP (1) | EP2562802B1 (ja) |
JP (1) | JP6176903B2 (ja) |
FR (1) | FR2979481B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017525128A (ja) * | 2014-06-16 | 2017-08-31 | インテル・コーポレーション | シリコンダイの相互接続スタック内の埋め込みメモリ |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2979480B1 (fr) | 2011-08-25 | 2013-09-27 | Commissariat Energie Atomique | Procede de realisation d'un dispositif a transistors contraints par siliciuration des zones de source et de drain |
FR2979482B1 (fr) | 2011-08-25 | 2013-09-27 | Commissariat Energie Atomique | Procede de realisation d'un dispositif a transistors contraints a l'aide d'une couche externe |
KR20150020847A (ko) * | 2013-08-19 | 2015-02-27 | 에스케이하이닉스 주식회사 | 3차원 반도체 장치, 이를 구비하는 저항 변화 메모리 장치, 및 그 제조방법 |
FR3030878B1 (fr) * | 2014-12-17 | 2016-12-30 | Commissariat Energie Atomique | Procede de realisation d'un dispositif a effet de champ ameliore. |
FR3031835B1 (fr) | 2015-01-16 | 2017-12-22 | Commissariat Energie Atomique | Procede de realisation d'un circuit electronique integre tridimensionnel |
US9786546B1 (en) | 2016-04-06 | 2017-10-10 | International Business Machines Corporation | Bulk to silicon on insulator device |
FR3061357B1 (fr) * | 2016-12-27 | 2019-05-24 | Aledia | Procede de realisation d’un dispositif optoelectronique comportant une etape de gravure de la face arriere du substrat de croissance |
FR3068511B1 (fr) * | 2017-06-29 | 2020-03-13 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Procede de realisation de contact intermetallique a base de ni sur inxga1-xas |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03108776A (ja) * | 1989-09-22 | 1991-05-08 | Mitsubishi Electric Corp | 積層型半導体装置およびその製造方法 |
JPH08181211A (ja) * | 1994-12-26 | 1996-07-12 | Hitachi Ltd | 半導体素子およびその製造方法 |
US20080179678A1 (en) * | 2007-01-26 | 2008-07-31 | International Business Machines Corporation | Two-sided semiconductor-on-insulator structures and methods of manufacturing the same |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5837949A (ja) | 1981-08-31 | 1983-03-05 | Toshiba Corp | 集積回路装置 |
WO1995009438A1 (en) | 1993-09-30 | 1995-04-06 | Kopin Corporation | Three-dimensional processor using transferred thin film circuits |
US6882010B2 (en) | 2002-10-03 | 2005-04-19 | Micron Technology, Inc. | High performance three-dimensional TFT-based CMOS inverters, and computer systems utilizing such novel CMOS inverters |
FR2848725B1 (fr) | 2002-12-17 | 2005-02-11 | Commissariat Energie Atomique | Procede de formation de motifs alignes de part et d'autre d'un film mince |
KR100574957B1 (ko) * | 2003-11-21 | 2006-04-28 | 삼성전자주식회사 | 수직으로 적층된 다기판 집적 회로 장치 및 그 제조방법 |
US20070145367A1 (en) * | 2005-12-27 | 2007-06-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Three-dimensional integrated circuit structure |
FR2896620B1 (fr) | 2006-01-23 | 2008-05-30 | Commissariat Energie Atomique | Circuit integre tridimensionnel de type c-mos et procede de fabrication |
US20080054359A1 (en) * | 2006-08-31 | 2008-03-06 | International Business Machines Corporation | Three-dimensional semiconductor structure and method for fabrication thereof |
KR101275758B1 (ko) * | 2007-07-20 | 2013-06-14 | 삼성전자주식회사 | 복수개의 적층된 트랜지스터들을 구비하는 반도체 소자 및그 제조방법 |
US8241989B2 (en) * | 2008-11-14 | 2012-08-14 | Qimonda Ag | Integrated circuit with stacked devices |
CN103664787B (zh) | 2012-09-17 | 2015-09-09 | 南京圣和药业股份有限公司 | 炔杂芳环化合物及其应用 |
-
2011
- 2011-08-25 FR FR1157531A patent/FR2979481B1/fr not_active Expired - Fee Related
-
2012
- 2012-08-20 EP EP12181068.3A patent/EP2562802B1/fr active Active
- 2012-08-22 US US13/591,553 patent/US8796118B2/en active Active
- 2012-08-24 JP JP2012185069A patent/JP6176903B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03108776A (ja) * | 1989-09-22 | 1991-05-08 | Mitsubishi Electric Corp | 積層型半導体装置およびその製造方法 |
JPH08181211A (ja) * | 1994-12-26 | 1996-07-12 | Hitachi Ltd | 半導体素子およびその製造方法 |
US20080179678A1 (en) * | 2007-01-26 | 2008-07-31 | International Business Machines Corporation | Two-sided semiconductor-on-insulator structures and methods of manufacturing the same |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017525128A (ja) * | 2014-06-16 | 2017-08-31 | インテル・コーポレーション | シリコンダイの相互接続スタック内の埋め込みメモリ |
Also Published As
Publication number | Publication date |
---|---|
US8796118B2 (en) | 2014-08-05 |
FR2979481A1 (fr) | 2013-03-01 |
EP2562802A3 (fr) | 2017-05-03 |
JP6176903B2 (ja) | 2017-08-09 |
FR2979481B1 (fr) | 2016-07-01 |
EP2562802B1 (fr) | 2020-01-08 |
EP2562802A2 (fr) | 2013-02-27 |
US20130052805A1 (en) | 2013-02-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6176903B2 (ja) | 三次元集積回路を作製する方法 | |
US11784185B2 (en) | Source/drain regions in fin field effect transistors (FinFETs) and methods of forming same | |
US7525121B2 (en) | Coplanar silicon-on-insulator (SOI) regions of different crystal orientations and methods of making the same | |
US8633530B2 (en) | Semiconductor device and method of manufacturing the same | |
US9607995B2 (en) | Semiconductor structure and fabrication method thereof, and static random access memory cell | |
US9349656B2 (en) | Method of forming a complementary metal-oxide-semiconductor (CMOS) device | |
US8653598B2 (en) | Electrical switch using gated resistor structures and three-dimensional integrated circuits using the same | |
US20090096036A1 (en) | Semiconductor device and method of manufacturing the same | |
US6867462B2 (en) | Semiconductor device using an SOI substrate and having a trench isolation and method for fabricating the same | |
JP2005514771A (ja) | ボディ結合型絶縁膜上シリコン半導体デバイス及びその方法 | |
JP2009540579A (ja) | 自己整合ゲートjfet構造及びその製造方法 | |
JP2012169639A (ja) | 半導体装置の製造方法 | |
US9590059B2 (en) | Interdigitated capacitor to integrate with flash memory | |
US8710549B2 (en) | MOS device for eliminating floating body effects and self-heating effects | |
US7994009B2 (en) | Low cost transistors using gate orientation and optimized implants | |
JP2010073869A (ja) | 半導体装置およびその製造方法 | |
WO2019128076A1 (zh) | 半导体器件及其制造方法及包括该器件的电子设备 | |
CN109216428B (zh) | 半导体结构及其制造方法 | |
CN111106111A (zh) | 半导体装置及其制造方法及包括该半导体装置的电子设备 | |
US9514942B1 (en) | Method of forming a gate mask for fabricating a structure of gate lines | |
US9018067B2 (en) | Semiconductor device with pocket regions and method of manufacturing the same | |
US11380710B2 (en) | Semiconductor device and method for manufacturing semiconductor device | |
WO2018059108A1 (zh) | 半导体器件及其制造方法及包括该器件的电子设备 | |
CN112420516A (zh) | 形成半导体装置的方法 | |
TWI653759B (zh) | 半導體結構及其形成方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150807 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160825 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160829 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20161129 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170222 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170612 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170711 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6176903 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |