TWI565029B - 具有整合高電壓元件之矽晶粒 - Google Patents

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TWI565029B
TWI565029B TW104114585A TW104114585A TWI565029B TW I565029 B TWI565029 B TW I565029B TW 104114585 A TW104114585 A TW 104114585A TW 104114585 A TW104114585 A TW 104114585A TW I565029 B TWI565029 B TW I565029B
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唐諾德 尼爾森
麥 韋伯
派翠克 摩洛
全箕玟
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英特爾股份有限公司
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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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Description

具有整合高電壓元件之矽晶粒
積體電路以及較具體而言的單片三維積體電路。
單片積體電路(IC)一般包括數個電晶體，諸如製造於平面基板(諸如矽晶圓)之上的金屬氧化物半導體場效電晶體(MOSFET)。IC尺寸的橫向縮小變得愈來愈困難，因為MOSFET閘極尺寸現在低於20nm。隨著元件大小持續降低，隨之而來的是持續標準平面縮小將變得不切實際。此轉折點可能是因為經濟學或物理學，諸如過高的電容、或基於量子的變異性。在第三維度中堆疊元件(典型稱為垂直縮小、或三維(3D)整合)為對於較大電晶體密度之有希望的路徑。
100‧‧‧結構
110‧‧‧基板
120‧‧‧元件層
125‧‧‧元件
127‧‧‧導電接點
130‧‧‧互連
150‧‧‧元件層
160‧‧‧記憶體元件
162‧‧‧連接
164‧‧‧連接
170‧‧‧互連
180‧‧‧已暴露接觸點
1305‧‧‧互連
1306‧‧‧互連
200‧‧‧結構
210‧‧‧基板
220‧‧‧元件層
230‧‧‧互連
235‧‧‧接點
250‧‧‧元件層
260‧‧‧記憶體元件
262‧‧‧導電接點連接點
264‧‧‧導電接點連接點
270‧‧‧互連
2705‧‧‧互連
2706‧‧‧互連
272‧‧‧導電接點
275‧‧‧元件層
280‧‧‧接觸點
300‧‧‧結構
310‧‧‧基板
320‧‧‧元件層
325‧‧‧導電接點
330‧‧‧互連
335‧‧‧導電接點
350‧‧‧元件層
355‧‧‧導電接點
360‧‧‧記憶體元件
370‧‧‧互連
3705‧‧‧互連
3706‧‧‧互連
380‧‧‧接觸點
410‧‧‧基板
420A‧‧‧元件
420B‧‧‧元件
420C‧‧‧元件
425A‧‧‧元件層接點
425B‧‧‧元件層接點
425C‧‧‧元件層接點
430‧‧‧互連
4305‧‧‧互連
4306‧‧‧互連
450‧‧‧元件層
455‧‧‧接點
458‧‧‧接點
462‧‧‧接點
464‧‧‧接點
470‧‧‧互連
480‧‧‧載體晶圓
485‧‧‧介電材料層
490‧‧‧接觸點
495‧‧‧鈍化層
500‧‧‧結構
510‧‧‧基板
520‧‧‧元件層
525‧‧‧元件階層接點
530‧‧‧互連
535‧‧‧層
550‧‧‧元件層
560A‧‧‧元件
560B‧‧‧元件
560C‧‧‧元件
570‧‧‧互連
575‧‧‧接點
580‧‧‧接點
600‧‧‧中介層
602‧‧‧第一基板
604‧‧‧第二基板
606‧‧‧球柵陣列
608‧‧‧金屬互連
610‧‧‧穿孔
612‧‧‧通矽穿孔
614‧‧‧內嵌元件
700‧‧‧運算裝置
702‧‧‧積體電路晶粒
704‧‧‧中央處理單元
706‧‧‧晶粒上記憶體
708‧‧‧通訊晶片
710‧‧‧揮發性記憶體
712‧‧‧非揮發性記憶體
714‧‧‧圖形處理單元
716‧‧‧數位信號處理器
720‧‧‧晶片組
722‧‧‧天線
724‧‧‧觸控螢幕顯示器
726‧‧‧觸控螢幕控制器
728‧‧‧電池
730‧‧‧羅盤
732‧‧‧動作感測器
734‧‧‧揚聲器
736‧‧‧相機
738‧‧‧使用者輸入裝置
740‧‧‧大量儲存裝置
742‧‧‧加密處理器
744‧‧‧全球定位系統裝置
第1圖顯示包括多個元件層及多個互連層的單片三維 積體電路的一個實施例的橫剖面側視圖。
第2A圖顯示單片三維積體電路結構的另一實施例的橫剖面側視圖。
第2B圖顯示單片三維積體電路結構的另一實施例的橫剖面側視圖。
第3圖顯示具有其上形成有數個相對高電壓擺動元件的元件層之基板的橫剖面側視圖。
第4圖顯示在引入被並列至該基板的元件層的複數個第一互連層以後第3圖的結構。
第5圖顯示在引入第二元件層至被並列至該複數個互連層的結構上以後第4圖的結構。
第6圖顯示在引入複數個第二互連於被並列至該第二元件層的結構上以後第5圖的結構。
第7圖顯示在連接該結構至載體晶圓以後第6圖的結構。
第8圖顯示在從該結構移除該基板以後且在形成接觸點於該結構的一側上及連接至複數個第一互連以後第7圖的結構。
第9圖顯示包括第一元件層(包括積體電路元件)的半導體基板的一部分且在形成複數個第一互連(其一些被連接至該第一元件層中的積體電路元件)於該基板上以後的橫剖面側視圖。
第10圖顯示在引入第二元件層於被並列至該複數個第一互連的結構上以後第9圖的結構。
第11圖顯示在形成數個第二積體電路元件於該第二元件層中以後第10圖的結構。
第12圖顯示在形成被並列至且連接至該等第二積體電路元件的一些的複數個第二互連以後且在形成接觸點於該結構的一側上及連接至該複數個第二互連的一些以後第11圖的結構。
第13圖為實施一或更多實施例的中介層。
第14圖示出運算裝置的實施例。
【發明內容及實施方式】
積體電路(IC)及形成IC的方法被揭示。在 一個實施例中，單片三維(3D)IC及其製造方法與用途被描述，其在一個實施例中包括元件層(包括在晶粒的各別元件層中具有不同電壓範圍的元件)。藉由至少部份分離在不同元件層中不同電壓範圍的元件，該單片3D IC提供增加的面積給特定元件，容許元件密度增加且容許製造技術在元件層被修改以供該特定元件被形成於其上。
在下列說明中，例示性實施方式的各種態樣 將藉由使用熟習本技藝之人士常採用的術語加以描述，以傳達他們成果的主要內容給其他熟習本技藝之人士。然而，對熟習本技藝之人士而言將顯而易見的是，實施例可藉由僅僅一些所述態樣加以實行。為了解說之目的，特定數量、材料及配置被陳述以便提供該等例示性實施方式的徹底理解。然而，對熟習本技藝之人士而言將顯而易見的 是，實施例可在沒有該等特定細節的情況下加以實行。在其他例子中，熟知的特徵被省略或簡化以便不模糊該等例示性實施方式。
各種操作將被描述作為依次的多個分離操 作，以最有助於理解此處所述實施例的方式，然而描述的順序不應被詮釋成暗指這些操作必然為順序相關。尤其，這些操作無需以呈現的順序加以施行。
實施方式可在基板上被形成或實行，諸如半 導體基板。在一個實施方式中，該半導體基板可為藉由使用大塊矽或絕緣層上矽子結構所形成的結晶基板。在其他實施方式中，該半導體基板可藉由使用替代材料(其可能或未能與矽結合)加以形成，其包括但不限於鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、砷化銦鎵、銻化鎵、或第III-V族或第IV族材料的其他組合。儘管該基板可從其形成的幾個材料實例在此處被描述，可以用作其上可建立半導體元件的基礎之任何材料落在精神與範圍內。
複數個電晶體，諸如金屬氧化物半導體場效 電晶體(MOSFET或簡單的MOS電晶體)，可被製造於該基板上，諸如將在此處被提到在元件層中。在各種實施方式中，該等MOS電晶體可為平面電晶體、非平面電晶體、或兩者的組合。非平面電晶體包括FinFET電晶體(諸如雙閘極電晶體與三閘極電晶體)、及環繞式或全包覆閘極電晶體(諸如奈米帶與奈米線電晶體)。儘管此處所述的實施方式可能僅示出平面電晶體，應注意到的是， 實施例也可藉由使用非平面電晶體加以實行。
各個MOS電晶體包括由至少二層(閘極介電 層與閘極電極層)所形成的閘極堆疊。該閘極介電層可包括一個層或層的堆疊。該一或更多層可包括氧化矽、二氧化矽(SiO2)及/或高k介電材料。該高k介電材料可包括諸如鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮、及鋅的元素。可被使用於該閘極介電層中的高k材料的實例包括但不限於氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦，氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、及鈮酸鉛鋅。在一些實施例中，退火程序可對該閘極介電層實行以在高k材料被使用時改善其品質。
該閘極電極層被形成於該閘極介電層上且可 由至少一個P型功函數金屬或N型功函數金屬所組成，取決於是否該電晶體為PMOS或NMOS電晶體。在一些實施方式中，該閘極電極層可由二或更多金屬層的堆疊所組成，此處一或更多金屬層為功函數金屬層且至少一個金屬層為填充金屬層。
針對PMOS電晶體，可被使用於該閘極電極 的金屬包括但不限於釕、鈀、鉑、鈷、鎳、及導電金屬氧化物，例如，氧化釕。P型金屬層將使具有介於約4.9eV與約5.2eV的功函數的PMOS閘極電極能夠形成。針對NMOS電晶體，可被使用於該閘極電極的金屬包括但不限於鉿、鋯、鈦、鉭、鋁、這些金屬的合金、及這些金屬的 碳化物，諸如碳化鉿、碳化鋯、碳化鈦、碳化鉭、及碳化鋁。N型金屬層將使具有介於約3.9eV與約4.2eV的功函數的NMOS閘極電極能夠形成。
在一些實施方式中，該閘極電極可由「U」形 結構所組成，該結構包括實質平行於該基板的表面的底部分以及實質垂直於該基板的頂表面的二個側壁部分。在另一實施方式中，形成該閘極電極的金屬層的至少一者可簡單地為實質平行於該基板的頂表面的平面層且未包括實質垂直於該基板的頂表面的側壁部分。在另外的實施方式中，該閘極電極可由U形結構及平面、非U形結構的組合所組成。例如，該閘極電極可由形成於一或更多平面、非U形層頂上的一或更多U形金屬層所組成。
在一些實施方式中，一對側壁間隔可被形成 於圍住該閘極堆疊的閘極堆疊的相對側上。該等側壁間隔可從諸如氮化矽、氧化矽、碳化矽、以碳摻雜的氮化矽、及氧氮化矽的材料所形成。用以形成側壁間隔的程序在本技藝中眾所周知且一般包括沈積及蝕刻處理步驟。在替代實施方式中，複數個間隔對可被使用，例如，二對、三對、或四對側壁間隔可被形成於該閘極堆疊的相對側上。
如在本技藝中眾所周知，源極及汲極區被形 成於相鄰於各MOS電晶體的閘極堆疊的基板內。該等源極及汲極區一般藉由使用植入/擴散程序或者蝕刻/沈積程序加以形成。在前者程序中，諸如硼、鋁、銻、磷、或砷的摻雜劑可被離子植入至該基板中以形成該等源極及汲極 區。啟動該等摻雜劑且造成它們進一步擴散進入該基板的退火程序典型接在該離子植入程序以後。在後者程序中，該基板首先被蝕刻以在該等源極及汲極區的位置形成凹陷。磊晶沈積程序可接著被進行而用被用來製造該等源極及汲極區的材料充填該凹陷。在一些實施方式中，該等源極及汲極區可藉由使用諸如鍺化矽或碳化矽的矽合金加以製造。在一些實施方式中，該磊晶沈積的矽合金可以在原位以諸如的硼、砷、或磷的摻雜劑加以摻雜。在另外的實施方式中，該等源極及汲極區可藉由使用諸如鍺或第III-V族材料或合金的一或更多替代半導體材料加以形成。並且在另外的實施例中，一或更多層的金屬及/或金屬合金可被用來形成該等源極及汲極區。
一或更多層間介電層(ILD)被沈積於該等 MOS電晶體之上。該等ILD層可藉由使用已知它們在積體電路結構中的適用性的介電材料(諸如低k介電材料)加以形成。可被使用的介電材料的實例包括但不限於二氧化矽(SiO2)、碳摻雜氧化物(CDO)、氮化矽、諸如全氟環丁烷或聚四氟乙烯、氟矽酸鹽玻璃(FSG)的有機聚合物、及諸如倍半矽氧烷、矽氧烷、或有機矽酸鹽玻璃的有機矽酸鹽。該等ILD層可包括氣孔或氣隙以進一步降低它們的介電常數。
一般而言，單片3D IC意味著相對於晶粒 (元件層加大塊基板)呈現元件層形式的二或更多階層的元件(例如，電晶體)。該等元件層在基板上及基板之上 被互連。例如，從第一半導體基板開始，第一元件層的元件(例如，電晶體)依據傳統技術加以製造且複數個第一互連被連接至該等元件。包括第二元件層的元件或者缺少元件的施體基板接著被接合至該第一基板且該施體基板的一部分被切掉而留下被並列至該複數個第一互連或並列於該複數個第一互連上的該第二元件層的半導體薄膜。此方法當然僅為獲得用於該第二層的元件的單晶基板的許多方式之一。在接合前該第二元件層缺少元件處，第二元件層的元件(例如，電晶體)接著在該半導體薄膜中被製造且階層間互連可被形成於該等電晶體階層之間。複數個第二互連被形成於該第二元件層上而該等互連的一些連接至該第二元件層中的元件且可操作以連接該單片3D IC至基板(例如，封裝基板)的接觸點被形成至該複數個第二互連。
在前述實例中，該第一元件層及該第二元件 層的任一者可包括具有比該等元件層的另一者中所包括的元件更高的電壓範圍之元件。代表性地，具有較高電壓範圍的元件包括但不限於可操作用於高頻(例如，射頻(RF))及功率切換應用的元件。此種元件的範例為相對大(例如，較舊一代)的p型及/或n型元件、諸如氮化鎵(GaN)或砷化鎵(GaAs)的高電子遷移率電晶體。代表性地，此種元件可包括可承受增加電壓及提供增加驅動電流的元件。此種元件傾向於大於最先進的邏輯元件。較低電壓範圍典型較快元件包括邏輯元件，諸如FinFET或 可能以比較高電壓範圍元件更高的間距配置於元件層上的其他降低形狀因子元件。代表性地，目前FinFET具有零至1.5volts的電壓範圍。較高電壓範圍元件在一個實施例中為具大於1.5volts的電壓範圍的元件，諸如最高至5.5volts的範圍。
第1圖顯示包括多個元件層及多個互連層的 單片3D IC的一個實施例。參照第1圖，結構100包括基板110，其為例如單晶半導體基板(例如，單晶矽)或絕緣體上半導體結構。基板110包括元件層120，其在此實施例中包括數個元件125。在一個實施例中，元件125包括高電壓範圍元件，諸如使用於高頻(例如，RF)及功率切換應用的元件。實例包括但不限於氮化鎵(GaN)或較大(例如，較舊一代)的p型及/或n型電晶體元件。
並列至元件層120或並列於元件層120上的 是被連接至元件層120的元件125的複數個互連130。此處元件125及元件層120包括具有相對比目前邏輯元件更高的電壓範圍的元件，此種複數個互連130具有被選定以容納例如電負載的阻抗(例如，阻抗匹配)的尺寸。第1圖示出具有可操作以容納具有較高電壓範圍的元件的尺寸之互連1306(大或厚互連)。代表性地，在一個實施例中，互連1305具有大約至少0.67倍閘極間距的厚度且互連1306具有超過100至1000倍互連1305厚度的厚度。 第1圖顯示元件125與互連1306間的導電接點127。複數個互連130也包括可操作以容納較高速元件的一或更多 互連1305(例如，小或薄互連)。複數個互連130由諸如銅的導電材料所形成且被層間介電材料(例如，氧化物)互相絕緣。覆蓋複數個互連130的最終互連(如所見)的也是介電材料。
第1圖顯示被並列至複數個互連130或並列 於複數個互連130上的元件層150。在一個實施例中，元件層150單晶半導體(例如，矽)層，其藉由層轉移程序從另一基板轉移至其在結構100中的位置。元件層150在一個實施例中包括數個元件，諸如一或多個數值陣列的邏輯及/或高速元件，諸如邏輯元件。在一個實施例中，此種元件可包括多閘極場效電晶體(FET)，諸如FinFET。 此種元件在一個實施例中以比元件層120中的較高電壓範圍元件的配置更細之間距加以配置。在一個實施例中，元件層150中的元件的一些被連接至複數個互連130的一些。如第1圖中所示覆蓋元件層150的是複數個互連170。複數個互連170被連接至元件層150中的元件且具有在一個方面中針對與此種元件的相容性(例如，阻抗匹配)所選擇的尺寸。第1圖也顯示被內嵌於複數個互連170中的記憶體元件160。記憶體元件160包括例如可擴充二電晶體記憶體(STTM)或電阻式隨機存取記憶體(ReRAM)元件，其在一個實施例中被連接至元件層150中的元件。第1圖顯示記憶體元件160的一者與複數個互連130的互連的一者間的連接162(導電接點)以及該記憶體元件與複數個互連170的一者間的連接164。在一個 實施例中，諸如元件層150中的電晶體的元件可操作以在寫入及讀取操作期間致能個別記憶體位元。
並列至複數個互連170或並列於複數個互連 170上的是已暴露接觸點180，其提供接觸點給對結構100的電源、接地、VCC及VSS連接性。此種接觸點可被用來連接結構100至基板，諸如封裝基板。接點180依據傳統技術被連接至包括佈線層(routing layer)的金屬化層，此處此種金屬化層與該最終互連及該結構的已暴露表面絕緣。
第2A圖顯示單片3D IC結構的另一實施例。 參照第2A圖，結構200包括例如單晶半導體(例如，矽)或絕緣結構上半導體的基板210。在一個實施例中，基板210包括包括一陣列或多個陣列的高速邏輯元件的元件層220。第2A圖中並列至基板210或並列於基板210上的是例如代表性匹配於基板201上的任何元件的阻抗之銅互連的複數個互連230。設置或內嵌於複數個互連230中的是例如STTM或ReRAM的記憶體元件260。並列至複數個互連230或並列於複數個互連230上，在第2A圖中所示的實施例中，結構200包括元件層250。在一個實施例中，元件層250包括一陣列或多個陣列的高速元件，諸如以相對比較大元件更細的間距加以設置或配置的高速邏輯元件。元件層250可藉由層轉移程序從另一基板加以引入。元件層250中的元件的一些透過諸如接點235的導電接點被連接至複數個互連230的一些。
並列至第2A圖中的結構200的元件層250或 並列於該元件層250上的是複數個互連270。複數個互連270包括具有阻抗被匹配於元件層250中的元件的尺寸之互連。複數個互連270也可包括具有容納較高擺動電壓元件或較大(例如，較舊一代)PMOS及/或NMOS元件的尺寸之互連。第2A圖顯示針對匹配於矽元件層250中的高速元件所選擇的尺寸之互連2705以及元件層250中的元件與互連2705間的導電接點255。第2A圖也顯示複數個互連270具有針對較高或較大電壓擺動元件所匹配的尺寸之互連2706。
並列至複數個互連270或並列於複數個互連 270上的是元件層275。在一個實施例中，元件層275包括較高電壓擺動元件(諸如氮化鎵元件)或較大(例如，較舊一代)PMOS及/或NMOS元件。此種元件在一個實施例中透過導電接點272被連接至複數個互連270的一些，尤其連接至針對阻抗匹配元件層275中的元件所選擇的尺寸之互連2706。元件層275在一個實施例中透過層轉移程序從例如另一基板被引入至結構200。第2A圖也顯示接觸點280，形成於元件層275的相對於並列至互連270或並列於互連270上的表面之表面上。接觸點280在一個實施例中被用來連接結構200至基板，諸如封裝基板。
針對第2A圖的記憶體元件260及結構200， 第2A圖顯示被內嵌於複數個互連230中的記憶體元件 260。記憶體元件的一個側可被連接至複數個互連230的互連(透過導電接點連接點262)且記憶體元件的另一側被連接至複數個互連270的互連(透過導電接點連接點264)。元件層250中的元件(例如，電晶體)透過導電接點被連接至該等記憶體元件的一些且可操作以在寫入及讀取操作期間致能記憶體元件。
第2B圖顯示單片3D IC結構的另一實施例。 參照第2B圖，結構300包括例如單晶半導體材料(例如，矽)或絕緣體上半導體結構的基板310。在此實施例中，基板310任選地包括包括高性能、高速元件(諸如高速邏輯元件)的元件層320。並列至基板310或並列於基板310上的是具有容納元件層320中的阻抗匹配元件的尺寸之複數個互連330。第2B圖顯示複數個互連330的一些與元件層320中的元件間的導電接點325。內嵌於複數個互連330內的是任選的例如STTM及/或RERAM記憶體元件的記憶體元件360。
第2B3圖中並列至結構300的複數個互連 330的是元件層350。在一個實施例中，元件層350包括高速元件，諸如高速邏輯元件。元件層350中的此種元件透過導電接點335被連接至複數個互連330的一些。
並列至元件層350或並列於元件層350上的 是複數個互連370，包括具有可操作以被阻抗匹配於元件層350中的元件的尺寸之互連3705。第2A圖顯示互連3705的一些與元件層350間的導電接點355。複數個互連 370也包括互連3706，其具有可操作以被阻抗匹配於高電壓擺動元件的尺寸。第2B圖顯示被形成至互連3706且被暴露於結構300的一側上的接觸點380。接觸點380可被用來連接結構300至諸如封裝基板另一結構。
第3-8圖描述一種形成單片3D IC的方法。 參照第3圖，在一個實施例中，高電壓擺動元件及/或較大(例如，較舊一代)PMOS及/或NMOS元件被形成於基板上。第3圖顯示例如單晶半導體基板(例如，矽基板)的基板410。設置於基板410上的是包括元件420A、420B及420C的元件層。元件420A為例如GaN元件；元件420B為例如較舊一代的n型元件；且元件420C代表性地為較舊一代的p型元件。此種裝置可被使用於高功率應用中。
第4圖顯示在引入被並列至結構410的複數 個互連以後第3圖的結構，此處該複數個互連的一些被連接至該等元件。第4圖顯示包括互連4305的複數個互連430，互連4305具有相容於(例如，阻抗匹配)相對高電壓擺動元件(諸如元件420A、420B及420C)的尺寸。複數個互連430也包括互連4306，其在一個實施例中具有不同於互連4305的尺寸的尺寸。在一個實施例中，複數個互連430為銅材料且隨著本技藝中已知加以圖案化。該等元件與第一階互連間的元件層接點425A、425B及425C可為鎢或銅且互連間的層間接點為例如銅。該等互連互相絕緣且藉由介電材料(例如，氧化物)形成該等元件。
第5圖顯示在引入元件層至該結構上以後第4 圖的結構。第5圖顯示被並列至複數個互連430或被並列於複數個互連430上的元件層450。在一個實施例中，元件層450為單晶半導體層(例如，矽層)，包括透過層轉移程序引入的一層。元件層450在轉移的時候可能或未能包括元件。在此種層在轉移的時候不包括元件的實施例中，複數個元件可在轉移後被形成。此種元件包括高速元件，諸如高速邏輯元件(例如，finFET元件)。此種元件也可在元件層450中以比高電壓擺動元件及/或關聯於結構400上的其他元件層(例如，包括元件420A-420C的元件層)的較大(較舊一代)元件更細的間距加以佈局或配置。此種元件在一個實施例中透過例如該元件層與該互連間的接點455被連接至複數個互連430的互連4306。
第6圖顯示在引入複數個互連於該結構上以 後第5圖的結構。第6圖顯示被並列至元件層450或被並列於元件層450上的複數個互連470，此處複數個互連470的一些被連接至元件層450中的元件。如第6圖中所示，元件層450中的元件可透過接點458被連接至複數個互連470的一些及/或透過接點455被連接至複數個互連430的一些。第6圖也顯示被內嵌於複數個互連470中的記憶體元件。在一個實施例中，記憶體元件(例如，STTM及/或ReRAM元件)在一端被連接至複數個互連470(透過接點464)且透過接點462被連接至元件層450及至複數個互連430。元件層450中的元件可操作以在記 憶體讀取及寫入操作期間致能記憶體元件。
第6圖顯示如本技藝中已知的互相隔離且由 介電材料與該元件層隔離的複數個互連470。複數個互連470在一個實施例中選自由電鍍程序所引入的諸如銅的材料而對元件層450中的元件的接點458代表性地為銅或鎢且互連間的接點為銅。
第7圖顯示在連接該結構至載體晶圓以後第6 圖的結構。在一個實施例中，來自第7圖的結構400被顛倒且接合至載體晶圓。第7圖顯示例如矽或陶瓷或其他合適基板的載體晶圓480。在一個實施例中覆蓋載體晶圓480的表面的是介電材料層485(例如，氧化物層)。第7圖顯示被並列至載體晶圓480的複數個互連470。
第8圖顯示在從該基板移除基板410以後第7 圖的結構。在一個實施例中，基板410由機械性(例如，研磨)或其他機制(例如，蝕刻)移除。基板410被移除到至少一元件層(在此實施例中包括元件420A、420B及420C)留在該載體晶圓上的程度。第8圖也顯示在引入接觸點490至複數個互連430(尤其至互連4305)以後的結構。第8圖也顯示在用(例如氧化物的)鈍化層495鈍化該元件層的元件以後的結構。接觸點490可被用來連接結構400至基板，諸如封裝基板。一旦形成，該結構(若在晶圓階層被形成)可被分割成分離的單片3D IC。第8圖代表性顯示在分割以後的結構400且以虛線示出透過對接觸點480的焊接連接而連接該結構至封裝基板。
第9-12圖顯示一種形成單片3D IC的方法的 第二實施例。參照第9圖，在一個實施例中，諸如高速邏輯元件(例如，FinFET)的高速元件被形成於基板上。第9圖顯示例如諸如單晶矽的單晶半導體材料的基板510。 設置於基板510上的是包括一陣列或多個陣列的相對高速元件的元件層520。並列至第9圖中的元件層520或並列於元件層520上的是複數個互連530，在一個實施例中被選定具有相容於(例如，阻抗匹配)元件層520中的細間距高速元件的尺寸。此種複數個互連530可由本技藝中已知的程序加以形成。第9圖也顯示元件層520中的元件與複數個互連530的一些間的元件階層接點525。此種元件階層接點525可代表性地為鎢材料或銅材料。互連間的接點代表性地為銅材料。複數個互連530由諸如氧化物的層間介電材料加以互相分離。第9圖也顯示覆蓋複數個互連530的最終一個之介電材料的層535(如所見)。
第10圖顯示在轉移元件層至該結構以後第9 圖的結構。代表性地，包括被指定作為元件層的區的犧牲基板可被接合至結構500，使得該指定的元件層被並列至複數個互連530(於層535上)。一旦包括該元件層的犧牲基板被接合至結構500，該犧牲基板可被移除，諸如藉由機械性手段(例如，研磨)或其他機制(例如，蝕刻)。第10圖顯示被並列至複數個互連530的元件層550。
第11圖顯示在形成元件層550中的元件以後 第10圖的結構。在一個實施例中，元件層550中所形成的元件包括具有比元件層520中的元件更高的電壓範圍及具有更大的間距之元件。第11圖代表性顯示元件560A(其為例如用於高功率應用的GaN元件)及元件560B與元件560C(其分別為例如較舊一代的p型及n型元件)。此種元件可如本技藝中已知加以形成。
第12圖顯示在引入被並列至元件層550的複 數個互連570以後第11圖的結構。在一個實施例中，複數個互連570被選定為相容於元件560A、560B及560C(例如，高電壓範圍元件)。因此，複數個互連570的尺寸針對其相容性(例如，阻抗匹配)加以選擇。第12圖顯示透過可為鎢或銅的接點575連接至元件層550中的元件之複數個互連570的一些。複數個互連570代表性地為藉由例如電鍍程序所形成的銅材料。複數個互連570被諸如氧化物的層間介電材料互相絕緣。一層介電材料也被設置於複數個互連570的最終一個上(如所見)。
第12圖也顯示被形成至複數個互連570的一 者的接點580。此種接點580可被用來連接結構500至另一結構，諸如封裝基板。此種接點被示為直接連接至複數個互連570的一些。被理解的是，此種接點可被形成至被連接至複數個互連570的一些的金屬化層。
在以上實施例中，元件層被轉移至缺少元件 的結構。在另一實施例中，諸如元件560A、元件560B及元件560C的元件可被形成於犧牲基板上且在此種形成以 後被轉移。在另一實施例中，元件560A、元件560B及元件560C的一些可在轉移以前被形成且其他在轉移以後被形成。
第13圖示出包括本發明一或更多實施例的中 介層600。中介層600為一種中介基板，用來橋接第一基板602至第二基板604。第一基板602可為例如積體電路晶粒。第二基板604可為例如記憶體模組、電腦母板、或另一積體電路晶粒。一般而言，中介層600之目的為將連接擴大至較寬間距或者將連接重新路由至不同連接。例如，中介層600可耦合積體電路晶粒至球柵陣列(BGA)606，球閘陣列606可後續被耦合至第二基板604。在一些實施例中，第一及第二基板602/604被附接至中介層600的相對側。在其他實施例中，第一及第二基板602/604被附接至中介層600的相同側。並且在另外的實施例中，三或更多基板藉由中介層600加以互連。
中介層600可由環氧樹脂、玻璃纖維強化環 氧樹脂、陶瓷材料、或諸如聚醯亞胺的聚合物材料所形成。在另外的實施方式中，該中介層可由交替的剛性或柔性材料所形成，其可包括以上供使用於半導體基板中所述的相同材料，諸如矽、鍺、及其他第III-V族及第IV族材料。
該中介層可包括金屬互連608及穿孔610，包 括但不限於通矽穿孔(TSV)612。中介層600可進一步包括內嵌元件614，包括被動及主動元件兩者。此種元件 包括但不限於電容器、解耦合電容器、電阻器、電感器、熔絲、二極體、變壓器、感測器、及靜電放電(ESD)元件。諸如射頻(RF)元件、功率放大器、電源管理元件、天線、陣列、感測器、及MEMS元件的較複雜元件也可被形成於中介層600上。
依據本發明的實施例，此處所揭示的設備或 程序可被使用於中介層600的製造中。
第14圖示出依據本發明的一個實施例的運算 裝置700。運算裝置700可包括數個組件。在一個實施例中，這些組件被附接至一或更多母板。在替代實施例中，這些組件被製造至單一系統晶片(SoC)晶粒上而非母板上。運算裝置700中的組件包括但不限於積體電路晶粒702及至少一個通訊晶片708。在一些實施方式中，通訊晶片708被製造作為積體電路晶粒702的一部份。積體電路晶粒702可包括CPU 704以及晶粒上記憶體706，通常使用作為快取記憶體，其可藉由諸如內嵌DRAM(eDRAM)或自旋轉移力矩記憶體(STTM或STTM-RAM)的技術加以提供。
運算裝置700可包括可能或未能被實體或電 氣耦合至該母板或者被製造於SoC晶粒內的其他組件。這些其他組件包括但不限於揮發性記憶體710(例如，DRAM)、非揮發性記憶體712(例如，ROM或快閃記憶體)、圖形處理單元714(GPU)、數位信號處理器716、加密處理器742(執行硬體內的加密演算法的專用 處理器)、晶片組720、天線722、顯示器或觸控螢幕顯示器724、觸控螢幕控制器726、電池728或其他電源、功率放大器(未顯示)、全球定位系統(GPS)裝置744、羅盤730、動作協同處理器或感測器732(其可包括加速計、陀螺儀、及羅盤)、揚聲器734、相機736、使用者輸入裝置738(諸如鍵盤、滑鼠、觸控筆、及觸控墊)、及大量儲存裝置740(諸如硬碟機、光碟(CD)、數位多功能光碟(DVD)、等等)。
通訊晶片708致能無線通訊以供轉移資料進 出運算裝置700。術語「無線」及其派生詞可被用來描述電路、裝置、系統、方法、技術、通訊頻道等，其可透過使用已調變電磁輻射通過非固態媒體來通訊資料。該術語未暗指相關裝置不含有任何線，儘管在一些實施例中它們可能沒有。通訊晶片708可實施數個無線標準或協定的任一者，包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物、以及指定作為3G、4G、5G、與之後的任何其他無線協定。運算裝置700可包括複數個通訊晶片708。例如，第一通訊晶片708可專用於短程無線通訊(諸如Wi-Fi及藍芽)且第二通訊晶片708可專用於長程無線通訊(諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他)。
運算裝置700的處理器704在一個實施例中 為包括多個元件層的單片3D IC，其依據以上所述實施例加以形成。術語「處理器」可意指任何裝置或裝置的部分，其處理來自暫存器及/或記憶體的電子資料以轉變該電子資料成為可被儲存於暫存器及/或記憶體中的其他電子資料。
通訊晶片708也可在一個實施例中包括包括 多個元件層的單片3D IC，其依據以上所述實施例加以形成。
在另外的實施例中，運算裝置700內所容納 的另一組件可含有依據以上所述實施方式之包括多個元件層的單片3D IC。
在各種實施例中，運算裝置700可為膝上型 電腦、小筆電、筆記型電腦、超輕薄筆電、智慧型手機、平板、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在另外的實施方式中，運算裝置700可為處理資料的任何其他電子裝置。
實例
實例1為一種方法，包括形成複數個第一元件於基板上；形成複數個第一互連於該基板上，其中該複數個第一互連的一些被耦合至該複數個第一元件的一些； 將缺少複數個第二元件的元件層以及包括複數個第二元件的元件層的一者耦合至該複數個第一互連的一些，條件是在缺少該複數個第二元件的元件層被耦合處，該方法包括之後形成複數個第二元件於該元件層上；形成複數個第二互連於該第二元件層上，其中該複數個第二互連的一些被耦合至該複數個第二元件的一些；及形成對該複數個第一互連的一些及該複數個第二互連的一些的一者之接觸點，該等接觸點可操作用於連接至外源。
在實例2中，實例1的該複數個第一元件及 該複數個第二元件的一者包括具有比該複數個第一元件及該複數個第二元件的另一者更高之電壓範圍的元件。
在實例3中，實例1的該基板包括犧牲基 板，該方法進一步包括：耦合該犧牲基板至載體基板；及移除該犧牲基板。
在實例4中，實例3的該複數個第二元件包 括以比該複數個第一元件的間距更細之間距加以設置的元件且耦合該犧牲基板至該載體基板包括設置該複數個第二互連於該元件層與該載體基板之間。
在實例5中，實例4的該等接觸點被耦合至 該複數個第二互連的一些。
在實例6中，實例1的形成複數個第二互連 包括形成包含該複數個第二互連及複數個記憶體元件的互連堆疊。
在實例7中，實例1的該複數個第一元件包 括以比該複數個第一元件的間距更細之間距加以設置的元件且該複數個第二元件的一些具有比該複數個第二元件更高的電壓範圍。
在實例8中，實例7的形成複數個第二元件 包括耦合該等第二元件至該複數個第一互連的至少一者。
在實例9中，實例7的耦合元件層至該基板 上的該複數個第一互連包括形成該複數個第二元件於第二基板上的元件層中，且在耦合該元件層至該複數個第一互連以後，該方法包括薄化該第二基板。
在實例10中，實例7的該等接觸點被耦合至該複數個第二互連的一些。
實例11為一種由實例1-10的方法的任一者所形成之三維積體電路。
實例12為一種設備，包括：第一元件層，包括被設置於基板上的複數個第一互連與複數個第二互連間的複數個第一電路元件，其中該複數個第一互連的一些及該複數個第二互連的一些被耦合至該複數個第一電路元件的一些；第二元件層，包含被並列及耦合至該複數個第一互連及該複數個第二互連的一者之複數個第二元件；及接觸點，耦合至該複數個第一互連的一些及該複數個第二互連的一些的一者，該等接觸點可操作用於連接至外源，其中該複數個第一元件及該複數個第二元件的一者包括具有比該複數個第一元件及該複數個第二元件的另一者更高之電壓範圍的元件。
在實例13中，實例12的該第一元件層的該 複數個第一電路元件包括以比該複數個第二電路元件的間距更細之間距加以設置的元件且該複數個第一互連被設置於載體基板與該第一元件層之間。
在實例14中，實例13的該等接觸點被耦合 至該複數個第二互連的一些。
在實例15中，實例12的複數個記憶體元件 被設置於該複數個第一互連及該複數個第二互連的一者內。
在實例16中，實例12的該等接觸點包括電 路接觸點，該設備進一步包含包含被耦合至該等電路接觸點的封裝接觸點之封裝。
實例17為一種方法，包括：形成包含複數個 第一電路元件的第一元件層；形成複數個第一互連，其中該複數個第一互連的一些被耦合至該複數個第一元件的一些；將缺少複數個第二元件的第二元件層以及包括複數個第二元件的元件層的一者並列至該複數個第一互連的一些，條件是在缺少該複數個第二元件的元件層被耦合處，該方法包括形成複數個第二元件；形成複數個第二互連於該第二元件層上，其中該複數個第二互連的一些被耦合至該複數個第二元件的一些；及並列接觸點至該複數個第一互連的一些及該複數個第二互連的一些的一者，該等接觸點可操作用於連接至外源，其中該複數個第一元件及該複數個第二元件的一者包括具有比該複數個第一元件及該複 數個第二元件的另一者更高之電壓範圍的元件。
在實例18中，實例17的該第一元件層被形 成於犧牲基板上，該方法進一步包括：耦合該犧牲基板至載體基板；及移除該犧牲基板。
在實例19中，實例18的該複數個第二元件 包括以比該複數個第一元件的間距更細之間距加以設置的元件且耦合該犧牲基板至該載體基板包括設置該複數個第二互連於該元件層與該載體基板之間。
在實例20中，實例19的該等接觸點被並列至該複數個第二互連的一些。
在實例21中，實例17的形成複數個第二互連包括形成包含該複數個第二互連及複數個記憶體元件的互連堆疊。
在實例22中，實例17的並列第二元件層至該複數個第一互連包括形成該複數個第二元件於基板上的元件層中，且在並列該第二元件層至該複數個第一互連以後，該方法包括薄化該第二基板。
在實例23中，實例17的該等接觸點被耦合至該複數個第二互連的一些。
實例24為一種由實例17-23的方法的任一者所製做之三維積體電路。
本發明之所示實施方式的以上說明，包括在發明摘要中所述，未意圖為窮舉性或限制本發明於所揭示的精確形式。儘管本發明的特定實施方式及針對本發明的 實例為了例示目的而在此處被描述，各種等效修改在本發明的範圍內是可能的，如同熟習相關技藝之人士將認清。
這些修改可按照以上詳細說明對本發明做出。下列申請專利範圍中所使用的術語不應被詮釋成限制本發明至說明書及申請專利範圍中所揭示的特定實施方式。反之，本發明的範圍將完全由下列申請專利範圍加以決定，其將依據請求項解釋的既定原則加以詮釋。
100‧‧‧結構
110‧‧‧基板
120‧‧‧元件層
125‧‧‧元件
127‧‧‧導電接點
130‧‧‧互連
150‧‧‧元件層
160‧‧‧記憶體元件
162‧‧‧連接
164‧‧‧連接
170‧‧‧互連
180‧‧‧已暴露接觸點
1305‧‧‧互連
1306‧‧‧互連

Claims (19)

  1. 一種用於形成積體電路(Integrated circuit；IC)的方法，包含：形成複數個第一元件於基板上；形成複數個第一互連於該基板上，其中該複數個第一互連的一些被耦合至該複數個第一元件的一些；將缺少複數個第二元件的第二元件層以及包含複數個第二元件的元件層的一者耦合至該複數個第一互連的一些，條件是在缺少該複數個第二元件的元件層被耦合處，該方法包含之後形成複數個第二元件於該元件層上；形成複數個第二互連於該第二元件層上，其中該複數個第二互連的一些被耦合至該複數個第二元件的一些；及形成對該複數個第一互連的一些及該複數個第二互連的一些的一者之接觸點，該等接觸點可操作用於連接至外源，其中該基板包含犧牲基板，該方法進一步包含：耦合該犧牲基板至載體基板；及移除該犧牲基板。
  2. 如申請專利範圍第1項的方法，其中該複數個第一元件及該複數個第二元件的一者包含具有比該複數個第一元件及該複數個第二元件的另一者更高之電壓範圍的元件。
  3. 如申請專利範圍第1項的方法，其中該複數個第二元件包含以比該複數個第一元件的間距更細之間距加以 設置的元件且耦合該犧牲基板至該載體基板包含設置該複數個第二互連於該元件層與該載體基板之間。
  4. 如申請專利範圍第3項的方法，其中該等接觸點被耦合至該複數個第二互連的一些。
  5. 如申請專利範圍第1項的方法，其中形成複數個第二互連包含形成包含該複數個第二互連及複數個記憶體元件的互連堆疊。
  6. 如申請專利範圍第1項的方法，其中該複數個第一元件包含以比該複數個第一元件的間距更細之間距加以設置的元件且該複數個第二元件的一些具有比該複數個第二元件更高的電壓範圍。
  7. 如申請專利範圍第6項的方法，其中形成複數個第二元件包含耦合該等第二元件至該複數個第一互連的至少一者。
  8. 如申請專利範圍第6項的方法，其中耦合元件層至該基板上的該複數個第一互連包含形成該複數個第二元件於第二基板上的元件層中，且在耦合該元件層至該複數個第一互連以後，該方法包含薄化該第二基板。
  9. 如申請專利範圍第6項的方法，其中該等接觸點被耦合至該複數個第二互連的一些。
  10. 一種積體電路，包含：第一元件層，包含被設置於基板上的複數個第一互連與複數個第二互連間的複數個第一電路元件，其中該複數個第一互連的一些及該複數個第二互連的一些被耦合至該 複數個第一電路元件的一些；第二元件層，包含被並列及耦合至該複數個第一互連及該複數個第二互連的一者之複數個第二元件；及接觸點，耦合至該複數個第一互連的一些及該複數個第二互連的一些的一者，該等接觸點可操作用於連接至外源，其中該複數個第一元件及該複數個第二元件的一者包含具有比該複數個第一元件及該複數個第二元件的另一者更高之電壓範圍的元件，及其中該第一元件層的該複數個第一電路元件包含以比該複數個第二電路元件的間距更細之間距加以設置的元件且該複數個第一互連被設置於載體基板與該第一元件層之間。
  11. 如申請專利範圍第10項的設備，其中該等接觸點被耦合至該複數個第二互連的一些。
  12. 如申請專利範圍第10項的設備，其中複數個記憶體元件被設置於該複數個第一互連及該複數個第二互連的一者內。
  13. 如申請專利範圍第10項的設備，其中該等接觸點包含電路接觸點，該設備進一步包含包含被耦合至該等電路接觸點的封裝接觸點之封裝。
  14. 一種用於形成積體電路(Integrated circuit；IC)的方法，包含：形成包含複數個第一電路元件的第一元件層； 形成複數個第一互連，其中該複數個第一互連的一些被耦合至該複數個第一元件的一些；將缺少複數個第二元件的第二元件層以及包含複數個第二元件的元件層的一者並列至該複數個第一互連的一些，條件是在缺少該複數個第二元件的元件層被耦合處，該方法包含形成複數個第二元件；形成複數個第二互連於該第二元件層上，其中該複數個第二互連的一些被耦合至該複數個第二元件的一些；及並列接觸點至該複數個第一互連的一些及該複數個第二互連的一些的一者，該等接觸點可操作用於連接至外源，其中該複數個第一元件及該複數個第二元件的一者包含具有比該複數個第一元件及該複數個第二元件的另一者更高之電壓範圍的元件，及其中該第一元件層被形成於犧牲基板上，該方法進一步包含：耦合該犧牲基板至載體基板；及移除該犧牲基板。
  15. 如申請專利範圍第14項的方法，其中該複數個第二元件包含以比該複數個第一元件的間距更細之間距加以設置的元件且耦合該犧牲基板至該載體基板包含設置該複數個第二互連於該元件層與該載體基板之間。
  16. 如申請專利範圍第15項的方法，其中該等接觸點被並列至該複數個第二互連的一些。
  17. 如申請專利範圍第14項的方法，其中形成複數個第二互連包含形成包含該複數個第二互連及複數個記憶體元件的互連堆疊。
  18. 如申請專利範圍第14項的方法，其中並列第二元件層至該複數個第一互連包含形成該複數個第二元件於基板上的元件層中，且在並列該第二元件層至該複數個第一互連以後，該方法包含薄化該第二基板。
  19. 如申請專利範圍第14項的方法，其中該等接觸點被耦合至該複數個第二互連的一些。
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