JP6028867B2 - 設計プログラム、装置及び方法 - Google Patents

Description

本発明は、半導体装置を設計する設計プログラム、設計装置及び設計方法に関する。

半導体装置は、半導体集積回路素子と、半導体集積回路素子を搭載したプリント基板とを備える。半導体装置は、一般的には設計プログラムを搭載したコンピューターシステムである設計装置によって設計される。半導体装置の設計は、半導体集積回路素子の配列に関するだけではなく信号伝送経路にも関する。

図１は、一般的な半導体装置の断面図である。図２は、一般的な半導体装置の平面図である。

図１及び図２において、半導体装置１は、プリント基板２の一の表面（上面）２１に半導体集積回路素子３が実装されている。また、プリント基板２の他の表面（下面）２２には外部接続端子４が形成されている。そして、半導体集積回路素子３は、複数の信号線５により外部接続端子４と接続されている。

例えば、半導体装置１の設計工程において、論理回路動作を確認するタイミング検証のシミュレーションを実行することがある。このタイミング検証は、算出した信号伝達経路の遅延時間に基づいて、信号が供給される半導体集積回路素子３の動作を確認するものである。この際、クロック信号に時間差（クロックスキュー）が生じる場合がある。これは、信号線５１と信号線５２の経路長の相違に起因するものである。クロックスキューが生じた場合、遅延時間の調整（スキュー調整）が行われる。

近年、信号伝送の高速化により、２つの信号間の時間差に対する要求は厳しい。そのため、半導体装置１における遅延時間の調整は非常に重要である。

従来、半導体装置１における遅延時間の調整は、配線にミアンダ形状を採用することにより、信号線５１と信号線５２の信号ディレイを一致させていた。ミアンダ形状の配線とは、ジグザグ状の配線パターンの配線であり、一方向と反対の他方向とに交互に折り返しながら敷設された配線である。

図３は、ミアンダ形状の信号線を示す図である。
図３に示すように、例えば、図２の信号線５２をミアンダ形状のミアンダ信号線５２Ａにする。これにより、信号線５１とミアンダ信号線５２Ａのクロック信号の時間差が調整される。

図４は、従来の設計処理の流れを示すフローチャートである。
図４に示す設計処理は、設計プログラムを搭載したコンピューターシステムである設計装置によって実行される。例えば、パソコン上で動作するＣＡＤ（Computer Aided Design）ツールとして実行される。

まず、ステップＳ４０１において、半導体装置を製造するために用いられるデータを入力する。入力するデータは、ＣＡＤツールの半導体集積回路素子及びプリント基板の接続端子の位置情報を含む。ステップＳ４０２において、半導体集積回路素子の接続端子とプリント基板の接続端子を結線する。

そして、ステップＳ４０３において、結線された信号線間でディレイが一致するか否かを判断する。

一致すれば（ステップＳ４０３：Ｙｅｓ）、本設計処理を終了する。他方、一致しなければ（ステップＳ４０３：Ｎｏ）、ステップＳ４０４において、各信号間でディレイが一致するように、信号線を配線面でミアンダ形状に形成する。

ステップＳ４０５において、ミアンダ形状が形成された信号線間でディレイが一致するか否かを判断する。

一致すれば（ステップＳ４０５：Ｙｅｓ）、本設計処理を終了する。他方、一致しなければ（ステップＳ４０５：Ｎｏ）、ステップＳ４０６において、各信号間でディレイが一致するように、信号線を他の層に乗り換えるように形成する。

ステップＳ４０７において、複数の層に渡って形成された信号線間でディレイが一致するか否かを判断する。

一致すれば（ステップＳ４０７：Ｙｅｓ）、本設計処理を終了する。他方、一致しなければ（ステップＳ４０７：Ｎｏ）、ステップＳ４０８において、他の方法で調整できないかを検討し、他の方法で調整可能であればその方法を実行し、本設計処理を終了する。

また、以下のような従来技術が開示されている。
配線レイアウトの自由度を高め、伝送信号の劣化を抑制するために、２つの配線を立体的に交差する技術が開示されている。例えば、下記のように構成されている。配線基板は、順に第１、第３、第２の３層を有する。１つ目の配線は、第１領域においては第１の層のみで形成されている。第１領域周辺の第２領域においては第１乃至第３の層で形成されている。２つ目の配線は、第１領域においては第１乃至第３の層で形成されている。第２領域においては第１の層のみで形成されている。そして、１つ目の配線と２つ目の配線は、第１の領域で交差する（例えば、特許文献１を参照。）。

また、２層の導体間を垂直電極で接続し、立体的に配線を交差する構造が開示されている（例えば、特許文献２を参照。）。

また、互いに並行して配線される２本の差動信号線対の屈曲部を一度分断させ、そこに所定板厚の遅延配線体を実装した迂回部を設け、信号伝送の遅延時間差を解消した配線基板装置が開示されている（例えば、特許文献３を参照。）。

特開２０１１−１００８７１号公報 特開２０１２−１９９９０４号公報 特開２００９−２２４４８９号公報

しかしながら、上述した従来の技術には、以下のような問題がある。
導体を３層使用して立体交差を実現した場合、３層部分と１層部分とでインピーダンスの乖離が発生してしまうため、信号品質が悪化してしまう。

また、導体パターンとの間に垂直電極を設けている場合、２層間を垂直電極で接続するため、ディレイが大きくなり、木目細かなディレイ調整ができない。

また、製造された基板において差動信号線対の屈曲部を分断させている場合、基板改版が発生し、後工程において手戻りが発生してしまう。

１つの側面において、本発明の目的は、伝送信号の遅延時間のばらつきを防止してスキューを低減する半導体装置の設計において、半導体装置内での電気特性の劣化を防ぐとともに木目細かなディレイ調整を可能とする半導体装置を設計する設計プログラム、設計装置及び設計方法を提供することを目的とする。

１つの案では、設計プログラムは、半導体装置を設計する設計装置のコンピュータに、前記半導体装置を製造するために用いられるデータに基づいて、導体を部分的に重なり合わせることにより、前記半導体装置を構成する半導体集積回路と外部接続端子を接続する信号線をミアンダ形状に形成し、前記信号線のディレイ値を算出し、前記ディレイ値と入力された要求ディレイ値とを比較し、前記ディレイ値が前記要求ディレイ値と一致した場合、前記信号線をシミュレーション結果として出力し、前記ディレイ値が前記要求ディレイ値と一致しなかった場合、前記ディレイ値と所定範囲の第１許容ディレイ値とを比較し、前記ディレイ値が前記第１許容ディレイ値の範囲内の場合、前記導体の長さ方向の重なり幅を変更し、前記重なり幅の変更後の前記信号線のディレイ値を算出し、前記重なり幅の変更後に算出した前記ディレイ値と入力された要求ディレイ値とを比較し、前記重なり幅の変更後に算出した前記ディレイ値が前記要求ディレイ値と一致した場合、前記信号線をシミュレーション結果として出力する処理を実行させることを特徴とする。

実施形態の設計プログラムによれば、半導体装置内での電気特性の劣化を防ぐとともに木目細かなディレイ調整を行うことができる。

一般的な半導体装置の断面図である。 一般的な半導体装置の平面図である。 ミアンダ形状の信号線を示す図である。 従来の設計処理の流れを示すフローチャートである。 ミアンダ形状の信号線を有する半導体装置の断面図である。 本実施の形態におけるミアンダ形状を説明するための図である。 重なり幅及び配線幅を説明するための図である。 本実施の形態の全体像を示す図である。 本実施の形態の設計装置の機能ブロックを示す図である。 本実施の形態の設計処理の流れを示すフローチャート（その１）である。 初期設計を説明する図である。 本実施の形態の設計処理の流れを示すフローチャート（その２）である。 第１詳細設計を説明する図である。 第２詳細設計を説明する図である。 第１の具体例を示す図である。 第２の具体例を示す図である。 第３の具体例を示す図である。 本実施の形態の設計処理により設計された半導体装置の製造過程を説明する図である。 情報処理装置の構成図である。

以下、図面を参照しながら、実施形態を詳細に説明する。
図５は、ミアンダ形状の信号線を有する半導体装置の断面図である。

図５において、半導体装置１Ａは、本実施の形態の設計処理により設計される。半導体装置１Ａは、プリント基板２の一の表面（上面）２１に半導体集積回路素子３が実装されている。また、プリント基板２の他の表面（下面）２２には外部接続端子４が形成されている。そして、半導体集積回路素子３は、複数のミアンダ信号線６により外部接続端子４と接続されている。ミアンダ信号線６は、本実施の形態の設計処理により設計されたミアンダ形状を形成している。

図６は、本実施の形態におけるミアンダ形状を説明するための図である。
図６において、ミアンダ信号線６１は、同一層内で導体を部分的に重なり合わせることによりミアンダ形状が形成されている。

図７は、重なり幅及び配線幅を説明するための図である。
図７において、導体６１Ａと導体６１Ｂは、部分的に重なり合わせられ、図６に示したミアンダ信号線６１が形成される。図７（Ａ）は、半導体装置の平面（ＸＹ平面）でのミアンダ信号線６１を示す。ミアンダ信号線６１を構成する導体６１Ａと導体６１Ｂの幅方向の配線幅を矢印で示す。図７（Ｂ）は、半導体装置の断面でのミアンダ信号線６１を示す。ミアンダ信号線６１を構成する導体６１Ａと導体６１Ｂの長さ方向の重なり幅（ｏｖ幅）を矢印で示す。

図８は、本実施の形態の全体像を示す図である。
図８において、基板情報ＤＢ（Data Base）８１は、基板外形、層数、材料、厚さ、ＳＶＧ（信号、電源、ＧＮＤ）種別、電気特性、ドリル径、パッド径、逃げ径等の基本情報を格納する。搭載部品情報ＤＢ８２は、ダイ（Die）ピン定義、ＢＧＡ（Ball Grid Array）ピン定義、コンデンサなど部品定義等の搭載部品情報を格納する。接続情報ＤＢ８３は、Die−ＢＧＡ間接続などのNetlist定義等の接続情報を格納する。ＤＲＣ（Design Rule Check）情報ＤＢ８４は、ライン−ビア−シェイプ間のクリアランス、ライン幅とレイヤーの制限（配線不可指定）、差動配線ルール、製造性ルール等のデザインルールチェック情報を格納する。

基本パターン設計は、基板情報ＤＢ８１に格納された基本情報、搭載部品情報ＤＢ８２に格納された搭載部品情報、接続情報ＤＢ８３に格納された接続情報、及びＤＲＣ情報ＤＢ８４に格納されたデザインルールチェック情報に基づいて実行される。電源プレーンの作成や配線の追加が行われることもある。基本パターン設計の後、伝送解析、電源解析等のシミュレーションを実行する。その後、レイヤー及びビアの追加や削除、更に、配線及びプレーンの修正を行い、再度、基本パターン設計を実行する。そして、デザインルールのチェックを実行し、ＧＢＲファイル等の基板製造用データ、部品実装データ（マウンタ位置情報）、基板実装図（基板外形寸法、パッド寸法、予備半田仕様など）を出力する。

図９は、本実施の形態の設計装置の機能ブロックを示す図である。
図９において、設計装置９０は、信号線形成部９１、ディレイ値算出部９２、第１ディレイ値比較部９３、結果出力部９４、第２ディレイ値比較部９５、重なり幅変更部９６、第３ディレイ値比較部９７及び重なり配線幅変更部９８を備える。設計装置９０は、設計プログラムを搭載したコンピューターシステムであり、半導体集積回路素子及び、その半導体集積回路素子を搭載したプリント基板を備えた半導体装置を設計する。

信号線形成部９１は、前記半導体装置を製造するために用いられるデータに基づいて、導体を部分的に重なり合わせることにより、前記半導体装置を構成する半導体集積回路と外部接続端子を接続する信号線をミアンダ形状に形成する。ディレイ値算出部９２は、前記信号線形成部９１によって形成された信号線のディレイ値を算出する。第１ディレイ値比較部９３は、前記ディレイ値算出部９２によって算出されたディレイ値と入力された要求ディレイ値とを比較する。結果出力部９４は、前記第１ディレイ値比較部９３による比較の結果、前記ディレイ値が前記要求ディレイ値と一致した場合、前記信号線をシミュレーション結果として出力する。第２ディレイ値比較部９５は、前記ディレイ値が前記要求ディレイ値と一致しなかった場合、前記ディレイ値と所定範囲の第１許容ディレイ値とを比較する。重なり幅変更部９６は、前記第２ディレイ値比較部９５による比較の結果、前記ディレイ値が前記第１許容ディレイ値の範囲内の場合、前記導体の長さ方向の重なり幅を変更する。第３ディレイ値比較部９７は、前記重なり幅の変更後に算出した前記ディレイ値が前記要求ディレイ値と一致しなかった場合、前記重なり幅の変更後に算出した前記ディレイ値と所定範囲の第２許容ディレイ値とを比較する。重なり配線幅変更部９８は、前記第３ディレイ値比較部９７による比較の結果、前記ディレイ値が前記第２許容ディレイ値の範囲内の場合、前記導体の重なり部分の幅方向の配線幅を変更する。

また、前記ディレイ値算出部９２は、前記重なり幅の変更後の前記信号線のディレイ値を算出する。前記第１ディレイ値比較部９３は、前記重なり幅の変更後に算出した前記ディレイ値と入力された要求ディレイ値とを比較する。前記結果出力部９４は、前記重なり幅の変更後に算出した前記ディレイ値が前記要求ディレイ値と一致した場合、前記信号線をシミュレーション結果として出力する。

また、前記ディレイ値算出部９２は、前記配線幅の変更後の前記信号線のディレイ値を算出する。前記第１ディレイ値比較部９３は、前記配線幅の変更後に算出した前記ディレイ値と入力された要求ディレイ値とを比較する。前記結果出力部９４は、前記配線幅の変更後に算出した前記ディレイ値が前記要求ディレイ値と一致した場合、前記信号線をシミュレーション結果として出力する。

ここで、前記第２許容ディレイ値は、前記第１許容ディレイ値の範囲内であることが望ましい。前記信号線は、前記半導体装置の同一層内で形成されることが望ましい。前記要求ディレイ値は、所定の連続的数値範囲を有することが望ましい。

図９を用いて説明した設計装置９０は、設計プログラムにより設計処理を実行する。従来は限定的にしか行えなかったミアンダ形状によるディレイ調整であったが、本設計処理により木目細かなディレイ調整を行うことができる。

本実施の形態では、層乗り換えせずにＺ軸方向のミアンダ配線を形成し、初期設計、第１詳細設計及び第２詳細設計の３段階設計によって、導体の長さ方向の重なり部分である重なり幅や、導体の幅方向の重なり部分である配線幅を変更することにより、木目細かなディレイ調整することを可能とした。

図１０及び図１２は、本実施の形態の設計処理の流れを示すフローチャートである。図１１は、初期設計を説明する図である。図１３は、第１詳細設計を説明する図である。図１４は、第２詳細設計を説明する図である。

図１０のステップＳ４０１乃至Ｓ４０５は、図４を用いて説明した従来の設計処理のステップＳ４０１乃至Ｓ４０５と同様であるので、説明を省略する。

ステップＳ４０５で、ミアンダ形状が形成された信号線間でディレイが一致しないと判断された場合（ステップＳ４０５：Ｎｏ）、ステップＳ１００１において、同一層に上部及び下部の導体パターンが形成できるように、ＣＡＤツール上で層定義を行う。

ステップＳ１００２において、ステップＳ４０１で入力した接続端子の位置情報に基づいて、ステップＳ１００１で定義した同一層内のＸＹＺ面でミアンダ形状の信号線を形成する。このとき、Ｚ軸方向のミアンダ形状の信号線は、図１１の横軸に示す初期値で上部の導体パターンと下部の導体パターンを重ね合わせるように交互に接続する。

ステップＳ１００３において、ステップＳ１００２で形成したミアンダ形状の信号線のディレイ値を算出する。算出したディレイ値は、図１１の縦軸に示す初期値となる。

ステップＳ１００４において、ステップＳ１００３で算出したディレイ値が、予め入力された要求ディレイ値を満足するか否かを判断する。要求ディレイ値は、図１１に示すように、所定の幅を有する。

算出したディレイ値が要求ディレイ値を満足する場合（ステップＳ１００４：Ｙｅｓ）、本設計処理を終了する。他方、図１１に示すように、算出したディレイ値が要求ディレイ値を満足しない場合（ステップＳ１００４：Ｎｏ）、ステップＳ１００５において、最小の重なり幅（ｏｖ幅ｍｉｎ）におけるディレイ値である第１下限値と、最大の重なり幅（ｏｖ幅ｍａｘ）におけるディレイ値である第１上限値を計算する。

そして、ステップＳ１００６において、要求ディレイ値がステップＳ１００５で計算した第１上限値と第１下限値の間にあるか否かを判断する。

要求ディレイ値が第１上限値と第１下限値の間にない場合（ステップＳ１００６：Ｎｏ）、ステップＳ１００１に戻る。以上のステップＳ１００１乃至Ｓ１００６の処理を初期設計と呼ぶ。

以下に説明するステップＳ１２０１乃至Ｓ１２０８の処理を第１詳細設計と呼ぶ。第１詳細設計では、重なり幅（ｏｖ幅）を調整することで、木目細かなディレイ調整を行う。例えば、重なり幅（ｏｖ幅）を増加することにより、重なり部分の容量が増加するためディレイ値が増加する。また、重なり幅（ｏｖ幅）を減少することにより、重なり部分の容量が減少するためディレイ値が減少する。

要求ディレイ値が第１上限値と第１下限値の間にある場合（ステップＳ１００６：Ｙｅｓ）、図１２のステップＳ１２０１において、上述の初期設計のディレイ値と重なり幅を取り込み、ステップＳ１２０２において、第１詳細設計でターゲットとする要求ディレイ値を取り込む。通常は、初期設計での要求ディレイ値と同様の値である。

ステップＳ１２０３において、変更する重なり幅（ｏｖ幅）を求める。初期設計で算出したディレイ値が要求ディレイ値に満たない場合には、重なり幅（ｏｖ幅）を増加させる。他方、初期設計で算出したディレイ値が要求ディレイ値を超える場合には、重なり幅（ｏｖ幅）を減少させる。図１３に示した例では、重なり幅（ｏｖ幅）を増加させている。

ステップＳ１２０４において、変更した重なり幅（ｏｖ幅）の信号線のディレイ値を算出し、要求ディレイ値を満足するか否かを判断する。

算出したディレイ値が要求ディレイ値を満足する場合（ステップＳ１２０４：Ｙｅｓ）、ステップＳ１２０５において、ステップＳ１２０３で求めた重なり幅（ｏｖ幅）で決定した後、本設計処理を終了する。他方、図１３に示すように、算出したディレイ値が要求ディレイ値を満足しない場合（ステップＳ１２０４：Ｎｏ）、ステップＳ１２０６において、最小の重なり幅（ｏｖ幅ｍｉｎ）におけるディレイ値である第２下限値と、最大の重なり幅（ｏｖ幅ｍａｘ）におけるディレイ値である第２上限値を計算する。

そして、ステップＳ１２０７において、要求ディレイ値がステップＳ１２０６で計算した第２上限値と第２下限値の間にあるか否かを判断する。

要求ディレイ値が第２上限値と第２下限値の間にない場合（ステップＳ１２０７：Ｎｏ）、ステップＳ１２０３に戻る。他方、要求ディレイ値が第２上限値と第２下限値の間にある場合（ステップＳ１２０７：Ｙｅｓ）、ステップＳ１２０８において、ステップＳ１２０３で求めた重なり幅（ｏｖ幅）で決定する。

以下に説明するステップＳ１２０９乃至Ｓ１２１３の処理を第２詳細設計と呼ぶ。第２詳細設計では、配線幅（ｏｖ配線幅）を調整することで、木目細かなディレイ調整を行う。例えば、配線幅（ｏｖ配線幅）を増加する（太らせる）ことにより、重なり部分の容量が増加するためディレイ値が増加する。また、配線幅（ｏｖ配線幅）を減少する（細らせる）ことにより、重なり部分の容量が減少するためディレイ値が減少する。

要求ディレイ値が第２上限値と第２下限値の間にある場合（ステップＳ１２０７：Ｙｅｓ）、ステップＳ１２０８で重なり幅（ｏｖ幅）が決定した後、ステップＳ１２０９において、上述の第１詳細設計のディレイ値と重なり幅を取り込む。そして、ステップＳ１２１０において、第２詳細設計でターゲットとする要求ディレイ値を取り込む。通常は、第１詳細設計での要求ディレイ値と同様の値である。

ステップＳ１２１１において、変更する配線幅（ｏｖ配線幅）を求める。第１詳細設計で算出したディレイ値が要求ディレイ値に満たない場合には、配線幅（ｏｖ配線幅）を増加させる。他方、第１詳細設計で算出したディレイ値が要求ディレイ値を超える場合には、配線幅（ｏｖ配線幅）を減少させる。図１４に示した例では、配線幅（ｏｖ配線幅）を増加させている。

ステップＳ１２１２において、変更した重なり幅（ｏｖ幅）の信号線のディレイ値を算出し、要求ディレイ値を満足するか否かを判断する。

算出したディレイ値が要求ディレイ値を満足する場合（ステップＳ１２１２：Ｙｅｓ）、ステップＳ１２１３において、ステップＳ１２１１で求めた配線幅（ｏｖ配線幅）で決定した後、本設計処理を終了する。他方、図１４に示すように、算出したディレイ値が要求ディレイ値を満足しない場合（ステップＳ１２１２：Ｎｏ）、図１０のステップＳ１００１に戻り、初期設計から再設計を行う。

以上の設計処理により、後工程での追加工数を発生させることなく、また、他配線にも影響させることなく、木目細かなディレイ調整と可能となる。

図１５は、第１の具体例を示す図である。
図１５（Ａ）は、第１の具体例の断面図である。

図１５（Ｂ）に示すように、絶縁層厚（ｂ）＝７５マイクロメートル（μｍ）、導体厚（ｔ）＝１５μｍ、上部導体と上部ＧＮＤ面間距離(ｈ１)＝２２．５μｍ、下部導体と下部ＧＮＤ面間距離（ｈ２）＝２２．５μｍ、Ｍ点からＮ点までの距離を２０６０μｍの断面構造とする。

重なり部分の長さ（Δｌ）を６０μｍ、８０μｍ、１００μｍ、２００μｍ、５００μｍ、１０６０μｍとした場合、Ｍ点からＮ点までのディレイ値を算出すると、６０μｍ＝１３．７１１ピコ秒（ｐｓ）（＋０．０００ｐｓ）、８０μｍ＝１３．７６８ｐｓ（＋０．０５７ｐｓ）、１００μｍ＝１３．８５ｐｓ（＋０．１３９ｐｓ）、２００μｍ＝１４．２４５ｐｓ（＋０．５３４ｐｓ）、５００μｍ＝１４．７９７ｐｓ（＋１．０８６ｐｓ）、１０６０μｍ＝１５．１６４ｐｓ（＋１．４５３ｐｓ）となる。これは、Δｌを長くすることにより、容量が大きくなるためである。このように重なり部分の長さを任意に変えることで、ディレイ値の調整と可能である。

図１６は、第２の具体例を示す図である。
図１６（Ａ）及び（Ｂ）は、第２の具体例であり、図１６（Ｃ）及び（Ｄ）は従来例である。

図１６（Ａ）の断面図に示したように、第２の具体例に示す導体の積層数は、図１６（Ｃ）に示す従来例の導体の積層数よりも１層多い、３層構造となっている。図１６（Ｂ）に示すように、第２の具体例は、絶縁層厚（ｂ）＝７５μｍ、導体厚（ｔ）＝１５μｍ、上部導体と上部ＧＮＤ面間距離(ｈ１)＝２２．５μｍ、下部導体と下部ＧＮＤ面間距離（ｈ２）＝２２．５μｍの断面構造である。一方、図１６（Ｄ）に示すように、従来の技術では、絶縁層厚（ｂ）＝７５μｍ、導体厚（ｔ）＝１５μｍ、上部導体と上部ＧＮＤ面間距離(ｈ１)＝１５μｍ、下部導体と下部ＧＮＤ面間距離（ｈ２）＝１５μｍの断面構造である。重なり部分（Δｌ）（オーバーラップ部）とその前後（ｌａ、ｌｂ）のインピーダンス（Ｚｏ）について、両者を比較する。インピーダンス（Ｚｏ）は、インダクタンスとキャパシタンスの商の平方根で算出されるため、差が生じる。Δｌ部とｌａ、ｌｂ部のＺｏの差が、第２の具体例は、図１６（Ｂ）に示すように、Δ１１．５５Ωである。これに対して、従来例は、図１６（Ｄ）に示すように、Δ１６．８２Ωとなる。このことにより、本実施の形態は、インピーダンス不連続を抑制することが可能とある。

重なり部分とその前後でのインピーダンス不連続を解決するためには、重なり部分の導体厚を薄くすることで解決する。これにより、従来例よりもインピーダンスの乖離を抑制し、信号品質の劣化を抑えることが可能となる。

図１７は、第３の具体例を示す図である。
図１７（Ａ）は、第３の具体例の断面図である。

図１７（Ｂ）に示すように、絶縁層厚（ｂ）＝７５μｍ、導体厚（ｔ）＝１５μｍ、上部導体と上部ＧＮＤ面間距離（ｈ１）＝２２．５μｍ、下部導体と下部ＧＮＤ面間距離（ｈ２）＝２２．５μｍ、Ｍ点からＮ点までの距離を２０６０μｍの断面構造とする。重なり部分の長さ（ｌ）を６０μｍ及び２００μｍとした場合、重なり部分の配線幅（Δｗ）を変化したときのＭ点からＮ点までのディレイ値を算出した。ｌ＝６０μｍ時では、Δｗ＝１５μｍ基準としたときに、Δｗ＝２０μｍでΔｔ＝０．００５ｐｓ、Δｗ＝４０μｍでΔｔ＝０．０９６ｐｓとなり、配線幅は２倍の変化に対し、ディレイ値は１９．２倍の変化となる。

また、図１７（Ｃ）に示すように、ｌ＝２００μｍの時は、Δｗ＝１５μｍ基準としたときに、Δｗ＝２０μｍでΔｔ＝０．０１５ｐｓ、Δｗ＝４０μｍでΔｔ＝０．２１８ｐｓとなり、配線幅の２倍変化に対し、ディレイ値は１４．５倍の変化となる。これは、配線幅を太くすることで、容量が大きくなるためである。このように重なり部分の配線幅を任意に変えることで、ディレイ値の微調整が可能となる。

図１８は、本実施の形態の設計処理により設計された半導体装置の製造過程を説明する図である。

上述のようにして設計された半導体装置は、図１８に示すようにして製造することが出来る。

まず、図１８（Ａ）に示すように、コア層である第一導体の上に樹脂を積層し第一絶縁層を形成する。図１８（Ｂ）に示すように、第一絶縁層の上に第二下部導体を形成する。図１８（Ｃ）に示すように、第二下部導体の上に樹脂を積層し第二下部絶縁層を形成する。図１８（Ｄ）に示すように、樹脂を研磨し第二下部導体を露出させる。図１８（Ｅ）に示すように、露出した第二下部導体に第二上部導体を形成し、上下の導体を接続させる。図１８（Ｆ）に示すように、第二上部導体の上に第三絶縁層を形成する。そして、図１８（Ｇ）に示すように、第三絶縁層の上に第三導体を形成する。

このようにして製造された半導体装置の構造により、垂直電極を使用せずに、第二上部導体と第二下部導体を重ね合わせて接続できるため、半導体装置の板厚を薄くすることが可能となる。

以上説明したように、本実施の形態は、層乗り換えをせずに同一層内でＸＹＺ面（Ｘ面：基板横方向、Ｙ：基板奥行方向、Ｚ：基板断面方向）で信号線をミアンダ形状にした。このときの、Ｚ軸のミアンダ形状は、垂直電極を使用せずに、上部導体パターンと下部導体パターンを、相互に重ね合わせて接続する構造とした。これにより、木目細かなディレイ調整が可能となった。

また、基板リリース直前でディレイ値の微調整が必要な場合でも、重ね合わせの量を変えることによりディレイ調整が可能であるため、他配線の設計変更を行わずに、手戻りを最小限で調整することが可能である。

また、重ねあわせ部分の導体厚を薄くすることにより、インピーダンス不連続を抑制することもできる。

以上説明したように、３次元ミアンダ形状を有することにより、本実施の形態の設計処理は、効率的に、木目細かなディレイ調整が可能となる。

図９の設計装置９０は、ハードウェア回路として実装することもでき、図１９に示すような情報処理装置（コンピュータ）を用いて実現することもできる。

図１９の情報処理装置は、Central Processing Unit（ＣＰＵ）１９０１、メモリ１９０２、入力装置１９０３、出力装置１９０４、外部記録装置１９０５、媒体駆動装置１９０６、及びネットワーク接続装置１９０７を備える。これらの構成要素はバス１９０８により互いに接続されている。

メモリ１９０２は、例えば、Read Only Memory（ＲＯＭ）、Random Access Memory（ＲＡＭ）、フラッシュメモリ等の半導体メモリであり、設計処理に用いられるプログラム及びデータを格納する。

ＣＰＵ１９０１（プロセッサ）は、例えば、メモリ１９０２を利用して設計プログラムを実行することにより、図９の信号線形成部９１、ディレイ値算出部９２、第１ディレイ値比較部９３、結果出力部９４、第２ディレイ値比較部９５、重なり幅変更部９６、第３ディレイ値比較部９７及び重なり配線幅変更部９８として動作する。

入力装置１９０３は、例えば、キーボード、ポインティングデバイス等であり、ユーザ又はオペレータからの指示や情報の入力に用いられる。出力装置１９０４は、例えば、表示装置、プリンタ、スピーカ等であり、ユーザ又はオペレータへの問い合わせや処理結果の出力に用いられる。

外部記録装置１９０５は、例えば、磁気ディスク装置、光ディスク装置、光磁気ディスク装置、テープ装置等である。外部記録装置１９０５は、ハードディスクドライブであってもよい。情報処理装置は、外部記録装置１９０５にプログラム及びデータを格納しておき、それらをメモリ１９０２にロードして使用することができる。

媒体駆動装置１９０６は、可搬型記録媒体１９０９を駆動し、その記録内容にアクセスする。可搬型記録媒体１９０９は、メモリデバイス、フレキシブルディスク、光ディスク、光磁気ディスク等である。可搬型記録媒体１９０９は、Compact Disk Read Only Memory（ＣＤ−ＲＯＭ）、Digital Versatile Disk（ＤＶＤ）、又はUniversal Serial Bus（ＵＳＢ）メモリであってもよい。ユーザ又はオペレータは、この可搬型記録媒体１９０９にプログラム及びデータを格納しておき、それらをメモリ１９０２にロードして使用することができる。

このように、処理に用いられるプログラム及びデータを格納するコンピュータ読み取り可能な記録媒体には、メモリ１９０２、外部記録装置１９０５、及び可搬型記録媒体１９０９のような、物理的な（非一時的な）記録媒体が含まれる。

ネットワーク接続装置１９０７は、Local Area Network（ＬＡＮ）、インターネット等の通信ネットワークに接続され、通信に伴うデータ変換を行う通信インタフェースである。情報処理装置は、プログラム及びデータを外部の装置からネットワーク接続装置１９０７を介して受け取り、それらをメモリ１９０２にロードして使用することもできる。

なお、情報処理装置が図１９のすべての構成要素を含む必要はなく、用途や条件に応じて一部の構成要素を省略することも可能である。例えば、ユーザ又はオペレータとのインタフェースが不要の場合は、入力装置１９０３及び出力装置１９０４を省略してもよい。また、情報処理装置が可搬型記録媒体１９０９にアクセスしない場合は、媒体駆動装置１９０６を省略してもよい。

開示の実施形態とその利点について詳しく説明したが、当業者は、特許請求の範囲に明確に記載した本発明の範囲から逸脱することなく、様々な変更、追加、省略をすることができるであろう。

Claims (7)

1. 半導体装置を設計する設計装置のコンピュータに、
   前記半導体装置を製造するために用いられるデータに基づいて、導体を部分的に重なり合わせることにより、前記半導体装置を構成する半導体集積回路と外部接続端子を接続する信号線をミアンダ形状に形成し、
   前記信号線のディレイ値を算出し、
   前記ディレイ値と入力された要求ディレイ値とを比較し、
   前記ディレイ値が前記要求ディレイ値と一致した場合、前記信号線をシミュレーション結果として出力し、
   前記ディレイ値が前記要求ディレイ値と一致しなかった場合、前記ディレイ値と所定範囲の第１許容ディレイ値とを比較し、
   前記ディレイ値が前記第１許容ディレイ値の範囲内の場合、前記導体の長さ方向の重なり幅を変更し、
   前記重なり幅の変更後の前記信号線のディレイ値を算出し、
   前記重なり幅の変更後に算出した前記ディレイ値と入力された要求ディレイ値とを比較し、
   前記重なり幅の変更後に算出した前記ディレイ値が前記要求ディレイ値と一致した場合、前記信号線をシミュレーション結果として出力する、
   処理を実行させることを特徴とする設計プログラム。
2. 前記重なり幅の変更後に算出した前記ディレイ値が前記要求ディレイ値と一致しなかった場合、前記重なり幅の変更後に算出した前記ディレイ値と所定範囲の第２許容ディレイ値とを比較し、
   前記ディレイ値が前記第２許容ディレイ値の範囲内の場合、前記導体の重なり部分の幅方向の配線幅を変更し、
   前記配線幅の変更後の前記信号線のディレイ値を算出し、
   前記配線幅の変更後に算出した前記ディレイ値と入力された要求ディレイ値とを比較し、
   前記配線幅の変更後に算出した前記ディレイ値が前記要求ディレイ値と一致した場合、前記信号線をシミュレーション結果として出力する、
   処理を実行させることを特徴とする請求項１に記載の設計プログラム。
3. 前記信号線は、前記半導体装置の同一層内で形成される、
   ことを特徴とする請求項１又は請求項２に記載の設計プログラム。
4. 半導体装置を設計する設計装置のコンピュータが実行する設計方法であって、
   前記半導体装置を製造するために用いられるデータに基づいて、導体を部分的に重なり合わせることにより、前記半導体装置を構成する半導体集積回路と外部接続端子を接続する信号線をミアンダ形状に形成し、
   前記信号線のディレイ値を算出し、
   前記ディレイ値と入力された要求ディレイ値とを比較し、
   前記ディレイ値が前記要求ディレイ値と一致した場合、前記信号線をシミュレーション結果として出力し、
   前記ディレイ値が前記要求ディレイ値と一致しなかった場合、前記ディレイ値と所定範囲の第１許容ディレイ値とを比較し、
   前記ディレイ値が前記第１許容ディレイ値の範囲内の場合、前記導体の長さ方向の重なり幅を変更し、
   前記重なり幅の変更後の前記信号線のディレイ値を算出し、
   前記重なり幅の変更後に算出した前記ディレイ値と入力された要求ディレイ値とを比較し、
   前記重なり幅の変更後に算出した前記ディレイ値が前記要求ディレイ値と一致した場合、前記信号線をシミュレーション結果として出力する、
   ことを特徴とする設計方法。
5. 前記重なり幅の変更後に算出した前記ディレイ値が前記要求ディレイ値と一致しなかった場合、前記重なり幅の変更後に算出した前記ディレイ値と所定範囲の第２許容ディレイ値とを比較し、
   前記ディレイ値が前記第２許容ディレイ値の範囲内の場合、前記導体の重なり部分の幅方向の配線幅を変更し、
   前記配線幅の変更後の前記信号線のディレイ値を算出し、
   前記配線幅の変更後に算出した前記ディレイ値と入力された要求ディレイ値とを比較し、
   前記配線幅の変更後に算出した前記ディレイ値が前記要求ディレイ値と一致した場合、前記信号線をシミュレーション結果として出力する、
   ことを特徴とする請求項４に記載の設計方法。
6. 半導体装置を設計する設計装置において、
   前記半導体装置を製造するために用いられるデータに基づいて、導体を部分的に重なり合わせることにより、前記半導体装置を構成する半導体集積回路と外部接続端子を接続する信号線をミアンダ形状に形成する信号線形成部と、
   前記信号線形成部によって形成された信号線のディレイ値を算出するディレイ値算出部と、
   前記ディレイ値算出部によって算出されたディレイ値と入力された要求ディレイ値とを比較する第１ディレイ値比較部と、
   前記第１ディレイ値比較部による比較の結果、前記ディレイ値が前記要求ディレイ値と一致した場合、前記信号線をシミュレーション結果として出力する結果出力部と、
   前記ディレイ値が前記要求ディレイ値と一致しなかった場合、前記ディレイ値と所定範囲の第１許容ディレイ値とを比較する第２ディレイ値比較部と、
   前記第２ディレイ値比較部による比較の結果、前記ディレイ値が前記第１許容ディレイ値の範囲内の場合、前記導体の長さ方向の重なり幅を変更する重なり幅変更部と、
   を備え、
   前記ディレイ値算出部は、前記重なり幅の変更後の前記信号線のディレイ値を算出し、
   前記第１ディレイ値比較部は、前記重なり幅の変更後に算出した前記ディレイ値と入力された要求ディレイ値とを比較し、
   前記結果出力部は、前記重なり幅の変更後に算出した前記ディレイ値が前記要求ディレイ値と一致した場合、前記信号線をシミュレーション結果として出力する、
   ことを特徴とする設計装置。
7. 前記重なり幅の変更後に算出した前記ディレイ値が前記要求ディレイ値と一致しなかった場合、前記重なり幅の変更後に算出した前記ディレイ値と所定範囲の第２許容ディレイ値とを比較する第３ディレイ値比較部と、
   前記第３ディレイ値比較部による比較の結果、前記ディレイ値が前記第２許容ディレイ値の範囲内の場合、前記導体の重なり部分の幅方向の配線幅を変更する重なり配線幅変更部と、
   を更に備え、
   前記ディレイ値算出部は、前記配線幅の変更後の前記信号線のディレイ値を算出し、
   前記第１ディレイ値比較部は、前記配線幅の変更後に算出した前記ディレイ値と入力された要求ディレイ値とを比較し、
   前記結果出力部は、前記配線幅の変更後に算出した前記ディレイ値が前記要求ディレイ値と一致した場合、前記信号線をシミュレーション結果として出力する、
   ことを特徴とする請求項６に記載の設計装置。

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