TWI727996B - 具有暴露在側壁上之導電佈線的中介件 - Google Patents

具有暴露在側壁上之導電佈線的中介件 Download PDF

Info

Publication number
TWI727996B
TWI727996B TW105137262A TW105137262A TWI727996B TW I727996 B TWI727996 B TW I727996B TW 105137262 A TW105137262 A TW 105137262A TW 105137262 A TW105137262 A TW 105137262A TW I727996 B TWI727996 B TW I727996B
Authority
TW
Taiwan
Prior art keywords
exposed
conductive
interposer
side walls
electronic assembly
Prior art date
Application number
TW105137262A
Other languages
English (en)
Other versions
TW201733035A (zh
Inventor
克勞斯 倫格魯伯
克里斯坦 吉瑟勒
格奧爾格 賽德曼
桑雅 柯勒
Original Assignee
美商英特爾Ip公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商英特爾Ip公司 filed Critical 美商英特爾Ip公司
Publication of TW201733035A publication Critical patent/TW201733035A/zh
Application granted granted Critical
Publication of TWI727996B publication Critical patent/TWI727996B/zh

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/13Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/182Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/183Components mounted in and supported by recessed areas of the printed circuit board
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227Other objects, e.g. metallic pieces
    • H05K2201/10378Interposers
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/403Edge contacts; Windows or holes in the substrate having plural connections on the walls thereof

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

一種電子總成,該電子總成包括一電子組件;以及一中介件,該中介件包括具有上表面和下表面的一主體及在該上表面和該下表面之間延伸的數個側壁,該中介件進一步包括在該等側壁中之至少一者上露出的數條導電佈線,其中,該電子組件直接連接至該中介件。該等導電佈線在每個側壁上和該等上表面和下表面上露出。該電子總成可進一步包括一基材,該基材具有一空腔使得該中介件係在該空腔內,其中,該空腔包括數個側壁以及基材包括從該空腔之該等側壁露出的數條導電跡線,其中,從該空腔之該等側壁露出的該等導電跡線直接地電氣式連接至在該中介件之該等側壁中之至少一者上露出的該等導電佈線。

Description

具有暴露在側壁上之導電佈線的中介件
本發明係有關於具有暴露在側壁上之導電佈線的中介件。
使得積體電路越來越小為持續不斷的期望。開發較小積體電路的阻礙之一是因為印刷電路板的輸入/輸出間距(I/O pitch)通常遠大於常裝在印刷電路板中的電子封裝體之輸入/輸出間距。
應付不同電子組件之間的輸入/輸出間距間隙主要是使用扇出的辦法。例如,二維平面(例如,球柵陣列)常使用於第二階(亦即,電子封裝體至印刷電路板)互連件。因此,習知封裝架構常有相對較大的佔用空間(footprint)及較高的成本/機能比(cost to functionality ratio)。
也持續不斷需要減少包括安裝至印刷電路板之電子封裝體的電子總成之z高度。減少此類電子總成的z高度允許這種電子總成更容易地併入各種小型電子裝置(例如,行動裝置及/或穿戴式產品)。
依據本發明之一實施例,係特地提出一種 中介件,該中介件包含:一主體,該主體包括上表面、下表面及在該上表面和該下表面之間延伸的數個側壁;以及在該等側壁中之至少一者上露出的數條導電佈線。
10:(示範)中介件
11:主體
12:上表面
13:下表面
14:側壁
15:導電佈線
16:非導電層
17:焊帽
20:電子總成
21:基材
22:空腔
23:側壁
24:導電跡線
25:上表面
31:另一電子組件
1800:電子設備
1802:系統匯流排
1810:電子總成
1812:處理器
1814:通訊電路
1816:顯示裝置
1818:揚聲器
1820:外部記憶體
1822:主記憶體
1824:硬碟
1826:可移除式媒體
1830:鍵盤及/或控制器
圖1為從示範中介件之底部觀看的中介件透視圖。
圖2的示意側面剖視圖圖示含有多層的中介件。
圖3為在另一示範中介件裝上基材(例如,印刷電路板)以形成電子總成時從中介件之底部觀看的中介件透視圖。
圖4為示範電子總成的示意側面剖視圖。
圖5A至圖5C為示範中介件的平面圖。
圖6為另一示範電子總成與圖4類似的示意側面剖視圖。
圖7為另一示範電子總成與圖4及圖6類似的示意側面剖視圖,其包括圖示於圖4及圖6之電子總成的重疊部份。
圖8為附著至基材之示範中介件的放大示意側面剖視圖。
圖9為附著至基材之另一示範中介件與圖8類似的放大示意側面剖視圖。
圖10至圖12的示意側面剖視圖圖示用於製造電子總成的示範方法。
圖13圖示讓一確定焊料量在暴露跡線區上自由回焊時算出的焊墊厚度。
圖14圖示在封裝焊盤觸及焊墊且被完全潤濕時的焊盤至焊盤距離。
圖15圖示在焊料溢出焊料量固定之焊盤區之前的最小焊盤至焊盤距離。
圖16圖示兩個相鄰擠出焊墊短路的狀態。
圖17提供在各種情況下中介件側壁與基材空腔之距離的表格。
圖18的方塊圖圖示包括描述於本文之電氣互連件及/或電子封裝體的電子設備。
以下描述及附圖充分圖解說明數個特定具體實施例使得熟諳此藝者能夠實施它們。其他具體實施例可加入結構、邏輯、電子、方法及其他變更。有些具體實施例的部份及特徵可加入或取代其他具體實施例的。提出於請求項的具體實施例涵蓋請求項的所有可行等效陳述。
如使用於本申請案的方位術語,例如「水平面」,是以與晶圓或基材之習知平面或表面平行的平面來定義,而與晶圓或基材的方位無關。用語「垂直」係指與如以上所定義之水平面垂直的方向。諸如「在...上」、「側面」(如「側壁」)、「高於」、「低於」、「上方」及「下面」之類的介系詞是以在晶圓或基材之正面上的習知平面或表面來定義,而與電氣互連件或電子封裝體的方位無關。
描述於本文的電子中介件可使用底面及側壁使中介件與基材(例如,印刷電路板)連接。在有些形式中,中介件的側壁可使用於低功率訊號,特別是,在從中 介件之側壁露出的導電佈線有相對小的剖面時。
使導電佈線在中介件之側壁(或數個)上暴露可提供在中介件上需要較高I/O密度之區域處有局部較高I/O密度的電子總成。此外,該中介件可用作從有較寬輸入/輸出間距(例如,印刷電路板)之一電子裝置至有較窄輸入/輸出間距(例如,晶粒)之另一電子裝置的配接器。
圖1為從底部觀看的示範中介件10之透視圖。中介件10包括有上表面12(圖2可看見)與下表面13的主體11。該主體更包括在上、下表面12、13之間延伸的側壁14。
導電佈線15在側壁14中之至少一者上暴露。應注意,導電佈線15可在側壁15中之一、一些或所有上暴露。導電佈線15在側壁14上暴露的數目、類型及大小可取決於中介件10的類型而有所不同。此外,各個側壁可暴露數目不同的導電佈線15。
在圖示於圖1的示範中介件10中,導電佈線也暴露於中介件10的上、下表面12、13上(圖1只能看見下表面13)。應注意,中介件10的上表面12或者是下表面13可暴露導電佈線15。在有些形式中,中介件10可包括多個非導電層16使得導電佈線15在多個非導電層16之間延伸。
例如,非導電層16可為介電質層。應注意,非導電層16可為使用於中介件10之中目前已知或未來會發現的任一種層。
圖2為中介件10的示意側面剖視圖,其中中介件10包括兩個以上的非導電層16(例如,介電質層)。 在圖示於圖2的示範中介件10中,導電佈線15從中介件10在不同非導電層16中的側壁14露出。
在有些形式中,導電佈線15對於在不同非導電層16的導電佈線15可互相相對橫向移位以便潛在地防止和鄰近導電佈線15短路。與鄰近導電佈線15的橫向移位量會部份取決於用來製造中介件10的製程以及導電佈線15的大小及形狀(除其他因素以外)。
如圖2所示,導電佈線15可從在非鄰近非導電層16中的側壁14露出。導電佈線15可在非鄰近非導電層16中露出以同樣用來減少與鄰近導電佈線15短路的可能性。
再參考圖1,側壁14中之至少一者相對於主體11的上表面12及下表面13可除90度以外的角度。應注意,側壁14中之一、一些或所有相對於主體11的上表面12及下表面13可具有除90度以外的角度。
側壁14中之一或更多可安置成與主體11的上表面12及下表面13有一角度以利導電佈線15在製造中介件10期間的暴露。應注意,該等側壁對於主體11的上表面12及下表面13可具有任何角度。選擇用於側壁14的角度部份取決於用來製造中介件10的製程(除其他因素以外)。
在有些形式中,中介件10更可包括:裝上從主體11側壁14露出之導電佈線15的焊帽(solder cap)17(圖示於附圖)。使用於中介件10之焊帽17的大小及形狀取決於用來安置焊帽17於導電佈線15上的製程(除其他因素以外)。
例如,焊帽17的形成可藉由沉積一層錫於導電佈線15上(例如,將中介件10及/或基材21浸入於熔融錫池中)。將中介件10或基材21浸入於錫池中可沉積厚約40至50微米的錫於從側壁14露出的導電佈線15上。作為另一實施例,暴露導電佈線15可用3D印刷法塗上導電材料(例如,錫)以便形成焊帽17於導電佈線15上。
在有些形式中,在主體11之上、下表面12、13上暴露的導電佈線15可使用於比從主體11側壁14露出之導電佈線15高的功率訊號。應注意,在主體11側壁14上露出的導電佈線15可使用於相對較低的功率訊號,因為從側壁14露出的導電佈線15可小很多的橫截面。
圖3圖示在中介件10安裝至基材21(例如,印刷電路板)以形成電子總成20時從底部觀看的另一示範中介件10之透視圖。圖4為電子總成20之另一示範形式的示意側面剖視圖。
電子總成20可包括基材21和安裝至基材21的中介件10使得基材21可直接電氣連接至在側壁14中之至少一者上露出的導電佈線15。中介件10包括有上、下表面12、13和在上、下表面12、13之間延伸之側壁14的主體11。中介件10更包括在側壁14中之至少一、一些或所有上露出的導電佈線15。
在圖示於圖4的示範電子總成20中,基材21包括空腔22。中介件10是在空腔22內。
在有些形式中,空腔22及基材21可為矩形。應注意,空腔22可具有任何形狀。空腔22及基材21 的形狀會部份取決於電子總成10的整體組態以及需要從中介件10側壁14露出之導電佈線15的數目。
基材21可包括從空腔22之側壁23露出的導電跡線24。在有些形式中,導電跡線24可大於中介件10中的導電佈線15。導電跡線24可大於導電佈線15,因為與中介件10相反,較大的導電跡線24在基材21中比較容易製造。
從空腔22之側壁23露出的導電跡線24可直接電氣連接至從中介件10之側壁14露出的導電佈線15。導電跡線24可用目前已知或未來會發現的任何方式電氣連接至導電佈線15。
在圖示於圖4的示範電子總成20中,導電跡線24利用焊帽17電氣連接至導電佈線15。焊帽17初始可安置於導電跡線24及/或導電佈線15上。焊帽17在導電跡線24及/或導電佈線15上的初始安置會部份取決於用來製造導電跡線24及導電佈線15的製程(除其他因素以外)。
如以上在說明主體11之側壁14時所述,空腔22之側壁23的角度可與側壁14相對於基材11之上、下表面12、13的角度相同。決定此角度可部份基於與製造中介件10之側壁14及空腔22之側壁23(除其他因素以外)有關的製造考量。
如圖4所示,中介件10可完全(或部份)在基材21的上表面25下面。在有些形式中,另一電子組件31可安裝至主體11的上表面12(例如,參考圖7)。應注意,如果主體11的上表面12越靠近空腔22的底部,則電子總成20(其包括電子組件31)會有合意的較小Z高度。
在有些形式中,中介件10可為附著至基材21之多個中介件的一部份。基材21可包括多個空腔使得多個中介件中之每一者可各自放在基材21的各個空腔內。在數個其他形式中,多個中介件10可放在基材21的空腔中之一、一些或所有內。
(i)基材21中之空腔;以及(ii)各個空腔內之中介件10兩者的大小、配置及數目會部份取決於將會使用電子總成20和與製造電子總成20有關之製造考量的應用(除其他因素以外)。應注意,各個空腔22可不同,部份相同,或完全相同。此外,各個中介件10可全部不同,部份相同,或完全相同。
在有些形式中,在導電佈線15及導電跡線24各自從側壁14、23露出的區域處,導電跡線24及/或導電跡線15可厚些。應注意,使得各自從側壁14、23露出的導電佈線15及導電跡線24厚些(或者較大)有助於固定中介件10於基材21,因為在使中介件10與基材21對齊時裸露的較厚區域提供較大的容差。
在有些形式中,實現增加各自從中介件10及基材21之側壁14、23露出的導電佈線15及導電跡線24的厚度可藉由執行與使用於重分配層加工類似的附加微影製程。應注意,目前已知或未來會發現的任何製程可用來增加各自從側壁14、23露出之導電佈線15及導電跡線24的厚度。
圖5A至圖5C為示範電子總成20的平面圖。為求圖解說明及描述,圖5A至圖5C的各個基材21有相同的大小。
在有些形式中,一個以上的中介件可安裝至基材21以便增加用於圖5A至圖5C之電子總成20的側壁14之全長。圖5A圖示一個中介件10。圖5B圖示兩個中介件10。圖5C圖示4個中介件10。
比較圖5A至圖5C可明白,圖5A的單一中介件10有數量最少的側壁14長度同時圖5C的4個中介件10有數量最高的側壁14長度。由於圖5C的電子總成20有最大數量的側壁14長度,因此圖5C的電子總成20能夠加入比圖5A電子總成20更多的暴露導電佈線15(就特定基材21大小而言)。替換地,可做出比圖5A電子總成20小的圖5B及圖5C電子總成20同時從中介件10側壁14露出的導電佈線15仍有相同的數目。
應注意,圖5B及圖5C電子總成20之大小可減少的程度會部份取決於包括在各個中介件10中的層數。例如,各個中介件10中有較多層可供減少使用於電子總成20之基材21的總尺寸。
加入一個以上之中介件10於有給定大小之基材21上的另一潛在效益是可增加在各個主體11之側壁14上露出的導電佈線15之間距。增加導電佈線15在側壁14上的間距可促進電子總成20的可製造性。例如,藉由促進從側壁14露出的導電佈線15與從側壁23露出的導電佈線24之間有更準確可靠的連接,增加導電佈線在側壁上的間距可改善製造良率。
圖6為另一示範電子總成20與圖4類似的示意側面剖視圖。圖6的示範電子總成20更包括附著至中介件10的電子組件31(例如,晶粒)。中介件10可類似上述 中介件中之任一。
如圖6所示,電子組件31可直接連接至中介件10。例如,電子組件31可直接電氣連接至中介件10的上表面12。在數個其他形式中,電子組件31可直接電氣連接至中介件10的下表面13。電子組件31的類型以及電子組件31是否直接電氣連接至中介件10的上、下表面12、13會部份取決於(i)電子組件31所要求的電氣互連件數;(ii)電子總成20的所欲機能;及/或(iii)用來製造電子總成20的製程(除其他因素以外)。
如以上在說明圖7時所述,電子總成20更可包括:基材21,其包括空腔22使得中介件10可在空腔22內。空腔22可包括側壁23以及基材21可包括從空腔22之側壁23露出的導電跡線24。從空腔22之側壁23露出的導電跡線24可直接電氣連接至從中介件10之側壁14中之至少一者露出的導電佈線15。
圖8為附著至基材21之示範中介件10的放大示意側視圖。在圖示於圖8的示範電子總成20中,中介件10使用焊球及焊帽17直接電氣連接至基材21。焊帽17使得從主體11之側壁14露出的導電佈線15與從空腔22之側壁23露出的導電跡線24電氣連接。
圖9為與圖8類似的放大示意側面剖視圖,其圖示附著至基材21的另一示範中介件10。在圖示於圖9的示範電子總成20中,中介件10使用焊帽17直接電氣連接至基材21。相較於圖8,從中介件10之側壁14露出的導電佈線15與從空腔22之側壁23露出的導電跡線24都經製作成比較厚些。製作厚點的導電佈線15及導電跡線24藉 著增加與使中介件10相對於基材21之空腔22對齊有關的容差可促進電子總成20的製造。
圖10至圖12圖示用於製造電子總成20之示範方法的示意側視圖。如圖10所示,中介件10之側壁14可經雷射剝蝕成可形成相對於主體11之上、下表面12、13有一角度的側壁14。應注意,除雷射剝蝕以外目前已知或或未來會發現的其他方法可用來形成相對於主體11之上、下表面12、13有一角度的側壁14。
圖11圖示在已形成相對於主體11之上、下表面12、13有一角度的側壁14之後的中介件10。圖12圖示在焊帽17已形成於從主體11之側壁14露出之導電佈線15上之後的中介件10。
圖13圖示讓一確定焊料量在暴露跡線區上自由回焊時算出的焊墊厚度(solder cushion thickness)。圖14圖示在封裝焊盤(package pad)觸及焊墊且被完全潤濕時的焊盤至焊盤距離。圖15圖示在焊料溢出焊料量固定之焊盤區(pad area)之前的最小焊盤至焊盤距離。圖16圖示兩個相鄰擠出焊墊短路的狀態。
圖17提供在各種情況下中介件側壁與基材空腔之距離的表格。例如,圖示於圖17的表格提供不同焊料量在回焊後的焊墊厚度。作為另一實施例,圖示於圖17的表格提供在焊料接合過程之各種階段的焊盤至焊盤距離。
作為另一實施例,圖示於圖17的表格提供在焊料溢出焊料量固定之焊盤區之前的最小焊盤至焊盤距離。在用力把中介件推進空腔以及焊盤至焊盤距離變成小 於自由潤濕距離時,焊料可能不合意地溢出焊盤區。
作為另一實施例,圖示於圖17的表格提供中介件側壁與基材空腔側壁的最小距離以避免兩個相鄰焊盤的短路狀態。作為另一實施例,圖示於圖17的表格提供中介件側壁與基材空腔側壁的最大距離以確保有適當的潤濕。
描述於本文的中介件及電子總成可為電子總成提供較高的總腳數(overall I/O count)而不增加此類電子總成的總佔用空間。此外,電子總成可包括減少的z高度使得電子總成可更容易地併入包括該等電子總成的小型電子裝置。
圖18的方塊圖圖示加入描述於本文之至少一中介件及/或電子總成的電子設備1800。電子設備1800僅為可使用描述於本文之中介件及/或電子總成之形式的電子設備之一實施例。
電子設備1800的實施例包括但不限於:個人電腦、平板電腦、行動電話、遊戲裝置、MP3或其他數位音樂播放器等等。在此實施例中,電子設備1800包含資料處理系統,其包括耦合電子設備1800之各種組件的系統匯流排1802。系統匯流排1802提供電子設備1800之各種組件的通訊鏈而且可實作成為單一匯流排、匯流排組合或用任何其他適當方式實作。
包括如本文所述之任一電子中介件及/或電子總成的電子總成1810可耦合至系統匯流排1802。電子總成1810可包括任何電路或電路組合。在一具體實施例中,電子總成1810包括可為任何類型的處理器1812。用 於本文的「處理器」意指任何一種計算電路,例如但不限於微處理器、微控制器,複雜指令集計算(CISC)微處理器,精簡指令集計算(RISC)微處理器,極長指令字(VLIW)微處理器,圖形處理器,數位訊號處理器(DSP),多核心處理器,或任何其他類型的處理器或處理電路。
可加入電子總成1810的其他類型電路有客製電路,特定應用積體電路(ASIC)或其類似者,例如,一或更多電路(例如,通訊電路1814)供使用於無線裝置,例如行動電話、平板電腦、膝上電腦、雙向無線電、以及類似電子系統。該IC可執行任何其他類型的功能。
電子設備1800也可包括外部記憶體1820,接著它可包括適用於特定應用系統的一或更多記憶元件,例如形式為隨機存取記憶體(RAM)的主記憶體1822,一或更多硬碟1824,及/或一或更多驅動器用以處理可移除式媒體1826,例如光碟(CD)、快閃記憶卡、數位影音光碟(DVD)及其類似者。
電子設備1800也可包括顯示裝置1816,一或更多揚聲器1818,以及鍵盤及/或控制器1830,它可包括滑鼠、軌跡球、觸控螢幕、語音辨識裝置,或任何其他裝置允許系統使用者輸入資訊及接收來自電子設備1800的資訊。
為了更好地圖解說明揭示於本文的中介件及/或電子總成,提供下列非限定性實施例:
實施例1包括一中介件。該中介件包括:一主體,其包括上、下表面和在該上及該下表面之間延伸的 數個側壁;以及在該等側壁中之至少一者上露出的數條導電佈線。
實施例2包括實施例1的中介件,其中該等導電佈線在該等側壁中之每一者上露出。
實施例3包括實施例1至2中之任一者的中介件,其中該等導電佈線在該上及該下表面上露出。
實施例4包括實施例1至3中之任一者的中介件,其中該中介件包括多個非導電層,其中該等導電佈線在該等多個非導電層之間延伸。
實施例5包括實施例1至4中之任一者的中介件,其中該等非導電層為介電質層。
實施例6包括實施例1至5中之任一者的中介件,其中從該等側壁露出的該等導電佈線中之至少一些是在不同的非導電層之間且互相相對橫向移位。
實施例7包括實施例1至6中之任一者的中介件,其中從該等側壁露出的該等導電佈線中之至少一些在非鄰近非導電層之間露出。
實施例8包括實施例1至7中之任一者的中介件,其中該等側壁中之至少一者相對於該主體之該上表面及該下表面有除90度以外的一角度。
實施例9包括實施例1至8中之任一者的中介件,其中該等側壁中之每一者相對於該主體之該上表面及該下表面有除90度以外的一角度。
實施例10包括實施例1至9中之任一者的中介件,且更包括:裝在從該主體之該等側壁露出的該等電佈線上的數個焊帽。
實施例11包括一種電子總成。該電子總成包括:一基材;以及一中介件,其包括有上、下表面的一主體以及在該上及該下表面之間延伸的數個側壁,該中介件更包括在該等側壁中之至少一者上露出的數條導電佈線,其中該基材直接電氣連接至在該等側壁中之至少一者上露出的該等導電佈線。
實施例12包括實施例11的電子總成,其中該等導電佈線在每個側壁上和在該上及該下表面上露出。
實施例13包括實施例11至12中之任一者的電子總成,其中該基材包括一空腔,以及該中介件在該空腔內。
實施例14包括實施例11至13中之任一者的電子總成,其中該中介件用數個焊球固定於該空腔的底部。
實施例15包括實施例11至14中之任一者的電子總成,其中該空腔包括數個側壁以及該基材包括從該空腔之該等側壁露出的數條導電跡線,其中從該空腔之該等側壁露出的該等導電跡線直接電氣連接至在該中介件之該等側壁中之至少一者上露出的該等導電佈線。
實施例16包括實施例11至15中之任一者的電子總成,其中該中介件的該等側壁中之每一者相對於該主體之該上表面及該下表面有除90度以外的一第一角度,其中該空腔的該等側壁中之每一者相對於該基材之上、下表面有與該第一角度相同的一第二角度。
實施例17包括實施例11至16中之任一者的電子總成,且更包括:數個焊帽,彼等裝在從該主體之該 等側壁露出的該等導電佈線上且裝在從該空腔之該等側壁露出的該等導電跡線上。
實施例18包括實施例11至17中之任一者的電子總成,其中該中介件在該基材的上表面下面。
實施例19包括實施例11至18中之任一者的電子總成,其中該中介件的該等側壁中之至少一者用數個焊帽固定於該空腔的該等側壁中之至少一者。
實施例20包括實施例11至19中之任一者的電子總成,其中該等導電跡線在該等導電跡線從該空腔之該等側壁露出的區域處比較厚。
實施例21包括一種電子總成。該電子總成包括:一電子組件;以及一中介件,其包括有上、下表面的一主體和在該上及該下表面之間延伸的數個側壁,該中介件更包括在該等側壁中之至少一者上露出的數條導電佈線,其中該電子組件直接連接至該中介件。
實施例22包括實施例21的電子總成,其中該等導電佈線在每個側壁上和在該上及該下表面上露出。
實施例23包括實施例21至22中之任一者的電子總成,其中該電子組件直接電氣連接至該中介件之該上表面。
實施例24包括實施例21至23中之任一者的電子總成,且更包括:包括一空腔使得該中介件在該空腔內的一基材,其中該空腔包括數個側壁以及該基材包括從該空腔之該等側壁露出的數條導電跡線,其中從該空腔之該等側壁露出的該等導電跡線直接電氣連接至在該中介件之該等側壁中之至少一者上露出的該等導電佈線。
實施例25包括實施例21至24中之任一者的電子總成,其中該中介件的該等側壁中之每一者相對於該主體之該上表面及該下表面有一角度,其中該空腔的該等側壁中之每一者相對於該基材之上、下表面有一角度。
實施例26包括實施例21至25中之任一者的電子總成,其中該電子組件為一晶粒。
實施例27包括一種製造中介件之方法。該方法包括:移除一中介件之一部份使得數條導電佈線在該中介件的非導電層之間從該中介件之側壁露出。
實施例28包括實施例27的方法,其中移除一中介件之一部份的步驟包括:形成該等側壁使得該等側壁中之至少一者相對於該中介件的上表面及下表面有除90度以外的一角度。
實施例29包括實施例27至28中之任一者的方法,其中移除一中介件之一部份的步驟包括:形成該等側壁使得該等側壁中之每一者相對於該中介件的上表面及下表面有除90度以外的一角度。
實施例30包括實施例27至29中之任一者的方法,其中移除一中介件之一部份的步驟包括:雷射剝蝕該中介件。
此概述旨在提供本發明專利標的的非限定性實施例。非旨在提供排他或窮盡的解釋。加入詳細說明以進一步提供與該等方法有關的資訊。
以上詳細說明包括形成詳細說明之一部份的附圖之參考資料。該等附圖以圖解說明來顯示可實施本發明的特定具體實施例。該等具體實施例在此也被稱為 「實施例」。此類實施例可包括除了所圖示及描述以外的元件。不過,本案發明人也考慮到只提供經圖示或描述之元件的實施例。此外,本案發明人也考慮到使用圖示或描述於特定實施例(或彼等之一或更多方面)之元件或者是圖示或描述於其他實施例(或彼等之一或更多方面)之元件(或彼等之一或更多方面)的任何組合或排列。
在此文件中,常見於專利文件的用語「一(a)」或「一(an)」用來包括一或一個以上,而與「至少一」或「一或更多」的任何其他實例或用法無關。在此文件中,用語「或」用來指稱不排它的或,使得「A或B」包括「A但無B」、「B但無A」以及「A與B」,除非另有說明。在此文件中,用語「包括(including)」和「其中(in which)」各自用來作為用語「包含(comprising)」及「其中(wherein)」的白話同義詞。再者,在下列請求項中,用語「包括(including)及包含(comprising)」是開放的,亦即,請求項中包含除列於此一用語後面者外之元件的系統、裝置、物品、成分、配方或方法,仍視為落在該請求項的範疇內。此外,在下列請求項中,詞彙「第一」、「第二」及「第三」等僅僅用來作為標籤,而非旨在強加數字要求於其對象上。
以上描述旨在圖解說明而非限制。例如,可以相互組合的方式使用上述實施例(或彼等之一或更多方面)。此外,描述於本文之方法的順序可為允許製造電氣互連件及/或包括電氣互連件之封裝體的任何順序。例如本技藝一般技術人員在閱讀以上說明後可使用其他具體實施例。
發明摘要提供讓讀者可迅速瞭解技術揭示的本質。應瞭解,這不是用來解譯或限制申請專利範圍的範疇或意思。
再者,在上述實施方式中,可能將各種特徵組合在一起以使揭示內容順暢。這不應被解譯成旨在未主張的揭示特徵對於任何請求項是不可或缺的。反而,本發明專利標的可能少於特定揭示實施例的全部特徵。因此,下列請求項併入實施方式,各個請求項本身為個別具體實施例,以及可設想到,此類具體實施例可相互組合成各種組合或排列。本發明的範疇應取決於隨附申請專利範圍及其等效陳述的全部範疇。
10‧‧‧(示範)中介件
11‧‧‧主體
12‧‧‧上表面
13‧‧‧下表面
14‧‧‧側壁
15‧‧‧導電佈線
16‧‧‧非導電層
17‧‧‧焊帽
20‧‧‧電子總成
21‧‧‧基材
22‧‧‧空腔
23‧‧‧側壁
24‧‧‧導電跡線
25‧‧‧上表面

Claims (29)

  1. 一種中介件,該中介件包含:一主體,該主體包括上表面、下表面及在該上表面和該下表面之間延伸的數個側壁;以及在該等側壁中之至少一者上露出的數條導電佈線;其中,該中介件包括多個非導電層,且其中,該等導電佈線在該等多個非導電層之間延伸,並且其中,從該等側壁露出的該等導電佈線中之至少一些是在不同的非導電層之間。
  2. 如請求項1的中介件,其中,該等導電佈線在該等側壁中的每一者上露出。
  3. 如請求項2的中介件,其中,該等導電佈線在該上表面和該下表面上露出。
  4. 如請求項1的中介件,其中,該等非導電層為介電質層。
  5. 如請求項1的中介件,其中,從該等側壁露出的該等導電佈線中之至少一些係彼此互相相對橫向移位。
  6. 如請求項5的中介件,其中,從該等側壁露出的該等導電佈線中之至少一些在非鄰近非導電層之間露出。
  7. 如請求項1的中介件,其中,該等側壁中之至少一者相對於該主體的該上表面及該下表面有不同於90度的一角度。
  8. 如請求項7的中介件,其中,該等側壁中的每一者相對於該主體的該上表面及該下表面有不同於90度的一角度。
  9. 如請求項1的中介件,該中介件進一步包含數個焊帽,該等焊帽被安裝在從該主體之該等側壁露出的該等電佈線上。
  10. 一種電子總成,該電子總成包含:一基材;以及一中介件,該中介件包括具有上表面和下表面以及在該上表面和該下表面之間延伸的數個側壁的一主體,該中介件進一步包括數條導電佈線及多個非導電層,其中,該等導電佈線在該等多個非導電層之間延伸,且在該等側壁中之至少一者上露出,並且其中,從該等側壁露出的該等導電佈線中之至少一些是在不同的非導電層之間,且其中,該基材係直接地電氣式連接至在該等側壁中之至少一者上露出的該等導電佈線。
  11. 如請求項10的電子總成,其中,該等導電佈線在每個側壁上與該上表面和該下表面上為露出。
  12. 如請求項10的電子總成,其中,該基材包括一空腔,且該中介件係在該空腔內。
  13. 如請求項12的電子總成,其中,該中介件係以數個焊球而固定於該空腔的一底部。
  14. 如請求項12的電子總成,其中,該空腔包括數個側壁且該基材包括從該空腔之該等側壁露出的 數條導電跡線,其中,從該空腔之該等側壁露出的該等導電跡線係直接地電氣式連接至在該中介件之該等側壁中之至少一者上露出的該等導電佈線。
  15. 如請求項12的電子總成,其中,該中介件的該等側壁中之每一者相對於該主體的該上表面及該下表面有不同於90度的一第一角度,其中,該空腔的該等側壁中的每一者相對於該基材的一上表面和下表面有與該第一角度相同的一第二角度。
  16. 如請求項12的電子總成,該電子總成進一步包含數個焊帽,該等焊帽係安裝在從該主體之該等側壁露出的該等導電佈線上,並且安裝在從該空腔之該等側壁露出的該等導電跡線上。
  17. 如請求項12的電子總成,其中,該中介件係在該基材的上表面之下。
  18. 如請求項14的電子總成,其中,該中介件之該等側壁中之至少一者係以數個焊帽而固定於該空腔的該等側壁中之至少一者。
  19. 如請求項12的電子總成,其中,該等導電跡線在該等導電跡線從該空腔之該等側壁露出的區域處比較厚。
  20. 一種電子總成,該電子總成包含:一電子組件;以及一中介件,該中介件包括具有上表面和下表面和在該上表面和該下表面之間延伸的數個側壁的一主體,該中介 件進一步包括數條導電佈線及多個非導電層,其中,該等導電佈線在該等多個非導電層之間延伸,且在該等側壁中之至少一者上露出,並且其中,從該等側壁露出的該等導電佈線中之至少一些是在不同的非導電層之間,且其中,該電子組件係直接地連接至該中介件。
  21. 如請求項20的電子總成,其中,該等導電佈線在每個側壁上與在該上表面和該下表面上為露出。
  22. 如請求項20的電子總成,其中,該電子組件直接地電氣式連接至該中介件之該上表面。
  23. 如請求項20的電子總成,該電子總成進一步包含一基材,該基材包括一空腔使得該中介件係在該空腔內,其中,該空腔包括數個側壁且該基材包括從該空腔之該等側壁露出的數條導電跡線,其中,從該空腔之該等側壁露出的該等導電跡線直接地電氣式連接至在該中介件之該等側壁中之至少一者上露出的該等導電佈線。
  24. 如請求項23的電子總成,其中,該中介件的該等側壁中之每一者相對於該主體之該上表面及該下表面有一角度,其中,該空腔的該等側壁中之每一者相對於該基材之上表面與下表面有一角度。
  25. 如請求項20的電子總成,其中,該電子組件為一晶粒。
  26. 一種製造中介件的方法,該方法包含下列步驟:移除中介件的一部份使得在該中介件的非導電層之 間的數條導電佈線從該中介件的側壁露出,並且從該等側壁露出的該等導電佈線中之至少一些是在不同的非導電層之間。
  27. 如請求項26的方法,其中,移除一中介件之一部份的步驟包括形成該等側壁使得該等側壁中之至少一者相對於該中介件的上表面及下表面有不同於90度的一角度。
  28. 如請求項26的方法,其中,移除一中介件之一部份的步驟包括形成該等側壁使得該等側壁中之每一者相對於該中介件的上表面及下表面有不同於90度的一角度。
  29. 如請求項26的方法,其中,移除一中介件之一部份的步驟包括雷射剝蝕該中介件。
TW105137262A 2015-12-18 2016-11-15 具有暴露在側壁上之導電佈線的中介件 TWI727996B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
WOPCT/US15/66730 2015-12-18
PCT/US2015/066730 WO2017105498A1 (en) 2015-12-18 2015-12-18 Interposer with conductive routing exposed on sidewalls

Publications (2)

Publication Number Publication Date
TW201733035A TW201733035A (zh) 2017-09-16
TWI727996B true TWI727996B (zh) 2021-05-21

Family

ID=59057245

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105137262A TWI727996B (zh) 2015-12-18 2016-11-15 具有暴露在側壁上之導電佈線的中介件

Country Status (4)

Country Link
US (1) US10651102B2 (zh)
DE (1) DE112015007196T5 (zh)
TW (1) TWI727996B (zh)
WO (1) WO2017105498A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017105498A1 (en) 2015-12-18 2017-06-22 Intel IP Corporation Interposer with conductive routing exposed on sidewalls
WO2018004686A1 (en) * 2016-07-01 2018-01-04 Intel Corporation Device, method and system for providing recessed interconnect structures of a substrate

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050275093A1 (en) * 2004-06-10 2005-12-15 Sanyo Electric Co., Ltd. Semiconductor device and manufacturing method of the same
TWM455255U (zh) * 2012-06-18 2013-06-11 Unimicron Technology Corp 具中介層之封裝基板及其封裝結構
US20140016242A1 (en) * 2011-03-25 2014-01-16 Murata Manufacturing Co., Ltd. Electronic component
TWI485838B (zh) * 2011-12-28 2015-05-21 Broadcom Corp 具有橋型中介層的半導體封裝

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030059976A1 (en) * 2001-09-24 2003-03-27 Nathan Richard J. Integrated package and methods for making same
CN100587560C (zh) * 2003-04-01 2010-02-03 夏普株式会社 发光装置用组件、发光装置、背侧光照射装置、显示装置
US6768189B1 (en) * 2003-06-04 2004-07-27 Northrop Grumman Corporation High power chip scale package
JP5211996B2 (ja) * 2008-09-30 2013-06-12 豊田合成株式会社 発光装置
KR20100048610A (ko) 2008-10-31 2010-05-11 삼성전자주식회사 반도체 패키지 및 그 형성 방법
US20100176507A1 (en) * 2009-01-14 2010-07-15 Hymite A/S Semiconductor-based submount with electrically conductive feed-throughs
US8558392B2 (en) * 2010-05-14 2013-10-15 Stats Chippac, Ltd. Semiconductor device and method of forming interconnect structure and mounting semiconductor die in recessed encapsulant
TWI492680B (zh) 2011-08-05 2015-07-11 Unimicron Technology Corp 嵌埋有中介層之封裝基板及其製法
US9275976B2 (en) * 2012-02-24 2016-03-01 Broadcom Corporation System-in-package with integrated socket
TWI501373B (zh) * 2012-06-06 2015-09-21 Cmsc Inc 具線路佈局之預注成形模穴式立體封裝模組
JP2014209091A (ja) * 2013-03-25 2014-11-06 ローム株式会社 半導体装置
KR102380304B1 (ko) * 2015-01-23 2022-03-30 삼성전기주식회사 전자부품 내장 기판 및 그 제조방법
WO2017105498A1 (en) 2015-12-18 2017-06-22 Intel IP Corporation Interposer with conductive routing exposed on sidewalls

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050275093A1 (en) * 2004-06-10 2005-12-15 Sanyo Electric Co., Ltd. Semiconductor device and manufacturing method of the same
US20140016242A1 (en) * 2011-03-25 2014-01-16 Murata Manufacturing Co., Ltd. Electronic component
TWI485838B (zh) * 2011-12-28 2015-05-21 Broadcom Corp 具有橋型中介層的半導體封裝
TWM455255U (zh) * 2012-06-18 2013-06-11 Unimicron Technology Corp 具中介層之封裝基板及其封裝結構

Also Published As

Publication number Publication date
US10651102B2 (en) 2020-05-12
DE112015007196T5 (de) 2018-08-23
TW201733035A (zh) 2017-09-16
US20180342431A1 (en) 2018-11-29
WO2017105498A1 (en) 2017-06-22

Similar Documents

Publication Publication Date Title
US8445918B2 (en) Thermal enhancement for multi-layer semiconductor stacks
US9961769B2 (en) Microelectronic substrate for alternate package functionality
KR101934953B1 (ko) 고밀도 칩 대 칩 접속
AU2017321176B2 (en) Circuits and methods providing mutual capacitance in vertical electrical connections
US8664041B2 (en) Method for designing a package and substrate layout
KR20160090241A (ko) 스택형 전자 디바이스를 포함하는 전자 어셈블리
TWI727996B (zh) 具有暴露在側壁上之導電佈線的中介件
TW201725683A (zh) 包括橋接件的電子總成
TWI614867B (zh) 用於電子封裝體之電氣互連件
US20180213655A1 (en) Electrical interconnect formed through buildup process
US10192840B2 (en) Ball pad with a plurality of lobes
TW201622505A (zh) 中介基板及其製法
CN106463854B (zh) 接地布线设备和方法
TW201719845A (zh) 電子封裝體及形成電氣封裝體之方法
CN117642851A (zh) 包括具有不同数量的层的堆积的玻璃芯衬底
KR20230021764A (ko) 반도체 패키지, 패키지 기판 및 ic 패키지 기판 어셈블리 제조 방법
TW201123386A (en) Chip module sharing the same PCB