KR101934953B1 - 고밀도 칩 대 칩 접속 - Google Patents

고밀도 칩 대 칩 접속 Download PDF

Info

Publication number
KR101934953B1
KR101934953B1 KR1020150082003A KR20150082003A KR101934953B1 KR 101934953 B1 KR101934953 B1 KR 101934953B1 KR 1020150082003 A KR1020150082003 A KR 1020150082003A KR 20150082003 A KR20150082003 A KR 20150082003A KR 101934953 B1 KR101934953 B1 KR 101934953B1
Authority
KR
South Korea
Prior art keywords
die
layer
chip
devices
vias
Prior art date
Application number
KR1020150082003A
Other languages
English (en)
Other versions
KR20160007354A (ko
Inventor
토르스텐 메이어
Original Assignee
인텔 아이피 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 아이피 코포레이션 filed Critical 인텔 아이피 코포레이션
Publication of KR20160007354A publication Critical patent/KR20160007354A/ko
Application granted granted Critical
Publication of KR101934953B1 publication Critical patent/KR101934953B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/117—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

장치는 적어도 제 1 IC 다이 및 제 2 IC 다이를 포함한다. 제 1 IC 다이 및 제 2 IC 다이들의 하면들은 제 1 복수의 접속 패드들을 포함하고 상기 제 1 IC 다이 및 제 2 IC 다이의 상면들은 제 2 복수의 접속 패드들을 포함한다. 상기 장치는 또한 제 1 IC 다이 및 제 2 IC 다이의 상면들을 덮는 비전도성 재료의 층, 복수의 쓰루-비아들, 제 1 복수의 접속 패드들 중 적어도 일부 및 적어도 하나의 쓰루-비아 사이의 제 1 전도성 상호 접속부, 그리고 비전도성 재료의 층의 상면에 제 2 복수의 접속 패드들 중 적어도 일부 및 복수의 쓰루-비아들 중 적어도 하나의 쓰루-비아 사이에 전기 연속성을 제공하는 제 2 전도성 상호 접속부를 포함한다.

Description

고밀도 칩 대 칩 접속{HIGH DENSITY CHIP-TO-CHIP CONNECTION}
실시예들은 집적 회로(integrated circuit; IC)들의 패키징(packaging)에 관한 것이다. 일부 실시예들은 집적 회로들의 IC 패키지 상호 접속(interconnection)에 관한 것이다.
전자 시스템들은 흔히 기판 또는 마더보드(motherboard)와 같은 하위 조립체(subassembly)에 접속되는 집적 회로(IC)들을 포함한다. IC들은 패키징되어서 하위 조립체 상에 실장되는 IC 패키지 내에 삽입된다. 전자 시스템 설계들이 더 복잡해짐에 따라, 시스템에 대한 원하는 크기 제한들을 만족시키는 것은 어려운 문제이다. 설계의 전체 크기에 영향을 미치는 하나의 양태는 IC 패키지들의 접촉(contact)들의 상호 접속에 필요한 간격이다. 간격이 줄어듦에 따라, 패키징된 IC들은 덜 튼튼해질 수 있고 간격 요건들을 만족시키는 비용이 증가할 수 있다. 그러므로, IC들의 접촉들에 대한 간격 문제들을 처리하지만 튼튼하고 비용 효율적인 설계를 제공하는 디바이스들, 시스템들 및 방법들에 대한 전반적인 요구들이 있다.
본 발명의 목적은 상술한 문제를 해결하는 것이다.
상술한 문제를 해결하기 위하여, 본 발명에 따른 장치는 적어도 제 1 집적 회로(IC) 다이 및 제 2 IC 다이(die)를 포함한다. 제 1 IC 다이 및 제 2 IC 다이의 하면들은 제 1 복수의 접속 패드들을 포함하고 상기 제 1 IC 다이 및 제 2 IC 다이의 상면들은 제 2 복수의 접속 패드들을 포함한다. 상기 장치는 또한 제 1 IC 다이 및 제 2 IC 다이의 상면들을 덮는 비전도성 재료의 층, 복수의 쓰루-비아(through-via)들, 제 1 복수의 접속 패드들 중 적어도 일부 및 적어도 하나의 쓰루-비아 사이의 제 1 전도성 상호 접속부(interconnect), 그리고 비전도성 재료의 층의 상면에서 제 2 복수의 접속 패드들 중 적어도 일부 및 복수의 쓰루-비아들 중 적어도 하나의 쓰루-비아 사이에 전기 연속성을 제공하는 제 2 전도성 상호 접속부를 포함한다.
도 1은 일부 실시예들에 따라 시스템 레벨 전자 패키징을 포함하는 전자 디바이스의 하나의 예의 일부분들을 도시하는 도면;
도 2a 내지 도 2e는 일부 실시예들에 따라 전자 디바이스에 대해 시스템 레벨 패키징을 형성하는 방법의 하나의 예의 일부분들을 도시하는 도면;
도 3은 일부 실시예들에 따라 시스템 레벨 패키징을 포함하는 전자 디바이스의 다른 예의 일부분들을 도시하는 도면;
도 4a 내지 도 4g는 일부 실시예에 따라 전자 디바이스에 대해 시스템 레벨 패키징을 형성하는 방법의 하나의 예의 일부분들을 도시하는 도면;
도 5는 일부 실시예들에 따라 시스템 레벨 패키징을 포함하는 전자 디바이스의 다른 예의 일부분들을 도시하는 도면;
도 6은 일부 실시예들에 따라 시스템 레벨 패키징에서 플립 칩(flip-chip) 기술을 포함하는 전자 디바이스의 또 다른 예의 일부분들을 도시하는 도면;
도 7은 일부 실시예들에 따른 전자 디바이스의 패키징의 하나의 예를 도시하는 도면; 및
도 8은 일부 실시예들에 따른 전자 시스템의 하나의 예의 블록도.
다음의 설명 및 도면들은 당업자가 특정한 실시예들을 실시하는 것이 가능하도록 이 특정한 실시예들을 충분히 설명한다. 다른 실시예들은 구조, 논리, 전기, 프로세스 및 다른 변화들을 통합할 수 있다. 일부 실시예들의 일부들 및 특징들은 다른 실시예들의 일부들 및 특징들 내에 포함되거나 이것들을 대체할 수 있다. 청구항들에서 진술되는 실시예들은 상기 청구항들의 모든 이용 가능한 등가들을 포함한다.
더 작은 디바이스들에서 컴퓨팅 전력의 증가 요구는 시스템 통합(system integration)의 요구들을 만족시키기 위해 시스템 인 패키지(System in Package; SiP)들의 사용을 증가하게 하였다. 예를 들어, 전자 시스템의 디지털 및 아날로그 부분들은 2개의 상이한 기술 노드(node)들인 디지털 부분에 대한 고급(high-end)의 정교한 집적 회로(integrated circuit; IC) 제조 프로세스 및 아날로그 부분에 대한 하급의 프로세스를 사용하여 분리 및 구축될 수 있다. 이 두 부분들은 패키지 레벨에서 사이드 바이 사이드(side-by-side) SiP로 통합될 수 있는 2개의 상이한 IC 다이(die)들에 포함될 수 있다. 그러나, 이 통합 방식은 2개의 IC 다이들 사이에서 많은 접속들을 필요로 할 수 있다. IC 다이들 사이의 이 상호 접속은 매우 미세한 금속 라인 피치(pitch) 및 간격을 요구할 수 있고 다수의 라우팅 층(routing layer)들을 필요로 할 수 있다. 또한 칩간 신호 속도 및 물리적 크기의 축소 사이에서의 전기적 성능의 절충(trade-off)이 있을 수 있다.
게다가, 증가되는 집적 회로 입력/출력(input/output)을 수용하기 위해 더 미세한 피치를 사용하면 상호 접속 라인의 폭, 상호 접속 사이의 간격 및 상호 접속 사이에서의 전자 이동(electro-migration)을 막도록 보호하는 간격과 연관되는 더 미세한 기하구조들을 수용하기 위해 패키징 프로세스들이 고가가 될 수 있다. 이것은 패키징 요건들이 더 낮은 비용에 대한 요구와 상충되는 것을 초래할 수 있다.
전형적으로, I/O를 위해 IC 다이의 하나의 측만이 사용된다. IC 접속 패드들은 IC 다이들이 제조될 때 웨이퍼의 면 상에 형성된다. 개별 다이는 분리되고 다른 디바이스들에 접속되기 위해 접속 패드 측 또는 전방 측이 아래로 향한 채로 세라믹 기판 또는 인쇄 회로 기판(printed circuit board; PCB) 상에 실장된다(예를 들어, 플립 칩(Flip Chip configuration) 구성에 있어서). 상호 접속을 위해 전방 측 외에 IC 다이들의 후방 측을 사용하여 라우팅(routing)하는 것은 I/O 라우팅에 이용 가능한 공간의 양을 크게 증가시킬 수 있다. 이것은 IC에 대한 라우팅이 보다 덜 침투적인(aggressive) 간격 및 라우팅 요건들에 의해 구현되는 것을 가능하게 한다.
도 1은 시스템 레벨 전자 패키징을 포함하는 전자 디바이스의 하나의 예의 일부분들을 도시한다. 디바이스(100)는 제 1 IC 다이(105) 및 제 2 IC 다이(110)를 포함한다. 특정한 변형예들에서, IC 다이들 중 하나는 디지털 회로를 포함하고 다른 다이는 아날로그 회로들 또는 주로 아날로그 회로들을 포함한다. 일부 변형예들에서, 디바이스(100)는 둘 이상의 IC 다이들을 포함한다. IC 다이들의 모두는 상면 및 하면을 포함한다. IC 다이는 도 1에 도시된 상면이 이 IC 다이가 형성되었던 웨이퍼의 배면 측에 대응하도록 자신이 웨이퍼 상에서 제조되었을 때의 IC 다이의 방위로부터 뒤집히거나(flip) 반전된 방위를 가진다.
디바이스(100)는 다수의 쓰루-비아(through-via)들을 포함한다. 도 1에 도시된 예에서, 쓰루-비아들은 적어도 하나의 쓰루 실리콘 비아(through-silicon-via; TSV)(125)를 포함한다. 특정한 예들에서, 다이들 둘 모두는 적어도 하나의 TSV를 포함한다. TSV는 전형적으로 IC 다이 내에서 IC 다이의 하면으로부터 IC 다이를 통하여 IC 다이의 상면으로 연장되도록 형성된다. TSV들은 IC가 형성된 프로세스 동안 형성될 수 있거나 또는 TSV는 IC가 형성된 후에 추가될 수 있다(예를 들어, IC 다이 내에 드릴로 개구를 만들고 이 개구에 전도성 재료를 채워 넣음으로써). TSV는 IC 다이의 하면 및 상면 사이에 전기 연속성을 제공할 수 있다. 도 1의 예에서, 비전도성 재료(120)의 층 내에서 IC 다이의 상면까지 개구를 형성함으로써 TSV의 상부에 전기가 접촉하게 된다.
IC들의 상면들은 제 1 복수의 접속 패드들(예를 들어, 115A, 115B)을 포함한다. IC들의 하면들은 제 2 복수의 접속 패드들(예를 들어, 115C, 115D)을 포함한다. 도 1의 예에서, 제 1 복수의 접속 패드들은 쓰루-비아들의 상단에 접촉한다. 제 2 복수의 접속 패드들은 쓰루-비아들의 하단에 접촉되고 IC 다이들의 능동 회로에 접촉한다. 비전도성 재료(120)의 층은 제 1 및 제 2 IC 다이들의 상면들을 덮는다. 전도성 재료는 또한 도 1의 예에서 도시되는 바와 같이 제 1 및 제 2 IC 다이들의 측면들을 덮는다.
디바이스(100)는 또한 제 1 IC 다이의 하나 이상의 접속 패드들 및 제 2 IC 다이의 하나 이상의 접속 패드들 사이의 연속성을 포함하여, IC 다이들의 하면 상에 있는 접속 패드들 중 적어도 일부 사이에 전기 연속성을 제공하기 위해 전기 전도성 상호 접속부(interconnect)(130)를 포함한다. 전도성 상호 접속부는 또한 IC 다이의 하면에서 하나 이상의 TSV들에 전기 연속성을 제공할 수 있다.
디바이스(100)는 비전도성 재료의 층의 상면에 전도성 상호 접속부(135)를 더 포함한다. 전도성 상호 접속부(135)는 제 1 IC 다이의 상면에 있는 접속 패드들 중 적어도 일부 및 제 2 IC 다이의 상면에 있는 접속 패드들 중 적어도 일부 사이에 전기 연속성을 제공할 수 있다. 전도성 상호 접속부(135)는 IC 다이의 상면에 있는 TSV들 중 하나 이상에 전기 연속성을 제공할 수 있다. 이 전도성 상호 접속부(135)에 의해, 전기 연속성은 제 1 IC 다이의 하면 상의 접속 패드로부터 제 1 IC 다이 내의 쓰루-비아를 통하여 제 2 IC 다이의 상면 상의 접속 패드로 제공될 수 있다. 유사하게, 전기 연속성은 제 1 IC 다이의 상면 상의 접속 패드로부터 제2 IC 다이 내의 쓰루-비아를 통하여 제 2 IC 다이의 하면 상의 접속 패드로 제공될 수 있다.
도 2a 내지 도 2e는 전자 디바이스에 대하여 시스템 레벨 패키징을 형성하는 방법의 하나의 예의 일부분들을 도시한다. 제 1 IC 다이(205) 및 제 2 IC 다이(210)는 접속 패드들을 포함하도록 형성된다. 특정한 변형예들에서, IC 다이는 접속 패드 위치들에서 구리 패드 마감부를 포함한다. 접속 패드들(예를 들어, 215A, 215C)은 제 1 IC 다이의 상면 및 하면 모두에 그리고 제 2 IC 다이(예를 들어, 215B, 215D)의 상면 및 하면 모두에 형성된다. 도 2a의 예에서, IC 다이들은 각각 TSV들(225A, 225B)을 포함한다. 상면의 접속 패드들은 TSV들에 접속되어 도시되지만 IC 다이는 자체의 상면에 TSV에 접속되지 않는 접속 패드들을 포함할 수 있다. 도 2a의 예에서, IC 다이들은 얇은 금속 포일(240)에 접착된다.
도 2b에서, 제 1 및 제 2 IC 다이들의 적어도 상면들은 하위 조립체를 형성하기 위해 비전도성 재료(220)의 층을 사용하여 덮인다. 비전도성 재료의 일부 예들은 무엇보다도 몰딩(molding) 가능 플라스틱 재료, 에폭시, 라미네이트 재료 또는 사전 함침된(pre-impregnated) 또는 '프리프레그(prepreg)' 재료를 포함할 수 있다. 도시된 예에서, 비전도성 층은 또한 IC 다이들의 측면들을 덮고 비전도성 재료는 다수의 라미네이팅(laminating)되거나 가압된 층들로 구성될 수 있다.
도 2c에서, 하위 조립체 내에 쓰루-비아들이 형성된다. 도시된 예에서, 쓰루-비아들은 IC 다이들의 TSV들을 포함한다. 쓰루-비아들은 비전도성 층 내에서 TSV들로 개구들(270) 또는 비아를 형성하고 이 개구들을 전도성 재료(예를 들어, 금속)으로 채움으로써 비전도성 층의 상면까지 형성된다. 비전도성 층 내의 개구들(270)은 기계적 드릴링 또는 레이저 드릴링에 의해 형성될 수 있다. 접속 패드들 내에 구리를 사용하면 레이저 드릴링이 용이할 수 있다. 구리 패드는 전형적으로 다른 금속(예를 들어, 알루미늄)의 패드보다 더 두껍고 더 두꺼운 접속 패드에 의해서 레이저 드릴링은 더 쉽게 제어될 수 있다. 다른 접속 패드들로의 비아들 또한 형성될 수 있다. 도 2c의 예에서, 비아들은 도 2a의 얇은 금속 포일 및 접착제 또는 아교를 통하여 IC들의 하면들 상에 있는 접속 패드들 중 적어도 일부까지 형성된다. 특정한 변형예들에서, 접속 패드들로의 비아들은 IC 다이의 상면 및 하면에 동시에 형성된다.
도 2d에서, 상면 및 하면에 있는 접속 패드로 전기 접속들이 행해진다. 제 1 전기 전도성 상호 접속부(245A)(예를 들어, 금속 트레이스(metal trace)들)는 제 1 및 제 2 IC 다이들의 하면들 상에 있는 접속 패드들 중 적어도 일부 사이에 형성된다. 전도성 상호 접속부(245A)의 적어도 일부는 다이 대 다이 접속들에 사용되고 전도성 상호 접속부(245A)의 적어도 일부는 적어도 하나의 TSV로의 전기 접속을 형성하는 데 사용된다. 일부 예들에서, 전도성 상호 접속부(245A)는 얇은 금속 포일의 패터닝(patterning)을 통해 형성된다.
제 2 전기 전도성 상호 접속부(245B)는 제 1 IC 다이 및 제 2 IC 다이의 상면들 상에 있는 접속 패드들 중 적어도 일부 사이에 전기적 상호 접속을 제공하기 위해 비전도성 재료의 층의 상면 상에 형성된다. 전도성 상호 접속부의 적어도 일부는 다이 대 다이 접속들에 사용되고 전도성 상호 접속부의 적어도 일부는 적어도 하나의 TSV로의 전기 접속을 형성하는 데 사용된다. 화살표들(250A, 250B)은 존재할 수 있지만 도 2d에서의 단면도에서는 보이지 않는 전도성 상호 접속부에 의한 전기 접속들을 나타낸다. 전도성 상호 접속부들에 대한 교차들을 제공하거나 솔더 볼(solder ball)들을 위한 랜딩 패드(landing pad)들을 제공하기 위하여 추가 층들이 포함될 수 있다. 추가 상면 라우팅은 라우팅이 단지 하면으로 제한되었을 경우에 되었을 밀도로부터 라우팅 밀도를 줄인다.
도 2e는 솔더 범프(solder bump)들 또는 솔더 볼들이 디바이스에 추가될 수 있음을 도시한다. 솔더 범프들을 수용하기 위해, 하면에 솔더 정지 층(255)이 추가될 수 있다. 솔더 정지 층(255)은 절연 재료의 층을 포함하고 또한 솔더 범프들(260)을 실장하기 위한 개구들을 포함한다. 솔더 범프들(260)은 그 후에 솔더 정지 층에 실장된다. 전도성 상호 접속부 및 쓰루-비아들을 사용함으로써 제 1 및 제 2 IC 다이들 중 적어도 하나에서의 상부 측 상에서의 적어도 하나의 접속 패드 및 적어도 하나의 랜딩 패드 사이에 전기 연속성이 제공될 수 있다. 솔더 정지 층(255)은 접속 패드 및 랜딩 패드와 솔더 범프 사이에 전도성 상호 접속부를 라우팅하는 재분배 층(예를 들어, 전기 접속들(245A 및 250A)과 함께 도포되는) 위에 배열될 수 있다. 일부 예들에서, 동시에 형성되고 동일한 플랫폼을 공유하는(예를 들어, 기판을 공유하는) 여러 시스템 레벨 패키지들이 있을 수 있다. 개별 시스템 레벨 패키지들은 예를 들어, 소잉(sawing)과 같은 것에 의해 분리될 수 있다.
도 3은 시스템 레벨 패키징을 포함하는 전자 디바이스의 다른 예의 일부분들을 도시한다. 도1 및 도 2a 내지 도 2e는 쓰루-비아가 TSV를 포함하는 예들을 도시한다. 그러나, TSV들은 소정의 IC 프로세스에서 이용 가능하지 않을 수 있거나 TSV 능력이 있는 프로세스가 선택되지 않을 수 있다(예를 들어, 비용으로 인한). 도 3에 도시된 예에서, IC 다이의 하면 및 상면 사이의 전기 연속성은 비전도성 재료(320)의 층에 형성되는 쓰루-비아를 사용하여 구현된다. 비전도성 재료가 몰딩된 라미네이트이면, 쓰루-비아는 쓰루-몰드-비아(through-mold-via 또는 TMV)(365)라 칭해질 수 있다. TMV는 개구를 형성하기 위하여 드릴링(예를 들어, 레이저 드릴링 또는 기계적 드릴링)에 의해 형성될 수 있고, 이것은 이 후에 전기 전도성 재료로 충전된다. 이는 또한 수직 접속부들을 포함하는 실리콘, PCB, 라미네이트 또는 세라믹의 임베딩되고 사전 형성된 조각일 수 있다. 특정한 변형들에서, 시스템 레벨 패키지는 TSV들 및 TMV 모두를 포함한다. 하부 측 상에 있는 전도성 상호 접속부(345A) 및 상면(345B)에서의 전도성 상호 접촉부는 쓰루-비아들로 전기 연속성을 형성하는 데 사용될 수 있다. 예를 들어, 전도성 상호 접속부는 IC 다이의 상면의 접속 패드, 쓰루-비아 및 동일하거나 상이한 IC 다이의 하면 상의 접속 패드 사이에 전기 연속성을 형성할 수 있다. 쓰루-비아로의 라우팅은 짧기 때문에, 비-TSV 쓰루-비아들을 사용하여 시스템 레벨 패키지의 라우팅 밀도를 더 줄일 수 있다.
도 4a 내지 도 4h는 전자 디바이스를 위한 시스템 레벨 패키징을 형성하는 방법의 하나의 예의 일부분들을 도시한다. 이 예에서, 도 2a 내지 도 2e의 방법의 예들은 팬 아웃 웨이퍼(fan out wafer) 레벨 패키징을 개선하는 데 적용된다. 제 1 IC 다이(405) 및 제 2 IC 다이(410)는 접속 패드들을 포함하여 형성된다. 접속 패드들(예를 들어, 415A, 415C)은 제 1 IC 다이의 상면 및 하면 모두에 그리고 제 2 IC 다이의 상면 및 하면 모두에 형성된다(예를 들어, 415B, 415D). 도 4a의 예에서, IC 다이들은 각각 TSV들(425A, 425B)을 포함한다. IC 다이들은 몰드 캐리어(mold carrier) 상에 배치될 수 있다.
도 4b에서, 몰딩된 층(420)은 하위 조립체를 형성하기 위해 제 1 및 제 2 IC 다이들 위에 형성된다. 몰딩된 층(420)은 전형적으로 비전도성이다. 일부 변형예들에서, 몰딩된 층(420)은 압축 몰딩(compression molding)에 의해 형성되고, 특정한 변형예들에서, 몰딩된 층(420)은 에폭시를 포함한다. 도 4c에서, 개구들(470)은 TSV들에 접촉하기 위해 몰딩된 층(420) 내에 형성된다. 비전도성 층 내의 개구는 레이저 드릴링 또는 에칭에 의해 형성될 수 있다.
도 4d에서, 개구들은 전기 전도성 재료가 채워진 것으로 도시된다. 재분배 층(475)은 몰딩된 층(420)의 상부에 전기 전도성 상호 접속부(445B, 450B)를 포함하여 형성된다. 전도성 상호 접속부의 적어도 일부는 다이 대 다이 접속부들을 포함한다. 이 접속부들은 박막 기술(예를 들어, 스퍼터링(sputtering) 및 플레이팅(plating)), PCB 기술, 다른 기술 또는 기술들의 결합을 사용하여 형성될 수 있다. 재분배 층(475)은 전도성 상호 접속부를 보호하는 패시베이션(passivation) 층 또는 패시베이션 코팅을 포함할 수 있다.
도 4e에서, 선택적인 유전체 층(480)이 IC 다이들의 하면들 상에 형성된다. 개구들은 IC 다이들의 하면들 상의 접속 패드들에 액세스하기 위해 유전체 층 내에 형성될 수 있다. 접속 패드들 사이의 일부 전도성 상호 접속부는 유전체 층(480)을 형성하기 전에 형성되고 그 후에 유전체 층(480)에 의해 덮일 수 있다.
도 4f에서, 선택적인 유전체 층(480) 상에 다른 재분배 층(482)이 도포된다. 재분배 층(482)은 다이 대 다이 접속들 및 솔더 범프들을 위한 랜딩 패드들로의 접속들을 위해 사용될 수 있다. 도 4g에서, 솔더 정지 층(455)이 하면에 추가된다. 솔더 정지 층(455)은 솔더 볼들(460)을 실장하기 위한 패드들에 대한 개구들을 포함한다. 일부 예들에서, 도 4d 내지 도 4g에서 도시되는 프로세스 예들은 상부 측 및 하부 측에 동시에 수행될 수 있다.
도 5는 시스템 레벨 패키징을 포함하는 전자 디바이스의 다른 예의 일부분들을 도시한다. 이 방법은 TSV들이 IC 프로세스에서 이용 가능하지 않을 때 유용할 수 있다. 도 3의 예에서와 같이, 쓰루-비아들(565)은 몰딩된 층(520)에 형성될 수 있다. 일부 변형예들에서, 쓰루-비아들(565)은 레이저 드릴링에 의해 개구를 형성하고 그 후에 이 개구들을 전기 전도성 재료로 채움으로써 제작된다. 일부 변형예들에서, 쓰루-비아들(565)은 인쇄 회로 기판 재료 또는 실리콘 재료를 사용하여 사전 제작된다.
도 6은 시스템 레벨 패키징에 있어서 플립-칩 기술을 포함하는 전자 디바이스의 또 다른 예의 일부분들을 도시한다. 도시된 예에서, 2개의 IC 다이들(605, 610)은 기판(685)(플립-칩 기판) 상에 배열된다(예를 들어, 나란히). IC 다이들을 실장할 때, 이들 사이의 거리(d)는 가능한 작게 제조될 수 있다.
디바이스(600)는 다수의 본드 층(bond layer)들을 포함한다. 제 1 및 제 2 IC 다이들의 하면들 및 기판(685)의 제 1 층(도 6의 예에서의 상부 측) 사이에는 제 1 본드 층이 있다. 제 1 IC 다이의 하면 및 제 2 IC 다이의 하면은 각각 솔더 범프들 또는 구리 기둥(copper pillar)들을 하면들에 부착하기 위하여 제공되는 하나 이상의 본드 패드들을 포함한다. IC 다이들은 그 중에서도, 매스 리플로우(mass reflow) 프로세스에 의해 또는 열-압착 본딩(thermo-compression bonding)에 의해 기판(685)에 부착될 수 있다. 열 압착 본딩 방법은 기판(685)으로의 더 정확한 본딩을 제공할 수 있다.
디바이스(600)는 제 1 IC 다이(605) 및 제 2 IC 다이(610)의 상면들 및 브릿지 구성요소(bridge component)(690) 사이에 제 2 본드 층을 포함한다. IC 다이들의 상면들은 브릿지 구성요소(690)의 부착을 위해 솔더 범프들(예를 들어, 마이크로 솔더 볼들)을 위한 랜딩 패드들을 포함한다. 브릿지 구성요소(690)는 능동 또는 수동 디바이스일 수 있고, 실리콘, PCB, 세라믹 또는 다른 IC 다이들을 포함할 수 있고 전기 전도성 상호접속 라우팅을 포함한다. 브릿지 구성요소는 IC 다이들의 상면들에 제 2 전기 전도성 상호 접속부(예를 들어, 다이 대 다이)의 일부를 형성한다. 브릿지 구성요소(690)는 IC 다이들의 접속 패드들에 전기 접속된다. 전도성 상호 접속부는 브릿지 구성요소를 통해 제 1 IC 다이의 본드 패드로부터 제 2 IC 다이의 본드 패드까지 전기 연속성을 제공한다. 도시된 예에서, IC 다이들은 TSV들(665)을 포함한다. 일부 예들에서, 브릿지 구성요소(690)는 IC 다이들의 TSV들(665) 사이에 전기 연속성을 제공한다.
디바이스(600)는 기판의 제 2 측(도 6의 예에서의 하부 측) 상에 배열되는 복수의 본드 패드들을 포함하고 솔더 범프들은 본드 패드들의 적어도 일부 상에 배열될 수 있다. 이것은 시스템 레벨 PCB(예를 들어, 마더보드) 또는 세라믹 기판에 디바이스(600)를 본딩하기 위한 제 3 본드 층을 제공한다.
IC 다이들의 양 측면들 상에서 라우팅을 제공함으로써 IC 다이들 사이의 접속들에 덜 미세한 피치의 라우팅이 사용되는 것이 가능할 수 있다. IC 다이의 양 측면들 상에서의 라우팅은 또한 많은 양의 I/O를 가지고 전형적으로 고 접촉 패드 밀도를 가질 하나의 IC 다이 패키지에 사용될 수 있다. 패드들과 솔더 범프들의 위치들 모두로의 라우팅은 이것들이 IC 아래에만 오로지 배열될 때 어려울 수 있고, 이러한 라우팅은 다수 층 분배를 위해 고가의 프로세스를 필요로 할 수 있으며 이 프로세스는 결과적으로 전기 성능을 감소시킬 수 있다.
도 7은 전자 디바이스를 위한 패키징의 다른 예를 도시한다. 디바이스(700)는 상면 및 하면을 가지는 IC 다이(705)를 포함하고, 이 상면 및 하면의 각각은 복수의 접속 패드들(715A, 715C)을 포함한다. 비 전도성 재료(720)의 층은 상면을 덮고 IC 다이(705)의 측면들을 실질적으로 덮는다. 비전도성 재료는 몰딩된 라이네이트 또는 재구성된 웨이퍼를 포함할 수 있다.
디바이스는 복수의 쓰루-비아들을 포함한다. 쓰루-비아들은 IC 다이(705) 및 비 전도성 재료(720)의 층 중 하나 또는 이 둘 모두에 형성될 수 있고, 쓰루-비아들은 TMV(767) 및 TSV(765) 중 하나 또는 이 둘 모두를 포함할 수 있다. 디바이스(700)는 IC 다이의 하면 상에 있는 접속 패드들 중 적어도 일부에 그리고 쓰루-비아들 중 적어도 일부에 전기 연속성을 제공하는 전도성 상호 접속부를 포함한다. 도시된 예에서, IC 다이의 하면은 기판(780)의 제 1 측 상에 배열된다. 쓰루-비아들은 비전도성 재료(720)의 층의 상면으로부터 기판(780)으로 연장될 수 있다.
디바이스(700)는 비전도성 재료(720)의 층의 상면에 전도성 상호 접속부(735)를 포함한다. 상면에 있는 전도성 상호 접속부는 IC 다이(705)의 상면에 있는 접속 패드들 중 적어도 일부에 그리고 쓰루-비아들 중 적어도 일부에 전기 연속성을 제공한다. 일부 변형들에서, 비전도성 재료(720)의 층의 상면은 재분배 층(775)을 포함한다. 전도성 상호 접속부의 적어도 일부는 재분배 층 내에 포함될 수 있다.
기판(780)의 제 2 측은 본드 패드들 또는 랜딩 패드들을 포함할 수 있다(예를 들어, 솔더 정지 층 내에). 기판(780)은 IC의 하면 상에 있는 접속 패드들 사이에서 랜딩 패드들 및 랜딩 패드들 상에 형성되는 솔더 범프들(760)에 전기 연속성을 제공하는 재분배 층을 포함할 수 있다. 일부 예들에서, IC의 하면 상에 있는 전도성 상호 접속부는 본드 패드들 및 쓰루-비아들 중 적어도 일부 사이에 전기 연속성을 제공한다. 이 방식에 의하면, IC 다이(705)의 상면으로의 접속을 위해 IC 다이(705) 아래에 라우팅을 추가하지 않고서도 랜딩 패드를 통해 라우팅할 수 있다.
본 명세서에서 설명된 바와 같은 시스템 레벨 패키징에 의한 조립체들을 사용하는 전자 디바이스의 하나의 예는 더 상위 레벨 디바이스 애플리케이션의 하나의 예를 보여주는 데 포함된다. 도 8은 적어도 하나의 실시예에 따른 IC 디바이스 패키지 및/또는 방법을 통합하는 전자 시스템(800)의 하나의 예의 블록도이다. 전자 시스템(800)은 단지 실시예들에 사용될 수 있는 전자 시스템의 하나의 예이다. 전자 시스템들의 예들은 개인용 컴퓨터들, 태블릿 컴퓨터들, 모바일 전화기들, 게임 디바이스들, MP3 또는 다른 디지털 음악 재생기들 등을 포함하나 이로 제한되지 않는다. 이 예에서, 전자 시스템(800)은 시스템의 다양한 구성요소들을 결합하기 위해 시스템 버스(802)를 포함하는 데이터 프로세싱 시스템을 포함한다. 시스템 버스(802)는 전자 시스템(800)의 다양한 구성요소들 사이에 통신 링크들을 제공하고 단일 버스로서, 버스들의 결합으로서, 또는 임의의 다른 적절한 방식으로 구현될 수 있다.
전자 조립체(810)는 시스템 버스(802)에 결합된다. 전자 조립체(810)는 임의의 회로 또는 회로들의 결합을 포함할 수 있다. 하나의 실시예에서, 전자 조립체(810)는 임의의 유형으로 이루어질 수 있는 프로세서(812)를 포함한다. 본원에서 사용되는 바와 같이, "프로세서"는 마이크로프로세서, 마이크로컨트롤러, 복수 명령 세트 컴퓨팅(complex instruction set computing; CISC) 마이크로프로세서, 축소 명령 세트 컴퓨팅(reduced instruction set computing; RISC) 마이크로프로세서, 매우 긴 명령어(very long instruction word; VLIW) 마이크로프로세서, 그래픽 프로세서, 디지털 신호 프로세서(digital signal processor; DSP), 다중 코어 프로세서 또는 임의의 다른 유형의 프로세서 또는 프로세싱 회로와 같은 임의의 유형의 계산 회로를 의미하나 이로 제한되지 않는다.
전자 조립체(810)에 포함될 수 있는 다른 유형들의 회로들은 예를 들어 모바일 전화기들, 개인용 데이터 보조장치(personal data assistant)들, 휴대용 컴퓨터, 양방향 라디오들 및 유사한 전자 시스템들과 같이 무선 디바이스들에서 사용되는 하나 이상의 회로들(통신 회로(814)와 같은)과 같이, 커스텀 회로, 주문형 반도체(application-specific integrated circuit; ASIC) 등등이다. IC는 임의의 다른 유형의 기능을 수행할 수 있다.
전자 시스템(800)은 또한 외부 메모리(820)를 포함할 수 있고, 다음으로 이 외부 메모리(820)는 랜덤 액세스 메모리(random access memory; RAM)의 형태인 주 메모리(822), 하나 이상의 하드 드라이브들(824) 및/또는 컴팩트 디스크(compact disk; CD)들, 플래시 메모리 카드들, 디지털 비디오 디스크(digital video disk; DVD) 등과 같은 제거 가능 매체(826)를 처리하는 하나 이상의 드라이브들과 같이, 특정한 애플리케이션에 적합한 하나 이상의 메모리를 포함할 수 있다.
전자 시스템(800)은 디스플레이 디바이스(816), 하나 이상의 스피커들(818), 그리고 시스템 사용자가 정보를 전자 시스템(800)으로 입력하거나 전자 시스템(800)으로부터 정보를 수신하도록 하는 마우스, 트랙볼, 터치 스크린, 음성 인식 디바이스 또는 임의의 다른 디바이스를 포함할 수 있는 키보드 및/또는 제어기(830)를 포함할 수 있다.
기술된 디바이스들, 시스템들 및 방법들은 멀티칩 패키지를 위한 IC들 사이의 상호 접속의 라우팅 밀도를 종래의 멀티칩 패키징 방법들에 비해 현저하기 감소시킬 수 있다. 본원에서 기술되는 예들은 간소화를 위해 2개의 IC 다이들을 포함하지만, 당업자는 본 설명을 판독할 때 이 예들이 2 이상의 IC 다이들을 포함할 수 있음을 인정할 것이다. 기술된 디바이스들, 시스템들 및 방법들은 또한 많은 수의 I/O 접속부들을 포함하는 단일 칩 패키지에 대한 라우팅 밀도를 줄일 수 있다.
독자가 기술적 개시 내용의 성격 및 요점을 확인하는 것이 가능할 요약서를 요구하는 미국 연방 규정집(code of federal regulations; C.F.R) 항목 1.72(b)에 따라 요약서가 제공된다. 이 요약서는 청구항들의 범위 또는 의미를 제한하거나 해석하는 데 사용되지 않을 것임을 합의하여 제출된다. 다음의 청구항들은 이에 의해 상세한 설명에 통합되고, 각각의 청구항은 별개의 실시예들로서 독립되어 있다.

Claims (25)

  1. 적어도 제 1 집적 회로(integrated circuit; IC) 다이(die) 및 제 2 IC 다이 - 상기 제 1 IC 다이 및 상기 제 2 IC 다이의 하면(bottom surface)은 제 1 복수의 접속 패드를 포함하고 상기 제 1 IC 다이 및 상기 제 2 IC 다이의 상면(top surface)은 제 2 복수의 접속 패드를 포함함 - 와,
    상기 제 1 IC 다이 및 상기 제 2 IC 다이의 상면을 덮는 비전도성 재료의 층- 상기 비전도성 재료의 층은 상기 제 1 IC 다이 및 상기 제 2 IC 다이와 접촉하는 하면과 상기 비전도성 재료의 층의 상기 하면에 대향하는 상면을 포함함 - 과,
    상기 제 1 IC 다이의 하면으로부터 상기 제 1 IC 다이를 관통하고 상기 비전도성 재료의 층을 관통하여 상기 비전도성 재료의 층의 상면으로 연장되는 상기 제 1 IC 다이 내의 적어도 하나의 쓰루-비아(through-via) 및 상기 제 2 IC 다이의 하면으로부터 상기 제 2 IC 다이를 관통하고 상기 비전도성 재료의 층을 관통하여 상기 비전도성 재료의 층의 상면으로 연장되는 상기 제 2 IC 다이 내의 적어도 하나의 쓰루-비아를 포함하는 복수의 쓰루-비아와,
    상기 제 1 복수의 접속 패드 중 적어도 일부와 상기 복수의 쓰루-비아 중 적어도 하나의 쓰루-비아 사이의 제 1 전도성 상호 접속부(first conductive interconnect)와,
    상기 제 2 복수의 접속 패드 중 적어도 일부와 상기 제 1 IC 다이 및 상기 제 2 IC 다이의 쓰루-비아들 사이에 전기 연속성을 제공하는, 상기 비전도성 재료의 층의 상면의 제 2 전도성 상호 접속부를 포함하는
    고밀도 칩 대 칩 접속을 가지는 장치.
  2. 제 1 항에 있어서,
    상기 복수의 쓰루-비아 중 적어도 하나의 쓰루-비아는 상기 비전도성 재료의 층 내에 포함되고 상기 비전도성 재료의 층의 상면으로 연장되고, 상기 제 2 전도성 상호 접속부는 상기 비전도성 재료의 층 내에 포함된 상기 적어도 하나의 쓰루-비아에 전기 연속성을 제공하는
    고밀도 칩 대 칩 접속을 가지는 장치.
  3. 제 1 항에 있어서,
    상기 비전도성 재료의 층은 상기 제 1 IC 다이 및 상기 제 2 IC 다이 위의 라미네이트 재료(laminate material)의 몰딩(molding)된 층을 포함하는
    고밀도 칩 대 칩 접속을 가지는 장치.
  4. 제 1 항에 있어서,
    상기 비전도성 재료의 층은 상기 제 1 IC 다이 및 상기 제 2 IC 다이 위의 재구성된 웨이퍼의 몰딩된 층을 포함하는
    고밀도 칩 대 칩 접속을 가지는 장치.
  5. 제 4 항에 있어서,
    상기 제 1 IC 다이 및 상기 제 2 IC 다이의 상면 및 하면 중 적어도 하나 상의 재분배 층(redistribution layer)을 포함하고, 상기 제 1 전도성 상호 접속부의 일부 또는 상기 제 2 전도성 상호 접속부의 일부 중 적어도 하나는 상기 재분배 층 내에 포함되는
    고밀도 칩 대 칩 접속을 가지는 장치.
  6. 제 1 항에 있어서,
    상기 IC 다이의 하부 측 상의 하나 이상의 랜딩 패드(landing pad)를 포함하고 상기 복수의 쓰루-비아 중 적어도 하나의 쓰루-비아는 적어도 하나의 랜딩 패드와 상기 제 2 전도성 상호 접속부 사이에 전기 연속성을 제공하는
    고밀도 칩 대 칩 접속을 가지는 장치.
  7. 제 1 항에 있어서,
    상기 제 2 전도성 상호 접속부는 상기 제 1 IC 다이 및 상기 제 2 IC 다이의 상면에 배열된 브리지 구성요소(bridge component)를 포함하는
    고밀도 칩 대 칩 접속을 가지는 장치.
  8. 제 7 항에 있어서,
    기판 - 상기 제 1 IC 다이 및 상기 제 2 IC 다이는 상기 기판 상에 배열됨 - 과,
    상기 제 1 IC 다이 및 상기 제 2 IC 다이의 하면과 상기 기판의 제 1 측 사이의 제 1 본드 층(bond layer)과,
    상기 브리지 구성요소와 상기 제 1 IC 다이 및 상기 제 2 IC 다이의 상면 사이의 제 2 본드 층과,
    상기 기판의 제 2 측 상에 배열된 복수의 본드 패드 및 상기 본드 패드 중 적어도 일부 상에 배열된 솔더 범프(solder bumps)를 포함하는
    고밀도 칩 대 칩 접속을 가지는 장치.
  9. 제 7 항에 있어서,
    상기 제 1 IC 다이 및 상기 제 2 IC 다이 각각의 하면에 하나 이상의 본드 패드를 포함하고, 상기 제 1 전도성 상호 접속부는 상기 제 1 IC 다이의 본드 패드와 상기 제 1 IC 다이의 상기 적어도 하나의 쓰루-비아 사이의 전기 연속성 및 상기 제 2 IC 다이의 본드 패드와 상기 제 2 IC 다이의 상기 적어도 하나의 쓰루-비아 사이의 전기 연속성을 제공하고, 상기 제 2 전도성 상호 접속부는 상기 제 1 IC 다이의 상기 적어도 하나의 쓰루-비아와 상기 제 2 IC 다이의 상기 적어도 하나의 쓰루-비아 사이에 전기 연속성을 제공하는
    고밀도 칩 대 칩 접속을 가지는 장치.
  10. 제 1 항에 있어서,
    상기 제 1 IC 다이는 디지털 회로만을 포함하고 상기 제 2 IC 다이는 아날로그 회로를 포함하는
    고밀도 칩 대 칩 접속을 가지는 장치.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 상면 및 하면을 포함하는 IC 다이 - 상기 하면은 제 1 복수의 접속 패드를 포함하고, 상기 상면은 제 2 복수의 접속 패드를 포함함 - 와,
    상기 상면을 덮고 상기 IC 다이의 측면을 실질적으로 덮는 비전도성 재료의 층 - 상기 비전도성 재료의 층은 상기 IC 다이에 접촉하는 하면과 상기 비전도성 재료의 층의 하면에 대향하는 상면을 포함함 - 과,
    상기 비전도성 재료의 층을 관통하여 형성된 적어도 하나의 TMV(through mold via; 쓰루 몰드 비아)와 상기 IC 다이 내에 형성된 적어도 하나의 TSV(through silicon via; 쓰루 실리콘 비아)를 포함하는 복수의 쓰루-비아 - 상기 적어도 하나의 TMV는 상기 비전도성 재료의 층을 관통하여 상기 비전도성 재료의 층의 상면으로 연장되고, 상기 적어도 하나의 TSV는 상기 IC 다이의 하면으로부터 상기 IC 다이를 관통하고 상기 비전도성 재료의 층을 관통하여 상기 비전도성 재료의 층의 상면으로 연장됨 - 와,
    상기 제 1 복수의 접속 패드 중 적어도 일부와 상기 적어도 하나의 TMV와 상기 적어도 하나의 TSV 사이에 전기 연속성을 제공하는 제 1 전도성 상호 접속부와,
    상기 제 2 복수의 접속 패드 중 적어도 일부와 상기 적어도 하나의 TMV와 상기 적어도 하나의 TSV 사이에 전기 연속성을 제공하는, 상기 비전도성 재료의 층의 상면 상의 제 2 전도성 상호 접속부를 포함하는
    고밀도 칩 대 칩 접속을 가지는 장치.
  20. 삭제
  21. 제 19 항에 있어서,
    기판을 포함하고, 상기 IC 다이의 하면은 상기 기판의 제 1 측 상에 배열되고, 상기 장치는 상기 비전도성 재료의 층의 상면에서부터 상기 기판으로 연장되는 복수의 쓰루-비아를 포함하는
    고밀도 칩 대 칩 접속을 가지는 장치.
  22. 제 21 항에 있어서,
    상기 기판의 제 2 측은 본드 패드를 포함하고, 상기 장치는 상기 본드 패드와 상기 쓰루-비아의 적어도 일부 사이에 전도성 상호 접속부를 포함하는
    고밀도 칩 대 칩 접속을 가지는 장치.
  23. 제 19 항에 있어서,
    상기 비전도성 재료의 층의 상면에 배열된 재분배 층을 포함하고, 상기 제 2 전도성 상호 접속부의 적어도 일부는 상기 재분배 층 내에 포함되는
    고밀도 칩 대 칩 접속을 가지는 장치.
  24. 제 19 항에 있어서,
    상기 비전도성 재료의 층은 몰딩된 라미네이트 재료의 층 및 재구성된 웨이퍼의 몰딩된 층 중 적어도 하나를 포함하는
    고밀도 칩 대 칩 접속을 가지는 장치.
  25. 제 19 항에 있어서,
    상기 IC 다이는 프로세서를 포함하는
    고밀도 칩 대 칩 접속을 가지는 장치.
KR1020150082003A 2014-07-11 2015-06-10 고밀도 칩 대 칩 접속 KR101934953B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/329,717 2014-07-11
US14/329,717 US10056352B2 (en) 2014-07-11 2014-07-11 High density chip-to-chip connection

Publications (2)

Publication Number Publication Date
KR20160007354A KR20160007354A (ko) 2016-01-20
KR101934953B1 true KR101934953B1 (ko) 2019-01-04

Family

ID=54867040

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150082003A KR101934953B1 (ko) 2014-07-11 2015-06-10 고밀도 칩 대 칩 접속

Country Status (6)

Country Link
US (1) US10056352B2 (ko)
JP (1) JP6275670B2 (ko)
KR (1) KR101934953B1 (ko)
CN (1) CN105261608B (ko)
DE (1) DE102015109154B4 (ko)
TW (1) TWI626726B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9570422B2 (en) 2014-07-29 2017-02-14 International Business Machines Corporation Semiconductor TSV device package for circuit board connection
US9761559B1 (en) 2016-04-21 2017-09-12 Micron Technology, Inc. Semiconductor package and fabrication method thereof
DE112016006809B4 (de) * 2016-04-28 2024-08-29 Intel Corporation Integrierte schaltungsstrukturen mit erweiterten leitungswegen und verfahren zur herstellung einer integrierten-schaltungs-anordnung
US10229865B2 (en) * 2016-06-23 2019-03-12 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US10181449B1 (en) * 2017-09-28 2019-01-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure
US10784202B2 (en) 2017-12-01 2020-09-22 International Business Machines Corporation High-density chip-to-chip interconnection with silicon bridge
EP3534394A1 (en) 2018-02-28 2019-09-04 Infineon Technologies Austria AG Semiconductor package and method of manufacturing a semiconductor package
US11769735B2 (en) 2019-02-12 2023-09-26 Intel Corporation Chiplet first architecture for die tiling applications
US11270946B2 (en) * 2019-08-30 2022-03-08 Stmicroelectronics Pte Ltd Package with electrical interconnection bridge
TWI746310B (zh) * 2020-12-11 2021-11-11 矽品精密工業股份有限公司 電子封裝件及其製法
KR20230096300A (ko) * 2021-12-23 2023-06-30 삼성전자주식회사 적층형 디스플레이 구동 집적 회로 및 이를 포함하는 디스플레이 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090302435A1 (en) * 2008-06-04 2009-12-10 Stats Chippac, Ltd. Semiconductor Device and Method of Shielding Semiconductor Die from Inter-Device Interference
US20110204505A1 (en) * 2010-02-23 2011-08-25 Stats Chippac, Ltd. Semiconductor Device and Method of Forming TMV and TSV in WLCSP Using Same Carrier

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6472747B2 (en) 2001-03-02 2002-10-29 Qualcomm Incorporated Mixed analog and digital integrated circuits
JP4413452B2 (ja) * 2001-05-30 2010-02-10 パナソニック株式会社 半導体装置およびその製造方法
SG137651A1 (en) * 2003-03-14 2007-12-28 Micron Technology Inc Microelectronic devices and methods for packaging microelectronic devices
KR100537892B1 (ko) * 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
JP4800606B2 (ja) 2004-11-19 2011-10-26 Ｏｋｉセミコンダクタ株式会社 素子内蔵基板の製造方法
US20060278979A1 (en) * 2005-06-09 2006-12-14 Intel Corporation Die stacking recessed pad wafer design
US7550857B1 (en) * 2006-11-16 2009-06-23 Amkor Technology, Inc. Stacked redistribution layer (RDL) die assembly package
US8829663B2 (en) 2007-07-02 2014-09-09 Infineon Technologies Ag Stackable semiconductor package with encapsulant and electrically conductive feed-through
KR100909322B1 (ko) * 2007-07-02 2009-07-24 주식회사 네패스 초박형 반도체 패키지 및 그 제조방법
US7969009B2 (en) 2008-06-30 2011-06-28 Qualcomm Incorporated Through silicon via bridge interconnect
US7838337B2 (en) 2008-12-01 2010-11-23 Stats Chippac, Ltd. Semiconductor device and method of forming an interposer package with through silicon vias
US8354304B2 (en) * 2008-12-05 2013-01-15 Stats Chippac, Ltd. Semiconductor device and method of forming conductive posts embedded in photosensitive encapsulant
US7858441B2 (en) * 2008-12-08 2010-12-28 Stats Chippac, Ltd. Semiconductor package with semiconductor core structure and method of forming same
US7741148B1 (en) * 2008-12-10 2010-06-22 Stats Chippac, Ltd. Semiconductor device and method of forming an interconnect structure for 3-D devices using encapsulant for structural support
US8093711B2 (en) 2009-02-02 2012-01-10 Infineon Technologies Ag Semiconductor device
KR20100110613A (ko) 2009-04-03 2010-10-13 삼성전자주식회사 반도체 장치 및 그 제조방법
US8310050B2 (en) 2010-02-10 2012-11-13 Wei-Ming Chen Electronic device package and fabrication method thereof
JP5423874B2 (ja) 2010-03-18 2014-02-19 日本電気株式会社 半導体素子内蔵基板およびその製造方法
US8183696B2 (en) * 2010-03-31 2012-05-22 Infineon Technologies Ag Packaged semiconductor device with encapsulant embedding semiconductor chip that includes contact pads
TWI513301B (zh) 2010-06-02 2015-12-11 Sony Corp 半導體裝置，固態成像裝置及相機系統
US20110316140A1 (en) 2010-06-29 2011-12-29 Nalla Ravi K Microelectronic package and method of manufacturing same
US8354297B2 (en) 2010-09-03 2013-01-15 Stats Chippac, Ltd. Semiconductor device and method of forming different height conductive pillars to electrically interconnect stacked laterally offset semiconductor die
JP2012216601A (ja) 2011-03-31 2012-11-08 Fujitsu Ltd 電子装置の製造方法及び電子装置
US8288209B1 (en) 2011-06-03 2012-10-16 Stats Chippac, Ltd. Semiconductor device and method of using leadframe bodies to form openings through encapsulant for vertical interconnect of semiconductor die
KR101904926B1 (ko) 2012-05-04 2018-10-08 에스케이하이닉스 주식회사 반도체 패키지
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US20140133105A1 (en) 2012-11-09 2014-05-15 Nvidia Corporation Method of embedding cpu/gpu/logic chip into a substrate of a package-on-package structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090302435A1 (en) * 2008-06-04 2009-12-10 Stats Chippac, Ltd. Semiconductor Device and Method of Shielding Semiconductor Die from Inter-Device Interference
US20110204505A1 (en) * 2010-02-23 2011-08-25 Stats Chippac, Ltd. Semiconductor Device and Method of Forming TMV and TSV in WLCSP Using Same Carrier

Also Published As

Publication number Publication date
CN105261608B (zh) 2019-03-15
CN105261608A (zh) 2016-01-20
DE102015109154B4 (de) 2023-06-22
JP2016021566A (ja) 2016-02-04
KR20160007354A (ko) 2016-01-20
TWI626726B (zh) 2018-06-11
JP6275670B2 (ja) 2018-02-07
US10056352B2 (en) 2018-08-21
DE102015109154A1 (de) 2016-01-14
US20160013153A1 (en) 2016-01-14
TW201606975A (zh) 2016-02-16

Similar Documents

Publication Publication Date Title
KR101934953B1 (ko) 고밀도 칩 대 칩 접속
US10361173B2 (en) Semiconductor package assemblies with system-on-chip (SOC) packages
US9607947B2 (en) Reliable microstrip routing for electronics components
US9349708B2 (en) Chip stacked package structure and electronic device
US10068847B2 (en) Package substrate and method of fabricating the same
US20170250165A1 (en) Semiconductor package assembly
CN111223829A (zh) 半导体封装
EP3154083B1 (en) Fan-out package structure having embedded package substrate
US20130009303A1 (en) Connecting Function Chips To A Package To Form Package-On-Package
US20160172292A1 (en) Semiconductor package assembly
US8674235B2 (en) Microelectronic substrate for alternate package functionality
US20120319293A1 (en) Microelectronic device, stacked die package and computing system containing same, method of manufacturing a multi-channel communication pathway in same, and method of enabling electrical communication between components of a stacked-die package
US20160343646A1 (en) High aspect ratio interconnect for wafer level package (wlp) and integrated circuit (ic) package
KR20160004828A (ko) 인쇄회로기판 및 이를 이용한 반도체 패키지
KR20190094952A (ko) 반도체 패키지
CN108604585B (zh) 包括集成电路(ic)封装之间的柔性连接器的集成器件
US8987888B2 (en) Semiconductor package and semiconductor package module having the same
US9748156B1 (en) Semiconductor package assembly, semiconductor package and forming method thereof
EP3182449A1 (en) Semiconductor package
US10090232B1 (en) Bumpless fan-out chip stacking structure and method for fabricating the same
KR20210082030A (ko) 인터포즈 브리지를 포함한 서브 패키지들이 스택된 반도체 패키지
KR20100002876A (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right