KR20230096300A - 적층형 디스플레이 구동 집적 회로 및 이를 포함하는 디스플레이 장치 - Google Patents

적층형 디스플레이 구동 집적 회로 및 이를 포함하는 디스플레이 장치 Download PDF

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Abstract

디스플레이 장치의 디스플레이 패널을 구동하는 적층형 디스플레이 구동 집적 회로는, 제1 회로 및 제2 회로를 포함한다. 상기 제1 회로는 제1 디자인 룰에 따른 로우-엔드 공정에 의해 형성되고 제1 임계 치수를 갖는다. 상기 제2 회로는 상기 제1 디자인 룰보다 작은 제2 디자인 룰에 따른 하이-엔드 공정에 의해 형성되고 상기 제1 임계 치수보다 작은 제2 임계 치수를 갖는다. 상기 제1 회로 및 제2 회로는 수직 방향으로 적층된다. 아날로그 회로들을 포함하는 제1 회로 칩 및 디지털 회로들을 포함하는 제2 회로를 수직 방향으로 적층함으로써 디스플레이 구동 집적 회로의 사이즈 및 비용을 감소한다.

Description

적층형 디스플레이 구동 집적 회로 및 이를 포함하는 디스플레이 장치{Display driver integrated circuit and display device including the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 적층형 디스플레이 구동 집적 회로, 상기 적층형 디스플레이 구동 집적 회로를 포함하는 디스플레이 장치, 및 적층형 디스플레이 구동 집적 회로의 제조 방법에 관한 것이다.
OLED(organic light emitting diode) 디스플레이 장치와 같은 디스플레이 장치를 채용한 스마트폰에서는 최근 보상용 메모리 종류와 메모리 용량이 증가되고 있으며, 120Hz 이상의 고속 구동이 보편화됨에 따라 증가되는 파워가 문제가 되고 있다. 또한, 해상도의 증가에 따라서 디스플레이 패널을 구동하는 디스플레이 구동 집적 회로의 사이즈가 증가하는 것이 문제가 되고 있다.
기존의 스마트폰향 OLED 디스플레이 장치의 디스플레이 구동 집적 회로(DDI, display driver integrated circuit)는 이미지 데이터의 저장을 위한 프레임 버퍼와 OLED 화질 보상에 사용되는 보상용 메모리로 내장 에스램(SRAM)을 활용하고 있다. 그러나 장시간 사용에 따른 OLED 번인(Burn-in), 90Hz 혹은 120Hz 이상의 고속 구동 방식 그리고 이력(Hysteresis) 현상에 따른 보상 등의 데이터 프로세싱을 위해 요구되는 회로 및 보상용 메모리의 크기가 증가되고, 따라서 칩 사이즈 및 비용이 증가하는 문제가 있다. 또한 이미지 데이터의 해상도의 증가 및 이미지 데이터의 프로세싱 동작들의 다양화로 인하여 디스플레이 구동 집적 회로의 전력 소모가 증가하는 문제가 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 효율적으로 디스플레이 패널을 구동할 수 있는 적층형 디스플레이 구동 집적 회로를 제공하는 것이다.
또한 본 발명의 일 목적은, 효율적으로 디스플레이 패널을 구동할 수 있는 적층형 디스플레이 구동 집적 회로를 포함하는 디스플레이 장치를 제공하는 것이다.
또한 본 발명의 일 목적은, 효율적으로 디스플레이 패널을 구동할 수 있는 적층형 디스플레이 구동 집적 회로의 제조 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 디스플레이 장치의 디스플레이 패널을 구동하는 적층형 디스플레이 구동 집적 회로는, 제1 회로 및 제2 회로를 포함한다. 상기 제1 회로는 제1 디자인 룰에 따른 로우-엔드 공정에 의해 형성되고 제1 임계 치수를 갖는다. 상기 제2 회로는 상기 제1 디자인 룰보다 작은 제2 디자인 룰에 따른 하이-엔드 공정에 의해 형성되고 상기 제1 임계 치수보다 작은 제2 임계 치수를 갖는다. 상기 제1 회로 및 제2 회로는 수직 방향으로 적층된다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 디스플레이 장치는, 복수의 픽셀들을 포함하는 디스플레이 패널 및 상기 디스플레이 패널을 구동하는 적층형 디스플레이 구동 집적 회로를 포함한다. 상기 적층형 디스플레이 구동 집적 회로는, 제1 디자인 룰에 따른 로우-엔드 공정에 의해 형성되고 제1 임계 치수를 갖는 제1 회로 및 상기 제1 디자인 룰보다 작은 제2 디자인 룰에 따른 하이-엔드 공정에 의해 형성되고 상기 제1 임계 치수보다 작은 제2 임계 치수를 갖는 제2 회로를 포함한다. 상기 제1 회로 및 제2 회로는 수직 방향으로 적층된다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 적층형 디스플레이 구동 집적 회로의 제조 방법은, 제1 디자인 룰에 따른 로우-엔드 공정에 의해 제1 임계 치수를 갖는 제1 회로를 형성하는 단계, 상기 제1 디자인 룰보다 작은 제2 디자인 룰에 따른 하이-엔드 공정에 의해 상기 제1 임계 치수보다 작은 제2 임계 치수를 갖는 제2 회로를 형성하는 단계 및 상기 제1 회로 및 제2 회로를 수직 방향으로 적층하는 단계를 포함한다.
본 발명의 실시예들에 따른 적층형 디스플레이 구동 집적 회로는 아날로그 회로들을 포함하는 제1 회로 칩 및 디지털 회로들을 포함하는 제2 회로를 수직 방향으로 적층함으로써 디스플레이 구동 집적 회로의 사이즈를 감소할 수 있다.
또한, 본 발명의 실시예들에 따른 적층형 디스플레이 구동 집적 회로는, 아날로그 회로들 및 디지털 회로들을 별개의 제조 공정을 통하여 형성함으로써 디스플레이 구동 집적 회로의 설계 및 제조 비용을 감소하고 디스플레이 구동 집적 회로 및 디스플레이 장치의 성능을 향상시킬 수 있다.
또한, 본 발명의 실시예들에 따른 적층형 디스플레이 구동 집적 회로는 프레임 버퍼 및 보상용 메모리를 내장하여 고속 직렬 인터페이스를 제거함으로써 전자기 간섭(EMI, electromagnetic interference)을 감소하고 디스플레이 구동 집적 회로 및 디스플레이 장치의 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 적층형 디스플레이 구동 집적 회로를 나타내는 도면이다.
도 2는 본 발명의 실시예들에 따른 적층형 디스플레이 구동 집적 회로의 디자인 룰을 설명하기 위한 도면이다.
도 3a 및 3b는 본 발명의 실시예들에 따른 적층형 디스플레이 구동 집적 회로에 포함되는 제1 회로 및 제2 회로의 일 실시예를 나타내는 도면이다.
도 4a는 본 발명의 실시예들에 따른 디스플레이 시스템을 나타내는 블록도이다.
도 4b는 본 발명의 실시예들에 따른 디스플레이 장치를 나타내는 블록도이다.
도 5a는 본 발명의 실시예들에 따른 적층형 디스플레이 구동 집적 회로에 포함되는 데이터 프로세싱 회로의 일 실시예를 나타내는 블록도이다.
도 5b는 도 5a의 데이터 프로세싱 회로에 포함되는 이미지 향상 프로세싱 회로의 일 실시예를 나타내는 블록도이다.
도 6은 본 발명의 실시예들에 따른 적층형 디스플레이 구동 집적 회로에 포함되는 소스 드라이버의 일 실시예를 나타내는 블록도이다.
도 7a 및 7b는 본 발명의 실시예들에 따른 디스플레이 장치의 디스플레이 패널에 포함되는 픽셀의 예들을 나타내는 회로도들이다.
도 8은 본 발명의 실시예들에 따른 디스플레이 시스템을 나타내는 도면이다.
도 9a 내지 12는 본 발명의 실시예들에 따른 적층형 디스플레이 구동 집적 회로를 나타내는 단면도들이다.
도 13은 본 발명의 실시예들에 따른 디스플레이 장치를 나타내는 도면이다.
도 14a 및 14b는 도 13의 적층형 디스플레이 구동 집적 회로에 포함되는 제1 회로 및 제2 회로의 일 실시예를 나타내는 도면이다.
도 15는 본 발명의 실시예들에 따른 광학적 지문 인식을 수행하는 모바일 장치를 나타내는 도면이다.
도 16a 및 16b는 도 14의 모바일 장치에 포함되는 적층형 디스플레이 구동 집적 회로에 포함되는 제1 회로 및 제2 회로의 일 실시예를 나타내는 도면이다.
도 17은 본 발명의 실시예들에 따른 적층형 디스플레이 구동 집적 회로의 제조 방법을 나타내는 순서도이다.
도 18은 본 발명의 실시예들에 따른 적층형 디스플레이 구동 집적 회로의 제조 과정을 설명하기 위한 도면이다.
도 19는 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
도 20은 도 19의 모바일 장치에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 적층형 디스플레이 구동 집적 회로를 나타내는 도면이다.
도 1을 참조하면, 적층형 디스플레이 구동 집적 회로(200)는 수직 방향으로 적층되는 제1 회로(CRT1) 및 제2 회로(CRT2)를 포함할 수 있다. 도 1에는 제2 회로(CRT2)의 위에 제1 회로(CRT1)가 적층되는 실시예가 도시되어 있으나 본 발명의 실시예들이 이에 한정되는 것은 아니다. 실시예들에 따라서, 제1 회로(CRT1)의 위에 제2 회로(CRT2)가 적층될 수 있다.
제1 회로(CRT1)는 제1 디자인 룰(DR1)에 따른 로우-엔드 공정에 의해 형성되고 제1 임계 치수(CD1)를 가질 수 있다. 반면에 제2 회로(CRT2)는 제1 디자인 룰(DR1)보다 작은 제2 디자인 룰(DR2)에 따른 하이-엔드 공정에 의해 형성되고 제1 임계 치수(CD1)보다 작은 제2 임계 치수(CD2)를 가질 수 있다.
도 3a 및 3b를 참조하여 후술하는 바와 같이, 제1 회로(CRT1)는 아날로그 신호를 처리하는 아날로그 회로를 포함하고, 제2 회로(CRT2)는 디지털 신호를 처리하는 디지털 회로 및 데이터를 저장하는 메모리를 포함할 수 있다.
이와 같이, 본 발명의 실시예들에 따른 적층형 디스플레이 구동 집적 회로는 아날로그 회로들을 포함하는 제1 회로 칩 및 디지털 회로들을 포함하는 제2 회로를 수직 방향으로 적층함으로써 디스플레이 구동 집적 회로의 사이즈를 감소할 수 있다. 또한, 본 발명의 실시예들에 따른 적층형 디스플레이 구동 집적 회로는, 아날로그 회로들 및 디지털 회로들을 별개의 제조 공정을 통하여 형성함으로써 디스플레이 구동 집적 회로의 설계 및 제조 비용을 감소하고 디스플레이 구동 집적 회로 및 디스플레이 장치의 성능을 향상시킬 수 있다.
디자인 룰(design rule)은 물리적인 회로 구조에서 설계의 기준이 되는 최소 치수를 말한다. 디자인 룰들은 반도체 제조자들에 의해 제공되는 파라미터들의 시리즈로서 설계자로 하여금 마스크 셋의 정확성을 검증 가능케 할 수 있다. 디자인 룰들은 반도체 제조 공정에 특정되며 반도체 제공 공정의 편차들에 대한 충분한 마진을 보장하도록 결정된다. 디자인 룰이 감소할수록 반도체 제조 공정에 의해 형성된 반도체 소자의 피쳐 사이즈(feature size) 및 임계 치수(critical dimension)도 감소한다.
도 2는 본 발명의 실시예들에 따른 적층형 디스플레이 구동 집적 회로의 디자인 룰을 설명하기 위한 도면이다.
도 2에는 대표적인 디자인 룰들이 도시되어 있다. 싱글 레이어 룰(single layer rule)은 위드스 룰(tW) 및 스페이싱 룰(tS)을 포함한다. 위드스 룰(tW)은 설계 상의 형태(또는 패턴)에 대한 최소 폭을 규정하고 스페이싱 룰(tS)은 2개의 인접한 형태들 사이의 최소 거리를 규정한다. 투 레이어 룰(two layer rule)은 2개의 레이어 사이의 관계를 규정한다. 예를 들어, 인클로져 룰(tE)은 컨택 또는 비아와 같은 하나의 형태는 메탈 레이어에 의해 일정한 부가 마진을 가지고 커버되어야 함을 규정한다.
도 3a 및 3b는 본 발명의 실시예들에 따른 적층형 디스플레이 구동 집적 회로에 포함되는 제1 회로 및 제2 회로의 일 실시예를 나타내는 도면이다.
도 3a에는 로우-엔드 공정에 의해 형성되는 제1 회로(CRT1)의 일 실시예가 도시되어 있고, 도 3b에는 하이-엔드 공정에 의해 형성되는 제2 회로(CRT2)의 일 실시예가 도시되어 있다. 제1 회로(CRT1)에는 아날로그 신호를 처리하는 아날로그 회로가 주로 포함되고, 제2 회로(CRT2)에는 디지털 신호를 처리하는 디지털 회로가 주로 포함될 수 있다. 또한, 제2 회로(CRT2)에는 데이터를 저장하는 메모리가 포함될 수 있다.
도 3a를 참조하면, 제1 회로(CRT1)는 복수의 패드들(30, 40), 복수의 비아들(50), 소스 드라이버(SDRV), 감마 회로(GMM), 게이트 드라이버(GDRV), 레지스터(REG1), 전원 공급부(PWS1), 바이어스 회로(BCIR1), 테스트 회로(TST1), 그 밖의 회로들(ECIR1)을 포함할 수 있다.
복수의 패드들(30, 40)은 수직 방향으로 적층되는 제2 회로(CRT2)와의 전기적인 연결을 위한 패드들(30) 및 호스트 장치, 디스플레이 패널 등과의 전기적인 연결을 위한 패드들(40)을 포함할 수 있다.
소스 드라이버(SDRV) 또는 데이터 드라이버는 복수의 데이터 라인들을 통하여 디스플레이 패널에 데이터 신호를 인가할 수 있다. 게이트 드라이버(GDRV) 또는 스캔 드라이버는 복수의 스캔 라인들을 통하여 디스플레이 패널에 스캔 신호를 인가할 수 있다. 감마 회로는 레귤레이터 전압에 기초하여 복수의 감마 기준 전압들을 생성할 수 있다. 레지스터(REG1)는 제1 회로(CRT1)의 동작을 위한 제어 값들을 저장할 수 있다. 전원 공급부(PWS1)는 제1 회로(CRT1)의 동작 전압을 생성하기 위한 전압 컨버터, 전압 레귤레이터 등을 포함할 수 있다. 바이어스 회로(BCIR1)는 제1 회로(CRT1)의 바이어스 전압 및/또는 바이어스 전류를 생성할 수 있다. 테스트 회로(TST1)는 웨이퍼 단계, 패키징 전 단계, 패키징 후 단계 등에서 제1 회로(CRT1)에 대한 테스트를 제어할 수 있다.
도 3b를 참조하면, 제2 회로(CRT2)는 복수의 패드들(60), 복수의 비아들(70), 이미지 향상 프로세싱 회로(IEPRC), 패널 보상 회로(CONV), 레지스터(REG2), 타이밍 컨트롤러(TCON), 전원 공급부(PWS2), 바이어스 회로(BCIR2), 테스트 회로(TST2), 프레임 버퍼(FB), 보상용 메모리(CMEM), 그 밖의 회로들(ECIR2)을 포함할 수 있다.
복수의 패드들(60)은 수직 방향으로 적층되는 제1 회로(CRT1)와의 전기적인 연결을 위한 패드들일 수 있다. 실시예들에 따라서, 도 3a에 도시된 호스트 장치, 디스플레이 패널 등과의 전기적인 연결을 위한 패드들(40)의 적어도 일부가 제2 회로(CRT2)에 포함될 수도 있다.
이미지 향상 프로세싱 회로(IEPRC)는 이미지 데이터에 대한 프로세싱을 수행하여 프로세싱된 데이터를 생성할 수 있다. 패널 보상 회로(CONV)는 프로세싱된 데이터에 대한 데이터 변환을 수행하여 디스플레이 패널을 구동하기 위한 디스플레이 데이터를 생성할 수 있다. 레지스터(REG2)는 제2 회로(CRT2)의 동작을 위한 제어 값들을 저장할 수 있다. 타이밍 컨트롤러(TCON)는 적층형 디스플레이 구동 집적 회로의 동작을 제어할 수 있다. 전원 공급부(PWS2)는 제2 회로(CRT2)의 동작 전압을 생성하기 위한 전압 컨버터, 전압 레귤레이터 등을 포함할 수 있다. 바이어스 회로(BCIR2)는 제2 회로(CRT2)의 바이어스 전압 및/또는 바이어스 전류를 생성할 수 있다. 테스트 회로(TST2)는 웨이퍼 단계, 패키징 전 단계, 패키징 후 단계 등에서 제2 회로(CRT2)에 대한 테스트를 제어할 수 있다. 프레임 버퍼(FB)는 이미지 데이터를 프레임 단위로 저장할 수 있다. 보상용 메모리(CMEM)는 이미지 데이터에 대한 프로세싱 과정에서 생성되는 데이터를 저장할 수 있다.
테스트 회로들(TST1, TST2)은 제1 회로(CRT1) 및 제2 회로(CRT2)의 각각에 대한 테스트를 제어할 수 있을 뿐만 아니라 제1 회로(CRT1) 및 제2 회로(CRT2)가 적층되어 조립된 후의 적층형 디스플레이 구동 집적 회로 및 적층형 디스플레이 구동 집적 회로를 포함하는 디스플레이 장치 등에 대한 테스트에도 사용될 수 있다.
이와 같이, 소스 드라이버(SDRB) 및 게이트 드라이버(GDRV)가 주로 구성되는 아날로그 회로와 이미지 향상 및 패널 보상을 위한 회로들(IEPRC, CONV) 및 메모리(FB, CMEM)가 주로 구성되는 디지털 회로를 분리 및 적층하여 디스플레이 패널을 구동하기 위한 적층형 디스플레이 구동 집적 회로가 형성될 수 있다. 실시예들에 따라서, 도 3a 및 3b에 도시된 구성들의 일부는 효율적인 디스플레이 구동을 위해서 다른 회로에 배치될 수도 있다.
FHD (1920 x 1080) 이상의 해상도를 가지는 OLED 디스플레이 디스플레이 구동 집적 회로(DDI)에는 상당한 면적의 메모리가 내장되며 화질 개선 및 패널 보상용 디지털 IP(intellectual property) 회로들이 지속적으로 증가하고 있는 추세다. 이는 DDI 칩 사이즈를 증가시키는 압력으로 작용하는데, 칩 사이즈 증가는 세트 제품의 베젤(bezel) 폭을 증가시켜 디스플레이 유효 면적을 줄이거나, COP (Chip on Plastic (Panel))과 같은 유연(flexible) 디스플레이의 경우, 세트 면적 중 배터리 공간을 제약하는 문제를 발생시킨다. 특히, DDI의 경우, 패널 크기의 제약으로 칩 사이즈의 증가가 칩의 위드스(width)보다는 주로 칩의 하이트(hight)의 증가를 초래하는데, 패널 및 세트 제조사들은 DDI의 하이트 방향의 칩 사이즈 증가에 대해서 매우 부정적이다.
이러한 모순적 요구에 대하여 본 발명의 실시예들에 따른 적층형 디스플레이 구동 집적 회로는 칩 하이트를 크게 감소시킬 수 있는 효과적 솔루션이 될 수 있다. 또한, 면적 감소를 위해 화질 보상에 사용되는 보상용 메모리를 외장 메모리로 구현하는 기술은 외장 메모리와의 데이터 전송을 위한 HSSI(High Speed Serial Interface)를 하나 추가함에 따라 전자기 간섭(EMI, electromagnetic interference)이 크게 증가하는 문제가 있는데, 본 발명은 HSSI 추가 없이 제1 회로(CRT1) 및 제2 회로(CRT2)를 각각 포함하는 칩들 사이에 저속 병렬 인터페이스(Low speed parallel interface)를 사용함에 따라 EMI 문제를 근본적으로 제거할 수 있다.
고해상도(예를 들어, QHD+)를 지원하는 DDI에서 아날로그 회로 및 디지털 회로의 비율이 대략 5:5 정도 수준이다. DDI 하이트가 1600um 정도일 때, 칩간 추가 연결 비아의 면적을 포함하더라도, 적층형 디스플레이 구동 집적 회로는 대략 850um 이하로 one-chip DDI 대비 45% 이상의 하이트 감소가 가능하다.
한편, OLED 디스플레이의 경우, LCD 기술에 비해서 여전히 화질 개선 기술이 활발히 개발되고 있어서, 화질 개선을 위한 지능 소자(IP, Intellectual Property) 회로의 크기는 지속적으로 증가하고 있다. 또한, 저가 패널들은 저품질의 패널 특성을 메모리 자원을 이용해서 보상하여 패널 수율을 개선하려고 한다. 이에 따른 칩 사이즈의 증가를 억제하기 위해서 DDI 업체는 공정 축소(Shrink)를 적용할 수 있으나, 50% 수준의 아날로그 회로의 비중 때문에, 공정 축소 효과가 크지 않으며, 심지어 상위 공정 사용에 따른 공정 비용 상승이 우려된다. 따라서, 본 발명은 디지털 기능들을 아날로그 회로와 구별되는 별개의 디지털 회로에서 구현함으로써 공정 축소에 의한 비용감소 효과를 극대화할 수 있을 뿐만 아니라, 칩 사이즈를 종래의 DDI보다 절반가량 줄일 수 있으므로, 칩 사이즈 및 비용 측면의 경쟁력 모두를 확보할 수 있다.
이러한 디지털 측면의 면적 증가 압력에 대응하여, DDI내에 있는 메모리를 외장 SRAM으로 대체하는 새로운 기술들이 시도되고 있다. 그러나, 이러한 메모리 외장 기술에서는 DDI와 SRAM이 고속으로 인터페이스하는 추가 채널이 필요한데, 추가 고속 인터페이스는 EMI 방사량을 증가시켜 LTE/5G/GNSS 등 다양한 무선 자원의 통신 품질을 악화시킨다. 따라서, 메모리 외장 기술은 EMI 차폐 테이프(Tape)를 이용한 채널 쉴딩(channel shielding), 스펙트럼 확산(Spectrum Spread)와 같은 EMI 저감 기술들을 함께 사용해야 하는데, 이것은 모듈 비용 상승과 칩 사이즈 증가를 초래한다. 반면, 본 발명은 칩-투-칩(chip-to-chip) 저속 병렬 인터페이스를 사용하여 칩 간 데이터 통신을 할 수 있고, 화질 보상에 사용되는 보상용 메모리를 내부에 구현하더라도 EMI 증가를 근본적으로 방지할 수 있다. 나아가, 본 발명의 실시예들에 따른 적층 구조에서는 관통 비아(TSV, Through-Silicon Via)들을 이용하여 적층형 디스플레이 구동 집적 회로 내의 데이터 신호선의 길이를 줄일 수 있으므로 EMI의 크기를 더욱 감소시키고, 소비 전력을 감소할 수 있다.
일 예로서 모바일향 DDI의 칩 위드스(chip width)는 대부분 20000um 이상이며, 현재 TSV 피치가 5um이하 수준이므로, 최소4000개 이상의 비아가 일렬로 배치 가능하다. 배선 구성에 따라 달라질 수 있으나, 대부분의 경우, 아날로그 회로와 디지털 회로를 각각 포함하는 칩들 사이에 필수 신호 배선의 수가 1000개를 넘지 않으므로, 비아 형성을 위한 면적 오버헤드(area overhead)는 1% 미만으로 예상된다.
도 4a는 본 발명의 실시예들에 따른 디스플레이 시스템을 나타내는 블록도이다
디스플레이 시스템(10)은 이미지 표시 기능을 갖는 이동 전화기(mobile phone), 스마트폰(smartphone), 태블릿 PC(tablet personal computer), PDA(personal digital assistant), 웨어러블 전자 장치 또는 PMP(potable multimedia player) 등과 같은 이동 장치(mobile device), 소형 기기(handheld device) 또는 소형 컴퓨터(handheld computer) 등으로 구현될 수 있다. 또한, 디스플레이 시스템(10)은 TV, 노트북, 데스크탑 PC, 네비게이션 장치 등 다양한 전자 장치로 구현될 수 있다.
도 4a를 참조하면, 디스플레이 시스템(10)은 호스트 장치(20) 및 디스플레이 장치(25)를 포함할 수 있다. 디스플레이 장치(25)는 디스플레이 패널(100) 및 적층형 디스플레이 구동 집적 회로(SDDI)(200)를 포함할 수 있다.
호스트 장치(20)는 디스플레이 시스템(10)의 전반적인 동작을 제어할 수 있다. 호스트 장치(20)는 애플리케이션 프로세서(application processor; AP), 베이스밴드 프로세서(baseband processor; BBP), 또는 마이크로프로세싱 유닛(microprocessing unit; MPU) 등으로 구현될 수 있다.
호스트 장치(20)는 입력 영상 데이터(IMG), 클록 신호(CLK) 및 디스플레이 장치(25)의 동작에 필요한 제어 신호들(CTRL)을 디스플레이 장치(25)로 전송할 수 있다. 예를 들어, 입력 영상 데이터(IMG)는 입력 영상에 관한 데이터이고, 복수의 RGB 픽셀 값을 포함할 수 있으며, 너비는 w개의 픽셀 값들을 갖고 높이는 h개의 픽셀 값들을 갖는 w*h의 해상도를 갖는 데이터일 수 있다.
제어 신호들(CTRL)은 커맨드 신호, 수평 동기 신호, 수직 동기 신호, 데이터 인에이블 신호 등을 포함할 수 있다. 일 예로서, 이미지 데이터 및 제어 신호들은 패킷 데이터로서 적층형 디스플레이 구동 집적 회로(200)로 제공될 수 있다.
커맨드 신호는 적층형 디스플레이 구동 집적 회로(200)가 수행하는 영상 처리를 제어하는 신호, 이미지 정보 또는 디스플레이 환경 설정 정보를 포함할 수 있다.
상기 영상 처리를 제어하는 신호는 예를 들어, 적층형 디스플레이 구동 집적 회로(200)에 포함된 휘도 보정 회로가 입력 영상 데이터의 픽셀 값을 조절하여 출력하도록 제어하는 신호가 될 수 있다.
상기 이미지 정보는 적층형 디스플레이 구동 집적 회로(200)로 입력되는 입력 영상 데이터(IMG)에 관한 정보로서, 예를 들어 입력 영상 데이터(IMG)의 해상도 등을 포함할 수 있다.
상기 디스플레이 환경 설정 정보는, 예를 들어, 패널 정보, 휘도 설정 값 등을 포함할 수 있다. 예를 들어, 호스트 장치(20)는 디스플레이 패널(100)의 사용자 입력에 따른 디스플레이 환경 설정 정보 또는 기설정된 디스플레이 환경 설정 정보를 적층형 디스플레이 구동 집적 회로(200)로 전송할 수 있다.
적층형 디스플레이 구동 집적 회로(200)는 호스트 장치(20)로부터 수신되는 입력 영상 데이터(IMG) 및 제어 신호들(CTRL)에 기초하여 디스플레이 패널(100)을 구동할 수 있다. 적층형 디스플레이 구동 집적 회로(200)는 디지털 신호인 입력 영상 데이터(IMG)를 아날로그 신호로 변환하고, 상기 아날로그 신호로 디스플레이 패널(100)을 구동할 수 있다.
적층형 디스플레이 구동 집적 회로(200)는 전술한 바와 같이 아날로그 회로를 포함하는 제1 회로(CRT1) 및 디지털 회로를 포함하는 제2 회로(CRT2)가 적층되는 구조를 갖는다.
도 4b는 본 발명의 실시예들에 따른 디스플레이 장치를 나타내는 블록도이다.
도 4b를 참조하면, 디스플레이 장치(25)는 복수의 픽셀 행들을 포함하는 디스플레이 패널(100) 및 디스플레이 패널(100)을 구동하는 적층형 디스플레이 구동 집적 회로(200)를 적층형 디스플레이 구동 집적 회로(200)는 데이터 프로세싱 회로(DPRC)(220), 소스 드라이버 또는 데이터 드라이버(DDRV)(230), 게이트 드라이버 또는 스캔 드라이버(GGRV)(240), 타이밍 컨트롤러(250), 전원 공급부(260) 및 감마 회로(270)를 포함할 수 있다.
디스플레이 패널(100)은 복수의 데이터 라인들을 통하여 적층형 디스플레이 구동 집적 회로(200)의 데이터 드라이버(230)와 연결되고, 복수의 스캔 라인들을 통하여 적층형 디스플레이 구동 집적 회로(200)의 스캔 드라이버(240)와 연결될 수 있다. 디스플레이 패널(100)은 복수의 화소(픽셀) 행들을 포함할 수 있다. 디스플레이 패널(100)은 복수의 행들 및 복수의 열들을 가지는 매트릭스 형태로 배치된 복수의 화소들(PX)을 포함할 수 있고, 여기서, 하나의 화소 행은 동일한 스캔 라인에 연결될 수 있는 하나의 행의 화소들(PX)을 의미한다. 일 실시예에서, 디스플레이 패널(100)은 백 라이트 없이 자체적으로 발광하는 자발광 디스플레이 패널일 수 있다. 예를 들어, 디스플레이 패널(100)은 유기 발광 디스플레이 패널(OLED, organic light emitting display panel)일 수 있다.
일 실시예에서, 디스플레이 패널(100)에 포함된 각 화소(PX)는 구동 방식 등에 따른 다양한 구성을 가질 수 있다. 예를 들어, 상기 구동 방식은 계조를 표현하는 방식에 따라 아날로그 구동 또는 디지털 구동으로 구분될 수 있다. 아날로그 구동은 발광 다이오드(이하, 유기 발광 다이오드를 포함한다)가 동일한 발광 시간 동안 발광하면서 화소(또는 픽셀)에 인가되는 데이터 전압의 레벨을 변경함으로써 계조를 표현할 수 있다. 디지털 구동은 화소에 동일한 레벨의 데이터 전압을 인가하면서 발광 다이오드가 발광되는 발광 시간을 변경함으로써 계조를 표현할 수 있다. 이러한 디지털 구동은, 아날로그 구동에 비하여, 디스플레이 장치가 간단한 구조의 화소 및 구동 IC(Integrated Circuit)를 포함하는 장점이 있다. 또한, 디스플레이 장치의 디스플레이 패널이 대형화되고 해상도가 높아질수록 디지털 구동을 채택할 필요성이 증가된다.
데이터 드라이버(230)는 상기 복수의 데이터 라인들을 통하여 디스플레이 패널(210)에 데이터 신호를 인가할 수 있고, 스캔 드라이버(240)는 상기 복수의 스캔 라인들을 통하여 디스플레이 패널(210)에 스캔 신호를 인가할 수 있다.
타이밍 컨트롤러(250)는 디스플레이 장치(200)의 동작을 제어할 수 있다. 타이밍 컨트롤러(250)는 소정의 제어 신호들을 데이터 드라이버(230) 및 스캔 드라이버(240)에 제공함으로써 디스플레이 장치(200)의 동작을 제어할 수 있다. 일 실시예에서, 데이터 드라이버(230), 스캔 드라이버(240) 및 타이밍 컨트롤러(250)는 하나의 집적 회로(Integrated Circuit; IC)로 구현될 수 있다. 다른 실시예에서, 데이터 드라이버(230), 스캔 드라이버(240) 및 타이밍 컨트롤러(250)는 2 이상의 IC들로 구현될 수 있다. 적어도 상기 타이밍 콘트롤러(250) 및 데이터 드라이버(230)가 일체로 형성된 구동 모듈을 타이밍 컨트롤러 임베디드 데이터 드라이버(Timing Controller Embedded Data Driver, TED)로 명명할 수 있다.
이미지 프로세싱 회로(220)는 호스트 장치, 예를 들어, 도 4a의 호스트 장치(20)로부터 입력 영상 데이터(IMG)를 수신하고, 입력 영상 데이터(IMG)를 처리하여 디스플레이 데이터(DDT)를 생성한다. 타이밍 컨트롤러(250)는 호스트 장치로부터 입력 제어 신호들을 수신한다. 예를 들어, 상기 입력 영상 데이터(IMG)는 적색 영상 데이터(R), 녹색 영상 데이터(G) 및 청색 영상 데이터(B)를 포함할 수 있다. 상기 입력 영상 데이터(IMG)는 백색 영상 데이터를 포함할 수 있다. 상기 입력 영상 데이터(IMG)는 마젠타색(magenta) 영상 데이터, 황색(yellow) 영상 데이터 및 시안색(cyan) 영상 데이터를 포함할 수 있다. 본 개시에서는 입력 영상 데이터(IMG)가 RGB 데이터인 경우를 예로 들어 설명하지만, 입력 영상 데이터(IMG)는 그 밖의 다양한 컬러 데이터들을 포함할 수도 있다.
상기 입력 제어 신호들은 마스터 클럭 신호, 데이터 인에이블 신호를 포함할 수 있다. 또한 상기 입력 제어 신호들은 수직 동기 신호 및 수평 동기 신호를 더 포함할 수 있다.
또한, 상기 호스트 장치는 디스플레이 패널(210)의 휘도 정보를 나타내는 휘도 설정 값(DBV)을 타이밍 콘트롤러(250)에 제공할 수 있다. 휘도 설정값(DBV)은 전계발광 디스플레이 장치(200)의 주변 휘도에 따라 자동으로 설정되거나, 사용자에 의해 임의로 설정될 수 있다. 또한, 휘도 설정 값(DBV)은 입력 영상 데이터(IMG)에 의해 결정되는 디밍 정보일 수 있다. 예를 들어, 휘도 설정 값(DBV)은 디스플레이 패널(100)이 표시할 최대 휘도 값을 나타낼 수 있다.
전원 공급부(260)는 디스플레이 패널(210)에 전원 전압(ELVDD) 및 접지 전압(ELVSS))을 공급할 수 있다. 실시예에 따라서, ELVDD는 고 전원 전압에 해당하고 ELVSS는 저 전원 전압에 해당할 수 있다. 또한, 전원 공급부(260)는 감마 회로(270)에 레귤레이터 전압(VREG)을 공급할 수 있다.
감마 회로(270)는 레귤레이터 전압(VREG)에 기초하여 복수의 감마 기준 전압들(GRV)을 발생할 수 있다. 예를 들어, 레귤레이터 전압(VREG)은 전원 전압(ELVDD)일 수도 있고, 전원 전압(ELVDD)에 기초하여 별도의 레귤레이터 전압에 의해 발생되는 전압일 수도 있다.
도 5a는 본 발명의 실시예들에 따른 적층형 디스플레이 구동 집적 회로에 포함되는 데이터 프로세싱 회로의 일 실시예를 나타내는 블록도이다.
도 5a를 참조하면, 데이터 프로세싱 회로(220)는 호스트 인터페이스(HIF), 프레임 버퍼(FB), 보상용 메모리(CMEM), 이미지 향상 프로세싱 회로(IEPRC) 및 패널 보상 회로(CONV)를 포함할 수 있다.
호스트 인터페이스(HIF)는 호스트 장치로부터 입력 영상 데이터 또는 이미지 데이터(IMG)를 수신할 수 있다. 호스트 인터페이스(HIF)는 MIPI(Mobile Industry Processor Interface), VESA(Video Electronics Standards Association)의 DP(Display port), eDP(embedded DP) 등의 규격을 충족하도록 구현될 수 있다.
디스플레이 분야에서 데이터 전송의 밴드 폭(band width)이 높아지면서 구동 칩, 보드 칩 시스템 간의 고속 데이터 전송이 요구되고 이에 따라 저전압 차동 신호(LVDS, Low voltage Differential Signaling) 방식이 널리 쓰이고 있다. LVDS 방식은 데이터 전송 속도를 증가하고 전력 소모를 감소하고 전자기 간섭(EMI, Electro-Magnetic Interference) 및 제조 비용을 감소할 수 있다.
프레임 버퍼(FB)는 이미지 데이터(IMG)를 프레임 단위로 저장하고, 저장된 데이터를 이미지 향상 프로세싱 회로(IEPRC)로 제공할 수 있다. 동영상 모드에서는 이미지 데이터(IMG)는 프레임 버퍼(FB)에 저장되지 않고 직접 이미지 향상 프로세싱 회로(IEPRC)로 제공될 수 있다.
이미지 향상 프로세싱 회로(IEPRC)는 이미지 데이터(IMG)에 대한 프로세싱을 수행하여 프로세싱된 데이터(PDT)를 발생할 수 있다. 프로세싱 회로가 수행하는 이미지 처리 동작들에 대해서는 도 5b를 참조하여 후술한다. 보상용 메모리(CMEM)는 이미지 데이터에 대한 프로세싱 과정에서 생성되는 데이터를 저장할 수 있다.
패널 보상 회로(CONV)는 프로세싱된 데이터(PDT)에 대한 데이터 변환을 수행하여 디스플레이 패널을 구동하기 위한 디스플레이 데이터(DDT)를 발생할 수 있다. 이미지 향상 프로세싱 회로(IEPRC)는 동일한 입력에 대하여 동일한 출력을 제공하는 프로세싱을 수행할 수 있다. 반면에 패널 보상 회로(CONV)는 입력에 대한 변경을 가하여 동일한 입력에 대해서 서로 다른 출력을 제공하는 데이터 변환을 수행할 수 있다. 일 실시예에서, 패널 보상 회로(CONV)는 프로세싱된 데이터(PDT)에 대한 디더링(dithering)을 수행하여 디스플레이 데이터(DDT)를 발생할 수 있다.
이미지 처리에서의 디더링은 컴퓨터 프로그램이 주어진 색상을 표현하기 불가능할 때, 다른 색상들을 혼합한 근사 색상을 이용해 요구된 색상을 표현하고자 하는 방법을 말한다. 그림 기법 중 점묘법과 유사하게 두 개 이상의 다른 색상으로 점을 교차해서 배치시킴으로써 멀리서 보면 색이 혼합되어 보이게 하는 것이다.
이미지 처리에서의 디더링 방법에는 평균(average) 디더링, 무작위(random) 디더링, 패턴(pattern) 디더링, 배열(ordered) 디더링 등이　있다. 예를 들어 고해상도 이미지를 낮은 해상도로 표현하는 경우, 자연스럽지 못하게 색이 이행되는 부분에 두 개 이상의 색을 섞어 찍음으로써 혼합된 색상을 표현하는 것이다.
이미지 향상 프로세싱 회로(IEPRC)는 프로세싱 과정에서의 중간 데이터 등을 저장하기 위한 보상용 메모리(CMEM)를 필요로 한다. 이미지 향상 프로세싱 회로(IEPRC)가 수행하는 이미지 처리 동작들이 다양화되면서 보상용 메모리(CMEM)의 용량이 증가하게 된다. 보상용 메모리(CMEM)를 디스플레이 구동 집적 회로에 내장하는 경우 디스플레이 구동 집적 회로의 사이즈가 증가하게 되고 디스플레이 장치를 포함하는 모바일 장치의 설계 마진이 감소하게 된다. 반면, 칩 사이즈의 감소를 위해 보상용 메모리(CMEM)를 디스플레이 구동 집적 회로의 외부에 배치하는 경우 전술한 바와 같이 HHSI의 추가로 인하여 EMI가 증가하게 된다.
도 5b는 도 5a의 데이터 프로세싱 회로에 포함되는 이미지 향상 프로세싱 회로의 일 실시예를 나타내는 블록도이다.
도 5b를 참조하면, 이미지 향상 프로세싱 회로(223)는 DSC(display stream compression) 디코더(DSCDEC), 제1 프로세싱 유닛(PRCBK1), 서브 픽셀 렌더링 유닛(SPR) 및 제2 프로세싱 유닛(PRCBK2)을 포함할 수 있다.
디스플레이 구동 집적 회로는 DSC 디코더(DSCDEC)를 구비하여 호스트 장치가 압축된 형태의 이미지 데이터(IMG)를 전송하는 것을 지원할 수 있다. DSC 디코더(DSCDEC)는 압축된 형태의 이미지 데이터(IMG)를 압축해제하여 제공할 수 있다. 실시예들에 따라서, DSC 디코더(DSCDEC)는 생략될 수 있다.
제1 프로세싱 유닛(PRCBK1), 서브 픽셀 렌더링 유닛(SPR) 및 제2 프로세싱 유닛(PRCBK2)은 전체적으로 하나의 파이프라인 회로를 형성할 수 있다. 예를 들어, 제1 프로세싱 유닛(PRCBK1)은 스케일링(scaling), AoD(Always on Display), mDNIe(mobile Digital Natural Image engine), 라운딩(rounding) 등을 수행할 수 있고, 제2 프로세싱 유닛(PRCBK2)은 ACL(Automatic Current Limit), BC(Brightness Control), IRC (IR drop compensation), POC(Pixel Optical Compensation) 등을 수행할 수 있다.
서브 픽셀 렌더링 유닛(SPR)은 제1 프로세싱 유닛(PRCBK1)으로부터 출력되는 데이터의 픽셀 포맷을 변환할 수 있다. 예를 들어, 서브 픽셀 렌더링 유닛(SPR)은 이미지 데이터(IMG)의 RGB 포맷을 RG/BG 포맷으로 변환하여 RG/BG 포맷의 데이터를 제2 프로세싱 유닛(PRCBK2)으로 제공할 수 있다.
서브 픽셀 렌더링 유닛(SPR)은 2개의 RGB 클러스터들에 포함되는 6개의 컬러 픽셀들을 1개의 RG/BG 클러스터에 포함되는 4개의 컬러 픽셀들로 변환할 수 있다. 만약 각각의 컬러 픽셀이 8비트로 구현되는 경우 서브 픽셀 렌더링 유닛(SPR)은 8*6=48비트의 데이터를 8*4=32비트의 데이터로 변환함으로써 데이터 용량이 감소될 수 있다.
도 6은 본 발명의 실시예들에 따른 적층형 디스플레이 구동 집적 회로에 포함되는 소스 드라이버의 일 실시예를 나타내는 블록도이다.
도 6을 참조하면, 소스 드라이버(240)는 시프트 레지스터(241), 데이터 래치(242), 디지털-아날로그 컨버퍼(DAC)(243) 및 출력 버퍼 블록(244)를 포함할 수 있다.
시프트 레지스터(241)는 클록 신호(CLK)와 입출력 제어 신호(DIO)를 수신하고, 클록 신호(CLK)에 기초하여 복수의 래치 클록 신호들(LCLK0~LCLKn-1)을 생성한다. 래치 클록 신호들(LCLK0~LCLKn-1) 각각은 특정 주기의 클록 신호들로서 데이터 래치(242)의 래치 시점을 결정한다.
데이터 래치(242)는 시프트 레지스터(241)에 의해서 제공되는 래치 클록 신호들(LCLK0~LCLKn-1)에 응답하여 디스플레이 데이터(DDT)를 저장한다. 데이터 래치(242)는 로드 신호(TP)에 응답하여 저장된 데이터를 DAC(243)로 출력한다. 로드 신호(TP)에 의해서 데이터 래치(242)는 출력 신호들(D0~Dn-1)을 출력할 것이다. DAC(243)는 계조 전압(GMA)을 사용하여, 데이터 래치(242)의 출력 신호들(D0~Dn-1)에 대응하는 아날로그 신호인 데이터 전압(VIN0~VINn-1)을 발생시킨다.
출력 버퍼 블록(244)은 출력 인에이블 신호(SOEN)에 응답하여 데이터 전압(VIN0~VINn-1)을 버퍼링하여 출력 패드들(PDO)을 통하여 소스 구동 신호들(VPO0~VPOn-1)을 발생할 수 있다. 출력 버퍼 블록(244)은 디스플레이 패널의 소스 라인들을 각각 구동하기 위한 복수의 출력 버퍼 회로들(OBF)을 포함할 수 있다.
도 7a 및 7b는 본 발명의 실시예들에 따른 디스플레이 장치의 디스플레이 패널에 포함되는 픽셀의 예들을 나타내는 회로도들이다.
도 7a를 참조하면, 픽셀(PXa)은 스위칭 트랜지스터(TS), 스토리지 커패시터(CST), 구동 트랜지스터(TD) 및 유기 발광 다이오드(EL)를 포함할 수 있다.
스위칭 트랜지스터(TS)는 데이터 라인(Di)에 연결된 제1 전극, 스토리지 커패시터(CST)에 연결된 제2 전극 및 스캔 라인(Sj)에 연결된 게이트 전극을 가질 수 있다. 스위칭 트랜지스터(TS)는 스캔 드라이버로부터 인가된 스캔 신호(SSC)에 응답하여 데이터 드라이버로부터 제공된 데이터 전압(VDAT)을 스토리지 커패시터(CST)에 전송할 수 있다.
스토리지 커패시터(CST)는 제1 전원 전압(ELVDD)에 연결된 제1 전극 및 구동 트랜지스터(TD)의 게이트 전극에 연결된 제2 전극을 가질 수 있다. 스토리지 커패시터(CST)는 스위칭 트랜지스터(TS)를 통하여 전송된 데이터 전압(VDAT)을 저장할 수 있다.
구동 트랜지스터(TD)는 제1 전원 전압(ELVDD)에 연결된 제1 전극, 유기 발광 다이오드(EL)에 연결된 제2 전극 및 스토리지 커패시터(CST)에 연결된 게이트 전극을 가질 수 있다. 구동 트랜지스터(TD)는 스토리지 커패시터(CST)에 저장된 데이터 전압(VDAT)에 대응하는 전류를 유기 발광 다이오드(EL)에 제공할 수 있다.
유기 발광 다이오드(EL)는 구동 트랜지스터(TD)에 연결된 애노드 전극 및 제2 전원 전압(ELVSS)에 연결된 캐소드 전극을 가질 수 있다. 유기 발광 다이오드(EL)는 구동 트랜지스터(TD)가 턴 온되는 동안에, 제1 전원 전압(ELVDD)으로부터 제2 전원 전압(ELVSS)으로 흐르는 전류에 기초하여 발광할 수 있다. 유기 발광 다이오드(EL)에 흐르는 전류가 증가할수록 픽셀(PXa)의 휘도가 증가할 수 있다. 예를 들어, 제1 전원 전압(ELVDD)은 고 전원 전압에 해당하고 제2 전원 전압(ELVSS)은 저 전원 전압에 해당할 수 있다.
일 실시예에서, 픽셀(PXa)을 포함하는 디스플레이 패널은 백라이트 없이 자체적으로 발광하는 자발광 디스플레이 패널일 수 있다. 예를 들어, 디스플레이 패널은 상기 발광 소자로서 유기 발광 다이오드를 포함하는 유기 발광 디스플레이 패널일 수 있다.
일 실시예에서, 픽셀(PXa)을 포함하는 디스플레이 패널은 저주파 구동이 가능하도록 우수한 리텐션 특성을 가질 수 있다. 예를 들어, 디스플레이 패널은 상기 발광 소자로서 유기 발광 다이오드를 포함하며 상기 적어도 하나의 트랜지스터가 LTPO(Low-Temperature Polycrystalline Oxide)를 포함하는 산화물 기반의 유기 발광 디스플레이 패널일 수 있다.
일 실시예에서, 스위칭 트랜지스터(TS) 및 구동 트랜지스터(TD)는 LTPO를 포함하도록 구현될 수 있다. 예를 들어, 구동 트랜지스터(TD)는 LTPS(Low-Temperature Poly-Silicon)를 포함하는 LTPS TFT(Thin Film Transistor)이고, 스위칭 트랜지스터(TS)는 산화물 반도체를 포함하는 산화물 TFT일 수 있다. LTPS TFT는 상대적으로 전자 이동도가 높아 전류 구동 역할에 적합하고, 산화물 TFT는 상대적으로 누설 전류가 적어 스위칭 역할에 적합하며, 따라서 LTPS TFT와 산화물 TFT를 함께 이용하는 경우에 우수한 특성(예를 들어, 우수한 리텐션 특성)을 가질 수 있다. 상술한 것처럼 LTPS TFT와 산화물 TFT를 모두 포함하는 픽셀(PX)을 LTPO 픽셀이라고 부를 수 있고, LTPO 픽셀을 포함하는 디스플레이 패널을 HOP(Hybrid Oxide Panel)라고 부를 수 있다. 예를 들어, HOP는 한 번의 업데이트로 최대 약 1초 정도 영상을 유지할 수 있으며, 이 경우 상기 디스플레이 구동 집적 회로가 프레임 버퍼를 포함하지 않더라도 저주파 구동이 가능하여 전력 소모가 감소될 수 있다.
일 실시예에서, 픽셀(PXa)은 구동 방식 등에 따른 다양한 구성을 가질 수 있다. 예를 들어, 상기 구동 방식은 계조를 표현하는 방식에 따라 아날로그 구동 또는 디지털 구동으로 구분될 수 있다. 아날로그 구동은 발광 다이오드(이하, 유기 발광 다이오드를 포함한다)가 동일한 발광 시간 동안 발광하면서 픽셀에 인가되는 데이터 전압의 레벨을 변경함으로써 계조를 표현할 수 있다. 디지털 구동은 픽셀에 동일한 레벨의 데이터 전압을 인가하면서 발광 다이오드가 발광되는 발광 시간을 변경함으로써 계조를 표현할 수 있다. 이러한 디지털 구동은, 아날로그 구동에 비하여, 간단한 구조의 픽셀 및 구동 IC(Integrated Circuit)를 포함하는 장점이 있다.
도 7b를 참조하면, 픽셀(PXb)은 스위칭 트랜지스터(ST), 액정 커패시터(CL) 및 스토리지 커패시터(CS)를 포함할 수 있다.
스위칭 트랜지스터(ST)는 상응하는 스캔 라인(Sj)을 통하여 제공되는 스캔 신호(SSC)에 응답하여 상응하는 데이터 라인(Di)과 커패시터들(CL, CS)을 전기적으로 연결한다. 액정 커패시터(CL)는 스위칭 트랜지스터(ST)와 공통 전압(VCOM) 사이에 연결되고, 스토리지 커패시터(CS)는 스위칭 트랜지스터(ST)와 접지 전압(VGND) 사이에 연결된다. 액정 커패시터(CL)는 데이터 전압(VDAT)에 의해 스토리지 커패시터(CS)에 저장된 데이터에 따라서 투과되는 빛의 양을 조절할 수 있다. 일 실시예에서, 픽셀(PXb)을 포함하는 디스플레이 패널은 백라이트를 사용하는 액정 디스플레이(Liquid Crystal Display, LCD) 패널일 수 있다. 액정 디스플레이 패널 또한 저주파 구동이 가능할 수 있다.
본 발명의 실시예들에 따른 적층형 디스플레이 구동 집적 회로 및 디스플레이 패널은 하나의 모듈(또는 어셈블리)로서 구현될 수 있으며, 상기 모듈은 디스플레이 장치로 지칭될 수 있다. 예를 들어, 디스플레이 구동 회로가 TCP(Tape Carrier Package), COF(Chip On Film), FPC(Flexible Print Circuit) 등과 같은 회로 필름에 실장되어, TAB(Tape Automatic Bonding) 방식으로 디스플레이 패널에 부착되거나, COG(Chip On Glass) 또는 COP(Chip On Plastic) 방식으로 디스플레이 패널의 비표시 영역 상에 실장될 수 있다.
이하, 도 8을 참조하여 COP 방식의 디스플레이 시스템의 일 실시예를 설명한다.
도 8은 본 발명의 실시예들에 따른 디스플레이 시스템을 나타내는 도면이다.
도 8을 참조하면, 디스플레이 시스템(10)은 메인 PCB(Printed Circuit Board) 상에 실장되는 애플리케션 프로세서(AP, Application Processor)와 같은 호스트 장치(20) 및 디스플레이 장치(25)를 포함할 수 있다.
디스플레이 장치(25)는 디스플레이 패널(100) 및 적층형 디스플레이 구동 집적 회로(SDDI)(200)를 포함할 수 있다.
디스플레이 패널(100)은 패널 PCB 및 상기 패널 PCB 상에 실장되는 패널 기판을 포함할 수 있다. 디스플레이 패널(100)은 유연(flexible) 패널로 구현될 수 있으며, 라인(90) 부분이 구부러져 도 8의 라인(90) 아래 부분에 도시된 구성이 디스플레이 활성 영역의 아래에 중첩되도록 배치될 수 있다. 패널 PCB 상에는 저항(R), 커패시터(C)와 같은 수동 소자, 터치 기능과 관련된 회로, 플래시 등의 메모리가 실장될 수 있다.
적층형 디스플레이 구동 집적 회로(200)는 상기 패널 기판 상에 실장되고 디스플레이 패널(100)의 전극들(92)에 전기적으로 연결될 수 있다. 또한 적층형 디스플레이 구동 집적 회로(200)는 신호선들(95)을 통하여 호스트 장치(20)와 전기적으로 연결될 수 있다. 예를 들어, 신호선들(95)은 디스플레이 패널(100)에 형성되는 부분, 커넥터들(82) 사이의 유연 케이블(84)에 형성되는 부분 및 메인 PCB에 형성되는 부분을 포함할 수 있다. 적층형 디스플레이 구동 집적 회로(200) 및 호스트 장치(20) 사이의 인터페이스는 MIPI(Mobile Industry Processor Interface), VESA(Video Electronics Standards Association)의 DP(Display port), eDP(embedded DP) 등의 규격을 충족하는 HSSI(High Speed Serial Interface)로 구현될 수 있다.
도 9a 내지 12는 본 발명의 실시예들에 따른 적층형 디스플레이 구동 집적 회로를 나타내는 단면도들이다.
도 9a 및 9b를 참조하면, 적층형 디스플레이 구동 집적 회로(201)는 제1 반도체 칩(CHP1) 및 제2 반도체 칩(CHP2)을 포함한다. 도 9의 적층형 디스플레이 구동 집적 회로(201)는 제1 반도체 칩(CHP1)의 하면과 제2 반도체 칩(CHP2)의 상면이 서로 마주보도록 적층되는 페이스-투-백(Fasce-to-Back) 적층 구조를 갖는다.
제1 반도체 칩(CHP1)은 제1 회로(CRT1)가 상면에 형성되는 제1 반도체 기판(SUB1) 및 제1 회로(CRT1)와 제1 반도체 기판(SUB1)의 상면을 덮는 제1 패시베이션 레이어(PSL1)를 포함한다.
제2 반도체 칩(CHP2)은 제2 회로(CRT2)가 상면에 형성되는 제2 반도체 기판(SUB2) 및 제2 회로(CRT2)와 제2 반도체 기판(SUB2)의 상면을 덮는 제2 패시베이션 레이어(PSL2)를 포함한다.
제1 본딩 패드들(30)이 제1 반도체 칩(CHP1)의 하면에 형성되고, 제2 본딩 패드들(60)이 제2 반도체 칩(CHP2)의 상면에 형성되고, 제1 본딩 패드들(30)과 제2 본딩 패드들(60)이 전기적으로 연결된다. 도 9a 및 9b에는 제1 본딩 패드들(30)과 제2 본딩 패드들(60)이 직접 연결되는 실시예를 도시하고 있으나, 실시예들에 따라서 제1 본딩 패드들(30)과 제2 본딩 패드들(60) 사이에 마이크로 범프들이 개재될 수도 있다.
일 실시예에서, 도 9a에 도시된 바와 같이, 관통 비아들(TSV11)이 제1 반도체 기판(SUB1)을 관통하여 형성되고 관통 비아들(TSV11)은 제1 본딩 패드들(30) 및 제1 회로(CRT1)를 전기적으로 연결할 수 있다. 비아들(71)이 제2 패시베이션 레이어(PSL2)에 형성되고, 비아들(71)은 제2 본딩 패드들(60) 및 제2 회로(CRT2)를 전기적으로 연결할 수 있다.
다른 실시예에서, 도 9b에 도시된 바와 같이, 관통 비아들(TSV11')이 제1 반도체 기판(SUB1), 제1 회로(CRT1) 및 제1 패시베이션 레이어(PSL1)를 한번에 관통하여 제1 본딩 패드들(30) 및 제1 회로(CRT1)를 전기적으로 연결할 수 있다.
호스트 접속 패드들(41)이 제1 반도체 칩(CHP1)의 상면에 형성되고 호스트 접속 패드들(41)은 호스트 장치와 전기적으로 연결될 수 있다. 한편, 패널 접속 패드들(42)이 제1 반도체 칩(CHP1)의 상면에 형성되고, 패널 접속 패드들(42)은 디스플레이 패널과 전기적으로 연결될 수 있다.
비아들(51)이 제1 패시베이션 레이어(PSL1)에 형성되고, 비아들(51)은 호스트 접속 패드들(41) 및 제1 회로(CRT1)를 전기적으로 연결할 수 있다. 비아들(52)이 제1 패시베이션 레이어(PSL2)에 형성되고, 비아들(52)은 패널 접속 패드들(42) 및 제1 회로(CRT1)를 전기적으로 연결할 수 있다.
도 10을 참조하면, 적층형 디스플레이 구동 집적 회로(202)는 제1 반도체 칩(CHP1) 및 제2 반도체 칩(CHP2)을 포함한다. 도 10의 적층형 디스플레이 구동 집적 회로(201)는 제1 반도체 칩(CHP1)의 상면과 제2 반도체 칩(CHP2)의 상면이 서로 마주보도록 적층되는 페이스-투-페이스(Face-to-Face) 적층 구조를 갖는다.
제1 반도체 칩(CHP1)은 제1 회로(CRT1)가 상면에 형성되는 제1 반도체 기판(SUB1) 및 제1 회로(CRT1)와 제1 반도체 기판(SUB1)의 상면을 덮는 제1 패시베이션 레이어(PSL1)를 포함한다.
제2 반도체 칩(CHP2)은 제2 회로(CRT2)가 상면에 형성되는 제2 반도체 기판(SUB2) 및 제2 회로(CRT2)와 제2 반도체 기판(SUB2)의 상면을 덮는 제2 패시베이션 레이어(PSL2)를 포함한다.
제1 본딩 패드들(30)이 제1 반도체 칩(CHP1)의 상면에 형성되고, 제2 본딩 패드들(60)이 제2 반도체 칩(CHP2)의 상면에 형성되고, 제1 본딩 패드들(30)과 제2 본딩 패드들(60)이 전기적으로 연결된다. 도 10에는 제1 본딩 패드들(30)과 제2 본딩 패드들(60)이 직접 연결되는 실시예를 도시하고 있으나, 실시예들에 따라서 제1 본딩 패드들(30)과 제2 본딩 패드들(60) 사이에 마이크로 범프들이 개재될 수도 있다.
비아들(51)이 제1 패시베이션 레이어(PSL1)에 형성되고, 비아들(51)은 제1 본딩 패드들(30) 및 제1 회로(CRT1)를 전기적으로 연결할 수 있다. 비아들(71)이 제2 패시베이션 레이어(PSL2)에 형성되고, 비아들(72)은 제2 본딩 패드들(60) 및 제2 회로(CRT2)를 전기적으로 연결할 수 있다.
호스트 접속 패드들(41)이 제1 반도체 칩(CHP1)의 하면에 형성되고 호스트 접속 패드들(41)은 호스트 장치와 전기적으로 연결될 수 있다. 한편, 패널 접속 패드들(42)이 제1 반도체 칩(CHP1)의 하면에 형성되고, 패널 접속 패드들(42)은 디스플레이 패널과 전기적으로 연결될 수 있다.
관통 비아들(TSV11)이 제1 반도체 기판(SUB1)을 관통하여 형성되고, 관통 비아들(TSV11)은 호스트 접속 패드(41)들 및 제1 회로(CRT1)를 전기적으로 연결할 수 있다. 관통 비아들(TSV12)이 제1 반도체 기판(SUB1)을 관통하여 형성되고, 관통 비아들(TSV12)은 패널 접속 패드들(42) 및 제1 회로(CRT1)를 전기적으로 연결할 수 있다.
도 11을 참조하면, 적층형 디스플레이 구동 집적 회로(203)는 하나의 반도체 칩(MCHP)으로 구현될 수 있다. 도 11의 적층형 디스플레이 구동 집적 회로(203)는 하나의 반도체 기판(SUB)의 상면에 제1 회로(CRT1) 및 제2 회로(CRT2)가 수직 방향으로 적층되도록 형성되는 모놀리식 적층 구조를 갖는다.
반도체 칩(MCHP)은 제2 회로(CRT2)가 상면에 형성되는 반도체 기판(SUB), 제2 회로(CRT2)와 반도체 기판(SUB)의 기판의 상면을 덮은 제2 제2 패시베이션 레이어(PSL2) 및 제1 회로(CRT1)가 형성되고 제1 회로(CRT1)와 제2 패시베이션 레이어(PSL2)의 상면을 덮는 제1 패시베이션 레이어(PSL1)를 포함한다. 제2 패시베이션 레이어(PSL2)의 위에 에피택셜 레이어를 형성하고 상기 에피택셜 레이어를 이용하여 제1 회로(CRT1)를 형성할 수 있다.
비아들(71)이 제2 패시베이션 레이어(PSL2)에 형성되고, 비아들(71)은 제1 회로(CRT1) 및 제2 회로(CRT2)를 전기적으로 연결할 수 있다.
호스트 접속 패드들(41)이 반도체 칩(MCHP)의 상면에 형성되고 호스트 접속 패드들(41)은 호스트 장치와 전기적으로 연결될 수 있다. 한편, 패널 접속 패드들(42)이 반도체 칩(MCHP)의 상면에 형성되고, 패널 접속 패드들(42)은 디스플레이 패널과 전기적으로 연결될 수 있다.
비아들(51)이 제1 패시베이션 레이어(PSL1)에 형성되고, 비아들(51)은 호스트 접속 패드(41)들 및 제1 회로(CRT1)를 전기적으로 연결할 수 있다. 비아들(52)이 제1 패시베이션 레이어(PSL1)에 형성되고, 비아들(52)은 패널 접속 패드들(42) 및 제1 회로(CRT1)를 전기적으로 연결할 수 있다.
이상 도 9a 내지 11을 참조하여, 제2 회로(CRT2)의 위에 제1 회로(CRT1)가 적층되는 실시예들을 설명하였으나, 도 12의 실시예를 참조하여 당업자는 제1 회로(CRT1)의 위에 제2 회로(CRT2)가 적층될 수도 있음을 이해할 수 있을 것이다.
도 12를 참조하면, 적층형 디스플레이 구동 집적 회로(204)는 제1 반도체 칩(CHP1) 및 제2 반도체 칩(CHP2)를 포함한다. 도 12의 적층형 디스플레이 구동 집적 회로(204)는 제1 반도체 칩(CHP1)의 하면과 제2 반도체 칩(CHP2)의 상면이 서로 마주보도록 적층되는 페이스-투-백 적층 구조를 갖는다.
제1 반도체 칩(CHP1)은 제2 회로(CRT2)가 상면에 형성되는 제1 반도체 기판(SUB1) 및 제2 회로(CRT2)와 제1 반도체 기판(SUB1)의 상면을 덮는 제1 패시베이션 레이어(PSL1)를 포함한다.
제2 반도체 칩(CHP2)은 제1 회로(CRT1)가 상면에 형성되는 제2 반도체 기판(SUB2) 및 제1 회로(CRT1)와 제2 반도체 기판(SUB2)의 상면을 덮는 제2 패시베이션 레이어(PSL2)를 포함한다.
제1 본딩 패드들(30)이 제1 반도체 칩(CHP1)의 하면에 형성되고, 제2 본딩 패드들(60)이 제2 반도체 칩(CHP2)의 상면에 형성되고, 제1 본딩 패드들(30)과 제2 본딩 패드들(60)이 전기적으로 연결된다. 도 12에는 제1 본딩 패드들(30)과 제2 본딩 패드들(60)이 직접 연결되는 실시예를 도시하고 있으나, 실시예들에 따라서 제1 본딩 패드들(30)과 제2 본딩 패드들(60) 사이에 마이크로 범프들이 개재될 수도 있다.
관통 비아들(TSV11)이 제1 반도체 기판(SUB1)을 관통하여 형성되고 관통 비아들(TSV11)은 제1 본딩 패드들(30) 및 제2 회로(CRT2)를 전기적으로 연결할 수 있다. 비아들(71)이 제2 패시베이션 레이어(PSL2)에 형성되고, 비아들(71)은 제2 본딩 패드들(60) 및 제1 회로(CRT1)를 전기적으로 연결할 수 있다.
호스트 접속 패드들(41)이 제1 반도체 칩(CHP1)의 상면에 형성되고 호스트 접속 패드들(41)은 호스트 장치와 전기적으로 연결될 수 있다. 한편, 패널 접속 패드들(42)이 제1 반도체 칩(CHP1)의 상면에 형성되고, 패널 접속 패드들(42)은 디스플레이 패널과 전기적으로 연결될 수 있다.
비아들(51)이 제1 패시베이션 레이어(PSL1)에 형성되고, 비아들(51)은 호스트 접속 패드들(41) 및 제1 회로(CRT1)를 전기적으로 연결할 수 있다. 비아들(52)이 제1 패시베이션 레이어(PSL2)에 형성되고, 관통 비아들(TSV12)이 제1 반도체 기판(SUB1)을 관통하여 형성되고, 비아들(72)이 제2 패시베이션 레이어(PSL2)에 형성되고, 비아들(52, 72) 및 관통 비아들(TSV12)은 패널 접속 패드들(42) 및 제1 회로(CRT1)를 전기적으로 연결할 수 있다.
한편, 도면에 도시되지는 않았으나, 당업자는 본 발명의 실시예들에 따른 적층형 디스플레이 구동 집적 회로가 도 10을 참조하여 설명한 바와 같은 페이스-투-페이스 적층 구조를 갖고, 또한 도 12를 참조하여 설명한 바와 같이 제1 회로(CRT1)의 위에 제2 회로(CRT2)가 적층되는 구조로 구현될 수 있음을 이해할 수 있을 것이다.
도 13은 본 발명의 실시예들에 따른 디스플레이 장치를 나타내는 도면이다.
도 13을 참조하면, 디스플레이 장치(26)는 디스플레이 패널(DIS)(110), 터치 패널(TCH)(120) 및 적층형 디스플레이 구동 집적 회로(205)를 포함한다.
디스플레이 패널(110)은 적층형 디스플레이 구동 집적 회로(205)로부터 제공되는 디스플레이 데이터에 기초하여 이미지를 표시한다. 터치 패널(120)은 사용자의 터치 동작에 상응하는 아날로그 데이터를 적층형 디스플레이 구동 집적 회로(205)로 제공한다. 일 실시예에서, 디스플레이 패널(110)과 터치 패널(150)은 일체적으로 형성된 터치 스크린일 수 있다. 터치 스크린은 디스플레이 패널(110)과 터치 패널(150)이 서로 중첩되도록 배열되어 하나의 스크린 형태로 구성된 것을 의미한다.
도 14a 및 14b는 도 13의 적층형 디스플레이 구동 집적 회로에 포함되는 제1 회로 및 제2 회로의 일 실시예를 나타내는 도면이다. 이하, 도 3a 및 3b와 중복되는 설명을 생략한다.
도 14a 및 14b를 참조하면, 도 13의 적층형 디스플레이 구동 집적 회로(205)에 포함되는 제1 회로(CRT1)는 터치 센서(TCHSEN)를 더 포함할 수 있고, 도 13의 적층형 디스플레이 구동 집적 회로(205)에 포함되는 제2 회로(CRT2)는 터치 프로세싱 회로(TCHPRC)를 더 포함할 수 있다.
터치 센서(TCHSEN)는 터치 패널(120)로부터 제공되는 사용자의 터치 동작에 상응하는 아날로그 신호를 검출하고 상기 아날로그 신호를 변환하여 디지털 신호를 생성한다. 터치 프로세싱 회로(TCHPRC)는 상기 디지털 신호를 프로세싱하여 상기 사용자의 터치 동작에 상응하는 제어 신호를 생성한다. 터치 센서(TCHSEN)는 아날로그 회로에 해당하고, 터치 프로세싱 회로(TCHPRC)는 디지털 회로에 해당한다.
도 15는 본 발명의 실시예들에 따른 광학적 지문 인식을 수행하는 모바일 장치를 나타내는 도면이다. 도 15의 상부에는 모바일 장치(600), 예를 들어, 스마트 폰의 평면도가 도시되어 있고, 도 15의 하부에는 모바일 장치(600)를 B-B' 선을 따라 절단한 단면도가 도시되어 있다.
도 15를 참조하면, 지문 인식 모드에서는 디스플레이 패널(100)의 일부 영역에 지문 인식 윈도우(FRW)가 디스플레이될 수 있다. 지문 인식 센서(FRSEN)는 지문 인식 윈도우(FRW)와 수직 방향으로 중첩되도록 디스플레이 패널(100)의 하부에 배치된다. 사용자가 지문 인식 윈도우(FRW)에 손가락을 대면, 지문 인식 윈도우(FRW)의 픽셀들로부터 생성된 광이 지문에 의해 반사되고 지문의 반사광이 지문 인식 센서(FRSEN)로 제공된다. 지문 인식 센서(FRSEN)는 이러한 지문의 반사광에 기초하여 지문 이미지를 캡쳐할 수 있다.
도 16a 및 16b는 도 14의 모바일 장치에 포함되는 적층형 디스플레이 구동 집적 회로에 포함되는 제1 회로 및 제2 회로의 일 실시예를 나타내는 도면이다. 이하, 도 3a 및 3b와 중복되는 설명을 생략한다.
도 16a 및 16b를 참조하면, 도 15의 모바일 장치(600)의 적층형 디스플레이 구동 집적 회로(미도시)에 포함되는 제1 회로(CRT1)는 지문 인식 센서(FRSEN)를 더 포함할 수 있고, 상기 적층형 디스플레이 구동 집적 회로에 포함되는 제2 회로(CRT2)는 지문 프로세싱 회로(FRPRC)를 더 포함할 수 있다.
지문 인식 센서(FRSEN)는 터치 패널(120)로부터 제공되는 사용자의 지문에 상응하는 아날로그 신호를 검출하고 상기 아날로그 신호를 변환하여 디지털 신호를 생성한다. 지문 프로세싱 회로(FRPRC)는 상기 디지털 신호를 프로세싱하여 지문 인식 결과에 상응하는 제어 신호를 생성한다. 지문 인식 센서(FRSEN)는 아날로그 회로에 해당하고, 지문 프로세싱 회로(FRPRC)는 디지털 회로에 해당한다.
이와 같이, 스마트폰과 같은 모바일 장치의 디스플레이 모듈에는 터치 회로 및/또는 지문 인식 회로 등이 함께 조립된다. 도 14a, 14b, 16a, 16b를 참조하여 설명한 바와 같이, 이러한 회로들의 기능을 분리하여 본 발명의 적층형 디스플레이 구동 집적 회로에 적합하게 배치시킴으로써, 디스플레이 모듈에 장착되는 칩 수 및 비용의 감소가 가능하다. 특히, 이들 회로들은 기능상 디스플레이 동작과 상호 연관성이 높기 때문에, 동일 칩 내에 기능 연계를 통해서 디스플레이 및 센서 성능을 개선할 수 있다.
도 17은 본 발명의 실시예들에 따른 적층형 디스플레이 구동 집적 회로의 제조 방법을 나타내는 순서도이다.
도 17을 참조하면, 제1 디자인 룰에 따른 로우-엔드 공정에 의해 제1 임계 치수를 갖는 제1 회로를 형성한다(S100). 상기 제1 디자인 룰보다 작은 제2 디자인 룰에 따른 하이-엔드 공정에 의해 상기 제1 임계 치수보다 작은 제2 임계 치수를 갖는 제2 회로를 형성한다(S200). 상기 제1 회로 및 제2 회로를 수직 방향으로 적층한다(S300).
도 18은 본 발명의 실시예들에 따른 적층형 디스플레이 구동 집적 회로의 제조 과정을 설명하기 위한 도면이다.
도 18을 참조하면, 제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2)에는 각각의 집적 회로들이 형성된다. 제1 웨이퍼(WF1)에는 전술한 제1 회로(CRT1)가 형성될 수 있고, 제2 웨이퍼(WF2)에는 전술한 제2 회로(CRT2)가 형성될 수 있다.
제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2)의 집적 회로들을 형성한 상태에서 제1 웨이퍼(WF1)와 제2 웨이퍼(WF2)를 본딩 방식으로 접착한다. 접착된 웨이퍼들(WF1, WF2)은 복수의 칩들로 절단되고, 각각의 칩은 적층된 반도체 다이들(SD1, SD2)을 포함하는 적층형 디스플레이 구동 집적 회로에 해당한다. 제1 웨이퍼(WF1)의 절단된 부분은 제1 반도체 다이(SD1)에 해당하고 제2 웨이터(WF2)의 절단된 부분은 제2 반도체 다이(SD2)에 해당한다.
도 18을 참조하여 WoW (Wafer on Wafer) 방식에 의한 제조 방법을 설명하였으나 본 발명의 실시예들이 이에 한정되는 것은 아니나. 실시예에 따라서 본 발명의 실시예들에 따른 적층형 디스플레이 구동 집적 회로는 CoW (Chip on Wafer) 방식에 의해 제조될 수도 있다. CoW 방식의 경우, 양품 칩 만을 선별하여 서로 결합할 수 있기 때문에, 수율을 개선하여 제조 비용을 절감할 수 있다. 또한, CoW 방식의 경우, 적층되는 두 칩의 사이즈가 동일하지 않더라도 조립이 가능하므로, 작은 사이즈의 칩을 형성하는 웨이퍼의 손실(loss)을 줄일 수 있다.
도 19는 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
도 19를 참조하면, 모바일 장치(700)는 시스템 온 칩(710) 및 복수의 또는 기능 모듈들(740, 750, 760, 770)을 포함한다. 모바일 장치(700)는 메모리 장치(720), 저장 장치(730) 및 전력 관리 장치(780)를 더 포함할 수 있다.
시스템 온 칩(710)은 모바일 장치(700)의 전반적인 동작을 제어할 수 있다. 다시 말하면, 시스템 온 칩(710)은 메모리 장치(720), 저장 장치(730) 및 복수의 기능 모듈들(740, 750, 760, 770)을 제어할 수 있다. 예를 들어, 시스템 온 칩(710)은 모바일 장치(700)에 구비되는 애플리케이션 프로세서(Application Processor; AP)일 수 있다.
시스템 온 칩(710)은 중앙 처리 유닛(712) 및 전력 관리 시스템(714)을 포함할 수 있다. 메모리 장치(720) 및 저장 장치(730)는 모바일 장치(700)의 동작에 필요한 데이터들을 저장할 수 있다.
예를 들어, 메모리 장치(720)는 DRAM(dynamic random access memory) 장치, SRAM(static random access memory) 장치, 모바일 DRAM 장치 등과 같은 휘발성 메모리 장치에 상응할 수 있고, 저장 장치(730)는 EPROM(erasable programmable read-only memory) 장치, EEPROM(electrically erasable programmable read-only memory) 장치, 플래시 메모리(flash memory) 장치, PRAM(phase change random access memory) 장치, RRAM(resistance random access memory) 장치, NFGM(nano floating gate memory) 장치, PoRAM(polymer random access memory) 장치, MRAM(magnetic random access memory) 장치, FRAM(ferroelectric random access memory) 장치 등과 같은 비휘발성 메모리 장치에 상응할 수 있다. 실시예에 따라서, 저장 장치(730)는 솔리드 스테이트 드라이브(solid state drive; SSD), 하드 디스크 드라이브(hard disk drive; HDD), 씨디롬(CD-ROM) 등을 더 포함할 수도 있다.
복수의 기능 모듈들(740, 750, 760, 770)은 모바일 장치(700)의 다양한 기능들을 각각 수행할 수 있다.
예를 들어, 모바일 장치(700)는 통신 기능을 수행하기 위한 통신 모듈(740)(예를 들어, CDMA(code division multiple access) 모듈, LTE(long term evolution) 모듈, RF(radio frequency) 모듈, UWB(ultra wideband) 모듈, WLAN(wireless local area network) 모듈, WIMAX(worldwide interoperability for microwave access) 모듈 등), 카메라 기능을 수행하기 위한 카메라 모듈(750), 표시 기능을 수행하기 위한 디스플레이 모듈(760), 터치 입력 기능을 수행하기 위한 터치 패널 모듈(770) 등을 포함할 수 있다.
실시예에 따라서, 모바일 장치(700)는 GPS(global positioning system) 모듈, 마이크 모듈, 스피커 모듈, 자이로스코프(gyroscope) 모듈 등을 더 포함할 수 있다. 다만, 모바일 장치(700)에 구비되는 복수의 기능 모듈들(740, 750, 760, 770)의 종류는 그에 한정되지 않음은 자명하다.
전력 관리 장치(780)는 시스템 온 칩(710), 메모리 장치(720), 저장 장치(730) 및 복수의 기능 모듈들(740, 750, 760, 770)에 각각 구동 전압을 제공할 수 있다.
본 발명의 실시예들에 따라서, 디스플레이 모듈(760)은 전술한 바와 같은 적층형 디스플레이 구동 집적 회로(SDDI)(762)를 포함할 수 있다.
도 20은 도 19의 모바일 장치에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
도 20을 참조하면, 모바일 장치(1100)는 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치로 구현될 수 있고, 어플리케이션 프로세서(1110), 이미지 센서(1140) 및 디스플레이 장치(1150) 등을 포함할 수 있다. 모바일 장치(1100)의 인터페이스는 MIPI 인터페이스에 한정되는 것은 아니며, 실시예들에 따라서, 모바일 장치(1100)의 인터페이스는 VESA(Video Electronics Standards Association), DP(Display port), eDP(embedded DP) 등의 규격을 충족하도록 구현될 수 있다.
어플리케이션 프로세서(1110)의 CSI 호스트(1112)는 카메라 시리얼 인터페이스(Camera Serial Interface; CSI)를 통하여 이미지 센서(1140)의 CSI 장치(1141)와 시리얼 통신을 수행할 수 있다.
일 실시예에서, CSI 호스트(1112)는 디시리얼라이저(DES)를 포함할 수 있고, CSI 장치(1141)는 시리얼라이저(SER)를 포함할 수 있다. 어플리케이션 프로세서(1110)의 DSI 호스트(1111)는 디스플레이 시리얼 인터페이스(Display Serial Interface; DSI)를 통하여 디스플레이 장치(1150)의 DSI 장치(1151)와 시리얼 통신을 수행할 수 있다.
일 실시예에서, DSI 호스트(1111)는 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(1151)는 디시리얼라이저(DES)를 포함할 수 있다. 나아가, 모바일 장치(1100)는 어플리케이션 프로세서(1110)와 통신을 수행할 수 있는 알에프(Radio Frequency; RF) 칩(1160)을 더 포함할 수 있다.
모바일 장치(1100)의 PHY(1113)와 RF 칩(1160)의 PHY(1161)는 MIPI(Mobile Industry Processor Interface) DigRF에 따라 데이터 송수신을 수행할 수 있다. 또한, 어플리케이션 프로세서(1110)는 PHY(1161)의 MIPI DigRF에 따른 데이터 송수신을 제어하는 DigRF MASTER(1114)를 더 포함할 수 있다.
한편, 모바일 장치(1100)는 지피에스(Global Positioning System; GPS)(1120), 스토리지(1170), 마이크(1180), 디램(Dynamic Random Access Memory; DRAM)(1185) 및 스피커(1190)를 포함할 수 있다. 또한, 모바일 장치(1100)는 초광대역(Ultra WideBand; UWB)(1210), 무선 랜(Wireless Local Area Network; WLAN)(1220) 및 와이맥스(Worldwide Interoperability for Microwave Access; WIMAX)(1230) 등을 이용하여 통신을 수행할 수 있다. 다만, 모바일 장치(1100)의 구조 및 인터페이스는 하나의 예시로서 이에 한정되는 것이 아니다.
본 발명의 실시예들에 따라서, 디스플레이 장치(1150)는 전술한 바와 같은 적층형 디스플레이 구동 집적 회로(미도시)를 포함할 수 있다.
이상 설명한 바와 같이, 본 발명의 실시예들에 따른 적층형 디스플레이 구동 집적 회로는 아날로그 회로들을 포함하는 제1 회로 칩 및 디지털 회로들을 포함하는 제2 회로를 수직 방향으로 적층함으로써 디스플레이 구동 집적 회로의 사이즈를 감소할 수 있다.
또한, 본 발명의 실시예들에 따른 적층형 디스플레이 구동 집적 회로는, 아날로그 회로들 및 디지털 회로들을 별개의 제조 공정을 통하여 형성함으로써 디스플레이 구동 집적 회로의 설계 및 제조 비용을 감소하고 디스플레이 구동 집적 회로 및 디스플레이 장치의 성능을 향상시킬 수 있다.
또한, 본 발명의 실시예들에 따른 적층형 디스플레이 구동 집적 회로는 프레임 버퍼 및 보상용 메모리를 내장하여 고속 직렬 인터페이스를 제거함으로써 전자기 간섭을 감소하고 디스플레이 구동 집적 회로 및 디스플레이 장치의 성능을 향상시킬 수 있다.
본 발명의 실시예들은 디스플레이 장치 및 상기 디스플레이 장치를 포함하는 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기, 차량용 네비게이션, 비디오 폰, 감시 시스템, 자동 포커스 시스템, 추적 시스템, 동작 감지 시스템 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 디스플레이 장치의 디스플레이 패널을 구동하는 적층형 디스플레이 구동 집적 회로로서,
    제1 디자인 룰에 따른 로우-엔드 공정에 의해 형성되고 제1 임계 치수를 갖는 제1 회로; 및
    상기 제1 디자인 룰보다 작은 제2 디자인 룰에 따른 하이-엔드 공정에 의해 형성되고 상기 제1 임계 치수보다 작은 제2 임계 치수를 갖는 제2 회로를 포함하고,
    상기 제1 회로 및 제2 회로는 수직 방향으로 적층되는 적층형 디스플레이 구동 집적 회로.
  2. 제1 항에 있어서,
    상기 제1 회로는 아날로그 신호를 처리하는 아날로그 회로를 포함하고,
    상기 제2 회로는 디지털 신호를 처리하는 디지털 회로 및 데이터를 저장하는 메모리를 포함하는 적층형 디스플레이 구동 집적 회로.
  3. 제2 항에 있어서,
    상기 메모리는,
    이미지 데이터를 프레임 단위로 저장하는 프레임 버퍼; 및
    상기 이미지 데이터에 대한 프로세싱 과정에서 생성되는 데이터를 저장하는 보상용 메모리를 포함하는 것을 특징으로 하는 적층형 디스플레이 구동 집적 회로.
  4. 제2 항에 있어서,
    상기 아날로그 회로는,
    복수의 데이터 라인들을 통하여 디스플레이 패널에 데이터 신호를 인가하는 소스 드라이버; 및
    복수의 스캔 라인들을 통하여 디스플레이 패널에 스캔 신호를 인가하는 게이트 드라이버를 포함하고,
    상기 디지털 회로는,
    상기 적층형 디스플레이 구동 집적 회로의 동작을 제어하는 타이밍 컨트롤러;
    이미지 데이터에 대한 프로세싱을 수행하여 프로세싱된 데이터를 생성하는 이미지 향상 프로세싱 회로; 및
    상기 프로세싱된 데이터에 대한 데이터 변환을 수행하여 디스플레이 패널을 구동하기 위한 디스플레이 데이터를 생성하는 패널 보상 회로를 포함하는 것을 특징으로 하는 적층형 디스플레이 구동 집적 회로.
  5. 제4 항에 있어서,
    상기 제2 회로는,
    호스트 장치로부터 전송되는 이미지 데이터를 수신하는 호스트 인터페이스를 더 포함하는 것을 특징으로 하는 적층형 디스플레이 구동 집적 회로.
  6. 제4 항에 있어서,
    상기 아날로그 회로는,
    터치 패널로부터 제공되는 사용자의 터치 동작에 상응하는 아날로그 신호를 검출하고 상기 아날로그 신호를 변환하여 디지털 신호를 생성하는 터치 센서를 더 포함하고,
    상기 디지털 회로는,
    상기 디지털 신호를 프로세싱하여 상기 사용자의 터치 동작에 상응하는 제어 신호를 생성하는 터치 프로세싱 회로를 더 포함하는 것을 특징으로 하는 적층형 디스플레이 구동 집적 회로.
  7. 제4 항에 있어서,
    상기 아날로그 회로는,
    디스플레이 패널의 지문 인식 윈도우를 통하여 입력되는 사용자의 지문에 상응하는 아날로그 신호를 검출하고 상기 아날로그 신호를 변환하여 디지털 신호를 생성하는 지문 인식 센서를 더 포함하고,
    상기 디지털 회로는,
    상기 디지털 신호를 프로세싱하여 지문 인식 결과에 상응하는 제어 신호를 생성하는 지문 프로세싱 회로를 더 포함하는 것을 특징으로 하는 적층형 디스플레이 구동 집적 회로.
  8. 제1 항에 있어서,
    상기 제1 회로가 상면에 형성되는 제1 반도체 기판 및 상기 제1 회로와 상기 제1 반도체 기판의 상면을 덮는 제1 패시베이션 레이어를 포함하는 제1 반도체 칩; 및
    상기 제2 회로가 상면에 형성되는 제2 반도체 기판 및 상기 제2 회로와 상기 제2 반도체 기판의 상면을 덮는 제2 패시베이션 레이어를 포함하는 제2 반도체 칩을 더 포함하고,
    상기 제1 반도체 칩의 하면과 상기 제2 반도체 칩의 상면이 서로 마주보도록 적층되는 페이스-투-백 적층 구조 또는 상기 제1 반도체 칩의 상면과 상기 제2 반도체 칩의 상면이 서로 마주보도록 적층되는 페이스-투-페이스 적층 구조를 갖는 것을 특징으로 하는 적층형 디스플레이 구동 집적 회로.
  9. 제1 항에 있어서,
    상기 제1 회로가 상면에 형성되는 제1 반도체 기판 및 상기 제1 회로와 상기 제1 반도체 기판의 상면을 덮는 제1 패시베이션 레이어를 포함하는 제1 반도체 칩; 및
    상기 제2 회로가 상면에 형성되는 제2 반도체 기판 및 상기 제2 회로와 상기 제2 반도체 기판의 상면을 덮는 제2 패시베이션 레이어를 포함하는 제2 반도체 칩을 더 포함하고,
    하나의 반도체 기판의 상면에 상기 제1 회로 및 상기 제2 회로가 수직 방향으로 적층되도록 형성되는 모놀리식 적층 구조를 갖는 것을 특징으로 하는 적층형 디스플레이 구동 집적 회로.
  10. 복수의 픽셀들을 포함하는 디스플레이 패널: 및
    상기 디스플레이 패널을 구동하는 적층형 디스플레이 구동 집적 회로를 포함하고,
    상기 적층형 디스플레이 구동 집적 회로는,
    제1 디자인 룰에 따른 로우-엔드 공정에 의해 형성되고 제1 임계 치수를 갖는 제1 회로; 및
    상기 제1 디자인 룰보다 작은 제2 디자인 룰에 따른 하이-엔드 공정에 의해 형성되고 상기 제1 임계 치수보다 작은 제2 임계 치수를 갖는 제2 회로를 포함하고,
    상기 제1 회로 및 제2 회로는 수직 방향으로 적층되는 디스플레이 장치.
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