TWI522020B - 透過增建程序形成電子互連件的技術 - Google Patents

透過增建程序形成電子互連件的技術 Download PDF

Info

Publication number
TWI522020B
TWI522020B TW102144588A TW102144588A TWI522020B TW I522020 B TWI522020 B TW I522020B TW 102144588 A TW102144588 A TW 102144588A TW 102144588 A TW102144588 A TW 102144588A TW I522020 B TWI522020 B TW I522020B
Authority
TW
Taiwan
Prior art keywords
layer
electrically conductive
metal layer
insulator
electronic package
Prior art date
Application number
TW102144588A
Other languages
English (en)
Other versions
TW201436663A (zh
Inventor
米赫Ｋ 羅伊
馬修Ｊ 馬努沙羅
Original Assignee
英特爾公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英特爾公司 filed Critical 英特爾公司
Publication of TW201436663A publication Critical patent/TW201436663A/zh
Application granted granted Critical
Publication of TWI522020B publication Critical patent/TWI522020B/zh

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4647—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer around previously made via studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/0733—Method for plating stud vias, i.e. massive vias formed by plating the bottom of a hole without plating on the walls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/465—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer having channels for the next circuit layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Geometry (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Description

透過增建程序形成電子互連件的技術
本文的揭示係概括有關電子互連件之形成及其方法。
背景技藝
電子晶片封裝體、印刷電路板、及該技藝中已知的其他電子封裝體長久以來係已經併入有多重層的不同類型材料。特定層可利用金屬或其他傳導材料產生傳導線以供將電信號從板上的一地點繞佈至另一地點，或建立接地層及類似物。其他層可利用一絕緣體、諸如一介電質以物理性分離電傳導層並對於板提供機械穩定性。為了提供傳導層之間的電性導通，諸如導孔等電傳導結構係可經過中介絕緣體層產生於傳導線之間。傳統上係根據該技藝熟知的不同方法，藉由鑽過絕緣體層並施加一導體於導孔內而電性導通於傳導線，藉以產生導孔。
依據本發明之一實施例，係特地提出一種用於製造一電子封裝體之方法，其包含：相對於嵌入一第一絕緣體層中的一第一電傳導層產生一遮罩層，該遮罩層形成一 腔穴；在該腔穴內形成一金屬層，該金屬層的至少一部分在該金屬層的一第一端被電性耦合於該第一電傳導層；移除該遮罩層；在一先前至少部份由該遮罩層佔用之空間中形成一第二絕緣體層，而將該金屬層實質地嵌入該第二絕緣體層內；及形成一第二電傳導層，該第二電傳導層在該金屬層的一第二端電性耦合於該金屬層。
100‧‧‧封裝體
100A、100B‧‧‧電子封裝體
101‧‧‧晶粒
102、102A、102B‧‧‧導孔
102’‧‧‧圓形
102”‧‧‧正方形
102'''‧‧‧不規則形狀
104‧‧‧絕緣體
106‧‧‧第一金屬層
108‧‧‧第二金屬層
110‧‧‧第三金屬層
111‧‧‧邊緣
112‧‧‧電傳導線
200、300‧‧‧沉積層
202、302‧‧‧第一增建層
204‧‧‧遮罩層
206、212、306、314、316‧‧‧腔穴
208、308‧‧‧第二增建層
210、310‧‧‧第二金屬層108的頂表面
214、318‧‧‧第三增建層
304‧‧‧第一遮罩層
312‧‧‧第二遮罩層
400‧‧‧墊
402‧‧‧輸入/輸出總成
500、502、504、506、508、510、 512、514‧‧‧流程
600‧‧‧電子裝置
602‧‧‧系統匯流排
610‧‧‧電子總成
612‧‧‧處理器
614‧‧‧通信電路
616‧‧‧顯示裝置
618‧‧‧揚聲器
620‧‧‧外部記憶體
622‧‧‧主記憶體
624‧‧‧硬碟機
626‧‧‧可移除式媒體
630‧‧‧鍵盤及/或控制器
圖1A及1B是一電子封裝體的示意剖視輪廓；圖2A至2H顯示一用於製造一電子封裝體之示意依序程序流；圖3A至3H顯示一用於製造一電子封裝體之示意依序程序流；圖4是一電子封裝體的俯視圖；圖5是一用於製造一電子封裝體之流程圖；圖6是一併入有至少一晶片封裝體之電子裝置的方塊圖。
實施例的描述
下列描述及圖式係充分顯示特定實施例以使熟悉該技藝者能夠予以實行。其他實施例可併入有結構性、邏輯性、電性、程序及其他的變化。有些實施例的部分及特徵構造係可被包括在其他實施例的部分或特徵構造中、或予以取代。申請專利範圍所提出的實施例係涵蓋該等申請專利範圍之所有可取得的均等物。
諸如使用雷射鑽製、機械鑽製及類似物等傳統的電子互連件鑽製係可能在不同互連件之間具有一相對高的變異，即使在相同的板中亦然。如是變異本身係可能顯現成為位置性變異、x-y平面變異、尺寸變異、形狀變異、及類似物。傳統的鑽製程序係可隨著板的跡線及組件尺寸減小而包括益加顯著的誤差邊界值。在一範例中，不同的鑽製及導孔形成技術可具有十五(15)微米的對準公差，而一板製造程序則可提供九(9)與十二(12)微米之間的最小跡線維度。因此，在不同情境中、諸如導孔放置緊鄰於彼此(譬如位於輸入/輸出區中)的情境中，跡線尺寸進一步減小之效用係可能降低，原因在於導孔尺寸可能未依此類似地減小，因此降低了板上的密度之潛在增幅。
本揭示係有關透過形成導孔、例如透過一半加成程序(SAP)而非藉由在絕緣體中鑽製導孔以產生導孔。易言之，導孔可在一絕緣體層之前被形成、或潛在地與絕緣體層同時被形成，其中絕緣體隨後潛在地被形成於導孔周圍，而非先形成絕緣體層然後切離絕緣體材料並在已經建造的絕緣體中形成導孔。因為可例如依據與可用來形成板中的跡線者相同、相似或相關的程序建造如是一導孔，導孔可建造成與跡線具有相同或相似的公差。尚且，因為如是導孔並未仰賴移除絕緣之程序，導孔係可具有一可組構及可選擇的形狀與尺寸。在不同範例中，導孔可設定尺寸以與輸入/輸出墊及一電子封裝體內的電傳導跡線具有相同或相似的尺寸。
圖1A及1B分別是一電子封裝體100A、100B、諸如一印刷電路板或晶片封裝體的示意剖視圖。各封裝體100A、100B係包括位於一絕緣體104內之一晶粒101及電子互連件諸如導孔102A、102B。晶粒101可被電性耦合至導孔102A、102B(未圖示)。導孔102A可以一刻劃程序、諸如一雷射刻劃程序被形成，而導孔102B則可依據一乾膜光阻程序被形成。
各導孔102(合稱為導孔102A、102B)及絕緣體104係可被形成於階台及/或層中。各封裝體100(合稱為封裝體100A、100B)係包括一第一金屬層106，一包括導孔102之第二金屬層108，及一第三金屬層110。請注意：傳統上可將封裝體視為只具有兩金屬層，諸如可形成兩跡線或電傳導線，其中導孔位於金屬層之間。然而，因為可在SAP金屬施加的三階段中形成導孔102，對於此描述用途而言，可瞭解導孔102包括三個金屬層106、108、110。然而，如是一導孔102係可僅併入有第一及第三層106、110中之兩個墊，以及第二層108中位於其間的導孔導體。
在不同範例中，導孔102可與諸如藉由鑽製及相關技術所形成的傳統導孔作區分係在於：相較於可能具有實質圓錐形或不規則邊緣、諸如來自雷射鑽製中的雷射聚焦變異或振動或機械鑽製中的其他不規則部之傳統鑽製的導孔而言，導孔102的第二金屬層108具有實質地相對於彼此平行及/或正交於金屬層106、110所形成的一主要平面之邊緣111。由於本文所描述的程序，導孔102可在第二金屬 層108的頂部處具有基本上與底部相同的尺寸。此外，至少部份地由於本文所描述的程序，導孔102可在所使用製程的公差內依意願被定形並可併入有所欲數量的金屬層106、108、110。
電子封裝體100可包括電傳導線112。電傳導線112可電性耦合電子封裝體100的不同組件。如是的電傳導線112係可在特定範例中被界定成存在於封裝體100中的單一層110、諸如示範性範例的層100中，而導孔102則延伸於個別的層106、110之間。在不同範例中，電傳導線112由與導孔102相同的電傳導材料製成，但在不同的替代性範例中，導孔102及電傳導線112可由不同材料製成。在特定範例中，電子晶粒之電子互連件、輸入/輸出埠、及測試點係可與電傳導線112及導孔102相對於彼此作電性耦合。
圖2A至2H顯示用於製造電子封裝體100A之示意依序程序流。程序流可進一步用來製造多種不同的電子封裝體，而電子封裝體100A本身可依據任何適當的特定程序製成。
在圖2A，一沉積層200係施加於絕緣體104的一第一增建層202上方。在不同範例中，第一金屬層106先行被嵌入增建層202中。在不同範例中，第一金屬層106係連同沉積層200施加。在不同範例中，沉積層200以一無電極沉積程序施加。在不同範例中，第一金屬層106及沉積層200係為銅，或是不同的示範性傳導材料及金屬。
在圖2B，一遮罩層204係施加於沉積層200頂上。 在不同範例中，遮罩層204係為一乾膜光阻層。在特定範例中，乾膜光阻係層疊於沉積層200頂上。在如是範例中，乾膜光阻係被曝光及顯影。
如圖所示，施加遮罩層204係留下一具有適當尺寸以容納第二金屬層108之腔穴206。可施加遮罩層204以多種不同形狀及組態形成腔穴206，如本文所討論。可透過乾膜光阻中的圖案化形成腔穴206。
在圖2C，第二金屬層108係施加於遮罩層204中的腔穴206內。在不同範例中，第二金屬層108係以電解沉積施加。替代性地，透過層疊或其他施加程序施加第二金屬層108。在不同範例中，第二金屬層108由銅形成。
在圖2D，移除遮罩層204。在遮罩層204身為乾膜光阻之不同範例中，遮罩層204係透過剝除被移除。可施加一蝕刻程序、暨乾膜光阻剝除，以諸如在乾膜光阻剝除之後例如移除沉積層200。由於移除遮罩層204之緣故，用以形成導孔102A之第二金屬層108係保持實質未被覆蓋。請注意：部份係因為遮罩層204具有可組構性，不同導孔102A以及不同特定範例中的金屬層108之物理維度係可變動，如本文所揭露。
在圖2E，係施加絕緣體104的一第二增建層208以實質地圍繞及絕緣第二金屬層108。在不同範例中，第二增建層208為一介電質，如同絕緣體104的其餘部分。在不同範例中，第二金屬層108的一頂表面210可保持曝露。
在圖2F，其中第二金屬層108的頂表面210被第二 增建層208所覆蓋，藉由移除頂表面上方之第二增建層208的一部分來曝露頂表面210。在不同範例中，透過一雷射刻劃程序移除第二增建層208的該部分。在不同範例中，透過據以曝露頂表面210之相同程序，對於第二增建層208中的額外電傳導線112選用性產生一或多個腔穴212。在不同範例中，第二金屬層108可作為一位於第一金屬層106與第三金屬層110之間的連續傳導路徑提供物。
在圖2G，施加第三金屬層110使得第三金屬層110藉由第二金屬層108被電性耦合至第一金屬層106。在不同範例中，藉由無電極沉積施加第三金屬層106。在不同範例中，一跡線112諸如藉由電解鍍覆被施加於腔穴212中。在不同範例中，第三金屬層110及跡線112諸如透過研磨及/或拋光而被平面化。
在圖2H，絕緣體104的一第三增建層214係施加於第三金屬層110頂上。在不同範例中，第三增建層214係為一介電質，如同絕緣體104的其餘部分。
圖3A至3H顯示用於製造電子封裝體100B之示意依序程序流。程序流可進一步用來製造多種不同的電子封裝體，電子封裝體100B本身則可依據任何適當的特定程序製成。
在圖3A，一沉積層300係施加於絕緣體104的一第一增建層302上方。在不同範例中，第一金屬層106先行被嵌入增建層302中。在不同範例中，第一金屬層106係連同沉積層300施加。在不同範例中，沉積層300以一無電極 沉積程序施加。在不同範例中，第一金屬層106及沉積層300係為銅，或是不同的示範性傳導材料及金屬。
在圖3B，一第一遮罩層304係施加於沉積層300頂上。在不同範例中，第一遮罩層304係為一乾膜光阻層。在特定範例中，乾膜光阻係層疊於沉積層300頂上。在如是範例中，乾膜光阻係被曝光及顯影。
如圖所示，施加第一遮罩層304係留下一具有適當尺寸以容納第二金屬層108之腔穴306。可施加遮罩層304以多種不同形狀及組態形成腔穴306，如本文所討論。
在圖3C，第二金屬層108係施加於第一遮罩層304中的腔穴306內。在不同範例中，第二金屬層108係以電解沉積施加。在不同範例中，第二金屬層108由銅形成。
在圖3D，移除第一遮罩層304。在第一遮罩層304身為乾膜光阻之不同範例中，第一遮罩層304係透過剝除被移除。可施加一蝕刻程序、暨乾膜光阻剝除，以諸如在乾膜光阻剝除之後例如移除沉積層300。由於移除第一遮罩層304之緣故，用以形成導孔102B之第二金屬層108係保持實質未被覆蓋。請注意：部份係因為遮罩層304具有可組構性，不同導孔102A以及不同特定範例中的金屬層108之物理維度係可變動，如本文所揭露。
在圖3E，係施加絕緣體104的一第二增建層308以實質地圍繞及絕緣第二金屬層108。在不同範例中，第二增建層308為一介電質，如同絕緣體104的其餘部分。如同圖示，第二金屬層108的一頂表面310保持曝露。在不同範 例中，頂表面310可被覆蓋且隨後透過諸如本文施加至其他程序步驟的程序而被顯露。在不同範例中，晶片封裝體100B的第二增建層308係比起電子封裝體100A的第二增建層208更薄。
在圖3F，一第二遮罩層312係施加於頂表面310及第二增建層308頂上。在不同範例中，第二遮罩層312係具有與第一遮罩層304相同的材料。在不同範例中，第二遮罩層312為一乾膜光阻層。在特定範例中，乾膜光阻係層疊於頂表面310及第二增建層308頂上。在如是範例中，乾膜光阻係被曝光及顯影。
如圖所示，施加第二遮罩層312係使一腔穴314保持適當尺寸以容納第三金屬層110且使一腔穴316保持適當尺寸以容納電傳導線112。可施加第二遮罩層312以多種不同形狀及組態形成腔穴314、316，如本文所討論。
在圖3G，第三金屬層110及電傳導線112分別施加於腔穴314、316中，且移除第二遮罩層312。在不同範例中，藉由電解鍍覆施加第三金屬層110及電傳導線。在不同範例中，第三金屬層110由銅形成。
在圖3H，諸如以第二增建層308的方式施加一第三增建層318。在不同範例中，第三增建層318係為一介電質，如同絕緣體104的其餘部分。
圖4是一電子封裝體100的俯視圖，其可利用本文所描述方法體系的任一者形成且可實施上文就圖1A、1B、2A至2H及3A至3H所描述之電子封裝體100A、100B的任一 者。
電子封裝體100係包括概括從導孔102及電子封裝體100的一頂輪廓來看具有不同形狀及尺寸之多重導孔102。導孔102藉由電傳導線112以不同方式連接。可依據不同遮罩層204、304、312的施加及本文所描述的不同絕緣體104移除程序之用途而以多種不同形狀及尺寸形成導孔102。由於遮罩層204、304、312及絕緣體104移除程序具有可組構性，腔穴206、306、314、316等等係可類似地具有不同尺寸及形狀，且配置其內的金屬可因此具有不同尺寸及形狀。此外，在具有多重層106、110之封裝體100中，導孔102可延伸經過多重層。
如圖所示，諸如由第三金屬層110所界定之導孔102的輪廓係具有規則形狀諸如一圓形102’及一正方形102”，及不規則形狀102'''。在所顯示範例中，一輸入/輸出總成402的墊400係藉由一跡線或電傳導線112被可變地連接至一導孔102，被電性耦合至一導孔102的一金屬層110，或身為一導孔102的一金屬層110本身。在不同範例中，導孔102的金屬層110尺寸係可與導孔102所連接或在特定墊400實例中由導孔102所形成的一電傳導線112或墊400具有相同或實質相似的長度及/或寬度維度。
圖5是用於製造一電子封裝體100、包括電子封裝體100A、100B的任一者之流程圖。可施加流程圖以產生除了電子封裝體100A、100B外的多種不同晶片封裝體或其他電子裝置。此外，電子封裝體100A、100B可替代性依據多 種不同適當方法的任一者製成。
在500，相對於一嵌入一第一絕緣體層202、302中的第一電傳導層106產生一遮罩層204、304，遮罩層形成一腔穴206、306。在不同範例中，第一電傳導層106係可為一用於導孔102之金屬墊及/或可為一電傳導線112。在不同範例中，電傳導層係包括金屬墊及電傳導線112。在不同範例中，遮罩層204、304係為一乾膜光阻且以一層疊程序產生。
在502，一金屬層108形成於腔穴206、306內，金屬層108的至少一部分係在金屬層108的一第一端被電性耦合於第一電傳導層106。在不同範例中，金屬層108係具有一側或邊緣111實質地正交於第一電傳導層106及第二電傳導層110、諸如第一電傳導層106及一第二電傳導層110的一主要平面。在不同範例中，金屬層108係以一電解沉積程序、諸如以一銅電解沉積程序形成。
在504，移除遮罩層204、304，如本文所描述。
在506，一第二絕緣體層208、308係形成於一先前至少部份地由遮罩層204、304佔用之空間中，而將金屬層108實質地嵌入第二絕緣體層208、308內。
在508，在用以形成電子封裝體100A的不同範例中，移除第二絕緣體層208的一部分以形成一第二腔穴212。在一範例中，一第二電傳導層110可形成於第二腔穴212內。在不同範例中，透過一刻劃程序移除第二絕緣體層208的該部分。
在510，在用以形成電子封裝體100B的不同範例中，一第二遮罩層312係形成於金屬層108及第二絕緣體層308的一第一主要表面310上。在如是範例中，第二遮罩層312係形成一第二腔穴314，且第二電傳導層110可形成於第二腔穴314內。在不同範例中，第二遮罩層312係為一乾膜光阻。
在512，第二電傳導層110係形成於腔穴212、314中。在不同範例中，第二電傳導層110係在金屬層108的一第二端被電性耦合於金屬層108。在不同範例中，第二電傳導層110係為一用於導孔102A之第二金屬墊及/或係為一電傳導線112。在不同範例中，電傳導層係包括第二金屬墊及電傳導線112。在不同範例中，第二遮罩層312形成一第三腔穴316，且電傳導線112形成於第三腔穴316內。
在514，形成一第三絕緣體層214、318使其實質地包套住第二電傳導層110。在不同範例中，第一電傳導層106、金屬層108、及第二電傳導層110係形成一導孔102A、102B。在如是範例中，導孔102A、102B係電性耦合第一電傳導層106內的一第一電傳導線112以及第二電傳導層110內的一第二電傳導線112。
在特定範例中，導孔102A、102B具有一實質地非圓形輪廓。在特定範例中，導孔102A、102B具有一實質不規則輪廓。在電子封裝體100之不同範例中，係包括具有圓形、非圓形及不規則輪廓的任一者之導孔102。
係包括一如本揭示所描述使用半導體晶片及長 形結構的電子裝置之一範例，以顯示用於本發明之一較高層級裝置應用的一範例。圖6是一併入有至少一晶片封裝體100、200之電子裝置600的方塊圖。電子裝置600僅為其中可採用本發明實施例之一電子系統的一範例。電子裝置600的範例係包括但不限於個人電腦，平板電腦，行動電話，個人資料助理，MP3或其他數位音樂播放器，汽車應用，嵌入式應用等。在此範例中，電子裝置600係包含一資料處理系統，其包括一系統匯流排602以耦合系統的不同組件。系統匯流排602係在電子裝置600的不同組件之間提供導通連結並可實行成為單一匯流排、成為匯流排的一組合、或任何其他適當方式。
一電子總成610係耦合至系統匯流排602。電子總成610可包括任何電路或電路的組合。在一實施例中，電子總成610係包括一可屬於任何類型的處理器612。本文所用的“處理器”係指任何類型的運算電路，諸如但不限於一微處理器，一微控制器，一複雜指令集運算(CISC)微處理器，一降低指令集運算(RISC)微處理器，一超長指令字(VLIW)微處理器，一圖形處理器，一數位信號處理器(DSP)，多重核心處理器，或任何其他類型的處理器或處理電路。
可被包括在電子總成610中之其他類型電路係為一特製電路，一特殊應用積體電路(ASIC)，或類似物，例如使用於譬如行動電話、呼叫器、個人資料助理、可攜式電腦、雙向無線電及類似電子系統等無線裝置中之一或多個電路(諸如一通信電路614)。IC可進行任何其他類型的功 能。
電子裝置600亦可包括一外部記憶體620，其則可包括適合於特定應用的一或多個記憶體元件，諸如隨機存取記憶體(RAM)形式之一主記憶體622，一或多個硬碟機624，及/或一或多個用以處置諸如光碟片(CD)、數位視訊碟片(DVD)及類似物等可移除式媒體626之碟機。
電子裝置600亦可包括一顯示裝置616，一或多個揚聲器618，及一鍵盤及/或控制器630，其可包括一滑鼠，軌跡球，觸控螢幕，聲音辨識裝置，或准許一系統使用者將資訊輸入至及接收自電子裝置600之任何其他裝置。
額外範例
範例1係可含有可包括一用於製造一電子封裝體的方法之標的物(諸如一裝備，一方法，一用於進行動作之手段)。該方法可包含相對於一嵌入一第一絕緣體層中的第一電傳導層產生一遮罩層，該遮罩層形成一腔穴，形成腔穴內之一金屬層，第二金屬層的至少一部分在金屬層的一第一端被電性耦合於第一電傳導層，移除遮罩層，在一先前至少部份地由遮罩層佔用之空間中形成一第二絕緣體層，將第二金屬層實質地嵌入第二絕緣體層內，及形成一在金屬層的一第二端電性耦合於金屬層之第二電傳導層。
在範例2中，範例1的方法可選用性地進一步包括：移除第二絕緣體層的一部分以形成一第二腔穴，且其中第二電傳導層形成於第二腔穴內。
在範例3中，範例1及2的任一或多者之方法係可選用性地進一步包括：透過一刻劃程序移除第二絕緣體層的該部分。
在範例4中，範例1至3的任一或多者之方法係可選用性地進一步包括：在金屬層及第二絕緣體層的一第一主要表面上形成一第二遮罩層，第二遮罩層形成一第二腔穴，且其中第二電傳導層形成於第二腔穴內。
在範例5中，範例1至4的任一或多者之方法係可選用性地進一步包括：遮罩層及第二遮罩層係為一乾膜光阻。
在範例6中，範例1至5的任一或多者之方法係可選用性地進一步包含：形成一實質地包套住第二電傳導層之第三絕緣體層。
在範例7中，範例1至6的任一或多者之方法係可選用性地進一步包括：第一電傳導層、金屬層、及第二電傳導層形成一導孔，其中該導孔係電性耦合一第一電傳導線及一第二電傳導線。
在範例8中，範例1至7的任一或多者之方法係可選用性地進一步包括：導孔具有一實質非圓形輪廓。
在範例9中，範例1至8的任一或多者之方法係可選用性地進一步包括：導孔具有一實質不規則輪廓。
在範例10中，範例1至9的任一或多者之方法係可選用性地進一步包括：金屬層具有一側實質地正交於第一電傳導層及第二電傳導層。
在範例11中，範例1至10的任一或多者之方法係可選用性地進一步包括：以一電解沉積程序形成金屬層。
在範例12中，範例1至11的任一或多者之方法係可選用性地進一步包括：以一銅電解沉積程序形成金屬層。
在範例13中，範例1至12的任一或多者之方法係可選用性地進一步包括：以一層疊程序產生遮罩層。
範例14係可含有可包括一電子封裝體之標的物(諸如一裝備，一方法，一用於進行動作之手段)，該電子封裝體係包含一嵌入一第一絕緣體層中之第一電傳導層，一嵌入一第二絕緣體層中之第二電傳導層，及一嵌入一第三絕緣體層中且具有一側實質地正交於第一電傳導層及第二電傳導層之金屬層，金屬層將第一電傳導層電性耦合至第二電傳導層。
在範例15中，範例14的裝置可選用性地進一步包括：第一電傳導層、第二電傳導層、及金屬層形成一導孔，其中該導孔具有一實質非圓形輪廓。
在範例16中，範例14及15的任一或多者之裝置係可選用性地進一步包括：導孔具有一實質規則輪廓。
在範例17中，範例14至16的任一或多者之裝置係可選用性地進一步包括：導孔具有一實質不規則輪廓。
範例18係可含有可包括一電子封裝體總成之標的物(諸如一裝備，一方法，一用於進行動作之手段)，該電子封裝體總成係包含一嵌入一第一絕緣體層中之電傳導層， 一相對於第一電傳導層形成之遮罩層，遮罩層形成一腔穴，及一形成於腔穴內之金屬層，第二金屬層的至少一部分在金屬層的一第一端被電性耦合於第一電傳導層，金屬層具有一側實質地正交於電傳導層。
在範例19中，範例18之裝置係可選用性地進一步包括：遮罩層係為一乾膜光阻層。
在範例20中，範例18及19的任一或多者之裝置係可選用性地進一步包括：電傳導層及金屬層的至少一者具有一非圓形輪廓。
這些非限制性範例的各者係可獨立存在，或可在任何變異或組合中與其他範例的一或多者作組合。
上文詳細描述係包括參照構成詳細描述的一部份之附圖。圖式係示範性顯示可在其中實行本發明之特定實施例。這些實施例在本文亦稱為“範例”。如是範例可包括所顯示或所描述者以外的元件。然而，本發明人亦想見其中僅設有所顯示或所描述元件之範例。並且，本發明人亦想見其中相對於一特定範例(或其一或多個形態)、抑或相對於本文所顯示或所描述的其他範例(或其一或多個形態)使用所顯示或所描述元件的任何組合或變異之範例(或其一或多個形態)。
在此文件中，如同專利文件所常見般，“一”係用來包括一個或不只一個，而獨立於“至少一”或“一或多”的任何其他案例或用途。在此文件中，除非另外指明，“或”用語係用來指涉非排他性或令“A或B”包括“A而非B”、“B 而非A”及“A及B”。在此文件中，“包括”及“其中(in which)”用語係作為“包含”及“其中(wherein)”各別用語之一般英文等效物。並且，在下列申請專利範圍中，“包括”及“包含”用語係為開端式，亦即一種包括除了在一申請專利範圍中如是一用語後所列舉者外的元件之系統、裝置、物件、組成物、配製物或程序係仍視為落在該申請專利範圍的範疇內。並且，在下列申請專利範圍中，“第一”、“第二”及“第三”等用語僅作為標示且無意對於其物體賦予數值要求。
上文描述係意圖為示範而非限制性質。例如，上述範例(或是其一或多形態)可彼此組合使用。諸如一般熟悉該技藝者在檢閱上文描述之後係可使用其他實施例。提供摘要以遵守37 C.F.R.§1.72(b)，容許讀者快速地確定技術性揭示的本質。已瞭解其並未用來詮釋或限制申請專利範圍的範疇或意義。並且，在上文詳細描述中，不同的特徵構造可彙整在一起以簡化揭示。不應詮釋成意圖使未請求的所揭露特徵構造對於任何申請專利範圍具有重要性。而是，創新的標的物可能位於一特定所揭露實施例的並非全部特徵構造內。因此。下列申請專利範圍係被合併至詳細描述中，且各申請專利範圍係獨立存在作為一分離的實施例，且可想見如是實施例可以不同組合或變異彼此作組合。應參照申請專利範圍連同如是申請專利範圍所涵蓋均等物的完整範圍來決定發明的範圍。
500、502、504、506、508、510、512、514‧‧‧流程

Claims (19)

  1. 一種製造一電子封裝體之方法，其包含以下步驟：相對於嵌入一第一絕緣體層中的一第一電傳導層產生一遮罩層，該遮罩層形成一腔穴；在該腔穴內形成一金屬層，該金屬層的至少一部分在該金屬層的一第一端被電性耦合於該第一電傳導層；移除該遮罩層；在先前至少部份由該遮罩層所佔用之一空間中，形成一第二絕緣體層，而將該金屬層實質地嵌入該第二絕緣體層內；形成一第二電傳導層，該第二電傳導層在該金屬層的一第二端電性耦合於該金屬層；及形成實質地包套住該第二電傳導層之一第三絕緣層。
  2. 如請求項1之用於製造一電子封裝體之方法，其進一步包含移除該第二絕緣體層的一部分以形成一第二腔穴，且其中該第二電傳導層形成於該第二腔穴內。
  3. 如請求項2之用於製造一電子封裝體之方法，其中透過一刻劃程序移除該第二絕緣體層的該部分。
  4. 如請求項1之用於製造一電子封裝體之方法，其進一步包含在該金屬層的一第一主要表面及該第二絕緣體層上形成一第二遮罩層，該第二遮罩層形成一第二腔穴， 且其中該第二電傳導層形成於該第二腔穴內。
  5. 如請求項4之用於製造一電子封裝體之方法，其中該遮罩層及該第二遮罩層係為一乾膜光阻。
  6. 如請求項1之用於製造一電子封裝體之方法，其中該第一電傳導層、該金屬層、及該第二電傳導層形成一導孔，其中該導孔電性耦合一第一電傳導線及一第二電傳導線。
  7. 如請求項6之用於製造一電子封裝體之方法，其中該導孔具有一實質非圓形輪廓。
  8. 如請求項7之用於製造一電子封裝體之方法，其中該導孔具有一實質不規則輪廓。
  9. 如請求項1之用於製造一電子封裝體之方法，其中該金屬層具有一側實質地正交於該第一電傳導層及該第二電傳導層。
  10. 如請求項1之用於製造一電子封裝體之方法，其中以一電解沉積程序形成該金屬層。
  11. 如請求項10之用於製造一電子封裝體之方法，其中以一銅電解沉積程序形成該金屬層。
  12. 如請求項1之用於製造一電子封裝體之方法，其中以一層疊程序形成該遮罩層。
  13. 一種電子封裝體，其包含：一晶粒，其至少部份地嵌入一絕緣體中；一第一電傳導層，其嵌入該絕緣體的第一絕緣體層中； 一第二電傳導層，其嵌入該絕緣體的一第二絕緣體層中；及一金屬層，其嵌入該絕緣體的一第三絕緣體層中且有一側實質地正交於該第一電傳導層及該第二電傳導層，該金屬層將該第一電傳導層電性耦合至該第二電傳導層。
  14. 如請求項13之電子封裝體，其中該第一電傳導層、該第二電傳導層、及該金屬層係形成一導孔，其中該導孔具有一實質非圓形輪廓。
  15. 如請求項13至14中任一項之電子封裝體，其中該導孔具有一實質規則輪廓。
  16. 如請求項13至14中任一項之電子封裝體，其中該導孔具有一實質不規則輪廓。
  17. 一種電子封裝體總成，其包含：一電傳導層，其嵌入一第一絕緣體層中；一遮罩層，其相對於一第一電傳導層形成，該遮罩層形成一腔穴；一金屬層，其形成於該腔穴內，第二金屬層的至少一部分在該金屬層的一第一端被電性耦合於該第一電傳導層，該金屬層有一側實質地正交於該電傳導層。
  18. 如請求項17之電子封裝體總成，其中該遮罩層係為一乾膜光阻層。
  19. 如請求項17至18中任一項之電子封裝體總成，其中該電傳導層及該金屬層的至少一者具有一非圓形輪廓。
TW102144588A 2012-12-17 2013-12-05 透過增建程序形成電子互連件的技術 TWI522020B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/717,048 US10028394B2 (en) 2012-12-17 2012-12-17 Electrical interconnect formed through buildup process

Publications (2)

Publication Number Publication Date
TW201436663A TW201436663A (zh) 2014-09-16
TWI522020B true TWI522020B (zh) 2016-02-11

Family

ID=50910319

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102144588A TWI522020B (zh) 2012-12-17 2013-12-05 透過增建程序形成電子互連件的技術

Country Status (4)

Country Link
US (2) US10028394B2 (zh)
KR (2) KR101555531B1 (zh)
CN (1) CN103871906B (zh)
TW (1) TWI522020B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10028394B2 (en) 2012-12-17 2018-07-17 Intel Corporation Electrical interconnect formed through buildup process

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10373901B1 (en) * 2018-09-26 2019-08-06 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4159222A (en) * 1977-01-11 1979-06-26 Pactel Corporation Method of manufacturing high density fine line printed circuitry
FR2650471B1 (fr) * 1989-07-27 1991-10-11 Bull Sa Procede de formation de piliers du reseau multicouche d'une carte de connexion d'au moins un circuit integre de haute densite
US5745333A (en) * 1994-11-21 1998-04-28 International Business Machines Corporation Laminar stackable circuit board structure with capacitor
WO2000015015A1 (fr) * 1998-09-03 2000-03-16 Ibiden Co., Ltd. Carte imprimee multicouches et son procede de fabrication
EP2086299A1 (en) * 1999-06-02 2009-08-05 Ibiden Co., Ltd. Multi-layer printed circuit board and method of manufacturing multi-layer printed circuit board
JP2003209366A (ja) * 2002-01-15 2003-07-25 Sony Corp フレキシブル多層配線基板およびその製造方法
JP3956204B2 (ja) * 2002-06-27 2007-08-08 日本特殊陶業株式会社 積層樹脂配線基板及びその製造方法、積層樹脂配線基板用金属板
US7091589B2 (en) * 2002-12-11 2006-08-15 Dai Nippon Printing Co., Ltd. Multilayer wiring board and manufacture method thereof
US7238610B2 (en) * 2003-03-31 2007-07-03 Intel Corporation Method and apparatus for selective deposition
TWI221667B (en) * 2003-05-29 2004-10-01 Advanced Semiconductor Eng Substrate and process for fabricating the same
JP2005285849A (ja) * 2004-03-26 2005-10-13 North:Kk 多層配線基板製造用層間部材とその製造方法
JP4361826B2 (ja) 2004-04-20 2009-11-11 新光電気工業株式会社 半導体装置
KR100619367B1 (ko) * 2004-08-26 2006-09-08 삼성전기주식회사 고유전율을 갖는 커패시터를 내장한 인쇄회로기판 및 그제조 방법
JP2006216713A (ja) * 2005-02-02 2006-08-17 Ibiden Co Ltd 多層プリント配線板
JP2007051336A (ja) 2005-08-18 2007-03-01 Shinko Electric Ind Co Ltd 金属板パターン及び回路基板の形成方法
CN1794425A (zh) 2005-11-17 2006-06-28 金芃 改进的侧向外延法
IL175011A (en) * 2006-04-20 2011-09-27 Amitech Ltd Coreless cavity substrates for chip packaging and their fabrication
US7557444B2 (en) 2006-09-20 2009-07-07 Infineon Technologies Ag Power-via structure for integration in advanced logic/smart-power technologies
TWI335785B (en) 2006-10-19 2011-01-01 Unimicron Technology Corp Circuit board structure and fabrication method thereof
US20080148561A1 (en) * 2006-12-22 2008-06-26 Motorola, Inc. Methods for making printed wiring boards
JP2008282842A (ja) * 2007-05-08 2008-11-20 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
KR101499651B1 (ko) 2008-08-01 2015-03-06 주식회사 무한 박막 트랜지스터 어레이 기판의 제조방법 및 제조장치
JP5306789B2 (ja) * 2008-12-03 2013-10-02 日本特殊陶業株式会社 多層配線基板及びその製造方法
JP5602584B2 (ja) * 2010-10-28 2014-10-08 新光電気工業株式会社 配線基板及びその製造方法
US8816218B2 (en) 2012-05-29 2014-08-26 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Multilayer electronic structures with vias having different dimensions
US10028394B2 (en) 2012-12-17 2018-07-17 Intel Corporation Electrical interconnect formed through buildup process

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10028394B2 (en) 2012-12-17 2018-07-17 Intel Corporation Electrical interconnect formed through buildup process

Also Published As

Publication number Publication date
CN103871906B (zh) 2018-11-09
US20140166353A1 (en) 2014-06-19
TW201436663A (zh) 2014-09-16
CN103871906A (zh) 2014-06-18
KR20140078561A (ko) 2014-06-25
US20180213655A1 (en) 2018-07-26
KR101555531B1 (ko) 2015-09-25
KR20150073895A (ko) 2015-07-01
US10028394B2 (en) 2018-07-17

Similar Documents

Publication Publication Date Title
TWI544601B (zh) 在具有埋入晶粒之無凸塊式增層基板上使用貫矽導孔的晶粒堆疊及其形成方法
TWI728002B (zh) 改良晶粒的尺寸及效能之技術
KR101652890B1 (ko) 빌드업층에 임베드된 로직 다이 및 다른 컴포넌트
CN105261606B (zh) 无核心层封装基板的制法
TWI611437B (zh) 無基板個別耦合電感器結構、電感器結構設備及用於提供電感器結構之方法
TWI610474B (zh) 形成磁性隨機存取記憶體蝕刻間隙壁之方法及藉由該方法所形成之結構
JP2016535463A (ja) 垂直コラムを有するオーバラップ形スタック化ダイパッケージ
TWI556286B (zh) 形成電容結構的方法及電容結構
CN106575638A (zh) 具有至少部分地由保护结构来限定的气隙的半导体器件
US10741536B2 (en) Magnetic small footprint inductor array module for on-package voltage regulator
CN115939112A (zh) 用于多芯片封装的无机中介件
TW201618249A (zh) 具有包含終止層的窄因子通孔的電子封裝
US9716051B2 (en) Open solder mask and or dielectric to increase lid or ring thickness and contact area to improve package coplanarity
TWI522020B (zh) 透過增建程序形成電子互連件的技術
TWI624910B (zh) 包括堆疊電子裝置的電子總成
TWI727996B (zh) 具有暴露在側壁上之導電佈線的中介件
CN103681586B (zh) 无核心封装基板及其制法
TWI614867B (zh) 用於電子封裝體之電氣互連件
TWI694574B (zh) 電子封裝體及形成電氣封裝體之方法
KR20180020160A (ko) 반도체 디바이스 내의 인덕터 구조
US10026691B2 (en) Package substrate having noncircular interconnects
TW201729370A (zh) 固態裝置微型化之技術
CN117642851A (zh) 包括具有不同数量的层的堆积的玻璃芯衬底
JP2005244125A (ja) 電子装置及びその製造方法
TW201251547A (en) Method for forming via holes in insulating protective layer of package substrate