KR20180020160A - 반도체 디바이스 내의 인덕터 구조 - Google Patents

Abstract

인덕터 구조는 제1 인덕터 층에 대응하는 제1 세트의 트레이스들, 제2 인덕터 층에 대응하는 제2 세트의 트레이스들, 및 제1 층과 제2 층 사이에 포지셔닝되는 제3 인덕터 층에 대응하는 제3 세트의 트레이스들을 포함한다. 제1 세트의 트레이스들은 제1 트레이스 및 제1 트레이스와 평행한 제2 트레이스를 포함한다. 제1 트레이스의 치수는 제2 트레이스의 대응하는 치수와 상이하다. 제2 세트의 트레이스들은 제1 세트의 트레이스들에 커플링된다. 제2 세트의 트레이스들은, 제1 트레이스 및 제2 트레이스에 커플링된 제3 트레이스를 포함한다. 제3 세트의 트레이스들은 제1 세트의 트레이스들에 커플링된다.

Description

반도체 디바이스 내의 인덕터 구조

[0001] 본 출원은 2015 년 6 월 22 일에 출원되고 공동 소유되는 미국 정규 특허 출원 제14/746,652호를 우선권으로 주장하며, 상기 출원의 내용들은 그 전체가 인용에 의해 본원에 명시적으로 포함된다.

[0002] 본 개시내용은 일반적으로 인덕터 구조(들)에 관한 것이다.

[0003] 반도체 디바이스, 이를테면, RF(radio frequency) 필터들은 인덕터를 포함할 수 있다. 많은 경우들에서, 인덕터는 캐패시터와 결합하여 사용될 수 있다. 품질 인자(Q)에 의해 표시되는 것과 같은 인덕터의 성능은 인덕터의 구성(예컨대, 구조)에 의존할 수 있다. 비교적 높은 품질 인자를 갖는 솔레노이드 설계를 갖는 종래의 인덕터는 넓은 면적을 차지할 수 있으며, 이는 인덕터 제조 비용을 증가시킬 수 있다.

[0004] 본 개시내용은 인덕터들, 이를테면, 솔레노이드 인덕터들의 형성과 구조들을 설명한다. 인덕터는, 반도체 디바이스의 상이한 층과 각각 연관되는 다수의 세트들의 트레이스들을 포함할 수 있다. 예컨대, 인덕터는 3개의 세트들의 트레이스들을 포함할 수 있고 트레이스들의 각각의 세트는 반도체 디바이스의 상이한 층과 연관될 수 있다. 트레이스들의 적어도 하나의 세트 (또는 그 트레이스들의 서브-세트)는 테이퍼형 구성을 가질 수 있다. 예컨대, 특정 세트의 트레이스들의 트레이스들은 길이 및/또는 폭이 점차 증가할 수 있다. 부가적으로 또는 대안으로, 특정 세트의 트레이스들의 각각의 트레이스는 특정 세트의 트레이스들의 다른 트레이스들과 평행할 수 있다.

[0005] 일부 구현들에서, 다수의 세트들의 트레이스들은 제1 인덕터 층과 연관된 제1 세트의 평행한 트레이스들, 제2 인덕터 층과 연관된 제2 세트의 평행하지 않은 트레이스들, 및 제3 인덕터 층과 연관된 제3 세트의 평행한 트레이스들을 포함할 수 있다. 다수의 세트들의 트레이스들 중 하나 또는 그 초과의 것은 테이퍼형 구성을 가질 수 있다. 제1 세트의 평행한 트레이스들은 제3 세트의 평행한 트레이스들괄 (수직 방향으로) 중첩할 수 있다. 특정 구현에서, 제1 세트의 평행한 트레이스들의 제1 트레이스는 제3 세트의 평행한 트레이스들의 제2 트레이스와 적어도 부분적으로 중첩한다. 일부 구현들에서, 제1 트레이스는 제2 트레이스와 완전히 중첩할 수 있다.

[0006] 예시적인 구현에서, 다수의 세트들의 트레이스들은 제1 세트의 트레이스들 및 제2 세트의 트레이스들을 포함할 수 있고, 제1 세트의 트레이스들의 그리고 제2 세트의 트레이스들의 각각의 트레이스는 일 서브세트의 평행한 트레이스들 및 일 서브세트의 평행하지 않은 트레이스들을 포함할 수 있다. 제1 세트의 트레이스들의 일 서브세트의 평행한 트레이스들은 제2 세트의 트레이스들의 일 서브세트의 평행하지 않은 트레이스들에 커플링될 수 있다(그리고 적어도 부분적으로 중첩할 수 있다). 제2 세트의 트레이스들의 일 서브세트의 평행한 트레이스들은 제1 세트의 트레이스들의 일 서브세트의 평행하지 않은 트레이스들에 커플링될 수 있다(그리고 적어도 부분적으로 중첩할 수 있다). 서브세트들의 트레이스들 중 하나 또는 그 초과의 것은 테이퍼형 구성을 가질 수 있다.

[0007] 일부 구현들에서, 테이퍼형 구성은, 상이한 길이들 및/또는 폭들을 갖는 일 세트의 트레이스들을 포함할 수 있고, 이는 트레이스들의 길이들 및/또는 폭들이 변하지 않는 종래 인덕터와 비교하여 인덕터의 인덕턴스 및/또는 품질 인자(Q)를 개선할 수 있다. 예컨대, 테이퍼형 구성은 인덕터 구조의 캐패시턴스를 감소시킬 수 있으며, 이는 품질 인자(Q)를 개선시킬 수 있다. 추가적으로, 테이퍼형 구성을 갖는 인덕터는, 직사각형 구성을 갖는 종래의 인덕터와 비교하여 감소된 풋프린트 가질 수 있고, 이는 제조 비용을 감소시키고 인덕터를 이동식/내장형 애플리케이션들에 더욱 적합하게 할 수 있다.

[0008] 특정 양상에서, 인덕터 구조는 제1 인덕터 층에 대응하는 제1 세트의 트레이스들를 포함한다. 제1 세트의 트레이스들는 제1 트레이스 및 제2 트레이스를 포함하며, 제1 트레이스는 제2 트레이스와 평행하다. 제1 트레이스의 치수(예컨대, 길이 또는 폭)는 제2 트레이스의 대응하는 치수와 상이하다. 인덕터 구조는 제2 인덕터 층에 대응하는 제2 세트의 트레이스들을 더 포함한다. 제2 세트의 트레이스들은 제1 세트의 트레이스들에 커플링된다. 제2 세트의 트레이스들은 제1 트레이스 및 제2 트레이스에 커플링된 제3 트레이스를 포함한다. 반도체 구조는 또한 제3 인덕터 층에 대응하는 제3 세트의 트레이스들을 포함한다. 제3 층이 제1 층과 제2 층 사이에 포지셔닝된다. 제3 세트의 트레이스들이 제1 세트의 트레이스들에 커플링된다.

[0009] 다른 특정 양상에서, 장치는 제1 인덕터 층에 대응하는 전류를 전도하기 위한 제1 수단을 포함한다. 전류를 전도하기 위한 제1 수단은 제1 트레이스 및 제2 트레이스를 포함하며, 제1 트레이스는 제2 트레이스와 평행하다. 제1 트레이스의 치수는 제2 트레이스의 대응하는 치수와 상이하다. 장치는 제2 인덕터 층에 대응하는 전류를 전도하기 위한 제2 수단을 더 포함한다. 전류를 전도하기 위한 제2 수단은 전류를 전도하기 위한 제1 수단에 커플링된다. 전류를 전도하기 위한 제2 수단은 제1 트레이스 및 제2 트레이스에 커플링된 제3 트레이스를 포함한다. 장치는 또한 제3 인덕터 층에 대응하는 전류를 전도하기 위한 제3 수단을 포함한다. 제3 층이 제1 층과 제2 층 사이에 포지셔닝된다. 전류를 전도하기 위한 제3 수단이 제1 세트의 트레이스들에 커플링된다.

[0010] 다른 특정 양상에서, 인덕터 구조는 제1 인덕터 층에 대응하는 제1 세트의 트레이스들를 포함한다. 제1 세트의 트레이스들은 제1 서브세트의 트레이스들 및 제2 서브세트의 트레이스들을 포함하고, 제1 서브세트의 트레이스들의 각각의 트레이스는 제1 서브세트의 트레이스들의 다른 트레이스들과 평행하다. 제2 서브세트의 트레이스들의 적어도 하나의 트레이스는 제1 서브세트의 트레이스들의 각각의 트레이스와 평행하지 않다. 인덕터 구조는 제2 인덕터 층에 대응하는 제2 세트의 트레이스들을 더 포함한다. 제2 세트의 트레이스들은 제3 서브세트의 트레이스들 및 제4 서브세트의 트레이스들을 포함할 수 있다. 제3 서브세트의 트레이스들의 각각의 트레이스는 제3 서브세트의 트레이스들의 다른 트레이스들과 평행하다. 제4 서브세트의 트레이스들의 적어도 하나의 트레이스는 제3 서브세트의 트레이스들의 각각의 트레이스와 평행하지 않다.

[0011] 다른 특정 양상에서, 인덕터 구조를 형성하는 방법은 제1 인덕터 층에 대응하는 제1 세트의 트레이스들을 형성하는 단계를 포함한다. 제1 세트의 트레이스들은 제1 트레이스 및 제2 트레이스를 포함하며, 제1 트레이스는 제2 트레이스와 평행하다. 제1 트레이스의 치수는 제2 트레이스의 대응하는 치수와 상이하다. 방법은 제2 인덕터 층에 대응하는 제2 세트의 트레이스들을 형성하는 단계를 더 포함한다. 제2 세트의 트레이스들은 제1 세트의 트레이스들에 커플링된다. 제2 세트의 트레이스들은 제1 트레이스 및 제2 트레이스에 커플링된 제3 트레이스를 포함한다. 방법은 또한 제3 인덕터 층에 대응하는 제3 세트의 트레이스들을 형성하는 단계를 포함한다. 제3 층이 제1 층과 제2 층 사이에 포지셔닝된다. 제3 세트의 트레이스들이 제1 세트의 트레이스들에 커플링된다.

[0012] 본 개시내용의 다른 양상들, 이점들, 및 특징들은 다음 섹션들: 도면의 간단한 설명, 상세한 설명, 및 청구범위를 포함하는 전체 출원의 검토 이후에 명확해질 것이다.

[0013] 도 1은 인덕터를 포함하는 시스템의 특정 예시적인 양상의 블록도이다.
[0014] 도 2는 인덕터 구조의 제1 예를 예시한다.
[0015] 도 3는 인덕터 구조의 제2 예를 예시한다.
[0016] 도 4는 인덕터 구조의 제3 예를 예시한다.
[0017] 도 5는 인덕터 구조의 제4 예를 예시한다.
[0018] 도 6은 인덕터 구조의 제5 예를 예시한다.
[0019] 도 7은 인덕터 구조를 형성하는 방법의 특정 예시적인 양상의 흐름도이다.
[0020] 도 8은 인덕터 구조를 형성하는 다른 방법의 특정 예시적인 양상의 흐름도이다.
[0021] 도 9는 도 1의 인덕터를 포함하는 전자 디바이스의 블록도이다.
[0022] 도 10은 도 1의 인덕터를 포함하는 전자 디바이스들을 제조하기 위한 제조 프로세스의 특정 예시적인 양상의 데이터 흐름도이다.

[0023] 본 개시내용의 특정 양상들은 도면들을 참고로 하여 아래에 설명된다. 설명에서, 공통 특징부들은 공통 참조 부호들로 표기된다.

[0024] 도 1을 참조하면, 시스템(100)의 제1 특정 예시적인 양상이 도시된다. 시스템(100)은 RF(radio frequency) 신호를 프로세싱하도록 구성되는 무선 인터페이스 회로(110)를 포함할 수 있다.

[0025] 무선 인터페이스 회로(110)는 제어기(120) 및 필터(130), 이를테면 RF 필터를 포함할 수 있다. 제어기(120)는 무선 인터페이스 회로(110)에 의해 수신된 하나 또는 그 초과의 신호들의 프로세싱을 제어하도록 구성될 수 있다. 필터(130)는 인덕터(140), 이를테면, 솔레노이드 인덕터(예컨대, 평면 솔레노이드 인덕터)를 포함할 수 있다. 인덕터(140)는 인덕터 구조, 이를테면, 대표적인 인덕터 구조(142)와 연관될 수 있다. 일부 구현들에서, 무선 인터페이스 회로(110)는 하나 또는 그 초과의 추가 컴포넌트들, 이를테면, 인덕터(140)에 커플링될 수 있는 캐패시터를 포함할 수 있다.

[0026] 인덕터 구조(142)는, 인덕터(140)를 포함하는 반도체 디바이스의 상이한 층들과 같이 상이한 인덕터(140) 층과 각각 연관되는 다수의 세트들의 트레이스들을 포함할 수 있다. 예컨대, 인덕터 구조(142)는 적어도 제1 반도체 디바이스 층과 연관된 제1 세트의 트레이스들, 제2 반도체 디바이스 층과 연관된 제2 세트의 트레이스들, 및 제3 반도체 디바이스 층과 연관된 제3 세트의 트레이스들을 포함할 수 있다. 제3 세트의 트레이스들(예컨대, 제3 층)은 제1 세트의 트레이스들(예컨대, 제1 층)과 제2 세트의 트레이스들(예컨대, 제2 층) 사이에 포지셔닝될 수 있다. 일부 구현들에서, 반도체 디바이스는 다수의 반도체 디바이스들, 이를테면, 제1 층을 포함하는 제1 반도체 디바이스 및 제2 층을 포함하는 제2 반도체 디바이스를 포함할 수 있다.

[0027] 각각의 세트의 트레이스들은 하나 또는 그 초과의 트레이스들을 포함할 수 있다. 예컨대, 제1 세트의 트레이스들은 제1 트레이스(150) 및 제2 트레이스(152)를 포함할 수 있고, 제2 세트의 트레이스들은 제3 트레이스(160)를 포함할 수 있고, 제3 세트의 트레이스들은 제4 트레이스(170)를 포함할 수 있다. 제2 세트의 트레이스들 및 제3 세트의 트레이스들 각각이 단일 트레이스를 포함하는 것으로 예시되어 있지만, 다른 구현들에서, 제2 세트의 트레이스들 및/또는 제3 세트의 트레이스는 다수의 트레이스들을 포함할 수 있다.

[0028] 인덕터(140)의 트레이스들은 커넥터들, 이를테면, 제1 커넥터(180), 제2 커넥터(182) 및 제3 커넥터(184)에 의해 상이한 층들 간에 커플링될 수 있다. 특정 커넥터는, 예시적인 비제한적인 예들로서, 비아 구조(예컨대, TSV(through silicon via) 또는 관통 유리 비아), 범프 구조(예컨대, 솔더 범프), 또는 이들의 조합을 포함할 수 있다. 커넥터들의 예들은 도 4를 참조하여 본원에서 추가로 설명된다.

[0029] 인덕터(140)는 제1 단자 및 제2 단자를 포함할 수 있다. 제1 단자가 제2 트레이스(152)의 제1 부분(143)에 커플링될 수 있다. 제2 트레이스(152)는 제1 커넥터(180)에 의해 제3 트레이스(160)에 커플링될 수 있다. 제3 트레이스(160)는 제2 커넥터(182)에 의해 제1 트레이스(150)에 커플링될 수 있다. 제1 트레이스(150)는 제3 커넥터(184)에 의해 제4 트레이스(170)에 커플링될 수 있다. 제4 트레이스(170)의 제2 부분(144)은 제2 단자에 커플링될 수 있다.

[0030] 제1 트레이스(150)는 제1 층 상의 제2 트레이스(152)와 평행할 수 있다. 예컨대, 제1 트레이스(150)의 에지 표면은 제2 트레이스(152)의 대응하는 에지 표면과 평행할 수 있다. 일부 구현들에서, 평행한 것은 하나 또는 그 초과의 설계 공차, 제조 공차들, 또는 이들의 조합 내에서 평행한 것을 포함할 수 있다. 제2 세트의 트레이스들의 하나 또는 그 초과의 트레이스들은 제1 세트의 트레이스들의 각각의 트레이스와 평행하지 않을 수 있다. 예컨대, 제3 트레이스(160)는 제1 트레이스(150) 및 제2 트레이스(152)와 평행하지 않을 수 있다. 제3 세트의 트레이스들이 다수의 트레이스들을 포함하는 특정 구현에서, 제3 세트의 트레이스들의 각각의 트레이스(예컨대, 제4 트레이스(170))는 제2 세트의 트레이스들의 트레이스들(예컨대, 제3 트레이스(160))와 평행할 수 있다. 부가적으로, 제3 세트의 트레이스들의 각각의 트레이스는 제1 세트의 트레이스들의 각각의 트레이스와 평행할 수 있다. 일부 구현들에서, 제3 세트의 트레이스들은 테이퍼형 구성을 가질 수 있다.

[0031] 제1 트레이스(150)는 제1 길이(L1) 및 제1 폭(W1)을 가질 수 있다. 제2 트레이스(152)는 제2 길이(L2) 및 제2 폭(W2)을 가질 수 있다. 제1 길이(L1)는 제2 길이(L2)와 상이할 수 있다. 부가적으로 또는 대안으로, 제1 폭(W1)은 제2 폭(W2)과 상이할 수 있다. 일부 구현들에서, 제1 세트의 트레이스들은 테이퍼형 구성을 가질 수 있다. 도시되지는 않았지만, 제1 트레이스(150) 및 제2 트레이스(152) 각각은 대응하는 높이(예컨대, 두께)를 가질 수 있다. 제1 트레이스(150)의 제1 높이가 제2 트레이스(152)의 제2 높이와 동일할 수 있다. 일부 구현들에서, 특정 트레이스의 길이는 특정 트레이스의 폭보다 클 수 있다. 다수의 트레이스들(예컨대, 제1 트레이스(150) 및 제2 트레이스(152))은 제1 방향, 이를테면, 도 1의 y-축에 대응하는 방향으로 포지셔닝될 수 있다. 제1 방향은 다수의 트레이스들 각각의 폭에 대응할 수 있다. 제1 방향에 직교하는 제2 방향은 다수의 트레이스들 각각의 길이에 대응할 수 있다.

[0032] 일부 구현들에서, 제1 트레이스(150)는 제3 층과 연관된 제4 트레이스(170)와 (수직 방향으로) 중첩할 수 있다. 일부 구현들에서, 제1 트레이스(150)는 제4 트레이스(170)와 적어도 부분적으로 중첩한다. 다른 구현들에서, 제1 트레이스(150)는 제4 트레이스(170)의 전체와 중첩할 수 있다.

[0033] 인덕터 구조(142)의 제1 세트의 트레이스들은 2개의 트레이스를 갖는 것으로 예시되어 있지만, 다른 구현들에서, 제1 세트의 트레이스들은, 190에 도시된 바와 같이, 3개 이상의 트레이스들을 포함할 수 있다. 예컨대, 제1 세트의 트레이스들은 제1 트레이스(150), 제2 트레이스(152), 및 추가 트레이스(194)를 포함할 수 있다. 제2 트레이스(152)는 제1 트레이스(150)와 추가 트레이스(194) 사이에 포지셔닝될 수 있다. 추가 트레이스(194)는 제1 트레이스(150) 및 제2 트레이스(152) 각각과 평행할 수 있다. 추가 트레이스(194)는 제3 길이(L3) 및 제3 폭(W3)을 가질 수 있다. 제2 길이(L2)는 제3 길이(L3)보다 짧을 수 있다. 부가적으로 또는 대안으로, 제2 폭(W2)은 제3 폭(W3)보다 좁을 수 있다.

[0034] 제1 트레이스(150)는 제1 거리(D1)만큼 제2 트레이스(152)로부터 이격될 수 있다. 제2 트레이스(152)는 제2 거리(D2)만큼 추가 트레이스(194)로부터 이격될 수 있다. 일부 구현들에서, 제1 거리(D1)는 제2 거리(D2)보다 짧을 수 있다.

[0035] 제2 트레이스(152)의 제1 부분(143)은 하나 또는 그 초과의 커넥터 및/또는 하나 또는 그 초과의 다른 트레이스들에 의해 추가 트레이스(194)의 제3 부분(198)에 커플링될 수 있다. 예컨대, 제2 층과 연관된 제2 세트의 트레이스들은, (예컨대, 전류가 인덕터(140)를 통해 인덕터 구조(142)를 포함하는 반도체 디바이스의 층들의 위 아래로 흐르도록) 제2 트레이스(152)를 추가 트레이스 (194)에 커플링시키도록 구성되는 특정 트레이스(미도시)를 포함할 수 있다. 제2 트레이스(152)의 제2 부분(143)이 추가 트레이스(194)의 제3 부분(198)에 커플링되고, 추가 트레이스(194)의 제4 부분(199)이 인덕터(140)의 제1 입력에 커플링될 수 있다.

[0036] 제1 세트의 트레이스들(예컨대, 제1 트레이스(150), 제2 트레이스(152), 및 추가 트레이스(194))은 테이퍼형 구성을 가질 수 있다. 예컨대, 방향(197)을 참조하면, 제1 세트의 트레이스들의 각각 트레이스의 길이는 앞의 트레이스와 비교하여 더 길 수 있다. 예시하자면, 제2 길이(L2)는 제1 길이(L1)보다 더 길 수 있고, 제3 길이(L3)는 제2 길이(L2)보다 더 길 수 있다. 부가적으로 또는 대안으로, 방향(197)을 참조하면, 제1 세트의 트레이스들의 각각 트레이스의 폭은 앞의 트레이스와 비교하여 더 넓을 수 있다. 예시하자면, 제2 폭(W2)은 제1 폭(W1)보다 더 넓을 수 있고, 제3 폭(W3)은 제2 폭(W2)보다 더 넓을 수 있다. 부가적으로 또는 대안으로, 방향(197)을 참조하면, 제1 세트의 트레이스들의 인접 트레이스들의 쌍 간의 거리는 앞의 인접 트레이스들 쌍과 비교하여 증가될 수 있다. 예시하자면, 제2 거리(D2)가 제1 거리(D1)보다 더 멀 수 있다.

[0037] 시스템(100)의 동작 동안, 무선 인터페이스 회로(110)(예컨대, 제어기(120))는 입력 신호(102)를 수신할 수 있다. 입력 신호(102)는 하나 또는 그 초과의 전기 전하들(예컨대, 신호/파워 소스로부터의 AC(alternating current) 전압 또는 DC(direct current) 전압에 대한 응답으로 제공된 전하)와 연관될 수 있다. 일부 구현들에서, 입력 신호(102)(예컨대, 전하)는 필터링될 RF(radio frequency) 신호에 대응할 수 있다. 제어기(120)는 입력 신호(102)를 (무선 인터페이스 회로(110)의) 하나 또는 그 초과의 컴포넌트들, 이를테면, 필터(130)(예컨대, 인덕터(140))에 라우팅할 수 있다. 입력 신호(102)가 무선 인터페이스 회로(110)에 의해 프로세싱(예컨대, 필터링)되어 출력 신호(104)가 생성될 수 있다. 제어기(120)는, 출력 신호(104)가 무선 인터페이스 회로(110)에 커플링된 디바이스 또는 컴포넌트로 전송되게 할 수 있다. 예컨대, 제어기(120)는 출력 신호(104)를, 추가 프로세싱을 위해 무선 인터페이스 회로(110)에 커플링된 프로세서(미도시)에 라우팅할 수 있다.

[0038] 인덕터(140)가 필터(130)에 포함되는 것으로 도시되어 있지만, 다른 구현들에서, 인덕터(140)는 다른 컴포넌트, 이를테면, RF 공진기에 포함될 수 있다. 부가적으로 또는 대안으로, 인덕터(140)는 무선 인터페이스 회로(110) 이외의 회로 또는 시스템에 포함될 수 있다. 예컨대, 인덕터(140)는 디지털 회로의 캐패시터를 디커플링시키기 위해서 디지털 회로에 포함될 수 있거나 또는 RF 회로의 캐패시터와 매칭되도록 RF 회로에 포함될 수 있다.

[0039] 인덕터 구조(142)는, 예시적이고 비제한적인 예로서, WLP(wafer level package) 프로세스, PoP(package on package) 프로세스, LGA(land grid array) 패키지 프로세스, 실리콘 프로세스, MEMS(microelectromechanical system) 프로세스, 및/또는 나노-기술을 사용하여 형성될 수 있다. 일부 구현들에서, 인덕터 구조(142)는 단일 패키지에 포함될 수 있다. 예컨대, 인덕터 구조(142)는 단일 기판을 사용하여 형성될 수 있다. 다른 구현들에서, 인덕터는 다수의 패키지들에 포함될 수 있다. 예컨대, 인덕터(140)는 다수의 기판들을 사용하여 형성될 수 있다. 예시하자면, 인덕터(140)의 하나 또는 그 초과의 층들(예컨대, 제1 층)은 제1 기판을 사용하여 형성될 수 있고, 인덕터(140)의 하나 또는 그 초과의 다른 층들(예컨대, 제2 층 및 제3 층)은 제2 기판을 사용하여 형성될 수 있다. 제1 기판과 연관된 인덕터(140)의 제1 부분은 제1 프로세스를 사용하여 형성될 수 있고 제2 기판과 연관된 인덕터(140)의 제2 부분은 제1 프로세스와 동일하거나 또는 제1 프로세스와는 상이한 제2 프로세스를 사용하여 형성될 수 있다.

[0040] 인덕터(140)가 인덕터 구조(142)를 갖는 것으로 설명되었지만, 다른 구현들에서, 인덕터(140)는 다른 인덕터 구조를 가질 수 있다. 예컨대, 인덕터(140)는 도 2 내지 도 5 중 하나 또는 그 초과의 도면을 참조하여 설명되는 바와 같은 인덕터 구조를 포함할 수 있다.

[0041] 인덕터 구조(142)를 갖는 인덕터(140)는 종래의 인덕터와 비교하여 인덕터의 인덕턴스 및/또는 품질 인자(Q)를 개선할 수 있는 상이한 길이들 및/또는 폭들을 갖는 하나 또는 그 초과의 세트들의 트레이스들을 포함할 수 있다. 예컨대, 인덕터(140) 또는 그의 일 부분은, 종래의 인덕터와 비교하여 인덕터(140)의 캐패시턴스(예컨대, 기생 캐패시턴스)를 감소시킬 수 있는 테이퍼형 구성을 가질 수 있다. 부가적으로 및/또는 대안으로, 테이퍼형 구성을 갖는 인덕터(140)는 종래의 인덕터와 비교하여 개선된 품질 인자(Q)를 가질 수 있고 그리고/또는 감소된 면적을 차지할 수 있다. 도 2 내지 도 6을 참조하여 인덕터 구조(142)의 추가의 예시적인 예들이 제공된다. 인덕터 구조(142) 또는 도 2 내지 도 6의 인덕터 구조 각각은, 하나 또는 그 초과의 설계 및/또는 제조 제약들에 기반하여 반도체 디바이스에 통합되도록 선택될 수 있다.

[0042] 도 2를 참조하면, 인덕터 구조(200)의 예시적인 양상이 도시되어 있다. 인덕터 구조(200)는 다수의 세트들의 트레이스들을 포함할 수 있다. 인덕터 구조(200)는 도 1의 인덕터 구조(142)를 포함할 수 있다. 각각의 세트의 트레이스들은, 인덕터, 이를테면, 도 1의 인덕터(140)의 상이한 층과 연관될 수 있다. 예컨대, 인덕터(예컨대, 인덕터 구조(200))는 제1 층(210), 제2 층(220), 제3 층(230), 및 제4 층(240)을 포함할 수 있다. 인덕터 구조(200)가 4개의 층들을 갖는 것으로 예시되었지만, 다른 구현들에서, 인덕터 구조(200)는 5개 이상의 층들 또는 3개 이하의 층들을 포함할 수 있다.

[0043] 제1 층(210)은 제1 세트의 트레이스들(212-218)을 포함할 수 있다. 제1 세트의 트레이스들(212-218)의 각각의 트레이스는 제1 세트의 트레이스들(212-218)의 다른 트레이스들과 평행할 수 있다. 트레이스(212)의 부분(201)은 인덕터 구조(200)의 제1 단자와 연관될 수 있다. 일부 구현들에서, 제1 세트의 트레이스들(212-218)은 테이퍼형 구성을 가질 수 있다.

[0044] 제2 층(220)은 제2 세트의 트레이스들(222-228)을 포함할 수 있다. 제2 세트의 트레이스들(222-228)의 각각의 트레이스는 제2 세트의 트레이스들(222-228)의 다른 트레이스들과 그리고/또는 제1 세트의 트레이스들(212-218)의 트레이스들과 평행할 수 있다. 트레이스(222)의 부분(229)은 인덕터 구조(200)의 제2 단자와 연관될 수 있다. 일부 구현들에서, 제2 세트의 트레이스들(212-228)은 테이퍼형 구성을 가질 수 있다. 제1 세트의 트레이스들(212-218)은 제2 세트의 트레이스들(222-228)과 적어도 부분적으로 (수직 방향으로) 중첩할 수 있다. 예컨대, 트레이스(218)는 트레이스(228)와 중첩할 수 있고, 트레이스(216)는 트레이스(226)와 중첩할 수 있고, 트레이스(214)는 트레이스(224)와 중첩할 수 있고, 트레이스(212)는 트레이스(222)와 중첩할 수 있다.

[0045] 제3 층(230)은 제3 세트의 트레이스들(232-236)을 포함할 수 있다. 제3 세트의 트레이스들(232-236)의 적어도 하나의 트레이스는 제1 세트의 트레이스들(212-218)의 각각의 트레이스와 그리고/또는 제2 세트의 트레이스들(222-228)의 각각의 트레이스와 평행하지 않을 수 있다. 제4 층(240)은 제4 세트의 트레이스들(242-246)을 포함할 수 있다. 제4 세트의 트레이스들(242-246)의 적어도 하나의 트레이스는 제1 세트의 트레이스들(212-218)의 각각의 트레이스와 그리고/또는 제2 세트의 트레이스들(222-228)의 각각의 트레이스와 평행하지 않을 수 있다.

[0046] 인덕터 구조(200)의 등각투영(isometric) 표현이 250으로 도시된다. 제1 세트의 트레이스들(212-218)은 세트의 커넥터들(260-270)에 의해 제4 세트의 트레이스들(242-246)에 커플링된다. 예시하자면, 트레이스(212)는 커넥터(260)에 의해 트레이스(242)에 커플링될 수 있고, 트레이스(242)는 커넥터(262)에 의해 트레이스(214)에 커플링될 수 있고, 트레이스(214)는 커넥터(264)에 의해 트레이스(244)에 커플링될 수 있고, 트레이스(244)는 커넥터(266)에 의해 트레이스(216)에 커플링될 수 있고, 트레이스(216)는 트레이스 커넥터(268)에 의해 트레이스(246)에 커플링될 수 있고, 트레이스(246)는 커넥터(270)에 의해 트레이스(218)에 커플링될 수 있다. 제1 세트의 트레이스들(212-218)은 커넥터들의 세트(예컨대, 커넥터(272))에 의해 제2 세트의 트레이스들(222-228)에 커플링될 수 있다. 예시하자면, 트레이스(218)는 커넥터(272)에 의해 트레이스(228)에 커플링될 수 있다. 일부 구현들에서, 일 세트의 커넥터들은 트레이스(218)를 트레이스(228)에 커플링하는 단일 커넥터(예컨대, 커넥터(272))를 포함할 수 있다. 제3 세트의 트레이스들(232-236)은 일 세트의 커넥터들(274-284)에 의해 제2 세트의 트레이스들(222-228)에 커플링될 수 있다. 예시하자면, 트레이스(228)는 커넥터(274)에 의해 트레이스(236)에 커플링될 수 있고, 트레이스(236)는 커넥터(276)에 의해 트레이스(226)에 커플링될 수 있고, 트레이스(226)는 커넥터(278)에 의해 트레이스(234)에 커플링될 수 있고, 트레이스(234)는 커넥터(280)에 의해 트레이스(224)에 커플링될 수 있고, 트레이스(224)는 트레이스 커넥터(282)에 의해 트레이스(232)에 커플링될 수 있고, 트레이스(232)는 커넥터(284)에 의해 트레이스(222)에 커플링될 수 있다. 커넥터들(260-284)은, 예시적이고 비제한적인 예들로서, 하나 또는 그 초과의 비아 구조들, 하나 또는 그 초과의 범프 구조들, 또는 이들의 조합을 포함할 수 있다.

[0047] 트레이스(212)는 제1 길이(L1) 및 제1 폭(W1)을 가질 수 있고, 트레이스(214)는 제2 길이(L2) 및 제2 폭(W2)을 가질 수 있다. 일부 구현들에서, 제1 길이(L1)가 제2 길이(L2)와는 상이할 수 있거나, 제1 폭(W1)이 제2 폭(W2)과는 상이할 수 있거나, 또는 이들의 조합일 수 있다. 예컨대, 제1 길이(L1)는 제2 길이(L2)보다 길 수 있고, 제1 폭(W1)은 제2 폭(W2)보다 더 넓을 수 있다.

[0048] 트레이스(222)는 제3 길이(L3) 및 제3 폭(W3)을 가질 수 있고, 트레이스(224)는 제4 길이(L4) 및 제4 폭(W4)을 가질 수 있다. 일부 구현들에서, 제3 길이(L3)가 제4 길이(L4)와는 상이할 수 있거나, 제3 폭(W3)이 제4 폭(W4)과는 상이할 수 있거나, 또는 이들의 조합일 수 있다. 예컨대, 제3 길이(L3)는 제4 길이(L4)보다 길 수 있고, 제3 폭(W3)은 제4 폭(W4)보다 더 넓을 수 있다.

[0049] 상이한 치수들(예컨대, 상이한 길이들 및/또는 상이한 폭들)을 갖는 하나 또는 그 초과의 세트들의 트레이스들을 포함함으로써, 인덕터 구조(200)는 종래의 인덕터와 비교하여 개선된 인덕턴스 및/또는 개선된 품질 인자(Q)를 가질 수 있다. 예컨대, 인덕터 구조(200), 또는 그 일 부분은, 종래의 인덕터와 비교하여 캐패시턴스를 감소시키고, 인덕터 구조(200)에 의해 점유되는 면적을 감소시키며, 그리고/또는 인덕터 구조(200)의 품질 인자(Q)를 개선할 수 있는 테이퍼형 구성을 가질 수 있다.

[0050] 도 3를 참조하면, 인덕터 구조(300)의 예시적인 양상이 도시되어 있다. 인덕터 구조(300)는 다수의 세트들의 트레이스들을 포함할 수 있다. 인덕터 구조(300)는 도 1의 인덕터 구조(142)를 포함할 수 있다. 각각의 세트의 트레이스들은, 인덕터, 이를테면, 도 1의 인덕터(140)의 상이한 층과 연관될 수 있다. 예컨대, 인덕터(예컨대, 인덕터 구조(300))는 제1 층(310), 제2 층(320), 제3 층(330), 및 제4 층(340)을 포함할 수 있다. 인덕터 구조(300)가 4개의 층들을 갖는 것으로 예시되었지만, 다른 구현들에서, 인덕터 구조(300)는 5개 이상의 층들 또는 3개 이하의 층들을 포함할 수 있다.

[0051] 제1 층(310)은 제1 세트의 트레이스들(312-318)를 포함할 수 있다. 제1 세트의 트레이스들(312-318)의 각각의 트레이스는 제1 세트의 트레이스들(312-318)의 다른 트레이스들과 평행할 수 있다. 트레이스(312)의 부분(301)은 인덕터 구조(300)의 제1 단자와 연관될 수 있다. 일부 구현들에서, 제1 세트의 트레이스들(312-318)은 테이퍼형 구성을 가질 수 있다.

[0052] 제2 층(320)은 제2 세트의 트레이스들(322-326)을 포함할 수 있다. 제2 세트의 트레이스들(322-326)의 적어도 하나의 트레이스는 제1 세트의 트레이스들(312-318)의 각각의 트레이스와 평행하지 않을 수 있다.

[0053] 제3 층(330)은 제3 세트의 트레이스들(332-336)을 포함할 수 있다. 제3 세트의 트레이스들(332-336)의 각각의 트레이스는 제3 세트의 트레이스들(332-336)의 다른 트레이스들과 그리고/또는 제1 세트의 트레이스들(312-318)의 트레이스들과 평행할 수 있다. 트레이스(332)의 부분(337)은 인덕터 구조(300)의 제2 단자와 연관될 수 있다. 일부 구현들에서, 제3 세트의 트레이스들(332-336)은 테이퍼형 구성을 가질 수 있다. 제1 세트의 트레이스들(312-318)은 제3 세트의 트레이스들(332-336)과 (수직 방향으로) 중첩할 수 있다. 예컨대, 트레이스(316)는 트레이스(336)와 적어도 부분적으로 중첩할 수 있고, 트레이스(314)는 트레이스(334)와 중첩할 수 있고, 트레이스(312)는 트레이스(332)와 중첩할 수 있다.

[0054] 제4 층(340)은 제4 세트의 트레이스들(342-346)을 포함할 수 있다. 제4 세트의 트레이스들(342-346)의 적어도 하나의 트레이스는 제1 세트의 트레이스들(312-318)의 각각의 트레이스와 그리고/또는 제3 세트의 트레이스들(322-326)의 각각의 트레이스와 평행하지 않을 수 있다.

[0055] 인덕터 구조(300)의 등각투영 표현이 350으로 도시된다. 제1 세트의 트레이스들(312-318)은 일 세트의 커넥터들(360-370)에 의해 제4 세트의 트레이스들(342-346)에 커플링된다. 예시하자면, 트레이스(312)는 커넥터(360)에 의해 트레이스(342)에 커플링될 수 있고, 트레이스(342)는 커넥터(362)에 의해 트레이스(314)에 커플링될 수 있고, 트레이스(314)는 커넥터(354)에 의해 트레이스(344)에 커플링될 수 있고, 트레이스(344)는 커넥터(366)에 의해 트레이스(316)에 커플링될 수 있고, 트레이스(316)는 커넥터(368)에 의해 트레이스(346)에 커플링될 수 있고, 트레이스(346)는 커넥터(370)에 의해 트레이스(318)에 커플링될 수 있다. 제1 세트의 트레이스들(312-318)은 일 세트의 커넥터들(예컨대, 커넥터(372))에 의해 제2 세트의 트레이스들(322-326)에 커플링될 수 있다. 예시하자면, 트레이스(318)는 커넥터(예컨대, 커넥터(372))에 의해 트레이스(326)에 커플링될 수 있다. 일부 구현들에서, 커넥터들의 세트는 트레이스(318)를 트레이스(326)에 커플링하는 단일 커넥터(예컨대, 커넥터(372))를 포함할 수 있다. 제3 세트의 트레이스들(332-336)은 일 세트의 커넥터들(374-382)에 의해 제2 세트의 트레이스들(322-323)에 커플링될 수 있다. 예시하자면, 트레이스(326)는 커넥터(374)에 의해 트레이스(336)에 커플링될 수 있고, 트레이스(336)는 커넥터(376)에 의해 트레이스(324)에 커플링될 수 있고, 트레이스(324)는 커넥터(378)에 의해 트레이스(334)에 커플링될 수 있고, 트레이스(334)는 커넥터(380)에 의해 트레이스(322)에 커플링될 수 있고, 트레이스(322)는 커넥터(382)에 의해 트레이스(332)에 커플링될 수 있다. 커넥터들의 세트(360-382)는, 예시적이고 비제한적인 예들로서, 하나 또는 그 초과의 비아 구조들, 하나 또는 그 초과의 범프 구조들, 또는 이들의 조합을 포함할 수 있다.

[0056] 트레이스(312)는 제1 길이(L1) 및 제1 폭(W1)을 가질 수 있다. 트레이스(314)는 제2 길이(L2) 및 제2 폭(W2)을 가질 수 있다. 일부 구현들에서, 제1 길이(L1)는 제2 길이(L2)와는 상이할 수 있거나, 제1 폭(W1)은 제2 폭(W2)과는 상이할 수 있거나, 또는 이들의 조합일 수 있다. 예컨대, 제1 길이(L1)는 제2 길이(L2)보다 길 수 있고, 제1 폭(W1)은 제2 폭(W2)보다 더 넓을 수 있다.

[0057] 트레이스(332)는 제3 길이(L3) 및 제3 폭(W3)을 가질 수 있다. 트레이스(334)는 제4 길이(L4) 및 제4 폭(W4)을 가질 수 있다. 일부 구현들에서, 제3 길이(L3)가 제4 길이(L4)와는 상이할 수 있거나, 제3 폭(W3)이 제4 폭(W4)과는 상이할 수 있거나, 또는 이들의 조합일 수 있다. 예컨대, 제3 길이(L3)는 제4 길이(L4)보다 길 수 있고, 제3 폭(W3)은 제4 폭(W4)보다 더 넓을 수 있다.

[0058] 도 4를 참조하면, 인덕터 구조(400)의 예시적인 양상이 도시되어 있다. 인덕터 구조(400)는 제1 테이퍼형 구성을 갖는 제1 부분(406)(점선(404)의 우측) 및 제2 테이퍼형 구성을 갖는 제2 부분(407)(점선(404)의 좌측)을 포함할 수 있다. 인덕터 구조(400)는, 예시적이고 비제한적인 예로서, WLP(wafer level package) 프로세스, PoP(package on package) 프로세스, LGA(land grid array) 패키지 프로세스, 실리콘 프로세스, MEMS(microelectromechanical system) 프로세스, 및/또는 나노-기술을 사용하여 형성될 수 있다. 일부 구현들에서, 인덕터 구조(400)는 단일 패키지에 포함될 수 있다. 예컨대, 인덕터 구조(400)는 단일 기판을 사용하여 형성될 수 있다. 다른 구현들에서, 인덕터는 다수의 패키지들에 포함될 수 있다.

[0059] 인덕터 구조(400)는 다수의 세트들의 트레이스들을 포함할 수 있다. 각각의 세트의 트레이스들은, 인덕터, 이를테면, 도 1의 인덕터(140)의 상이한 층과 연관될 수 있다. 예컨대, 인덕터(예컨대, 인덕터 구조(400))는 기판(402)의 제1 층과 연관된 제1 세트의 트레이스들(410-430) 및 기판(예컨대, 기판(402) 또는 다른 기판)의 제2 층과 연관된 제2 세트의 트레이스들(440-458)을 포함할 수 있다. 인덕터 구조(400)가 2 개의 트레이스들의 세트들(예컨대, 2 개의 층들)를 갖는 것으로 설명되지만, 다른 구현들에서, 인덕터 구조(400)는 3 개 이상의 세트들의 트레이스들(예컨대, 3 개 이상의 층들)을 포함할 수 있다.

[0060] 제1 세트의 트레이스들(410-430)은 서로 평행한 제1 서브세트의 트레이스들(410-418) 및 제1 서브세트의 트레이스들(410-418)의 트레이스들과 평행하지 않은 제2 서브세트의 트레이스들(422-430)을 포함할 수 있다. 트레이스(410)의 제1 부분(408)은 인덕터 구조(400)의 제1 단자와 연관될 수 있고 트레이스(430)의 제2 부분(409)은 인덕터 구조(400)의 제2 단자와 연관될 수 있다.

[0061] 제2 세트의 트레이스들(440-458)은 제3 서브세트의 트레이스들(452-458) 및 제4 서브세트의 트레이스들(440-448)을 포함할 수 있다. 제3 서브세트의 트레이스들(452-458)은 서로 그리고/또는 제1 서브세트의 트레이스들와 평행할 수 있고, 제4 서브세트의 트레이스들(440-448)은 제1 서브세트의 트레이스들(410-418)과 그리고/또는 제3 서브세트의 트레이스들(452-458)과 평행하지 않다.

[0062] 제1 세트의 트레이스들(410-430)은 일 세트의 커넥터들(460-481)에 의해 제2 세트의 트레이스들(440-458)에 커플링될 수 있다. 커넥터들의 세트(460-481)는 제1 세트의 커넥터들(460-468), 제2 세트의 커넥터들(469), 및 제3 세트의 커넥터들(470-481)을 포함할 수 있다. 제1 세트의 커넥터들(460-468)는 제1 서브세트의 트레이스들(410-418)을 제4 서브세트의 트레이스들(440-448)에 커플링하도록 구성될 수 있다. 예시하자면, 트레이스(410)는 커넥터(460)에 의해 트레이스(440)에 커플링될 수 있고, 트레이스(440)는 커넥터(461)에 의해 트레이스(412)에 커플링될 수 있고, 트레이스(412)는 커넥터(462)에 의해 트레이스(442)에 커플링될 수 있고, 트레이스(442)는 커넥터(463)에 의해 트레이스(414)에 커플링될 수 있고, 트레이스(414)는 커넥터(464)에 의해 트레이스(444)에 커플링될 수 있고, 트레이스(444)는 커넥터(465)에 의해 트레이스(416)에 커플링될 수 있고, 트레이스(416)는 커넥터(466)에 의해 트레이스(446)에 커플링될 수 있고, 트레이스(446)는 커넥터(467)에 의해 트레이스(418)에 커플링될 수 있고, 트레이스(418)는 커넥터(468)에 의해 트레이스(448)에 커플링될 수 있다.

[0063] 제2 세트의 커넥터들(469)는 제2 서브세트의 트레이스들(422-430)을 제4 서브세트의 트레이스들(440-448)에 커플링하도록 구성될 수 있다. 예컨대, 제2 서브세트의 커넥터들(469)은 트레이스(448)를 트레이스(422)에 커플링하는 단일 커넥터를 포함할 수 있다. 예시하자면, 트레이스(448)는 커넥터(469)에 의해 트레이스(422)에 커플링될 수 있다. 제3 세트의 커넥터들(470-481)은 제2 서브세트의 트레이스들(422-430)을 제3 서브세트의 트레이스들(452-458)에 커플링하도록 구성될 수 있다. 예시하자면, 트레이스(422)는 커넥터(470)에 의해 트레이스(452)에 커플링될 수 있고, 트레이스(452)는 커넥터(472)에 의해 트레이스(424)에 커플링될 수 있고, 트레이스(424)는 커넥터(474)에 의해 트레이스(454)에 커플링될 수 있고, 트레이스(454)는 커넥터(476)에 의해 트레이스(426)에 커플링될 수 있고, 트레이스(426)는 커넥터(478)에 의해 트레이스(456)에 커플링될 수 있고, 트레이스(456)는 커넥터(479)에 의해 트레이스(428)에 커플링될 수 있고, 트레이스(428)는 커넥터(480)에 의해 트레이스(458)에 커플링될 수 있고, 트레이스(458)는 커넥터(481)에 의해 트레이스(430)에 커플링될 수 있다.

[0064] 커넥터들(260-284)은, 예시적이고 비제한적인 예들로서, 하나 또는 그 초과의 비아 구조들, 하나 또는 그 초과의 범프 구조들, 또는 이들의 조합을 포함할 수 있다. 예시하자면, 범프 구조의 일 예가 485로 도시되어 있으며, 여기서, 인덕터, 이를테면, 도 1의 인덕터(140)의 제1 트레이스(488)가 제1 기판(486)(예컨대, 제1 칩 또는 제1 패키지)과 연관되고 인덕터의 제2 트레이스(489)는 제2 기판(487)(예컨대, 제2 칩 또는 제2 패키지)과 연관된다. 제1 트레이스(488)는 범프(490), 이를테면, 솔더 범프에 의해 제2 트레이스(489)에 커플링된다. 특정 예시적인 예에서, 제1 트레이스(488)는 트레이스(440)를 포함할 수 있고, 제2 트레이스(489)는 트레이스(410)를 포함할 수 있고, 범프(490)는 커넥터(460)을 포함할 수 있다.

[0065] 비아 구조의 일 예가 495로 도시되어 있으며, 여기서, 인덕터, 이를테면, 도 1의 인덕터(140)의 제1 트레이스(497) 및 제2 트레이스(498)는 기판(496)(예컨대, 칩 또는 패키지)과 연관된다. 예컨대, 기판(496)은 기판(402)을 포함할 수 있다. 일부 구현들에서, 기판은 실리콘 기판을 포함할 수 있다. 다른 구현들에서, 기판은 유리 기판을 포함할 수 있다. 제1 트레이스(497)는 비아 구조(499), 이를테면, TSV(Through-Silicon Via) 또는 관통-유리 비아에 의해 제2 트레이스(498)에 커플링될 수 있다. 특정 예시적인 예에서, 제1 트레이스(497)는 트레이스(440)를 포함할 수 있고, 제2 트레이스(498)는 트레이스(410)를 포함할 수 있고, 비아 구조(499)는 커넥터(460)를 포함할 수 있다.

[0066] 인덕터 구조(400)의 각각의 층과 연관된 평행한 트레이스들의 서브세트를 포함함으로써, 인덕터 구조(400)는 종래의 인덕터와 비교하여 콤팩트한 설계를 가질 수 있고 그리고/또는 감소된 면적을 가질 수 있다. 부가적으로, 인덕터 구조(400)는 종래의 인덕터와 비교하여 개선된 인덕턴스 및/또는 개선된 품질 인자(Q)를 갖는다.

[0067] 도 5를 참조하면, 인덕터 구조(500)의 예시적인 양상이 도시되어 있다. 인덕터 구조(500)는 다수의 세트들의 트레이스들을 포함할 수 있다. 인덕터 구조(500)는 도 1의 인덕터 구조(142)를 포함할 수 있다. 각각의 세트의 트레이스들은, 인덕터, 이를테면, 도 1의 인덕터(140)의 상이한 층과 연관될 수 있다. 예컨대, 인덕터(예컨대, 인덕터 구조(500))는 제1 층(501), 제2 층(520), 제3 층(540), 및 제4 층(560)을 포함할 수 있다. 인덕터 구조(500)가 4개의 층들을 갖는 것으로 예시되었지만, 다른 구현들에서, 인덕터 구조(500)는 5개 이상의 층들 또는 3개 이하의 층들을 포함할 수 있다.

[0068] 제1 층(501)은 제1 세트의 트레이스들(502-518)을 포함할 수 있다. 제1 세트의 트레이스들(502-518)은 도 1의 제1 세트의 트레이스들(예컨대, 제1 트레이스(150), 제2 트레이스(152), 및/또는 추가 트레이스(194))을 포함할 수 있다. 제1 세트의 트레이스들(502-518)은 서로 평행한 제1 서브세트의 트레이스들(502-508) 및 제1 서브세트의 트레이스들(502-508)과 평행하지 않은 제2 서브세트의 트레이스들(510-518)을 포함할 수 있다. 트레이스(518)의 제1 부분(519)은 인덕터 구조(500)의 제1 단자와 연관될 수 있다.

[0069] 제2 층(520)은 제2 세트의 트레이스들(522-536)을 포함할 수 있다. 제2 세트의 트레이스들(522-536)은 도 1의 제3 세트의 트레이스들(예컨대, 제4 트레이스(170))을 포함할 수 있다. 제2 세트의 트레이스들(522-536)은 제3 서브세트의 트레이스들(522-528) 및 제4 서브세트의 트레이스들(530-536)을 포함할 수 있다. 제3 서브세트의 트레이스들(522-528)은 서로 그리고/또는 제1 서브세트의 트레이스들(502-508)과 평행할 수 있다. 제4 서브세트의 트레이스들(530-536)은 제3 서브세트의 트레이스들(530-536)과 평행하지 않을 수 있다. 트레이스(536)의 제2 부분(521)은 인덕터 구조(500)의 제2 단자와 연관될 수 있다.

[0070] 제3 층(540)은 제3 세트의 트레이스들(542-556)을 포함할 수 있다. 제3 세트의 트레이스들(542-556)은 제5 서브세트의 트레이스들(552-556) 및 제6 서브세트의 트레이스들(542-550)을 포함할 수 있다. 제5 서브세트의 트레이스들(552-556)은 서로와, 제3 서브세트의 트레이스들(522-528)과 그리고/또는 제1 서브세트의 트레이스들(502-508)과 평행할 수 있다. 제6 서브세트의 트레이스들(542-550)은 제5 서브세트의 트레이스들(552-556)과 평행하지 않을 수 있다.

[0071] 제4 층(560)은 제4 세트의 트레이스들(562-578)을 포함할 수 있다. 제4 세트의 트레이스들(562-578)은 도 1의 제2 세트의 트레이스들(예컨대, 제3 트레이스(160))을 포함할 수 있다. 제4 세트의 트레이스들(562-578)은 제7 서브세트의 트레이스들(572-578) 및 제8 서브세트의 트레이스들(562-570)을 포함할 수 있다. 제7 서브세트의 트레이스들(572-578)은 서로와, 제5 서브세트의 트레이스들(552-556)과, 제3 서브세트의 트레이스들(522-528)과 그리고/또는 제1 서브세트의 트레이스들(502-508)과 평행할 수 있다. 제8 서브세트의 트레이스들(562-570)의 각각의 트레이스는 제7 서브세트의 트레이스들(572-578)과 평행하지 않을 수 있다.

[0072] 인덕터 구조(500)는 커넥터들(명확함을 위해 도시하지 않고 생략함)을 포함할 수 있다. 예컨대, 커넥터들은 하나 또는 그 초과의 비아 구조들, 하나 또는 그 초과의 범프들, 또는 이들의 조합을 포함할 수 있다. 점선들(590-598) 각각은 인덕터 구조(500)에 포함될 수 있는 커넥터를 나타낸다. 커넥터들은 상이한 층들의 트레이스들을 커플링하도록 구성될 수 있다. 예컨대, 커넥터들은 제1 세트의 트레이스들(502-518)을 제4 세트의 트레이스들(562-578)에 커플링하도록 구성된 제1 세트의 커넥터들, 제1 세트의 트레이스들(502-518)을 제2 세트의 트레이스들(522-536)에 커플링하도록 구성된 제2 세트의 커넥터들, 및 제2 세트의 트레이스들(522-536)을 제3 세트의 트레이스들(542-556)에 커플링하도록 구성된 제3 세트의 커넥터들을 포함할 수 있다.

[0073] 제1 세트의 커넥터들은 제1 서브세트의 커넥터들, 제2 서브세트의 커넥터들, 및 제3 서브세트의 커넥터들을 포함할 수 있다. 제1 서브세트의 커넥터들은 제1 서브세트의 트레이스들(502-508)을 제8 서브세트의 트레이스들(562-570)에 커플링하도록 구성될 수 있다. 예시하자면, 트레이스(502)는 제1 서브세트의 커넥터들의 제1 커넥터에 의해 트레이스(562)에 커플링될 수 있고(점선(592)으로 표현됨), 트레이스(562)는 제1 서브세트의 커넥터들의 제2 커넥터에 의해 트레이스(504)에 커플링될 수 있고, 트레이스(504)는 제1 서브세트의 커넥터들의 제3 커넥터에 의해 트레이스(564)에 커플링될 수 있고, 트레이스(564)는 제1 서브세트의 커넥터들의 제4 커넥터에 의해 트레이스(506)에 커플링될 수 있고, 트레이스(506)는 제1 서브세트의 커넥터들의 제5 커넥터에 의해 트레이스(566)에 커플링될 수 있고, 트레이스(566)는 제1 서브세트의 커넥터들의 제6 커넥터에 의해 트레이스(507)에 커플링될 수 있고, 트레이스(507)는 제1 서브세트의 커넥터들의 제7 커넥터에 의해 트레이스(568)에 커플링될 수 있고, 트레이스(568)는 제1 서브세트의 커넥터들의 제8 커넥터에 의해 트레이스(508)에 커플링될 수 있고, 트레이스(508)는 제1 서브세트의 커넥터들의 제9 커넥터에 의해 트레이스(570)에 커플링될 수 있다.

[0074] 제2 서브세트의 커넥터들은 제2 서브세트의 트레이스들(510-518)을 제7 서브세트의 트레이스들(572-578)에 커플링하도록 구성될 수 있다. 예시하자면, 트레이스(510)는 제2 서브세트의 커넥터들의 제1 커넥터에 의해 트레이스(572)에 커플링될 수 있고, 트레이스(572)는 제2 서브세트의 커넥터들의 제2 커넥터에 의해 트레이스(512)에 커플링될 수 있고, 트레이스(512)는 제2 서브세트의 커넥터들의 제3 커넥터에 의해 트레이스(574)에 커플링될 수 있고, 트레이스(574)는 제2 서브세트의 커넥터들의 제4 커넥터에 의해 트레이스(514)에 커플링될 수 있고, 트레이스(514)는 제2 서브세트의 커넥터들의 제5 커넥터에 의해 트레이스(576)에 커플링될 수 있고, 트레이스(576)는 제2 서브세트의 커넥터들의 제6 커넥터에 의해 트레이스(516)에 커플링될 수 있고, 트레이스(516)는 제2 서브세트의 커넥터들의 제7 커넥터에 의해 트레이스(578)에 커플링될 수 있고(점선(596)으로 표현됨), 트레이스(578)는 제2 서브세트의 커넥터들의 제8 커넥터에 의해 트레이스(518)에 커플링될 수 있다(점선(690)으로 표현됨).

[0075] 제3 서브세트의 커넥터들은 제8 서브세트의 트레이스들(562-570)을 제2 서브세트의 트레이스들(510-518)에 커플링하도록 구성될 수 있다. 예컨대, 제3 서브세트의 커넥터들은 제8 서브세트의 트레이스들(562-570)을 제2 서브세트의 트레이스들(510-518)에 커플링하는 단일 커넥터를 포함할 수 있다. 예시하자면, 제3 서브세트의 커넥터들은 트레이스(510)를 트레이스(570)에 커플링하도록 구성된 커넥터를 포함할 수 있다.

[0076] 제2 세트의 커넥터들은 제1 서브세트의 트레이스들(502-508)을 제3 서브세트의 트레이스들(522-528)에 커플링하도록 구성될 수 있다. 일부 구현들에서, 제2 세트의 커넥터들은 트레이스(502)를 트레이스(522)에 커플링하도록 구성된 단일 커넥터를 포함할 수 있다. 예시하자면, 트레이스(502)는 제2 세트의 커넥터들의 커넥터에 의해 트레이스(522)에 커플링될수 있다(점선(594)으로 표현됨).

[0077] 제3 서브세트의 커넥터들은 제4 서브세트의 커넥터들, 제5 서브세트의 커넥터들, 및 제6 서브세트의 커넥터들을 포함할 수 있다. 제4 서브세트의 커넥터들은 제3 서브세트의 트레이스들(522-528)을 제6 서브세트의 트레이스들(542-550)에 커플링하도록 구성될 수 있다. 예시하자면, 트레이스(522)는 제4 서브세트의 커넥터들의 제1 커넥터에 의해 트레이스(542)에 커플링될 수 있고, 트레이스(542)는 제4 서브세트의 커넥터들의 제2 커넥터에 의해 트레이스(524)에 커플링될 수 있고, 트레이스(524)는 제4 서브세트의 커넥터들의 제3 커넥터에 의해 트레이스(544)에 커플링될 수 있고, 트레이스(544)는 제4 서브세트의 커넥터들의 제4 커넥터에 의해 트레이스(526)에 커플링될 수 있고, 트레이스(526)는 제4 서브세트의 커넥터들의 제5 커넥터에 의해 트레이스(546)에 커플링될 수 있고, 트레이스(546)는 제4 서브세트의 커넥터들의 제6 커넥터에 의해 트레이스(527)에 커플링될 수 있고, 트레이스(527)는 제4 서브세트의 커넥터들의 제7 커넥터에 의해 트레이스(548)에 커플링될 수 있고, 트레이스(548)는 제4 서브세트의 커넥터들의 제8 커넥터에 의해 트레이스(528)에 커플링될 수 있고, 트레이스(528)는 제4 서브세트의 커넥터들의 제9 커넥터에 의해 트레이스(550)에 커플링될 수 있다.

[0078] 제5 서브세트의 커넥터들은 제4 서브세트의 트레이스들(530-536)을 제5 서브세트의 트레이스들(552-556)에 커플링하도록 구성될 수 있다. 예시하자면, 트레이스(530)는 제5 서브세트의 커넥터들의 제1 커넥터에 의해 트레이스(552)에 커플링될 수 있고(점선(598)으로 표현됨), 트레이스(552)는 제5 서브세트의 커넥터들의 제2 커넥터에 의해 트레이스(532)에 커플링될 수 있고, 트레이스(532)는 제5 서브세트의 커넥터들의 제3 커넥터에 의해 트레이스(554)에 커플링될 수 있고, 트레이스(554)는 제5 서브세트의 커넥터들의 제4 커넥터에 의해 트레이스(534)에 커플링될 수 있고, 트레이스(534)는 제5 서브세트의 커넥터들의 제5 커넥터에 의해 트레이스(556)에 커플링될 수 있고, 트레이스(556)는 제5 서브세트의 커넥터들의 제6 커넥터에 의해 트레이스(536)에 커플링될 수 있다.

[0079] 제6 서브세트의 커넥터들은 제6 서브세트의 트레이스(542-550)를 제4 서브세트의 트레이스들(530-536)에 커플링하도록 구성될 수 있다. 예컨대, 제6 서브세트의 커넥터들은 제6 서브세트의 트레이스(542-550)를 제4 서브세트의 트레이스들(530-536)에 커플링하는 단일 커넥터를 포함할 수 있다. 예시하자면, 제6 서브세트의 커넥터들은 트레이스(530)를 트레이스(550)에 커플링하도록(점선(597)으로 표현됨) 구성된 커넥터를 포함할 수 있다.

[0080] 도 6을 참조하면, 인덕터 구조(600)의 예시적인 양상이 도시되어 있다. 인덕터 구조(600)는 다수의 세트들의 트레이스들을 포함할 수 있다. 인덕터 구조(600)는 도 1의 인덕터 구조(142)를 포함할 수 있다. 각각의 세트의 트레이스들은, 인덕터, 이를테면, 도 1의 인덕터(140)의 상이한 층과 연관될 수 있다. 예컨대, 인덕터(예컨대, 인덕터 구조(600))는 제1 층(601), 제2 층(620), 제3 층(640), 및 제4 층(660)을 포함할 수 있다. 인덕터 구조(600)가 4개의 층들을 갖는 것으로 예시되었지만, 다른 구현들에서, 인덕터 구조(600)는 5개 이상의 층들 또는 3개 이하의 층들을 포함할 수 있다.

[0081] 제1 층(601)은 제1 세트의 트레이스들(602-616)를 포함할 수 있다. 제1 세트의 트레이스들(602-616)은 도 1의 제1 세트의 트레이스들(예컨대, 제1 트레이스(150), 제2 트레이스(152), 및/또는 추가 트레이스(194))을 포함할 수 있다. 제1 세트의 트레이스들(602-616)은 서로 평행한 제1 서브세트의 트레이스들(602-606) 및 제1 서브세트의 트레이스들(602-606)과 평행하지 않은 제2 서브세트의 트레이스들(608-616)을 포함할 수 있다. 트레이스(616)의 제1 부분(619)은 인덕터 구조(600)의 제1 단자와 연관될 수 있다.

[0082] 제2 층(620)은 제2 세트의 트레이스들(622-638)을 포함할 수 있다. 제2 세트의 트레이스들(622-638)은 도 1의 제3 세트의 트레이스들(예컨대, 제4 트레이스(170))을 포함할 수 있다. 제2 세트의 트레이스들(622-638)은 제3 서브세트의 트레이스들(632-638) 및 제4 서브세트의 트레이스들(622-630)을 포함할 수 있다. 제3 서브세트의 트레이스들(632-638)은 서로 그리고/또는 제1 서브세트의 트레이스들(602-606)과 평행할 수 있다. 제4 서브세트의 트레이스들(622-630)은 제3 서브세트의 트레이스들(632-638)과 평행하지 않을 수 있다. 트레이스(638)의 제2 부분(621)은 인덕터 구조(600)의 제2 단자와 연관될 수 있다.

[0083] 제3 층(640)은 제3 세트의 트레이스들(642-656)을 포함할 수 있다. 제3 세트의 트레이스들(642-656)은 제5 서브세트의 트레이스들(642-648) 및 제6 서브세트의 트레이스들(650-656)을 포함할 수 있다. 제5 서브세트의 트레이스들(642-648)은 서로와, 제3 서브세트의 트레이스들(632-638)과 그리고/또는 제1 서브세트의 트레이스들(602-606)과 평행할 수 있다. 제6 서브세트의 트레이스들(650-656)은 제5 서브세트의 트레이스들(642-648)과 평행하지 않을 수 있다.

[0084] 제4 층(660)은 제4 세트의 트레이스들(662-678)을 포함할 수 있다. 제3 세트의 트레이스들(662-678)은 도 1의 제2 세트의 트레이스들(예컨대, 제3 트레이스(160))을 포함할 수 있다. 제4 세트의 트레이스들(662-678)은 제7 서브세트의 트레이스들(672-678) 및 제8 서브세트의 트레이스들(662-670)을 포함할 수 있다. 제7 서브세트의 트레이스들(672-678)은 서로와, 제5 서브세트의 트레이스들(642-648)과, 제3 서브세트의 트레이스들(632-638)과 그리고/또는 제1 서브세트의 트레이스들(602-606)과 평행할 수 있다. 제8 서브세트의 트레이스들(662-670)은 제7 서브세트의 트레이스들(672-678)과 평행하지 않을 수 있다.

[0085] 인덕터 구조(600)는 커넥터들(명확함을 위해 도시하지 않고 생략함)을 포함할 수 있다. 예컨대, 커넥터들은 하나 또는 그 초과의 비아 구조들, 하나 또는 그 초과의 범프들, 또는 이들의 조합을 포함할 수 있다. 점선들(690-699) 각각은 인덕터 구조(600)에 포함될 수 있는 커넥터를 나타낸다. 커넥터들은 상이한 층들의 트레이스들을 커플링하도록 구성될 수 있다. 예컨대, 커넥터들은 제1 세트의 트레이스들(602-616)을 제4 세트의 트레이스들(662-678)에 커플링하도록 구성된 제1 세트의 커넥터들, 제1 세트의 트레이스들(602-616)을 제2 세트의 트레이스들(622-638)에 커플링하도록 구성된 제2 세트의 커넥터들, 및 제2 세트의 트레이스들(622-638)을 제3 세트의 트레이스들(642-656)에 커플링하도록 구성된 제3 세트의 커넥터들을 포함할 수 있다.

[0086] 제1 세트의 커넥터들은 제1 서브세트의 커넥터들, 제2 서브세트의 커넥터들, 및 제3 서브세트의 커넥터들을 포함할 수 있다. 제1 서브세트의 커넥터들은 제1 서브세트의 트레이스들(602-606)을 제8 서브세트의 트레이스들(662-670)에 커플링하도록 구성될 수 있다. 예시하자면, 트레이스(602)는 제1 서브세트의 커넥터들의 제1 커넥터에 의해 트레이스(662)에 커플링될 수 있고(점선(690)으로 표현됨), 트레이스(662)는 제1 서브세트의 커넥터들의 제2 커넥터에 의해 트레이스(603)에 커플링될 수 있고, 트레이스(603)는 제1 서브세트의 커넥터들의 제3 커넥터에 의해 트레이스(664)에 커플링될 수 있고, 트레이스(664)는 제1 서브세트의 커넥터들의 제4 커넥터에 의해 트레이스(604)에 커플링될 수 있고, 트레이스(604)는 제1 서브세트의 커넥터들의 제5 커넥터에 의해 트레이스(668)에 커플링될 수 있고, 트레이스(668)는 제1 서브세트의 커넥터들의 제6 커넥터에 의해 트레이스(605)에 커플링될 수 있고, 트레이스(605)는 제1 서브세트의 커넥터들의 제7 커넥터에 의해 트레이스(669)에 커플링될 수 있고, 트레이스(669)는 제1 서브세트의 커넥터들의 제8 커넥터에 의해 트레이스(606)에 커플링될 수 있고, 트레이스(606)는 제1 서브세트의 커넥터들의 제9 커넥터에 의해 트레이스(670)에 커플링될 수 있다.

[0087] 제2 서브세트의 커넥터들은 제2 서브세트의 트레이스들(608-616)을 제7 서브세트의 트레이스들(672-678)에 커플링하도록 구성될 수 있다. 예시하자면, 트레이스(608)는 제2 서브세트의 커넥터들의 제1 커넥터에 의해 트레이스(672)에 커플링될 수 있고, 트레이스(672)는 제2 서브세트의 커넥터들의 제2 커넥터에 의해 트레이스(610)에 커플링될 수 있고, 트레이스(610)는 제2 서브세트의 커넥터들의 제3 커넥터에 의해 트레이스(674)에 커플링될 수 있고, 트레이스(674)는 제2 서브세트의 커넥터들의 제4 커넥터에 의해 트레이스(612)에 커플링될 수 있고, 트레이스(612)는 제2 서브세트의 커넥터들의 제5 커넥터에 의해 트레이스(676)에 커플링될 수 있고, 트레이스(676)는 제2 서브세트의 커넥터들의 제6 커넥터에 의해 트레이스(614)에 커플링될 수 있고, 트레이스(614)는 제2 서브세트의 커넥터들의 제7 커넥터에 의해 트레이스(678)에 커플링될 수 있고(점선(696)으로 표현됨), 트레이스(678)는 제2 서브세트의 커넥터들의 제8 커넥터에 의해 트레이스(616)에 커플링될 수 있다(점선(695)으로 표현됨).

[0088] 제3 서브세트의 커넥터들은 제2 서브세트의 트레이스들(608-616)을 제8 서브세트의 트레이스들(662-670)에 커플링하도록 구성될 수 있다. 예컨대, 제3 서브세트의 커넥터들은 제2 서브세트의 트레이스들(608-616)을 제8 서브세트의 트레이스들(662-670)에 커플링하는 단일 커넥터를 포함할 수 있다. 예시하자면, 제3 서브세트의 커넥터들은 트레이스(608)를 트레이스(670)에 커플링하도록 구성된 커넥터를 포함할 수 있다.

[0089] 제2 세트의 커넥터들은 제1 서브세트의 트레이스들(602-606)을 제4 서브세트의 트레이스들(622-630)에 커플링하도록 구성될 수 있다. 일부 구현들에서, 제2 세트의 커넥터들은 트레이스(602)를 트레이스(622)에 커플링하도록 구성된 단일 커넥터를 포함할 수 있다. 예시하자면, 트레이스(602)는 제2 세트의 커넥터들의 커넥터에 의해 트레이스(622)에 커플링될 수 있다(점선(692)으로 표현됨).

[0090] 제3 서브세트의 커넥터들은 제4 서브세트의 커넥터들, 제5 서브세트의 커넥터들, 및 제6 서브세트의 커넥터들을 포함할 수 있다. 제4 서브세트의 커넥터들은 제3 서브세트의 트레이스들(632-638)을 제6 서브세트의 트레이스들(650-656)에 커플링하도록 구성될 수 있다. 예시하자면, 트레이스(650)는 제4 서브세트의 커넥터들의 제1 커넥터에 의해 트레이스(632)에 커플링될 수 있고(점선(697)로 표현됨), 트레이스(632)는 제4 서브세트의 커넥터들의 제2 커넥터에 의해 트레이스(652)에 커플링될 수 있고(점선(699)로 표현됨), 트레이스(652)는 제4 서브세트의 커넥터들의 제3 커넥터에 의해 트레이스(634)에 커플링될 수 있고, 트레이스(634)는 제4 서브세트의 커넥터들의 제4 커넥터에 의해 트레이스(654)에 커플링될 수 있고, 트레이스(654)는 제4 서브세트의 커넥터들의 제5 커넥터에 의해 트레이스(636)에 커플링될 수 있고, 트레이스(636)는 제4 서브세트의 커넥터들의 제6 커넥터에 의해 트레이스(656)에 커플링될 수 있고, 트레이스(656)는 제4 서브세트의 커넥터들의 제7 커넥터에 의해 트레이스(638)에 커플링될 수 있다.

[0091] 제5 서브세트의 커넥터들은 제4 서브세트의 트레이스들(622-630)을 제5 서브세트의 트레이스들(642-648)에 커플링하도록 구성될 수 있다. 예시하자면, 트레이스(622)는 제4 서브세트의 커넥터들의 제1 커넥터에 의해 트레이스(642)에 커플링될 수 있고(점선(694)로 표현됨), 트레이스(642)는 제4 서브세트의 커넥터들의 제2 커넥터에 의해 트레이스(624)에 커플링될 수 있고, 트레이스(624)는 제4 서브세트의 커넥터들의 제3 커넥터에 의해 트레이스(644)에 커플링될 수 있고, 트레이스(644)는 제4 서브세트의 커넥터들의 제4 커넥터에 의해 트레이스(626)에 커플링될 수 있고, 트레이스(626)는 제4 서브세트의 커넥터들의 제5 커넥터에 의해 트레이스(646)에 커플링될 수 있고, 트레이스(646)는 제4 서브세트의 커넥터들의 제6 커넥터에 의해 트레이스(628)에 커플링될 수 있고, 트레이스(628)는 제4 서브세트의 커넥터들의 제7 커넥터에 의해 트레이스(648)에 커플링될 수 있고, 트레이스(648)는 제4 서브세트의 커넥터들의 제8 커넥터에 의해 트레이스(630)에 커플링될 수 있다.

[0092] 제6 서브세트의 커넥터들은 제6 서브세트의 트레이스들(650-656)을 제4 서브세트의 트레이스들(622-630)에 커플링하도록 구성될 수 있다. 예컨대, 제6 서브세트의 커넥터들은 제6 서브세트의 트레이스들(650-656)을 제4 서브세트의 트레이스들(622-630)에 커플링하는 단일 커넥터를 포함할 수 있다. 예시하자면, 제6 서브세트의 커넥터들은 트레이스(630)를 트레이스(650)에 커플링하도록 구성된 커넥터를 포함할 수 있다.

[0093] 도 7를 참조하면, 인덕터 구조를 형성하는 방법(700)의 예시적인 양상의 흐름도가 도시된다. 인덕터 구조는 인덕터, 이를테면, 도 1의 인덕터(140)에 포함될 수 있다. 인덕터 구조는 도 1의 인덕터 구조(142), 도 2의 인덕터 구조(200), 도 3의 인덕터 구조(300), 도 4의 인덕터 구조(400), 도 5의 인덕터 구조(500), 또는 도 6의 인덕터 구조(600)을 포함할 수 있다.

[0094] 방법(700)은, 702에서, 제1 인덕터 층에 대응하는 제1 세트의 트레이스들을 형성하는 단계를 포함할 수 있으며, 제1 세트의 트레이스들은 제1 트레이스 및 제2 트레이스를 포함하고, 제1 트레이스는 제2 트레이스와 평행하고, 제1 트레이스의 치수는 제2 트레이스의 대응하는 치수와는 상이하다. 예컨대, 제1 트레이스는 제2 트레이스와는 상이한 길이 및/또는 폭을 가질 수 있다. 제1 세트의 트레이스들은 다수의 트레이스들을 포함할 수 있다. 예컨대, 제1 세트의 트레이스들은 제1 트레이스(150), 제2 트레이스(152), 도 1의 추가 트레이스(194), 도 2의 트레이스들(212-218), 도 3의 트레이스들(312-318), 도 4의 트레이스들(410-418), 도 5의 트레이스들(502-508), 또는 도 6의 트레이스들(602-606)을 포함할 수 있다. 제1 세트의 트레이스들(예컨대, 다수의 트레이스들)의 각각의 트레이스는 상이한 길이 및/또는 상이한 폭을 가질 수 있다. 예컨대, 제1 길이는 제2 길이보다 짧을 수 있다. 다른 예로서, 제1 트레이스의 제1 폭은 제2 트레이스의 제2 폭과는 상이할(예컨대, 더 좁을) 수 있다. 일부 구현들에서, 제1 세트의 트레이스들은 테이퍼형 구성을 가질 수 있다.

[0095] 방법(700)은, 704에서, 제2 인덕터 층에 대응하는 제2 세트의 트레이스들을 형성하는 단계를 더 포함하며, 제2 세트의 트레이스들은 제1 세트의 트레이스들에 커플링되고, 제2 세트의 트레이스들은 제3 트레이스를 포함하고, 제3 트레이스는 제1 트레이스와 제2 트레이스에 커플링된다. 제2 세트의 트레이스들은 도 1의 제3 트레이스(160), 도 2의 트레이스들(242-246), 도 3의 트레이스들(342-346), 도 4의 트레이스들(440-448), 도 5의 트레이스들(562-570), 또는 도 6의 트레이스들(662-670)을 포함할 수 있다.

[0096] 방법(700)은, 706에서, 제3 인덕터 층에 대응하는 제3 세트의 트레이스들을 형성하는 단계를 더 포함할 수 있으며, 제3 세트의 트레이스들이 제1 세트의 트레이스들에 커플링되고, 제3 층이 제1 층과 제2 층 사이에 포지셔닝된다. 제3 세트의 트레이스들은 도 1의 제4 트레이스(170), 트레이스들(222-228), 도 3의 트레이스들(322-326), 도 5의 트레이스들(522-528), 또는 도 6의 트레이스들(622-630)을 포함할 수 있다. 일부 구현들에서, 제3 세트의 트레이스들은 제4 트레이스 및 제4 트레이스와 평행한 제5 트레이스를 포함한다. 제4 트레이스 및 제5 트레이스는 상이한 길이들을 가질 수 있다. 제4 트레이스는 제2 트레이스에 커플링될 수 있다. 특정 구현들에서, 제1 트레이스는 제5 트레이스와 적어도 부분적으로 중첩할 수 있고 제2 트레이스는 제4 트레이스와 적어도 부분적으로 중첩할 수 있다. 다른 구현들에서, 제1 트레이스는 제5 트레이스 전체와 중첩할 수 있고 그리고/또는 제2 트레이스는 제4 트레이스 전체와 중첩할 수 있다.

[0097] 일부 구현들에서, 방법(700)은 제1 세트의 트레이스들을 제2 세트의 트레이스들에 커플링하도록 구성된 제1 세트의 커넥터들을 형성하는 단계를 포함할 수 있다. 예컨대, 제1 세트의 커넥터들은 다수의 커넥터들, 이를테면, 도 1의 커넥터들(180, 182), 도 2의 커넥터들(260-270), 도 3의 커넥터들(360-370), 또는 도 4의 커넥터들(460-468)을 포함할 수 있다. 부가적으로 또는 대안으로, 방법(700)은 제1 세트의 트레이스들을 제3 세트의 트레이스들에 커플링하도록 구성된 제2 세트의 커넥터들을 형성하는 단계를 포함할 수 있다. 예컨대, 제2 세트의 커넥터들은 도 1의 제3 커넥터(184), 도 2의 커넥터(272), 또는 도 3의 커넥터(372)를 포함할 수 있다. 제2 세트의 커넥터들의 적어도 하나의 커넥터는 비아 구조(예컨대, 도 4의 비아 구조(499)), 범프(예컨대, 도 4의 범프(490)), 또는 이들의 조합을 포함할 수 있다. 특정 구현에서, 제2 세트의 커넥터들은 단일 커넥터를 포함한다.

[0098] 일부 구현들에서, 방법(700)은 제4 인덕터 층에 대응하는 제4 세트의 트레이스들을 형성하는 단계를 포함할 수 있다. 예컨대, 제4 세트의 트레이스들은 도 2의 트레이스들(232-236), 도 3의 트레이스들(332-336), 도 5의 트레이스들(542-550), 또는 도 6의 트레이스들(642-650)을 포함할 수 있다. 제4 층은 제1 층과 제2 층 사이에 포지셔닝될 수 있다. 제3 층은 제1 층과 제4 층 사이에 포지셔닝될 수 있다. 제4 세트의 트레이스들은 제6 트레이스 및 제6 트레이스와 평행한 제7 트레이스를 포함한다. 특정 구현에서, 제3 트레이스는 제6 트레이스 및 제7 트레이스에 커플링될 수 있다. 방법(700)은 제3 세트의 트레이스들을 제4 세트의 트레이스들에 커플링하도록 구성된 제3 세트의 커넥터들을 형성하는 단계를 포함할 수 있다. 예컨대, 제3 세트의 커넥터들은 도 2의 커넥터들(274-284) 또는 도 3의 커넥터들(374-382)을 포함할 수 있다.

[0099] 일부 구현들에서, 제1 세트의 트레이스들은 제1 트레이스 및 제2 트레이스와 평행한 제8 트레이스를 더 포함한다. 예컨대, 제1 트레이스, 제2 트레이스, 및 제8 트레이스는 도 1의 제1 트레이스(150), 제2 트레이스(152), 및 추가 트레이스(194)를 각각 포함할 수 있다. 다른 예로서, 제1 트레이스, 제2 트레이스, 및 제8 트레이스는 도 2의 트레이스(216), 트레이스(214), 및 트레이스(212)를 각각 포함할 수 있다. 제2 트레이스는 제1 트레이스와 제8 트레이스 사이에 포지셔닝될 수 있다. 제1 트레이스 및 제2 트레이스는 제1 거리만큼 떨어져있을 수 있고, 제2 트레이스 및 제8 트레이스는 제2 거리만큼 떨어져있을 수 있다. 제1 거리는 제2 거리와 상이할 수 있다. 예컨대, 제1 거리는 제2 거리보다 가까울 수 있다.

[00100] 일부 구현들에서, 제1 세트의 트레이스들은 제1 서브세트의 트레이스들 및 제2 서브세트의 트레이스들을 포함할 수 있다. 제1 서브세트의 트레이스들의 각각의 트레이스는 제1 서브세트의 트레이스들의 다른 트레이스들과 평행할 수 있고, 제2 서브세트의 트레이스들의 각각의 트레이스는 제2 서브세트의 트레이스들의 다른 트레이스들과 평행하지 않을 수 있다. 예컨대, 도 5를 참조하면, 제1 세트의 트레이스들(502-518)은 트레이스들(502-508)의 평행한 서브세트 및 트레이스들(510-518)의 평행하지 않은 서브세트를 포함할 수 있다. 다른 예로서, 도 6을 참조하면, 제1 세트의 트레이스들(602-616)은 트레이스들(602-606)의 평행한 서브세트 및 트레이스들(608-616)의 평행하지 않은 서브세트를 포함할 수 있다. 부가적으로, 제2 세트의 트레이스들은 제3 서브세트의 트레이스들 및 제4 서브세트의 트레이스들을 포함할 수 있다. 제3 서브세트의 트레이스들의 각각의 트레이스는 제3 서브세트의 트레이스들의 다른 트레이스들과 평행할 수 있고, 제4 서브세트의 트레이스들의 각각의 트레이스는 제4 서브세트의 트레이스들의 다른 트레이스들과 평행하지 않을 수 있다. 예컨대, 도 5를 참조하면, 제4 세트의 트레이스들(562-578)은 트레이스들(572-578)의 평행한 서브세트 및 트레이스들(562-570)의 평행하지 않은 서브세트를 포함할 수 있다. 다른 예로서, 도 6을 참조하면, 제4 세트의 트레이스들(642-656)은 트레이스들(642-648)의 평행한 서브세트 및 트레이스들(652-656)의 평행하지 않은 서브세트를 포함할 수 있다.

[00101] 방법(700)은 인덕터, 이를테면, 평면 솔레노이드 인덕터를 형성하는 데 사용될 수 있다. 인덕터, 또는 그의 일 부분은 테이퍼형 구성을 갖는 구조(예컨대, 인덕터 구조)를 가질 수 있다. 인덕터는 고품질 계수(Q)를 가질 수 있으며 저 기생 캐패시턴스를 가질 수 있다.

[00102] 도 8을 참조하면, 인덕터 구조를 형성하는 방법(800)의 예시적인 양상의 흐름도가 도시된다. 인덕터 구조는 인덕터, 이를테면, 도 1의 인덕터(140)에 포함될 수 있다. 인덕터 구조는 도 4의 인덕터 구조(400), 도 5의 인덕터 구조(500), 또는 도 6의 인덕터 구조(600)를 포함할 수 있다.

[00103] 방법(800)은, 802에서, 제1 인덕터 층에 대응하는 제1 세트의 트레이스들을 형성하는 단계를 포함할 수 있고, 제1 세트의 트레이스들은 제1 서브세트의 트레이스들 및 제2 서브세트의 트레이스들을 포함하고, 제1 서브세트의 트레이스들의 각각의 트레이스는 제1 서브세트의 트레이스들의 다른 트레이스들과 평행하고, 제2 서브세트의 트레이스들의 적어도 하나의 트레이스는 제1 서브세트의 트레이스들의 각각의 트레이스와 평행하지 않다. 제1 세트의 트레이스들은 도 3의 제1 세트의 트레이스들(410-430), 도 5의 제1 세트의 트레이스들(502-518), 또는 도 6의 제1 세트의 트레이스들(602-616)을 포함할 수 있다. 제1 서브세트의 트레이스들은 도 4의 평행한 서브세트의 트레이스들(410-418), 도 5의 평행한 서브세트의 트레이스들(502-508), 또는 도 6의 평행한 서브세트의 트레이스들(602-606)을 포함할 수 있다.

[00104] 방법(800)은, 804에서, 제2 인덕터 층에 대응하는 제2 세트의 트레이스들을 형성하는 단계를 더 포함할 수 있고, 제2 세트의 트레이스들은 제3 서브세트의 트레이스들 및 제4 서브세트의 트레이스들을 포함하고, 제3 서브세트의 트레이스들의 각각의 트레이스는 제3 서브세트의 트레이스들의 다른 트레이스들과 평행하고, 제4 서브세트의 트레이스들의 적어도 하나의 트레이스는 제3 서브세트의 트레이스들의 각각의 트레이스와 평행하지 않다. 제2 세트의 트레이스들은 도 4의 제2 세트의 트레이스들(440-458), 제4 세트의 트레이스들(562-578), 또는 도 6의 제4 세트의 트레이스들(642-656)을 포함할 수 있다. 제3 서브세트의 트레이스들은 도 4의 평행한 서브세트의 트레이스들(452-458), 도 5의 평행한 서브세트의 트레이스들(572-578), 또는 도 6의 평행한 서브세트의 트레이스들(642-648)을 포함할 수 있다. 제4 서브세트의 트레이스들은 도 4의 평행하지 않은 트레이스들(440-448), 도 5의 평행하지 않은 서브세트의 트레이스들(562-570), 또는 도 6의 평행하지 않은 서브세트의 트레이스들(652-656)을 포함할 수 있다.

[00105] 일부 구현들에서, 방법(800)은 일 세트의 커넥터들을 형성하는 단계를 포함할 수 있다. 예컨대, 일 세트의 커넥터들은 도 4의 일 세트의 커넥터들(460-481)을 포함할 수 있다. 일 세트의 커넥터들은 제1 서브세트의 커넥터들 및 제2 서브세트의 커넥터들을 포함할 수 있다. 제1 서브세트의 커넥터들은 제1 서브세트의 트레이스들을 제4 서브세트의 트레이스들에 커플링하도록 구성될 수 있다. 예컨대, 제1 서브세트의 커넥터들은 도 4의 커넥터들(460-468)을 포함할 수 있다. 제2 서브세트의 커넥터들은 제2 서브세트의 트레이스들을 제3 서브세트의 트레이스들에 커플링하도록 구성될 수 있다. 예컨대, 제2 서브세트의 커넥터들은 도 4의 커넥터들(470-482)을 포함할 수 있다. 적어도 하나의 커넥터는 제2 서브세트의 트레이스들을 제4 서브세트의 커넥터들에 커플링하도록 구성될 수 있다. 예컨대, 도 4를 참조하면, 제2 서브세트의 커넥터들(469)(예컨대, 단일 커넥터)은 제1 세트의 트레이스들의 제1 특정 트레이스, 이를테면, 트레이스(422)를 제2 세트의 트레이스들의 제2 특정 트레이스, 이를테면, 트레이스(448)에 커플링하도록 구성될 수 있다. 제1 세트의 커넥터들의 특정 커넥터는 비아 구조(예컨대, 도 4의 비아 구조(499)), 범프(예컨대, 도 4의 범프(490)), 또는 이들의 조합을 포함할 수 있다. 일부 구현들에서, 제1 세트의 트레이스들은 제1 디바이스의 제1 표면 상에 형성될 수 있고, 제2 세트의 트레이스들은 제2 디바이스의 제2 표면 상에 형성될 수 있다.

[00106] 일부 구현들에서, 방법(800)은 제3 층에 대응하는 제3 세트의 트레이스들을 형성하는 단계를 포함할 수 있다. 제3 세트의 트레이스들은 도 5의 트레이스들(522-536) 또는 도 6의 트레이스들(622-638)을 포함할 수 있다. 제3 세트의 트레이스들은 제5 서브세트의 트레이스들 및 제6 서브세트의 트레이스들을 포함할 수 있다. 예컨대, 제5 서브세트의 트레이스들은 도 5의 트레이스들(522-528) 또는 도 6의 트레이스들(632-638)을 포함할 수 있다. 제6 서브세트의 트레이스들은 도 5의 트레이스들(530-536) 또는 도 6의 트레이스들(622-630)을 포함할 수 있다. 제5 서브세트의 트레이스들의 각각의 트레이스는 제5 서브세트의 트레이스들의 다른 트레이스들과 평행할 수 있고, 제6 서브세트의 트레이스들의 적어도 하나의 트레이스는 제5 서브세트의 트레이스들의 각각의 트레이스와 평행하지 않다.

[00107] 부가적으로 또는 대안으로, 방법(800)은 제4 층에 대응하는 제4 세트의 트레이스들을 형성하는 단계를 포함할 수 있다. 제4 세트의 트레이스들은 도 5의 트레이스들(542-556), 또는 도 6의 트레이스들(642-656)을 포함할 수 있다. 제4 세트의 트레이스들은 제7 서브세트의 트레이스들 및 제8 서브세트의 트레이스들을 포함할 수 있다. 예컨대, 제7 서브세트의 트레이스들은 도 5의 트레이스들(552-556) 또는 도 6의 트레이스들(642-648)을 포함할 수 있다. 제8 서브세트의 트레이스들은 도 5의 트레이스들(542-550), 또는 도 6의 트레이스들(652-656)을 포함할 수 있다. 제7 서브세트의 트레이스들의 각각의 트레이스는 제7 서브세트의 트레이스들의 다른 트레이스들과 평행할 수 있고, 제8 서브세트의 트레이스들의 적어도 하나의 트레이스는 제8 서브세트의 트레이스들의 각각의 트레이스와 평행하지 않다.

[00108] 일부 구현들에서, 커넥터는 제1 세트의 트레이스들을 제3 세트의 트레이스들에 커플링하도록 구성될 수 있다. 예컨대, 도 5를 참조하면, 단일 커넥터가 트레이스들(502-518)의 제1 특정 트레이스, 이를테면, 트레이스(502)를 일 세트의 트레이스들(522-536)의 제2 특정 트레이스, 이를테면, 트레이스(522)에 커플링하도록 구성될 수 있다. 다른 예로서, 도 6을 참조하면, 단일 커넥터가 제1 세트의 트레이스들(602-616)의 제1 특정 트레이스, 이를테면, 트레이스(602)를 일 세트의 트레이스들(622-638)의 제2 특정 트레이스(622)에 커플링하도록 구성될 수 있다.

[00109] 방법(800)은 인덕터, 이를테면, 평면 솔레노이드 인덕터를 형성하는 데 사용될 수 있다. 인덕터, 또는 그의 일 부분은 테이퍼형 구성을 갖는 구조(예컨대, 인덕터 구조)를 가질 수 있다. 인덕터는 고품질 계수(Q)를 가질 수 있으며 저 기생 캐패시턴스를 가질 수 있다.

[00110] 도 7의 방법(700) 및/또는 도 8의 방법(800)은 프로세싱 유닛, 이를테면, CPU(central processing unit), 제어기, FPGA(field-programmable gate array) 디바이스, ASIC(application-specific integrated circuit), 다른 하드웨어 디바이스, 펌웨어 디바이스, 또는 이들의 임의의 조합에 의해 제어될 수 있다. 예로서, 도 7의 방법(700) 및/또는 도 8의 방법(800)은, 제조 장비를 제어하는 명령들을 실행하는 하나 또는 그 초과의 프로세서들에 의해 수행될 수 있다.

[00111] 도 9를 참조하면, 전자 디바이스(900), 이를테면, 무선 통신 디바이스의 특정 예시적인 양상의 블록도가 도시된다. 디바이스(900)는, 메모리(932)에 커플링되는, 프로세서(910), 이를테면, DSP(digital signal processor)를 포함한다. 메모리(932)는 명령들(968)(예컨대, 실행가능한 명령들), 이를테면, 컴퓨터-판독가능 명령들 또는 프로세서-판독가능 명령들을 포함한다. 명령들(968)은, 컴퓨터, 이를테면, 프로세서(910)에 의해 실행가능한 하나 또는 그 초과의 명령들을 포함할 수 있다.

[00112] 도 9는 또한 프로세서(910)에 그리고 디스플레이(928)에 커플링되는 디스플레이 제어기(926)를 도시한다. CODEC(coder/decoder)(934)은 또한 프로세서(910)에 커플링될 수 있다. 스피커(936) 및 마이크로폰(938)이 CODEC(934)에 커플링될 수 있다.

[00113] 도 9는 또한, 무선 인터페이스(940)가 프로세서(910)에 그리고 안테나(942)에 커플링될 수 있다는 것을 나타낸다. 무선 인터페이스(940), 또는 그의 컴포넌트들은 반도체 디바이스(964), 이를테면, 도 1의 인덕터 구조(142), 도 2의 인덕터 구조(200), 도 3의 인덕터 구조(300), 도 4의 인덕터 구조(400), 도 5의 인덕터 구조(500), 또는 도 6의 인덕터 구조(600)을 포함할 수 있다.

[00114] 일부 구현들에서, 반도체 디바이스(964), 프로세서(910), 디스플레이 제어기(926), 메모리(932), CODEC(934), 및 무선 인터페이스(940)는 시스템-인-패키지(system-in-package) 또는 시스템-온-칩(system-on-chip) 디바이스(922)에 포함된다. 일부 구현들에서, 입력 디바이스(930) 및 전원(944)은 시스템-온-칩 디바이스(922)에 커플링된다. 더욱이, 특정 양상에서, 도 9에 예시된 바와 같이, 디스플레이(928), 입력 디바이스(930), 스피커(936), 마이크로폰(938), 안테나(942), 및 전원(944)은 시스템-온-칩 디바이스(922) 외부에 있다. 그러나, 디스플레이(928), 입력 디바이스(930), 스피커(936), 마이크로폰(938), 안테나(942), 및 전원(944) 각각은 시스템-온-칩 디바이스(922)의 컴포넌트, 이를테면, 인터페이스 또는 제어기에 커플링될 수 있다. 반도체 디바이스(964)가 무선 인터페이스(940)(예컨대, 무선 제어기)에 포함되는 것으로 도시되었지만, 다른 구현들에서, 반도체 디바이스(964)는 디바이스(900)의 다른 컴포넌트 또는 디바이스(900)에 커플링된 컴포넌트에 포함될 수 있다. 예컨대, 반도체 디바이스(964)는 프로세서(910), 메모리(932), 전원(944), 입력 디바이스(930), 디스플레이(928), 디스플레이 제어기(926), CODEC(934), 스피커(936), 또는 마이크로폰(938)에 포함될 수 있다.

[00115] 도 1 내지 도 9의 설명된 양상들 중 하나 또는 그 초과의 것과 함께, 전류를 전도하기 위한 제1 수단을 포함할 수 있는 장치가 개시된다. 제1 전도 수단은 제1 트레이스(150), 제2 트레이스(152), 도 1의 추가 트레이스(194), 도 2의 트레이스들(212-218) 중 하나 또는 그 초과의 트레이스들, 도 3의 트레이스들(312-318) 중 하나 또는 그 초과의 트레이스들, 도 4의 트레이스들(410-430) 중 하나 또는 그 초과의 트레이스들, 도 5의 트레이스들(502-518) 중 하나 또는 그 초과의 트레이스들, 도 6의 트레이스들(602-616) 중 하나 또는 그 초과의 트레이스들, 전류를 전도시키도록 구성된 하나 또는 그 초과의 다른 구조들, 또는 이들의 임의의 조합을 포함할 수 있다.

[00116] 장치는 또한 전류를 전도하기 위한 제2 수단을 포함할 수 있다. 제2 전도 수단은 도 1의 제3 트레이스(160), 도 2의 트레이스들(242-246) 중 하나 또는 그 초과의 트레이스들, 도 3의 트레이스들(342-346) 중 하나 또는 그 초과의 트레이스들, 도 4의 트레이스들(440-458) 중 하나 또는 그 초과의 트레이스들, 도 5의 트레이스들(562-578) 중 하나 또는 그 초과의 트레이스들, 도 6의 트레이스들(662-678) 중 하나 또는 그 초과의 트레이스들, 전류를 전도시키도록 구성된 하나 또는 그 초과의 다른 구조들, 또는 이들의 임의의 조합을 포함할 수 있다.

[00117] 장치는 또한 전류를 전도하기 위한 제3 수단을 포함할 수 있다. 제3 전도 수단은 도 1의 제4 트레이스(170), 도 2의 트레이스들(222-228) 중 하나 또는 그 초과의 트레이스들, 도 3의 트레이스들(322-326) 중 하나 또는 그 초과의 트레이스들, 도 5의 트레이스들(522-536) 중 하나 또는 그 초과의 트레이스들, 도 6의 트레이스들(632-638) 중 하나 또는 그 초과의 트레이스들, 전류를 전도시키도록 구성된 하나 또는 그 초과의 다른 구조들, 또는 이들의 임의의 조합을 포함할 수 있다.

[00118] 개시된 양상들 중 하나 또는 그 초과의 것은, 통신 디바이스, 고정 위치 데이터 유닛, 모바일 위치 데이터 유닛, 모바일 폰, 셀룰러 폰, 위성 폰, 컴퓨터, 태블릿, 휴대용 컴퓨터, 디스플레이 디바이스, 미디어 플레이어, 또는 데스크톱 컴퓨터를 포함할 수 있는 시스템 또는 장치, 이를테면, 전자 디바이스(900)에서 구현될 수 있다. 대안으로 또는 추가로, 전자 디바이스(900)는, 셋톱 박스, 엔터테인먼트 유닛, 내비게이션 디바이스, PDA(personal digital assistant), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 뮤직 플레이어, 디지털 뮤직 플레이어, 휴대용 뮤직 플레이어, 비디오 플레이어, 디지털 비디오 플레이어, DVD(digital video disc) 플레이어, 휴대용 디지털 비디오 플레이어, 위성, 차량, 프로세서를 포함하거나 또는 데이터 또는 컴퓨터 명령들을 저장 또는 리트리빙(retrieve)하는 임의의 다른 디바이스, 또는 이들의 결합을 포함할 수 있다. 다른 예시적인 비제한적 예로서, 시스템 또는 장치는 원격 유닛들, 이를테면, 핸드-헬드 PCS(personal communication system) 유닛들, 휴대용 데이터 유닛들, 이를테면, GPS(global positioning system) 인에이블 디바이스들, 계측 장비, 또는 프로세서를 포함하거나 또는 데이터 또는 컴퓨터 명령들을 저장 또는 리트리빙하는 임의의 다른 디바이스, 또는 이들의 임의의 조합을 포함할 수 있다.

[00119] 앞서 개시된 디바이스들 및 기능들은 컴퓨터 판독가능 매체들 상에 저장된 컴퓨터 파일들(예컨대, RTL, GDSII, GERBER 등)로 설계 및 구성될 수 있다. 일부 또는 모든 이러한 파일들은 이러한 파일들에 기반하여 디바이스들을 제조하는 제조 핸들러들에게 제공될 수 있다. 결과적인 제품들은 반도체 웨이퍼들을 포함하며, 이 반도체 웨이퍼들은 이후 반도체 다이들로 절단되고 반도체 칩들로 패키지화된다. 칩들은 이후, 앞서 설명된 디바이스들에서 사용된다. 도 10은 전자 디바이스 제조 프로세스(1000)의 특정 예시적인 양상을 도시한다.

[00120] 물리적 디바이스 정보(1002)는 제조 프로세스(1000)에서, 이를테면, 리서치 컴퓨터(1006)에서 수신된다. 물리적 디바이스 정보(1002)는 도 1의 인덕터 구조 (142), 도 2의 인덕터 구조(200), 도 3의 인덕터 구조(300), 도 4의 인덕터 구조(400), 도 5의 인덕터 구조(500), 도 6의 인덕터 구조(600), 도 7의 방법(700) 및/또는 도 8의 방법(800)에 따라 형성된 반도체 디바이스(예컨대, 인덕터 구조), 또는 이들의 조합의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 포함할 수 있다. 예컨대, 물리적 디바이스 정보(1002)는 리서치 컴퓨터(1006)에 커플링되는 사용자 인터페이스(1004)를 통해 입력되는 물리적 파라미터들, 자료 특징들, 및 구조 정보를 포함할 수 있다. 리서치 컴퓨터(1006)는 컴퓨터 판독가능 매체(예컨대, 비-일시적 컴퓨터 판독가능 매체), 이를테면, 메모리(1010)에 커플링되는 프로세서(1008), 이를테면, 하나 또는 그 초과의 프로세싱 코어들을 포함한다. 메모리(1010)는 프로세서(1008)로 하여금, 물리적 디바이스 정보(1002)를 파일 포맷에 따르도록 변환하여 라이브러리 파일(1012)을 생성하게 하도록 실행가능한 컴퓨터 판독가능 명령들을 저장할 수 있다.

[00121] 일부 구현에서, 라이브러리 파일(1012)은 변환된 설계 정보를 포함하는 적어도 하나의 데이터 파일을 포함한다. 예컨대, 라이브러리 파일(1012)은, EDA(electronic design automation) 툴(1020)과 함께 사용하기 위해 제공되는, 도 1의 인덕터 구조(142), 도 2의 인덕터 구조(200), 도 3의 인덕터 구조(300), 도 4의 인덕터 구조(400), 도 5의 인덕터 구조(500), 도 6의 인덕터 구조(600), 도 7의 방법(700) 및/또는 도 8의 방법(800)에 따라 형성된 반도체 디바이스(예컨대, 인덕터 구조, 또는 이들의 조합을 포함하는 디바이스를 포함하는 디바이스들의 라이브러리를 포함할 수 있다.

[00122] 라이브러리 파일(1012)은 프로세서(1016), 이를테면, 메모리(1018)에 커플링되는 하나 또는 그 초과의 프로세싱 코어들을 포함하는 설계 컴퓨터(1014)에서 EDA 툴(1020)과 함께 사용될 수 있다. EDA 툴(1020)은, 설계 컴퓨터(1014)의 사용자로 하여금, 도 1의 인덕터 구조(142), 도 2의 인덕터 구조(200), 도 3의 인덕터 구조(300), 도 4의 인덕터 구조(400), 도 5의 인덕터 구조(500), 도 6의 인덕터 구조(600), 도 7의 방법(700) 및/또는 도 8의 방법(800)에 따라 형성된 반도체 디바이스(예컨대, 인덕터 구조), 또는 이들의 조합을 포함하는 회로를 설계할 수 있게 하는 프로세서 실행가능 명령들로서 메모리(1018)에 저장될 수 있다. 예컨대, 설계 컴퓨터(1014)의 사용자는 설계 컴퓨터(1014)에 커플링된 사용자 인터페이스(1024)를 통해 회로 설계 정보(1022)를 입력할 수 있다.

[00123] 회로 설계 정보(1022)는 도 1의 인덕터 구조(142), 도 2의 인덕터 구조(200), 도 3의 인덕터 구조(300), 도 4의 인덕터 구조(400), 도 5의 인덕터 구조(500), 도 6의 인덕터 구조(600), 도 7의 방법(700) 및/또는 도 8의 방법(800)에 따라 형성된 반도체 디바이스(예컨대, 인덕터 구조) 또는 이들의 조합의 컴포넌트의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 포함할 수 있다. 예시하자면, 회로 설계 특성은 회로 설계 시 특정 회로들의 식별 및 다른 엘리먼트들에 대한 관계들, 포지셔닝 정보, 특징 사이즈 정보, 상호접속 정보, 또는 도 1의 인덕터 구조(142), 도 2의 인덕터 구조(200), 도 3의 인덕터 구조(300), 도 4의 인덕터 구조(400), 도 5의 인덕터 구조(500), 도 6의 인덕터 구조(600), 도 7의 방법(700) 및/또는 도 8의 방법(800)에 따라 형성된 반도체 디바이스(예컨대, 인덕터 구조) 또는 이들의 조합의 컴포넌트들의 물리적 특성을 나타내는 다른 정보를 포함할 수 있다.

[00124] 설계 컴퓨터(1014)는 파일 포맷에 따르도록, 회로 설계 정보(1022)를 포함하는 설계 정보를 변환하도록 구성될 수 있다. 예시하자면, 파일 포맷은 평면 기하학적 형상들, 텍스트 라벨들, 및 회로 레이아웃에 관한 다른 정보를 계층적 포맷, 이를테면, GDS(Graphic Data System)II 파일 포맷으로 나타내는 데이터베이스 이진 파일 포맷을 포함할 수 있다. 설계 컴퓨터(1014)는, 다른 회로들 또는 정보 이외에도, 도 1의 인덕터 구조(142), 도 2의 인덕터 구조(200), 도 3의 인덕터 구조(300), 도 4의 인덕터 구조(400), 도 5의 인덕터 구조(500), 도 6의 인덕터 구조(600), 도 7의 방법(700) 및/또는 도 8의 방법(800)에 따라 형성된 반도체 디바이스(예컨대, 인덕터 구조), 또는 이들의 조합을 기술하는 정보를 포함하는 변환된 설계 정보, 이를테면, GDSII 파일(1026)을 포함하는 데이터 파일을 생성하도록 구성될 수 있다. 예시하자면, 데이터 파일은 SOC(system-on-chip)에 대응하는 정보를 포함할 수 있고, SOC는, 도 1의 인덕터 구조(142), 도 2의 인덕터 구조(200), 도 3의 인덕터 구조(300), 도 4의 인덕터 구조(400), 도 5의 인덕터 구조(500), 도 6의 인덕터 구조(600), 도 7의 방법(700) 및/또는 도 8의 방법(800)에 따라 형성된 반도체 디바이스(예컨대, 인덕터 구조), 또는 이들의 조합을 포함하고, 또한 추가적인 전자 회로들 및 컴포넌트들을 SOC 내부에 포함한다.

[00125] GDSII 파일(1026)은, GDSII 파일(1026)의 변환 정보에 따른, 도 1의 인덕터 구조(142), 도 2의 인덕터 구조(200), 도 3의 인덕터 구조(300), 도 4의 인덕터 구조(400), 도 5의 인덕터 구조(500), 도 6의 인덕터 구조(600), 도 7의 방법(700) 및/또는 도 8의 방법(800)에 따라 형성된 반도체 디바이스(예컨대, 인덕터 구조), 또는 이들의 조합을 제조하기 위해 제조 프로세스(1028)에서 수신될 수 있다. 예컨대, 디바이스 제조 프로세스는 대표적인 마스크(1032)로서 예시된, 포토리소그래피 프로세싱과 함께 사용될 마스크들과 같은 하나 또는 그 초과의 마스크들을 생성하기 위해 마스크 제조자(1030)에게 GDSII 파일(1026)을 제공하는 단계를 포함할 수 있다. 마스크(1032)는, 테스트될 수 있고 다이들, 이를테면, 대표적인 다이(1036)로 분리될 수 있는 하나 또는 그 초과의 웨이퍼들(1033)을 생성하기 위해 제조 프로세스 동안 사용될 수 있다. 다이(1036)는 도 1의 인덕터 구조(142), 도 2의 인덕터 구조(200), 도 3의 인덕터 구조(300), 도 4의 인덕터 구조(400), 도 5의 인덕터 구조(500), 도 6의 인덕터 구조(600), 도 7의 방법(700) 및/또는 도 8의 방법(800)에 따라 형성된 반도체 디바이스(예컨대, 인덕터 구조) 또는 이들의 조합을 포함하는 디바이스를 포함하는 회로를 포함할 수 있다.

[00126] 예컨대, 제조 프로세스(1028)는 제조 프로세스(1028)를 개시 및/또는 제어하기 위해 프로세서(1034) 및 메모리(1035)를 포함할 수 있다. 메모리(1035)는 실행가능 명령들, 이를테면, 컴퓨터-판독가능 명령들 또는 프로세서-판독가능 명령들을 포함할 수 있다. 실행가능 명령들은 프로세서(1034)와 같은 컴퓨터에 의해 실행가능한 하나 또는 그 초과의 명령들을 포함할 수 있다.

[00127] 제조 프로세스(1028)는 완전히 자동화된 또는 부분적으로 자동화된 제조 시스템에 의해 구현될 수 있다. 예컨대, 제조 프로세스(1028)는 스케줄에 따라 자동화될 수 있다. 제조 시스템은 반도체 디바이스, 이를테면, 도 1의 인덕터 구조(142), 도 2의 인덕터 구조(200), 도 3의 인덕터 구조(300), 도 4의 인덕터 구조(400), 도 5의 인덕터 구조(500), 도 6의 인덕터 구조(600), 도 7의 방법(700) 및/또는 도 8의 방법(800)에 따라 형성된 반도체 디바이스(예컨대, 인덕터 구조) 및/또는 이들의 조합을 형성하기 위해 하나 또는 그 초과의 동작들을 수행하는 제조 장비(예컨대, 프로세싱 툴들)을 포함할 수 있다. 예컨대, 제조 장비는, 예시적이고 비제한적인 예들로서, 하나 또는 그 초과의 재료들을 증착하거나, 하나 또는 그 초과의 재료들을 에칭하거나, 하나 또는 그 초과의 유전체 재료들을 에칭하거나, 화학 기계적 평탄화 프로세스를 수행하거나, 열 어닐링을 수행하거나, 전도성 재료를 증착하거나, CVD(chemical vapor deposition) 프로세스 등을 수행하거나 또는 이들의 조합을 수행하도록 구성될 수 있다.

[00128] 제조 시스템(예컨대, 제조 프로세스(1028)을 수행하는 자동화된 시스템)은 분산형 아키텍처(예컨대, 계층)를 가질 수 있다. 예컨대, 제조 시스템은 분산형 아키텍처에 따라 분산되는 하나 또는 그 초과의 프로세서들, 이를테면, 프로세서(1034), 하나 또는 그 초과의 메모리들, 이를테면, 메모리(1035), 및/또는 제어기들을 포함할 수 있다. 분산형 아키텍처는 하나 또는 그 초과의 로우-레벨 시스템들의 동작들을 제어 또는 개시하는 하이-레벨 프로세서를 포함할 수 있다. 예컨대, 제조 프로세스(1028)의 하이-레벨 부분은 프로세서(1034)와 같은 하나 또는 그 초과의 프로세서들을 포함할 수 있고, 로우-레벨 시스템들은 하나 또는 그 초과의 대응하는 제어기들을 각각 포함할 수 있거나 또는 하나 또는 그 초과의 대응하는 제어기들에 의해 제어될 수 있다. 특정 로우-레벨 시스템의 특정 제어기는 특정 하이-레벨 시스템으로부터 하나 또는 그 초과의 명령들(예컨대, 커맨드들)을 수신할 수 있고, 서브-커맨드들을 종속 모듈들 또는 프로세스 툴들에 발행할 수 있고, 그리고 상태 데이터를 다시 특정 하이-레벨 시스템에 통신할 수 있다. 하나 또는 그 초과의 로우-레벨 시스템들 각각은 제조 장비(예컨대, 프로세싱 툴들)의 하나 또는 그 초과의 대응하는 피스들과 연관될 수 있다. 일부 구현들에서, 제조 시스템은 제조 시스템에서 분산되는 다수의 프로세서들을 포함할 수 있다. 예컨대, 로우-레벨 시스템 컴포넌트의 제어기는 프로세서, 이를테면, 프로세서(1034)를 포함할 수 있다.

[00129] 대안으로, 프로세서(1034)는 하이-레벨 시스템의 부분, 서브시스템, 또는 제조 시스템의 컴포넌트일 수 있다. 다른 구현에서, 프로세서(1034)는 제조 시스템의 다양한 레벨들 및 컴포넌트들에서 분산된 프로세싱을 포함한다.

[00130] 따라서, 프로세서(1034)는, 프로세서(1034)에 의해 실행될 때, 프로세서(1034)로 하여금 인덕터, 이를테면, 도 1의 인덕터(140)의 형성을 개시하거나 제어하게 하는 프로세서 실행가능 명령들을 포함할 수 있다. 예컨대, 메모리(1035)에 포함된 실행가능 명령들은, 프로세서(1034)로 하여금, 도 1의 인덕터 구조(142), 도 2의 인덕터 구조(200), 도 3의 인덕터 구조(300), 도 4의 인덕터 구조(400), 도 5의 인덕터 구조(500), 도 6의 인덕터 구조(600), 도 7의 방법(700) 및/또는 도 8의 방법(800)에 따라 형성된 반도체 디바이스(예컨대, 인덕터 구조) 또는 이들의 조합의 형성을 개시하게 할 수 있다. 일부 구현들에서, 메모리(1035)는 프로세서(1034)로 하여금, 도 7의 방법(700) 및/또는 도 8의 방법(800)의 적어도 일 부분, 또는 이들의 임의의 조합에 따라 반도체 디바이스의 형성을 개시하게 하는, 프로세서(1034)에 의해 실행가능한 컴퓨터 실행가능 명령들을 저장하는 비일시적 컴퓨터 판독가능 매체이다. 예컨대, 컴퓨터 실행가능 명령들은 프로세서(1034)로 하여금 도 1의 인덕터(140)의 형성을 개시 또는 제어하게 하기 위해 실행가능할 수 있다.

[00131] 예시적인 예로서, 프로세서(1034)는 제1 인덕터 층에 대응하는 제1 세트의 트레이스들을 형성하는 것을 개시하거나 제어할 수 있다. 제1 세트의 트레이스들은 제1 트레이스 및 평행한 제2 트레이스를 포함한다. 제1 트레이스의 치수는 제2 트레이스의 대응하는 치수와 상이할 수 있다. 예컨대, 제1 트레이스는 제2 트레이스와는 상이한 길이 및/또는 폭을 가질 수 있다. 일부 구현들에서, 제1 트레이스의 제1 길이 및 제1 폭은 각각 제2 트레이스의 제2 길이 및 제2 폭과 상이할 수 있다. 프로세서(1034)는 추가로 제2 인덕터 층에 대응하는 제2 세트의 트레이스들의 형성을 개시하거나 제어할 수 있다. 제2 세트의 트레이스들은 제1 세트의 트레이스들에 커플링된다. 제2 세트의 트레이스들은 제1 트레이스 및 제2 트레이스에 커플링된 제3 트레이스를 포함한다. 프로세서(1034)는 추가로, 제1 층과 제2 층 사이에 포지셔닝되는 제3 인덕터 층에 대응하는 제3 세트의 트레이스들의 형성을 개시하거나 제어할 수 있다. 제3 세트의 트레이스들은 제1 세트의 트레이스들에 커플링될 수 있다.

[00132] 다른 예시적인 예로서, 프로세서(1034)는 제1 인덕터 층에 대응하는 제1 세트의 트레이스들의 형성을 개시하거나 제어할 수 있다. 제1 세트의 트레이스들은 제1 서브세트의 트레이스들 및 제2 서브세트의 트레이스들을 포함할 수 있다. 제1 서브세트의 트레이스들의 각각의 트레이스는 제1 서브세트의 트레이스들의 다른 트레이스들과 평행하다. 제2 서브세트의 트레이스들의 적어도 하나의 트레이스는 제1 서브세트의 트레이스들의 각각의 트레이스와 평행하지 않다. 프로세서(1034)는 추가로 제2 인덕터 층에 대응하는 제2 세트의 트레이스들의 형성을 개시하거나 또는 제어할 수 있고, 제2 세트의 트레이스들은 제3 서브세트의 트레이스들 및 제4 서브세트의 트레이스들을 포함하고, 제3 서브세트의 트레이스들의 각각의 트레이스는 제3 서브세트의 트레이스들의 다른 트레이스들과 평행하다. 제4 서브세트의 트레이스들의 적어도 하나의 트레이스는 제3 서브세트의 트레이스들의 각각의 트레이스와 평행하지 않다.

[00133] 다이(1036)는 패키징 프로세스(1038)에 제공될 수 있으며, 여기서 다이(1036)가 대표적인 패키지(1040) 내에 포함된다. 예컨대, 패키지(1040)는 단일 다이(1036) 또는 다수의 다이들, 이를테면, SiP(system-in-package) 배열(arrangement)을 포함할 수 있다. 예컨대, 패키지(1040)는 시스템-인-패키지 또는 도 9의 시스템-온-칩 디바이스(922)를 포함하거나 또는 이에 대응할 수 있다. 패키지(1040)는 하나 또는 그 초과의 표준들 또는 규격들, 이를테면, JEDEC(Joint Electron Device Engineering Council) 표준들을 따르도록 구성될 수 있다.

[00134] 패키지(1040)에 관한 정보는, 이를테면, 컴퓨터(1046)에 저장되는 컴포넌트 라이브러리를 통해, 다양한 제품 설계자들에게 분배될 수 있다. 컴퓨터(1046)는 메모리(1050)에 커플링되는, 프로세서(1048), 이를테면, 하나 또는 그 초과의 프로세싱 코어들을 포함할 수 있다. PCB(printed circuit board) 툴은 사용자 인터페이스(1044)를 통해 컴퓨터(1046)의 사용자로부터 수신되는 PCB 설계 정보(1042)를 프로세싱하는 프로세서 실행가능 명령들로서 메모리(1050)에 저장될 수 있다. PCB 설계 정보(1042)는 회로 보드 상에서 패키지식 반도체 디바이스의 물리적 포지셔닝 정보를 포함할 수 있고, 패키지식 반도체 디바이스는 도 1의 인덕터 구조(142), 도 2의 인덕터 구조(200), 도 3의 인덕터 구조(300), 도 4의 인덕터 구조(400), 도 5의 인덕터 구조(500), 도 6의 인덕터 구조(600), 도 7의 방법(700) 및/또는 도 8의 방법(800)에 따라 형성된 반도체 디바이스(예컨대, 인덕터 구조) 및/또는 이들의 조합을 포함한다.

[00135] 컴퓨터(1046)는, 회로 보드 상의 패키지식 반도체 디바이스의 물리적 포지셔닝 정보뿐만 아니라 전기 연결들의 레이아웃들, 이를테면, 트레이스들(예컨대, 금속 배선들) 및 비아들(예컨대, 비아 구조들)을 포함하는 데이터를 갖는 데이터 파일, 이를테면, GERBER 파일(1052)을 생성하기 위해 PCB 설계 정보(1042)를 변환하도록 구성될 수 있으며, 패키지식 반도체 디바이스는 도 1의 인덕터 구조(142), 도 2의 인덕터 구조(200), 도 3의 인덕터 구조(300), 도 4의 인덕터 구조(400), 도 5의 인덕터 구조(500), 도 6의 인덕터 구조(600), 도 7의 방법(700) 및/또는 도 8의 방법(800)에 따라 형성된 반도체 디바이스(예컨대, 인덕터 구조), 또는 이들의 조합을 포함하는 패키지(1040)에 대응한다. 다른 구현들에서, 변환된 PCB 설계 정보에 의해 생성된 데이터 파일은 GERBER 포맷 이외의 포맷을 구비할 수 있다.

[00136] GERBER 파일(1052)은 보드 어셈블리 프로세스(1054)에서 수신되고, 그리고 PCB들, 이를테면, GERBER 파일(1052) 내에 저장된 설계 정보에 따라 제조되는 대표적인 PCB(1056)를 생성하기 위해 사용될 수 있다. 예컨대, GERBER 파일(1052)은 PCB 생산 프로세스의 다양한 단계들을 수행하기 위해 하나 또는 그 초과의 머신들에 업로딩될 수 있다. PCB(1056)는 대표적인 PCA(printed circuit assembly)(1058)를 형성하기 위해 패키지(1040)를 포함하는 전자 컴포넌트들로 파퓰레이팅(populate)될 수 있다.

[00137] PCA(1058)는 제품 제조자 프로세스(1060)에서 수신되고, 그리고 하나 또는 그 초과의 전자 디바이스들, 이를테면, 제1 대표적인 전자 디바이스(1062) 및 제2 대표적인 전자 디바이스(1064) 내에 통합될 수 있다. 예컨대, 제1 대표적인 전자 디바이스(1062), 제2 대표적인 전자 디바이스(1064), 또는 이 둘 모두는, 도 9의 디바이스(900)를 포함할 수 있다. 예시적이고 비제한적인 예로서, 제1 대표적인 전자 디바이스(1062), 제2 대표적인 전자 디바이스(1064), 또는 이 둘 모두는, 도 1의 인덕터 구조(142), 도 2의 인덕터 구조(200), 도 3의 인덕터 구조(300), 도 4의 인덕터 구조(400), 도 5의 인덕터 구조(500), 도 6의 인덕터 구조(600), 도 7의 방법(700) 및/또는 도 8의 방법(800)에 따라 형성된 반도체 디바이스(예컨대, 인덕터 구조), 또는 이들의 조합이 통합되는. 통신 디바이스, 고정 위치 데이터 유닛, 모바일 위치 데이터 유닛, 모바일 폰, 셀룰러 폰, 위성 폰, 컴퓨터, 태블릿, 휴대용 컴퓨터, 또는 데스크톱 컴퓨터를 포함할 수 있다.

[00138] 대안으로 또는 추가적으로, 제1 대표적인 전자 디바이스(1062), 제2 대표적인 전자 디바이스(1064), 또는 이 둘 모두는, 도 1의 인덕터 구조(142), 도 2의 인덕터 구조(200), 도 3의 인덕터 구조(300), 도 4의 인덕터 구조(400), 도 5의 인덕터 구조(500), 도 6의 인덕터 구조(600), 도 7의 방법(700) 및/또는 도 8의 방법(800)에 따라 형성된 반도체 디바이스(예컨대, 인덕터 구조), 또는 이들의 조합이 통합되는, 셋톱 박스, 엔터테인먼트 유닛, 내비게이션 디바이스, PDA(personal digital assistant), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 뮤직 플레이어, 디지털 뮤직 플레이어, 휴대용 뮤직 플레이어, 비디오 플레이어, 디지털 비디오 플레이어, DVD(digital video disc) 플레이어, 휴대용 디지털 비디오 플레이어, 프로세서를 포함하거나 또는 데이터 또는 컴퓨터 명령들을 저장 또는 리트리빙하는 임의의 다른 디바이스, 또는 이들의 결합을 포함할 수 있다. 다른 예시적인 비제한적 예로서, 전자 디바이스들(1062 및 1064) 중 하나 또는 그 초과의 것이 원격 유닛들, 이를테면, 모바일 폰들, 핸드-헬드 PCS(personal communication system) 유닛들, 휴대용 데이터 유닛들, 이를테면, 개인 휴대정보 단말기들, GPS(global positioning system) 인에이블 디바이스들, 내비게이션 디바이스들, 고정 위치 데이터 유닛들, 이를테면, 검침 장비, 프로세서를 포함하거나 또는 데이터 또는 컴퓨터 명령들을 저장 또는 리트리빙하는 임의의 다른 디바이스, 또는 이들의 임의의 조합을 포함할 수 있다. 도 10은 본 개시내용의 교시들에 따르는 원격 유닛들을 예시하지만, 본 개시내용은 이러한 예시되는 유닛들로 제한되지 않는다. 본 개시내용의 양상들은, 메모리 및 온-칩 회로를 포함하는 활성 집적 회로를 포함하는 임의의 디바이스에서 적절하게 사용될 수 있다.

[00139] 도 1의 인덕터 구조(142), 도 2의 인덕터 구조(200), 도 3의 인덕터 구조(300), 도 4의 인덕터 구조(400), 도 5의 인덕터 구조(500), 도 6의 인덕터 구조(600), 도 7의 방법(700) 및/또는 도 8의 방법(800)에 따라 형성된 반도체 디바이스(예컨대, 인덕터 구조) 및/또는 이들의 조합을 포함하는 디바이스는, 예시적 프로세스(1000)에 설명된 바와 같이, 제조되고, 프로세싱되고, 전자 디바이스에 통합될 수 있다. 도 1 내지 도 10에 대하여 개시된 하나 또는 그 초과의 양상들은 다양한 프로세싱 스테이지들에서, 이를테면, 라이브러리 파일(1012), GDSII 파일(1026)(예컨대, GSDII 포맷을 갖는 파일), 및 GERBER 파일(1052)(예컨대, GERBER 포맷을 갖는 파일) 내에 포함될 수 있을 뿐만 아니라, 리서치 컴퓨터(1006)의 메모리(1010), 설계 컴퓨터(1014)의 메모리(1018), 컴퓨터(1046)의 메모리(1050), 다양한 스테이지들에서, 이를테면, 보드 어셈블리 프로세스(1054)에서 사용되는 하나 또는 그 초과의 다른 컴퓨터들 또는 프로세서들(미도시)의 메모리에 저장될 수 있고, 또한, 하나 또는 그 초과의 다른 물리적 양상들, 이를테면, 마스크(1032), 다이(1036), 패키지(1040), PCA(1058), 프로토타입 회로들 또는 디바이스들(미도시)과 같은 다른 제품들, 또는 이들의 임의의 결합에 포함될 수 있다. 물리적 디바이스 설계부터 최종 물품까지 다양한 대표적인 제조 스테이지들이 도시되지만, 다른 구현들에서는 더 적은 스테이지들이 사용될 수 있거나 추가의 스테이지들이 포함될 수 있다. 유사하게, 프로세스(1000)는 단일 엔티티에 의해, 또는 프로세스(1000)의 다양한 스테이지들을 수행하는 하나 또는 그 초과의 엔티티들에 의해 수행될 수 있다.

[00140] 도 1 내지 도 10 중 하나 또는 그 초과의 것이 본 개시물의 교시들에 따른 시스템들, 장치들, 및/또는 방법들을 예시하지만, 본 개시내용은 이러한 예시된 시스템들, 장치들, 및/또는 방법들로 제한되지 않는다. 본원에 예시되거나 또는 설명된 바와 같은 도 1 내지 도 10 중 임의의 도면의 하나 또는 그 초과의 기능들 또는 컴포넌트들이 도 1 내지 도 10 중 다른 도면의 하나 또는 그 초과의 다른 부분들과 결합될 수 있다. 따라서, 본원에 설명된 하나의 양상 또는 단일 예가 제한하는 것으로 해석되지 않아야 하며, 본 개시내용의 양상들 및/또는 예들은 본 개시내용의 교시들로부터 벗어나지 않고 적절하게 결합될 수 있다.

[00141] 본원에 개시된 양상들과 관련하여 설명된 다양한 예시적인 논리 블록들, 구성들, 모듈들, 회로들, 및 알고리즘 단계들은, 전자 하드웨어, 프로세서에 의해 실행되는 컴퓨터 소프트웨어, 또는 이 둘의 조합으로 구현될 수 있다는 것을 당업자는 추가로 인식할 것이다. 다양한 예시적인 컴포넌트들, 블록들, 구성들, 모듈들, 회로들, 및 단계들이 그 기능성의 관점에서 일반적으로 상술되었다. 이러한 기능이 하드웨어 또는 프로세서 실행가능 명령들로 구현되는지 여부는 전체 시스템에 부과되는 설계 제약들 및 특정 애플리케이션에 의존한다. 당업자들은 설명된 기능을 특정 애플리케이션마다 다양한 방식들로 구현할 수 있지만, 이러한 구현 결정들이 본 개시내용의 범위를 벗어나게 하는 것으로 해석되어서는 안 된다.

[00142] 본원에 개시된 양상들과 관련하여 설명된 방법 또는 알고리즘의 단계들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어 모듈, 또는 이 둘의 조합으로 직접 구현될 수 있다. 소프트웨어 모듈은 RAM(random access memory), 플래시 메모리, ROM(read-only memory), PROM(programmable read-only memory), EPROM(erasable programmable read-only memory), EEPROM(electrically erasable programmable read-only memory), 레지스터들, 하드 디스크, 착탈식 디스크, CD-ROM(compact disc read-only memory), 또는 본 기술에 알려진 비일시적 저장 매체의 임의의 다른 형태에 상주할 수 있다. 예컨대, 저장 매체는 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기록할 수 있도록 프로세서에 커플링될 수 있다. 대안으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 ASIC(application-specific integrated circuit)에 상주할 수 있다. ASIC은 컴퓨팅 디바이스 또는 사용자 단말에 상주할 수 있다. 대안으로, 프로세서 및 저장 매체는 컴퓨팅 디바이스 또는 사용자 단말에서 개별 컴포넌트들로서 상주할 수 있다.

[00143] 개시된 양상들의 이전 설명은 당업자가 개시된 양상들을 실시하거나 이용할 수 있도록 제공된다. 이들 양상들에 대한 다양한 수정들은 당업자에게 용이하게 명백할 것이며, 본원에 정의된 원리들은 본 개시내용의 범위를 벗어나지 않고 다른 양상들에 적용될 수 있다. 따라서, 본 개시내용은 본원에 나타내어진 양상들로 제한되도록 의도되는 것이 아니라, 다음 청구항들에 의해 정의된 바와 같이 원리들 및 신규한 특징들과 일치하는 최광의 범위와 일치하여야 한다.

Claims (30)

1. 인덕터 구조로서,
   제1 인덕터 층에 대응하는 제1 세트의 트레이스들 ―상기 제1 세트의 트레이스들은 제1 트레이스 및 제2 트레이스를 포함하고, 상기 제1 트레이스는 상기 제2 트레이스와 평행하고, 상기 제1 트레이스의 치수는 상기 제2 트레이스의 대응하는 치수와는 상이함―;
   제2 인덕터 층에 대응하는 제2 세트의 트레이스들 ―상기 제2 세트의 트레이스들은 상기 제1 세트의 트레이스들에 커플링되고, 상기 제2 세트의 트레이스들은 제3 트레이스를 포함하고, 상기 제3 트레이스는 상기 제1 트레이스와 상기 제2 트레이스에 커플링됨―; 및
   제3 인덕터 층에 대응하는 제3 세트의 트레이스들을 포함하고,
   상기 제3 세트의 트레이스들은 상기 제1 세트의 트레이스들에 커플링되고, 상기 제3 층은 상기 제1 층과 상기 제2 층 사이에 포지셔닝되는, 인덕터 구조.
2. 제 1 항에 있어서,
   상기 제1 트레이스의 치수는 길이를 포함하는, 인덕터 구조.
3. 제 1 항에 있어서,
   상기 제1 트레이스의 치수는 폭을 포함하는, 인덕터 구조.
4. 제 1 항에 있어서,
   상기 제3 세트의 트레이스들은 제4 트레이스 및 제5 트레이스를 더 포함하고, 상기 제4 트레이스는 상기 제2 트레이스에 커플링되고, 상기 제4 트레이스는 상기 제5 트레이스과 평행하고, 상기 제4 트레이스 및 상기 제5 트레이스는 상이한 길이들을 갖는, 인덕터 구조.
5. 제 4 항에 있어서,
   상기 제1 트레이스는 상기 제5 트레이스와 적어도 부분적으로 중첩하고, 상기 제2 트레이스는 상기 제4 트레이스와 적어도 부분적으로 중첩하는, 인덕터 구조.
6. 제 1 항에 있어서,
   상기 제4 인덕터 층에 대응하는 제4 세트의 트레이스들을 더 포함하고,
   상기 제4 세트의 트레이스들은 상기 제3 세트의 트레이스들에 커플링되고, 상기 제4 층은 상기 제1 층과 상기 제2 층 사이에 포지셔닝되는, 인덕터 구조.
7. 제 6 항에 있어서,
   상기 제4 세트의 트레이스들은 제6 트레이스 및 제7 트레이스를 포함하며, 상기 제6 트레이스는 상기 제7 트레이스와 평행하고, 상기 제3 트레이스는 제6 트레이스에 그리고 상기 제7 트레이스에 커플링되는, 인덕터 구조.
8. 제 1 항에 있어서,
   상기 제1 세트의 트레이스들은 상기 제1 트레이스 및 상기 제2 트레이스와 평행한 추가 트레이스를 더 포함하고, 상기 제2 트레이스는 상기 제1 트레이스와 상기 추가 트레이스 사이에 포지셔닝되고, 상기 제2 트레이스의 상기 대응하는 치수는 상기 제1 트레이스의 치수보다 더 크고 상기 추가 트레이스의 제2 대응하는 치수보다 작은, 인덕터 구조.
9. 제 1 항에 있어서,
   상기 제1 세트의 트레이스들은 상기 제1 트레이스 및 상기 제2 트레이스와 평행한 제8 트레이스를 더 포함하고, 상기 제2 트레이스는 상기 제1 트레이스와 상기 제8 트레이스 사이에 포지셔닝되고, 상기 제1 트레이스와 상기 제2 트레이스는 제1 거리만큼 이격되고, 상기 제2 트레이스와 상기 제8 트레이스는 제2 거리만큼 이격되고, 상기 제1 거리는 상기 제2 거리와는 상이한, 인덕터 구조.
10. 제 1 항에 있어서,
    상기 제1 세트의 트레이스들은 다수의 트레이스들을 포함하고, 상기 다수의 트레이스들의 각각의 트레이스는 상이한 길이를 가지며, 상기 제1 세트의 트레이스들은 테이퍼형 구성을 갖는, 인덕터 구조.
11. 제 1 항에 있어서,
    상기 치수는 길이를 포함하고, 상기 제1 트레이스의 제1 폭은 상기 제2 트레이스의 제2 폭과는 상이한, 인덕터 구조.
12. 제 11 항에 있어서,
    상기 제1 트레이스의 치수는 상기 제2 트레이스의 상기 대응하는 치수보다 작고, 상기 제1 폭은 상기 제2 폭보다 작은, 인덕터 구조.
13. 제 1 항에 있어서,
    상기 제1 세트의 트레이스들은 제1 서브세트의 트레이스들 및 제2 서브세트의 트레이스들을 포함하고, 제1 서브세트의 트레이스들의 각각의 트레이스는 제1 서브세트의 트레이스들의 다른 트레이스들과 평행하고, 제2 서브세트의 트레이스들의 각각의 트레이스는 제2 서브세트의 트레이스들의 다른 트레이스들과 평행하지 않은, 인덕터 구조.
14. 제 13 항에 있어서,
    상기 제2 세트의 트레이스들은 제3 서브세트의 트레이스들 및 제4 서브세트의 트레이스들을 포함하고, 상기 제3 서브세트의 트레이스들의 각각의 트레이스는 상기 제3 서브세트의 트레이스들의 다른 트레이스들과 평행하고, 상기 제4 서브세트의 트레이스들의 각각의 트레이스는 상기 제4 서브세트의 트레이스들의 다른 트레이스들과 평행하지 않은, 인덕터 구조.
15. 장치로서,
    제1 인덕터 층에 대응하는 전류를 전도하기 위한 제1 수단 ―상기 전류를 전도하기 위한 제1 수단은 제1 트레이스 및 제2 트레이스를 포함하고, 상기 제1 트레이스는 상기 제2 트레이스와 평행하고, 상기 제1 트레이스의 치수는 상기 제2 트레이스의 대응하는 치수와는 상이함―;
    제2 인덕터 층에 대응하는 전류를 전도하기 위한 제2 수단 ―상기 전류를 전도하기 위한 제2 수단은 상기 전류를 전도하기 위한 제1 수단에 커플링되고, 상기 전류를 전도하기 위한 제2 수단은 제3 트레이스를 포함하고, 상기 제3 트레이스는 상기 제1 트레이스와 상기 제2 트레이스에 커플링됨―; 및
    제3 인덕터 층에 대응하는 전류를 전도하기 위한 제3 수단을 포함하고,
    상기 전류를 전도하기 위한 제3 수단은 상기 전류를 전도하기 위한 제1 수단에 커플링되고, 상기 제3 층은 상기 제1 층과 상기 제2 층 사이에 포지셔닝되는, 장치.
16. 제 15 항에 있어서,
    전류를 전도하기 위한 제1 수단을 상기 전류를 전도하기 위한 제3 수단에 커플링하기 위한 제1 수단; 및
    전류를 전도하기 위한 제1 수단을 상기 전류를 전도하기 위한 제2 수단에 커플링하기 위한 제2 수단을 더 포함하는, 장치.
17. 제 16 항에 있어서,
    상기 커플링하기 위한 제2 수단은 단일 커넥터를 포함하는, 장치.
18. 제 15 항에 있어서,
    제4 인덕터 층에 대응하는 전류를 전도하기 위한 제4 수단 ―상기 전류를 전도하기 위한 제4 수단은 상기 전류를 전도하기 위한 제3 수단에 커플링되고, 상기 제4 층은 상기 제1 층과 상기 제2 층 사이에 포지셔닝됨―; 및
    상기 전류를 전도하기 위한 제3 수단을 상기 전류를 전도하기 위한 제4 수단에 커플링하기 위한 제3 수단을 더 포함하는, 장치.
19. 인덕터 구조로서,
    제1 인덕터 층에 대응하는 제1 세트의 트레이스들, ―상기 제1 세트의 트레이스들은 제1 서브세트의 트레이스들 및 제2 서브세트의 트레이스들을 포함하고, 상기 제1 서브세트의 트레이스들의 각각의 트레이스는 상기 제1 서브세트의 트레이스들의 다른 트레이스들과 평행하고, 상기 제2 서브세트의 트레이스들의 적어도 하나의 트레이스는 제1 서브세트의 트레이스들의 각각의 트레이스와 평행하지 않음―; 및
    제2 인덕터 층에 대응하는 제2 세트의 트레이스들을 포함하고,
    상기 제2 세트의 트레이스들은 제3 서브세트의 트레이스들 및 제4 서브세트의 트레이스들을 포함하고, 상기 제3 서브세트의 트레이스들의 각각의 트레이스는 상기 제3 서브세트의 트레이스들의 다른 트레이스들과 평행하고, 상기 제4 서브세트의 트레이스들의 적어도 하나의 트레이스는 상기 제3 서브세트의 트레이스들의 각각의 트레이스와 평행하지 않은, 인덕터 구조.
20. 제 19 항에 있어서,
    상기 제1 세트의 커넥터들을 더 포함하고
    상기 제1 세트의 커넥터들은 제1 서브세트의 커넥터들 및 제2 서브세트의 커넥터들을 포함하고,
    상기 제1 서브세트의 커넥터들은 상기 제1 서브세트의 트레이스들을 상기 제4 서브세트의 트레이스들에 커플링하도록 구성되며, 상기 제2 서브세트의 커넥터들은 상기 제2 서브세트의 트레이스들을 상기 제3 서브세트의 트레이스들에 커플링하도록 구성되는, 인덕터 구조.
21. 제 20 항에 있어서,
    상기 제1 세트의 커넥터들의 특정 커넥터는 관통 유리 비아, 범프 또는 이들의 조합을 포함하는, 인덕터 구조.
22. 제 19 항에 있어서,
    상기 제1 세트의 트레이스들은 제1 디바이스의 제1 표면 상에 형성되고, 상기 제2 세트의 트레이스들은 제2 디바이스의 제2 표면 상에 형성되는, 인덕터 구조.
23. 제 19 항에 있어서,
    제3 인덕터 층에 대응하는 제3 세트의 트레이스들 ―상기 제3 세트의 트레이스들은 제5 서브세트의 트레이스들 및 제6 서브세트의 트레이스들을 포함하고, 상기 제5 서브세트의 트레이스들의 각각의 트레이스는 상기 제5 서브세트의 트레이스들의 다른 트레이스들과 평행하고, 상기 제6 서브세트의 트레이스들의 적어도 하나의 트레이스는 상기 제5 서브세트의 트레이스들의 각각의 트레이스와 평행하지 않음―; 및
    제4 인덕터 층에 대응하는 제4 세트의 트레이스들을 더 포함하고,
    상기 제4 세트의 트레이스들은 제7 서브세트의 트레이스들 및 제8 서브세트의 트레이스들을 포함하고, 상기 제7 서브세트의 트레이스들의 각각의 트레이스는 상기 제7 서브세트의 트레이스들의 다른 트레이스들과 평행하고, 상기 제8 서브세트의 트레이스들의 적어도 하나의 트레이스는 상기 제7 서브세트의 트레이스들의 각각의 트레이스와 평행하지 않은, 인덕터 구조.
24. 제 23 항에 있어서,
    상기 제1 세트의 트레이스들을 상기 제2 세트의 트레이스들에 커플링하도록 구성된 제1 세트의 커넥터들;
    상기 제3 세트의 트레이스들을 상기 제4 세트의 트레이스들에 커플링하도록 구성된 제2 세트의 커넥터들; 및
    상기 제1 세트의 트레이스들의 제1 특정 트레이스를 상기 제3 세트의 트레이스들의 제2 특정 트레이스에 커플링하도록구성된 커넥터를 더 포함하는, 인덕터 구조.
25. 인덕터 구조를 형성하는 방법으로서,
    제1 인덕터 층에 대응하는 제1 세트의 트레이스들을 형성하는 단계 ―상기 제1 세트의 트레이스들은 제1 트레이스 및 제2 트레이스를 포함하고, 상기 제1 트레이스는 상기 제2 트레이스와 평행하고, 상기 제1 트레이스의 치수는 제2 트레이스의 대응하는 치수와는 상이함―;
    제2 인덕터 층에 대응하는 제2 세트의 트레이스들을 형성하는 단계 ―상기 제2 세트의 트레이스들은 제1 세트의 트레이스들에 커플링되고, 상기 제2 세트의 트레이스들은 제3 트레이스를 포함하고, 상기 제3 트레이스는 상기 제1 트레이스와 상기 제2 트레이스에 커플링됨―; 및
    제3 인덕터 층에 대응하는 제3 세트의 트레이스들을 형성하는 단계를 포함하고,
    상기 제3 세트의 트레이스들은 상기 제1 세트의 트레이스들에 커플링되고, 상기 제3 층은 상기 제1 층과 상기 제2 층 사이에 포지셔닝되는, 인덕터 구조를 형성하는 방법.
26. 제 25 항에 있어서,
    상기 제1 세트의 트레이스들을 상기 제3 세트의 트레이스들에 커플링하도록 구성된 제1 세트의 커넥터들을 형성하는 단계; 및
    상기 제1 세트의 트레이스들을 상기 제2 세트의 트레이스들에 커플링하도록 구성된 제2 세트의 커넥터들을 형성하는 단계를 더 포함하는, 인덕터 구조를 형성하는 방법.
27. 제 26 항에 있어서,
    상기 제2 세트의 커넥터들의 적어도 하나의 커넥터는 관통 유리 비아, 범프 또는 이들의 조합을 포함하는, 인덕터 구조를 형성하는 방법.
28. 제 26 항에 있어서,
    상기 제3 세트의 트레이스들은 제4 트레이스 및 제5 트레이스를 포함하고, 상기 제4 트레이스는 제5 트레이스와 평행한, 인덕터 구조를 형성하는 방법.
29. 제 26 항에 있어서,
    제4 인덕터 층에 대응하는 제4 세트의 트레이스들을 형성하는 단계 ―상기 제4 층은 상기 제1 층과 상기 제2 층 사이에 포지셔닝됨―; 및
    상기 제3 세트의 트레이스들을 상기 제4 세트의 트레이스들에 커플링하도록 구성된 제3 세트의 커넥터들을 형성하는 단계를 더 포함하는, 인덕터 구조를 형성하는 방법.
30. 제 29 항에 있어서,
    상기 제3 층은 상기 제1 층과 상기 제4 층 사이에 포지셔닝되고, 상기 제4 세트의 트레이스들은 제6 트레이스 및 제7 트레이스를 포함하고, 상기 제6 트레이스는 상기 제7 트레이스와 평행한, 인덕터 구조를 형성하는 방법.
    

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