CN107787514A - 半导体器件中的电感器结构 - Google Patents
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Abstract
一种电感器结构包括与电感器的第一层相对应的第一迹线集、与该电感器的第二层相对应的第二迹线集、以及与该电感器的位于第一层和第二层之间的第三层相对应的第三迹线集。第一迹线集包括第一迹线和平行于第一迹线的第二迹线。第一迹线的尺寸不同于第二迹线的对应尺寸。第二迹线集耦合至第一迹线集。第二迹线集包括耦合至第一迹线和第二迹线的第三迹线。第三迹线集耦合至第一迹线集。
Description
I.优先权要求
本申请要求共同拥有的于2015年6月22日提交的美国非临时专利申请No.14/746,652的优先权，该非临时专利申请的内容通过援引全部明确纳入于此。
II.领域
本公开一般涉及电感器结构。
III.相关技术描述
半导体器件(诸如射频(RF)滤波器等)可包括电感器。在许多实例中，电感器可组合电容器来使用。电感器的性能(诸如由品质因数(Q)所指示的)可取决于电感器的构造(例如，结构)。具有带相对高品质因数的螺线管设计的常规电感器可能占用很大面积，这可增加制造电感器的成本。
IV.概述
本公开描述了电感器(诸如螺线管电感器)的形成和结构。电感器可包括各自与半导体器件的不同层相关联的多个迹线集。例如，电感器可包括三个迹线集，且每一迹线集可以与半导体器件的不同层相关联。至少一个迹线集(或其迹线子集)可具有楔形构造。例如，特定迹线集的各迹线可在长度和/或宽度上渐增。附加地或替换地，特定迹线集的每一迹线可与该特定迹线集的其他迹线平行。
在一些实现中，该多个迹线集可包括与电感器的第一层相关联的第一平行迹线集、与该电感器的第二层相关联的第二非平行迹线集、以及与该电感器的第三层相关联的第三平行迹线集。该多个迹线集中的一者或多者可具有楔形构造。第一平行迹线集可与第三平行迹线集(在纵向方向上)交叠。在一特定实现中，第一平行迹线集的第一迹线与第三平行迹线集的第二迹线至少部分地交叠。在一些实现中，第一迹线可与第二迹线完全交叠。
在一示例性实现中，该多个迹线集可包括第一迹线集和第二迹线集，且第一迹线集和第二迹线集的每一迹线可包括平行迹线子集和非平行迹线子集。第一迹线集的平行迹线子集可耦合至第二迹线集的非平行迹线子集(并且至少部分地与之交叠)。第二迹线集的平行迹线子集可耦合至第一迹线集的非平行迹线子集(并且至少部分地与之交叠)。各迹线子集中的一者或多者可具有楔形构造。
在一些实现中，楔形构造可包括具有不同长度和/或宽度的迹线的集合，与其中迹线的长度和/或宽度不变化的常规电感器相比，这可改进电感器的电感和/或品质因数(Q)。例如，楔形构造可降低电感器结构的电容，这可造成改善的品质因数(Q)。另外，与具有矩形构造的常规电感器相比，具有楔形构造的电感器可具有减小的占用面积，这可降低制造成本并使得该电感器更适于移动/嵌入式应用。
在一特定方面，一种电感器结构包括与电感器的第一层相对应的第一迹线集。第一迹线集包括第一迹线和第二迹线，其中第一迹线平行于第二迹线。第一迹线的尺寸(例如，长度或宽度)不同于第二迹线的对应尺寸。该电感器结构进一步包括与电感器的第二层相对应的第二迹线集。第二迹线集耦合至第一迹线集。第二迹线集包括耦合至第一迹线和第二迹线的第三迹线。该半导体结构还包括与该电感器的第三层相对应的第三迹线集。第三层位于第一层和第二层之间。第三迹线集耦合至第一迹线集。
在另一特定方面，一种设备包括与电感器的第一层相对应的用于传导电流的第一装置。用于传导电流的第一装置包括第一迹线和第二迹线，其中第一迹线平行于第二迹线。第一迹线的尺寸不同于第二迹线的对应尺寸。该设备进一步包括与该电感器的第二层相对应的用于传导电流的第二装置。用于传导电流的第二装置耦合至用于传导电流的第一装置。用于传导电流的第二装置包括耦合至第一迹线和第二迹线的第三迹线。该设备还包括与该电感器的第三层相对应的用于传导电流的第三装置。第三层位于第一层和第二层之间。用于传导电流的第三装置耦合至第一迹线集。
在另一特定方面，一种电感器结构包括与电感器的第一层相对应的第一迹线集。第一迹线集包括第一迹线子集和第二迹线子集，其中第一迹线子集的每一迹线平行于第一迹线子集的其他迹线。第二迹线子集中的至少一个迹线不平行于第一迹线子集中的每一迹线。该电感器结构进一步包括与该电感器的第二层相对应的第二迹线集。第二迹线集包括第三迹线子集和第四迹线子集。第三迹线子集中的每一迹线平行于第三迹线子集中的其他迹线。第四迹线子集中的至少一个迹线不平行于第三迹线子集中的每一迹线。
在另一特定方面，一种形成电感器结构的方法包括形成与电感器的第一层相对应的第一迹线集。第一迹线集包括第一迹线和第二迹线，其中第一迹线平行于第二迹线。第一迹线的尺寸不同于第二迹线的对应尺寸。该方法进一步包括形成与该电感器的第二层相对应的第二迹线集。第二迹线集耦合至第一迹线集。第二迹线集包括耦合至第一迹线和第二迹线的第三迹线。该方法还包括形成与该电感器的第三层相对应的第三迹线集。第三层位于第一层和第二层之间。第三迹线集耦合至第一迹线集。
本公开的其他方面、优点和特征将在阅读了整个申请后变得明了，整个申请包括以下章节：附图简述、详细描述、以及权利要求书。
V.附图简述
图1是包括电感器的系统的特定解说性方面的框图；
图2解说了电感器结构的第一示例；
图3解说了电感器结构的第二示例；
图4解说了电感器结构的第三示例；
图5解说了电感器结构的第四示例；
图6解说了电感器结构的第五示例；
图7是形成电感器结构的方法的特定解说性方面的流程图；
图8是形成电感器结构的另一方法的特定解说性方面的流程图；
图9是包括图1的电感器的电子设备的框图；以及
图10是制造包括图1的电感器的电子设备的制造过程的特定解说性方面的数据流图。
VI.详细描述
以下参照附图来描述本公开的特定方面。在本描述中，共同特征由共同参考标记来标明。
参照图1，示出了系统100的第一特定解说性方面。系统100可包括被配置成处理射频(RF)信号的无线接口电路系统110。
无线接口电路系统110可包括控制器120和滤波器130，诸如RF滤波器。控制器120可被配置成控制对由无线接口电路系统110接收到的一个或多个信号的处理。滤波器130可包括电感器140，诸如螺线管电感器(例如，平面螺旋管电感器)。电感器140可以与电感器结构相关联，诸如代表性电感器结构142。在一些实现中，无线接口电路系统110可包括可耦合至电感器140的一个或多个附加组件，诸如电容器。
电感器结构142可包括各自与电感器140的不同层相关联的多个迹线集，诸如半导体器件的包括电感器140的不同层。例如，电感器结构142可至少包括与该半导体器件的第一层相关联的第一迹线集、与该半导体器件的第二层相关联的第二迹线集、以及与该半导体器件的第三层相关联的第三迹线集。第三迹线集(例如，第三层)可位于第一迹线集(例如，第一层)和第二迹线集(例如，第二层)之间。在一些实现中，该半导体器件可包括多个半导体器件，诸如包括第一层的第一半导体器件和包括第二层的第二半导体器件。
每一迹线集可包括一个或多个迹线。例如，第一迹线集可包括第一迹线150和第二迹线152，第二迹线集可包括第三迹线160，且第三迹线集可包括第四迹线170。虽然第二迹线集和第三迹线集中的每一者被解说为包括单个迹线，但在其他实现中，第二迹线集和/或第三迹线集可包括多个迹线。
电感器140的迹线可通过连接器在不同层之间被耦合，诸如第一连接器180、第二连接器182以及第三连接器184。作为解说性非限定性示例，特定连接器可包括通孔结构(例如，穿硅通孔(TSV)或穿玻通孔)、凸块结构(例如，焊料凸块)、或其组合。本文参考图4进一步描述了连接器的示例。
电感器140可包括第一端子和第二端子。第一端子可耦合至第二迹线152的第一部分143。第二迹线152可通过第一连接器180耦合至第三迹线160。第三迹线160可通过第二连接器182耦合至第一迹线150。第一迹线150可通过第三连接器184耦合至第四迹线170。第四迹线170的第二部分144可耦合至第二端子。
第一迹线150可在第一层上与第二迹线152平行。例如，第一迹线150的边缘表面可与第二迹线152的对应边缘表面平行。在一些实现中，平行可包括在一个或多个设计容限、制造容限或其组合内平行。第二迹线集中的一个或多个迹线可与第一迹线集中的每一迹线非平行。例如，第三迹线160可与第一迹线150和第二迹线152非平行。在其中第三迹线集包括多个迹线的特定实现中，第三迹线集的每一迹线(例如，第四迹线170)可与第二迹线集的迹线(例如，第三迹线160)平行。另外，第三迹线集的每一迹线可与第一迹线集的每一迹线平行。在一些实现中，第三迹线集可具有楔形构造。
第一迹线150可具有第一长度(L1)和第一宽度(W1)。第二迹线152可具有第二长度(L2)和第二宽度(W2)。第一长度(L1)可不同于第二长度(L2)。附加地或替换地，第一宽度(W1)可不同于第二宽度(W2)。在一些实现中，第一迹线集可具有楔形构造。虽然未解说，但第一迹线150和第二迹线152中的每一者可具有对应高度(例如，厚度)。第一迹线150的第一高度可以与第二迹线152的第二高度相同。在一些实现中，特定迹线的长度可大于该特定迹线的宽度。多个迹线(例如，第一迹线150和第二迹线152)可位于第一方向上，诸如与图1的y轴相对应的方向。第一方向可对应于该多个迹线中的每一者的宽度。与第一方向垂直的第二方向可对应于该多个迹线中的每一者的长度。
在一些实现中，第一迹线150可与关联于第三层的第四迹线170(在纵向方向上)交叠。在一些实现中，第一迹线150与第四迹线170至少部分地交叠。在其他实现中，第一迹线150可与第四迹线170的整体交叠。
虽然电感器结构142的第一迹线集被解说为具有两个迹线，但在其他实现中，第一迹线集可包括不止两个迹线，如在190处描绘的。例如，第一迹线集可包括第一迹线150、第二迹线152以及附加迹线194。第二迹线152可位于第一迹线150和附加迹线194之间。附加迹线194可平行于第一迹线150和第二迹线152中的每一者。附加迹线194可具有第三长度(L3)和第三宽度(W3)。第二长度(L2)可小于第三长度(L3)。附加地或替换地，第二宽度(W2)可小于第三宽度(W3)。
第一迹线150可与第二迹线152间隔开第一距离(D1)。第二迹线152可与附加迹线194间隔开第二距离(D2)。在一些实现中，第一距离(D1)可小于第二距离(D2)。
第二迹线152的第一部分143可通过一个或多个连接器和/或一个或多个其他迹线耦合至附加迹线194的第三部分198。例如，关联于第二层的第二迹线集可包括被配置成将第二迹线152耦合至附加迹线194(例如，以使得电流穿过电感器140流到包括电感器结构142的半导体器件的上层和下层)的特定迹线(未示出)。如果第二迹线152的第二部分143耦合至附加迹线194的第三部分198，则附加迹线194的第四部分199可耦合至电感器140的第一输入。
第一迹线集(例如，第一迹线150、第二迹线152、以及附加迹线194)可具有楔形构造。例如，参照方向197，第一迹线集的每一迹线的长度可比前一迹线更长。为了解说，第二长度(L2)可长于第一长度(L1)，且第三长度(L3)可长于第二长度(L2)。附加地或替换地，参照方向197，第一迹线集的每一迹线的宽度可比前一迹线更宽。为了解说，第二宽度(W2)可宽于第一宽度(W1)，且第三宽度(W3)可宽于第二宽度(W2)。附加地或替换地，参照方向197，第一迹线集的毗邻迹线对之间的距离可与前一毗邻迹线对相比有所增加。为了解说，第二距离(D2)可大于第一距离(D1)。
在系统100的操作期间，无线接口电路系统110(例如，控制器120)可接收输入信号102。输入信号102可以与一个或多个电荷(响应于来自信号/功率源的交流(AC)电压或直流(DC)电压提供的电荷)相关联。在一些实现中，输入信号102(例如，电荷)可对应于要被滤波的射频(RF)信号。控制器120可将输入信号102路由至(无线接口电路系统110的)一个或多个组件，诸如滤波器130(例如，电感器140)。输入信号102可由无线接口电路系统110处理(例如，滤波)以生成输出信号104。控制器120可以使输出信号104被发送给耦合至无线接口电路系统110的设备或组件。例如，控制器120可以将输出信号104路由至耦合到无线接口电路系统110的处理器(未示出)以供附加处理。
虽然电感器140被解说为包括在滤波器130中，但在其他实现中，电感器140可被包括在另一组件中，诸如RF谐振器。附加地或替换地，电感器140可被包括在无线接口电路系统110以外的电路或系统中。例如，电感器140可被包括在数字电路中以解耦该数字电路的电容器，或者可被包括在RF电路中以与该RF电路的电容器匹配。
作为解说性非限定性示例，可使用晶片级封装(WLP)工艺、层叠封装(PoP)工艺、岸面栅格阵列(LGA)封装工艺、硅工艺、微机电系统(MEMS)工艺、和/或纳米技术来形成电感器结构142。在一些实现中，电感器结构142可被包括在单个封装中。例如，可使用单个基板来形成电感器结构142。在其他实现中，电感器可被包括在多个封装中。例如，可使用多个基板来形成电感器140。为了解说，可使用第一基板来形成电感器140的一个或多个层(例如，第一层)且可使用第二基板来形成电感器140的一个或多个其他层(例如，第二层和第三层)。可使用第一工艺来形成电感器140的与第一基板相关联的第一部分，且可使用与第一工艺相同或不同的第二工艺来形成电感器140的与第二基板相关联的第二部分。
虽然电感器140被描述为具有电感器结构142，但在其他实现中，电感器140可具有另一电感器结构。例如，电感器140可包括参考图2-5中的一者或多者描述的电感器结构。
具有电感器结构142的电感器140可包括具有不同长度和/或宽度的一个或多个迹线集，与常规电感器相比，这可改进电感器的电感和/或品质因数(Q)。例如，电感器140或其一部分可具有楔形构造，与常规电感器相比，这可降低电感器140的电容(例如，寄生电容)。附加地和/或替换地，与常规电感器相比，具有楔形构造的电感器140可具有改善的品质因数(Q)和/或占用缩减的面积。参考图2-6提供了电感器结构142的附加解说性示例。可基于一个或多个设计和/或制造约束来选择电感器结构142或图2-6的电感器结构中的每一者以纳入到半导体器件中。
参考图2，描绘了电感器结构200的解说性方面。电感器结构200可包括多个迹线集。电感器结构200可包括图1的电感器结构142。每一迹线集可以与电感器的不同层相关联，诸如图1的电感器140。例如，电感器(例如，电感器结构200)可包括第一层210、第二层220、第三层230以及第四层240。虽然电感器结构200被解说为具有四层，但在其他实现中，电感器结构200可包括不止四层或不到四层。
第一层210可包括第一迹线集212-218。第一迹线集212-218中的每一迹线可平行于第一迹线集212-218的其他迹线。迹线212的一部分201可以与电感器结构200的第一端子相关联。在一些实现中，第一迹线集212-218可具有楔形构造。
第二层220可包括第二迹线集222-228。第二迹线集222-228中的每一迹线可平行于第二迹线集222-228的其他迹线和/或第一迹线集212-218的迹线。迹线222的一部分229可以与电感器结构200的第二端子相关联。在一些实现中，第二迹线集212-228可具有楔形构造。第一迹线集212-218可与第二迹线集222-228至少部分地(在纵向方向上)交叠。例如，迹线218可与迹线228交叠，迹线216可与迹线226交叠，迹线214可与迹线224交叠，且迹线212可与迹线222交叠。
第三层230可包括第三迹线集232-236。第三迹线集232-236的至少一个迹线可以不平行于第一迹线集212-218的每一迹线和/或第二迹线集222-228的每一迹线。第四层240可包括第四迹线集242-246。第四迹线集242-246的至少一个迹线可以不平行于第一迹线集212-218的每一迹线和/或第二迹线集222-228的每一迹线。
电感器结构200的等角投影表示在250处描绘。第一迹线集212-218通过连接器集260-270耦合至第四迹线集242-246。为了解说，迹线212可通过连接器260耦合至迹线242，迹线242可通过连接器262耦合至迹线214，迹线214可通过连接器264耦合至迹线244，迹线244可通过连接器266耦合至迹线216，迹线216可通过连接器268耦合至迹线246，且迹线246可通过连接器270耦合至迹线218。第一迹线集212-218通过连接器集(例如，连接器272)耦合至第二迹线集222-228。为了解说，迹线218可通过连接器272耦合至迹线228。在一些实现中，该连接器集可包括将迹线218耦合至迹线228的单个连接器(例如，连接器272)。第三迹线集232-236可通过连接器集274-284耦合至第二迹线集222-228。为了解说，迹线228可通过连接器274耦合至迹线236，迹线236可通过连接器276耦合至迹线226，迹线226可通过连接器278耦合至迹线234，迹线234可通过连接器280耦合至迹线224，迹线224可通过连接器282耦合至迹线232，且迹线232可通过连接器284耦合至迹线222。作为解说性非限定性示例，连接器260-284可包括一个或多个通孔结构、一个或多个凸块结构、或其组合。
迹线212可具有第一长度(L1)和第一宽度(W1)，且迹线214可具有第二长度(L2)和第二宽度(W2)。在一些实现中，第一长度(L1)可不同于第二长度(L2)，第一宽度(W1)可不同于第二宽度(W2)，或其组合。例如，第一长度(L1)可大于第二长度(L2)，且第一宽度(W1)可大于第二宽度(W2)。
迹线222可具有第三长度(L3)和第三宽度(W3)，且迹线224可具有第四长度(L4)和第四宽度(W4)。在一些实现中，第三长度(L3)可不同于第四长度(L4)，第三宽度(W3)可不同于第四宽度(W4)，或其组合。例如，第三长度(L3)可大于第四长度(L4)，且第三宽度(W3)可大于第四宽度(W4)。
与常规电感器相比，通过包括具有不同尺寸(例如，不同长度和/或不同宽度)的一个或多个迹线集，电感器结构200可具有改善的电感和/或改善的品质因数(Q)。例如，电感器结构200或其一部分可具有楔形构造，这与常规电感器相比可降低电容、降低电感器结构200占用的面积、和/或改善电感器结构200的品质因数(Q)。
参考图3，描绘了电感器结构300的解说性方面。电感器结构300可包括多个迹线集。电感器结构300可包括图1的电感器结构142。每一迹线集可以与电感器的不同层相关联，诸如图1的电感器140。例如，电感器(例如，电感器结构300)可包括第一层310、第二层320、第三层330以及第四层340。虽然电感器结构300被解说为具有四层，但在其他实现中，电感器结构300可包括不止四层或不到四层。
第一层310可包括第一迹线集312-318。第一迹线集312-318中的每一迹线可平行于第一迹线集312-318的其他迹线。迹线312的一部分301可以与电感器结构300的第一端子相关联。在一些实现中，第一迹线集312-318可具有楔形构造。
第二层320可包括第二迹线集322-326。第二迹线集322-326中的至少一个迹线可不平行于第一迹线集312-318中的每一迹线。
第三层330可包括第三迹线集332-336。第三迹线集332-336中的每一迹线可平行于第三迹线集332-336的其他迹线和/或第一迹线集312-318的迹线。迹线332的一部分337可以与电感器结构300的第二端子相关联。在一些实现中，第三迹线集332-336可具有楔形构造。第一迹线集312-318可与第三迹线集332-336(在纵向方向上)交叠。例如，迹线316可与迹线336至少部分地交叠，迹线314可与迹线334交叠，且迹线312可与迹线332交叠。
第四层340可包括第四迹线集342-346。第四迹线集342-346的至少一个迹线可以不平行于第一迹线集312-318的每一迹线和/或第三迹线集322-326的每一迹线。
电感器结构300的等角投影表示在350处描绘。第一迹线集312-318通过连接器集360-370耦合至第四迹线集342-346。为了解说，迹线312可通过连接器360耦合至迹线342，迹线342可通过连接器362耦合至迹线314，迹线314可通过连接器354耦合至迹线344，迹线344可通过连接器366耦合至迹线316，迹线316可通过连接器368耦合至迹线346，且迹线346可通过连接器370耦合至迹线318。第一迹线集312-318通过连接器集(例如，连接器372)耦合至第二迹线集322-326。为了解说，迹线318可通过连接器(例如，连接器372)耦合至迹线326。在一些实现中，该连接器集可包括将迹线318耦合至迹线326的单个连接器(例如，连接器372)。第三迹线集332-336可通过连接器集374-382耦合至第二迹线集322-323。为了解说，迹线326可通过连接器374耦合至迹线336，迹线336可通过连接器376耦合至迹线324，迹线324可通过连接器378耦合至迹线334，迹线334可通过连接器380耦合至迹线322，且迹线322可通过连接器382耦合至迹线332。作为解说性非限定性示例，连接器集合360-382可包括一个或多个通孔结构、一个或多个凸块结构、或其组合。
迹线312可具有第一长度(L1)和第一宽度(W1)。迹线314可具有第二长度(L2)和第二宽度(W2)。在一些实现中，第一长度(L1)可不同于第二长度(L2)，第一宽度(W1)可不同于第二宽度(W2)，或其组合。例如，第一长度(L1)可大于第二长度(L2)，且第一宽度(W1)可大于第二宽度(W2)。
迹线332可具有第三长度(L3)和第三宽度(W3)。迹线334可具有第四长度(L4)和第四宽度(W4)。在一些实现中，第三长度(L3)可不同于第四长度(L4)，第三宽度(W3)可不同于第四宽度(W4)，或其组合。例如，第三长度(L3)可大于第四长度(L4)，且第三宽度(W3)可大于第四宽度(W4)。
参考图4，描绘了电感器结构400的解说性方面。电感器结构400可包括具有第一楔形构造的第一部分406(在虚线404右侧)和具有第二楔形构造的第二部分407(在虚线404左侧)。作为解说性非限定性示例，可使用晶片级封装(WLP)工艺、层叠封装(PoP)工艺、岸面栅格阵列(LGA)封装工艺、硅工艺、微机电系统(MEMS)工艺、和/或纳米技术来形成电感器结构400。在一些实现中，电感器结构400可被包括在单个封装中。例如，可使用单个基板来形成电感器结构400。在其他实现中，电感器可被包括在多个封装中。
电感器结构400可包括多个迹线集。每一迹线集可以与电感器的不同层相关联，诸如图1的电感器140。例如，电感器(例如，电感器结构400)可包括与基板402的第一层相关联的第一迹线集410-430和与基板(例如，基板402或另一基板)的第二层相关联的第二迹线集440-458。虽然电感器结构400被描述为具有两个迹线集(例如，两层)，但在其他实现中，电感器结构400可包括不止两个迹线集(例如，不止两层)。
第一迹线集410-430可包括彼此平行的第一迹线子集410-418和与第一迹线子集410-418的迹线非平行的第二迹线子集422-430。迹线410的第一部分408可以与电感器结构400的第一端子相关联且迹线430的第二部分409可与电感器结构400的第二端子相关联。
第二迹线集440-458可包括第三迹线子集452-458和第四迹线子集440-448。第三迹线子集452-458可彼此平行和/或与第一迹线子集平行，且第四迹线子集440-448与第一迹线子集410-418和/或第三迹线子集452-458非平行。
第一迹线集410-430通过连接器集460-481耦合至第二迹线集440-458。该连接器集460-481可包括第一连接器集460-468、第二连接器集469以及第三连接器集470-481。第一连接器集460-468可被配置成将第一迹线子集410-418耦合至第四迹线子集440-448。为了解说，迹线410可通过连接器460耦合至迹线440，迹线440可通过连接器461耦合至迹线412，迹线412可通过连接器462耦合至迹线442，迹线442可通过连接器463耦合至迹线414，迹线414可通过连接器464耦合至迹线444，迹线444可通过连接器465耦合至迹线416，迹线416可通过连接器466耦合至迹线446，迹线446可通过连接器467耦合至迹线418，且迹线418可通过连接器468耦合至迹线448。
第二连接器集469可被配置成将第二迹线子集422-430耦合至第四迹线子集440-448。例如，第二连接器子集469可包括将迹线448耦合至迹线422的单个连接器。为了解说，迹线448可通过连接器469耦合至迹线422。第三连接器集470-481可被配置成将第二迹线子集422-430耦合至第三迹线子集452-458。为了解说，迹线422可通过连接器470耦合至迹线452，迹线452可通过连接器472耦合至迹线424，迹线424可通过连接器474耦合至迹线454，迹线454可通过连接器476耦合至迹线426，迹线426可通过连接器478耦合至迹线456，迹线456可通过连接器479耦合至迹线428，迹线428可通过连接器480耦合至迹线458，且迹线458可通过连接器481耦合至迹线430。
作为解说性非限定性示例，连接器260-284可包括一个或多个通孔结构、一个或多个凸块结构、或其组合。为了解说，凸块结构的示例在485处描绘，其中电感器(诸如图1的电感器140)的第一迹线488与第一基板486(例如，第一芯片或第一封装)相关联，且电感器的第二迹线489与第二基板487(例如，第二芯片或第二封装)相关联。第一迹线488通过凸块490(诸如焊料凸块)耦合至第二迹线489。在一特定解说性示例中，第一迹线488可包括迹线440，第二迹线489可包括迹线410，且凸块490可包括连接器460。
通孔结构的示例在495处描绘，其中电感器(诸如图1的电感器140)第一迹线497和第二迹线498与基板496(例如，芯片或封装)相关联。例如，基板496可包括基板402。在一些实现中，基板可包括硅基板。在其他实现中，基板可包括玻璃基板。第一迹线497可通过通孔结构499(诸如穿硅通孔(TSV)或穿玻通孔)耦合至第二迹线498。在一特定解说性示例中，第一迹线497可包括迹线440，第二迹线498可包括迹线410，且通孔结构499可包括连接器460。
通过包括与电感器结构400的每一层相关联的平行迹线子集，与常规电感器相比，电感器结构400可具有紧凑设计和/或可具有缩减的面积。另外，与常规电感器相比，电感器结构400具有改善的电感和/或改善的品质因数(Q)。
参考图5，描绘了电感器结构500的解说性方面。电感器结构500可包括多个迹线集。电感器结构500可包括图1的电感器结构142。每一迹线集可以与电感器的不同层相关联，诸如图1的电感器140。例如，电感器(例如，电感器结构500)可包括第一层501、第二层520、第三层540以及第四层560。虽然电感器结构500被解说为包括四层，但在其他实现中，电感器结构500可包括不止四层或不到四层。
第一层501可包括第一迹线集502-518。第一迹线集502-518可包括图1的第一迹线集(例如，第一迹线150、第二迹线152和/或附加迹线194)。第一迹线集502-518可包括彼此平行的第一迹线子集502-508和与第一迹线子集502-508非平行的第二迹线子集510-518。迹线518的第一部分519可以与电感器结构500的第一端子相关联。
第二层520可包括第二迹线集522-536。第二迹线集522-536可包括图1的第三迹线集(例如，第四迹线170)。第二迹线集522-536可包括第三迹线子集522-528和第四迹线子集530-536。第三迹线子集522-528可彼此平行和/或与第一迹线子集502-508平行。第四迹线子集530-536可不平行于第三迹线子集530-536。迹线536的第二部分536可以与电感器结构500的第二端子相关联。
第三层540可包括第三迹线集542-556。第三迹线集542-556可包括第五迹线子集552-556和第六迹线子集542-550。第五迹线子集552-556可彼此平行、与第三迹线子集522-528平行和/或与第一迹线子集502-508平行。第六迹线子集542-550可不平行于第五迹线子集552-556。
第四层560可包括第四迹线集562-578。第四迹线集562-578可包括图1的第二迹线集(例如，第三迹线160)。第四迹线集562-578可包括第七迹线子集572-578和第八迹线子集562-570。第七迹线子集572-578可彼此平行、与第五迹线子集552-556平行、与第三迹线子集522-528平行和/或与第一迹线子集502-508平行。第八迹线子集562-570中的每一迹线可不平行于第七迹线子集572-578。
电感器结构500可包括连接器(出于清楚起见未示出并略去)。例如，连接器可包括一个或多个通孔结构、一个或多个凸块、或其组合。虚线590-598中的每一者表示可被包括在电感器结构500中的连接器。连接器可被配置成耦合不同层的迹线。例如，连接器可包括配置成将第一迹线集502-518耦合至第四迹线集562-578的第一连接器集、配置成将第一迹线集502-518耦合至第二迹线集522-536的第二连接器集、以及配置成将第二迹线集522-536耦合至第三迹线集542-556的第三连接器集。
第一连接器集可包括第一连接器子集、第二连接器子集、以及第三连接器子集。第一连接器子集可被配置成将第一迹线子集502-508耦合至第八迹线子集562-570。为了解说，迹线502可通过第一连接器子集的第一连接器(由虚线592表示)耦合至迹线562，迹线562可通过第一连接器子集的第二连接器耦合至迹线504，迹线504可通过第一连接器子集的第三连接器耦合至迹线564，迹线564可通过第一连接器子集的第四连接器耦合至迹线506，迹线506可通过第一连接器子集的第五连接器耦合至迹线566，迹线566可通过第一连接器子集的第六连接器耦合至迹线507，迹线507可通过第一连接器子集的第七连接器耦合至迹线568，迹线568可通过第一连接器子集的第八连接器耦合至迹线508，且迹线508可通过第一连接器子集的第九连接器耦合至迹线570。
第二连接器子集可被配置成将第二迹线子集510-518耦合至第七迹线子集572-578。为了解说，迹线510可通过第二连接器子集的第一连接器耦合至迹线572，迹线572可通过第二连接器子集的第二连接器耦合至迹线512，迹线512可通过第二连接器子集的第三连接器耦合至迹线574，迹线574可通过第二连接器子集的第四连接器耦合至迹线514，迹线514可通过第二连接器子集的第五连接器耦合至迹线576，迹线576可通过第二连接器子集的第六连接器耦合至迹线516，迹线516可通过第二连接器子集的第七连接器(由虚线596表示)耦合至迹线578，且迹线578可通过第二连接器子集的第八连接器(由虚线690表示)耦合至迹线518。
第三连接器子集可被配置成将第八迹线子集562-570耦合至第二迹线子集510-518。例如，第三连接器子集可包括将第八迹线子集562-570耦合至第二迹线子集510-518的单个连接器。为了解说，第三连接器子集可包括配置成将迹线510耦合至迹线570的连接器。
第二连接器集可被配置成将第一迹线子集502-508耦合至第三迹线子集522-528。在一些实现中，第二连接器集可包括配置成将迹线502耦合至迹线522的单个连接器。为了解说，迹线502可通过第二连接器集的连接器(由虚线594表示)耦合至迹线522。
第三连接器子集可包括第四连接器子集、第五连接器子集和第六连接器子集。第四连接器子集可被配置成将第三迹线子集522-528耦合至第六迹线子集542-550。为了解说，迹线522可通过第四连接器子集的第一连接器耦合至迹线542，迹线542可通过第四连接器子集的第二连接器耦合至迹线524，迹线524可通过第四连接器子集的第三连接器耦合至迹线544，迹线544可通过第四连接器子集的第四连接器耦合至迹线526，迹线526可通过第四连接器子集的第五连接器耦合至迹线546，迹线546可通过第四连接器子集的第六连接器耦合至迹线527，迹线527可通过第四连接器子集的第七连接器耦合至迹线548，迹线548可通过第四连接器子集的第八连接器耦合至迹线528，且迹线528可通过第四连接器子集的第九连接器耦合至迹线550。
第五连接器子集可被配置成将第四迹线子集530-536耦合至第五迹线子集552-556。为了解说，迹线530可通过第五连接器子集的第一连接器(由虚线598表示)耦合至迹线552，迹线552可通过第五连接器子集的第二连接器耦合至迹线532，迹线532可通过第五连接器子集的第三连接器耦合至迹线554，迹线554可通过第五连接器子集的第四连接器耦合至迹线534，迹线534可通过第五连接器子集的第五连接器耦合至迹线556，迹线556可通过第五连接器子集的第六连接器耦合至迹线536。
第六连接器子集可被配置成将第六迹线子集542-550耦合至第四迹线子集530-536。例如，第六连接器子集可包括将第六迹线子集542-550耦合至第四迹线子集530-536的单个连接器。为了解说，第六连接器子集可包括配置成将迹线530耦合至迹线550的连接器(由虚线597表示)。
参考图6，描绘了电感器结构600的解说性方面。电感器结构600可包括多个迹线集。电感器结构600可包括图1的电感器结构142。每一迹线集可以与电感器的不同层相关联，诸如图1的电感器140。例如，电感器(例如，电感器结构600)可包括第一层601、第二层620、第三层640以及第四层660。虽然电感器结构600被解说为包括四层，但在其他实现中，电感器结构600可包括不止四层或不到四层。
第一层601可包括第一迹线集602-616。第一迹线集602-616可包括图1的第一迹线集(例如，第一迹线150、第二迹线152和/或附加迹线194)。第一迹线集602-616可包括彼此平行的第一迹线子集602-606和与第一迹线集602-616非平行的第二迹线子集608-616。迹线619的第一部分616可以与电感器结构600的第一端子相关联。
第二层620可包括第二迹线集622-638。第二迹线集622-638可包括图1的第三迹线集(例如，第四迹线170)。第二迹线集622-638可包括第三迹线子集632-638和第四迹线子集622-630。第三迹线子集632-638可彼此平行和/或与第一迹线子集602-606平行。第四迹线子集622-630可不平行于第三迹线子集632-638。迹线638的第二部分621可以与电感器结构600的第二端子相关联。
第三层640可包括第三迹线集642-656。第三迹线集642-656可包括第五迹线子集642-648和第六迹线子集650-656。第五迹线子集642-648可彼此平行、与第三迹线子集632-638平行和/或与第一迹线子集602-606平行。第六迹线子集650-656可不平行于第五迹线子集642-648。
第四层660可包括第四迹线集662-678。第三迹线集662-678可包括图1的第二迹线集(例如，第三迹线160)。第四迹线集662-678可包括第七迹线子集672-678和第八迹线子集662-670。第七迹线子集672-678可彼此平行、与第五迹线子集642-648平行、与第三迹线子集632-638平行和/或与第一迹线子集602-606平行。第八迹线子集662-670可不平行于第七迹线子集672-678。
电感器结构600可包括连接器(出于清楚起见未示出并略去)。例如，连接器可包括一个或多个通孔结构、一个或多个凸块、或其组合。虚线690-699中的每一者表示可被包括在电感器结构600中的连接器。连接器可被配置成耦合不同层的迹线。例如，连接器可包括配置成将第一迹线集602-616耦合至第四迹线集662-678的第一连接器集、配置成将第一迹线集602-616耦合至第二迹线集622-638的第二连接器集、以及配置成将第二迹线集622-638耦合至第三迹线集642-656的第三连接器集。
第一连接器集可包括第一连接器子集、第二连接器子集、以及第三连接器子集。第一连接器子集可被配置成将第一迹线子集602-606耦合至第八迹线子集662-670。。为了解说，迹线602可通过第一连接器子集的第一连接器(由虚线690表示)耦合至迹线662，迹线662可通过第一连接器子集的第二连接器耦合至迹线603，迹线603可通过第一连接器子集的第三连接器耦合至迹线664，迹线664可通过第一连接器子集的第四连接器耦合至迹线604，迹线604可通过第一连接器子集的第五连接器耦合至迹线668，迹线668可通过第一连接器子集的第六连接器耦合至迹线605，迹线605可通过第一连接器子集的第七连接器耦合至迹线669，迹线669可通过第一连接器子集的第八连接器耦合至迹线606，且迹线606可通过第一连接器子集的第九连接器耦合至迹线670。
第二连接器子集可被配置成将第二迹线子集608-616耦合至第七迹线子集672-678。。为了解说，迹线608可通过第二连接器子集的第一连接器耦合至迹线672，迹线672可通过第二连接器子集的第二连接器耦合至迹线610，迹线610可通过第二连接器子集的第三连接器耦合至迹线674，迹线674可通过第二连接器子集的第四连接器耦合至迹线612，迹线612可通过第二连接器子集的第五连接器耦合至迹线676，迹线676可通过第二连接器子集的第六连接器耦合至迹线614，迹线614可通过第二连接器子集的第七连接器(由虚线696表示)耦合至迹线678，且迹线678可通过第二连接器子集的第八连接器(由虚线695表示)耦合至迹线616。
第三连接器子集可被配置成将第二迹线子集608-616耦合至第八迹线子集662-670。例如，第三连接器子集可包括将第二迹线子集608-616耦合至第八迹线子集662-670的单个连接器。为了解说，第三连接器子集可包括配置成将迹线608耦合至迹线670的连接器。
第二连接器集可被配置成将第一迹线子集602-606耦合至第四迹线子集622-630。在一些实现中，第二连接器集可包括配置成将迹线602耦合至迹线622的单个连接器。为了解说，迹线602可通过第二连接器集的连接器(由虚线692表示)耦合至迹线622。
第三连接器子集可包括第四连接器子集、第五连接器子集和第六连接器子集。第四连接器子集可被配置成将第三迹线子集632-638耦合至第六迹线子集650-656。为了解说，迹线650可通过第四连接器子集的第一连接器(由虚线697表示)耦合至迹线632，迹线632可通过第四连接器子集的第二连接器(由虚线699表示)耦合至迹线652，迹线652可通过第四连接器子集的第三连接器耦合至迹线634，迹线634可通过第四连接器子集的第四连接器耦合至迹线654，迹线654可通过第四连接器子集的第五连接器耦合至迹线636，迹线636可通过第四连接器子集的第六连接器耦合至迹线656，且迹线656可通过第四连接器子集的第七连接器耦合至迹线638。
第五连接器子集可被配置成将第四迹线子集622-630耦合至第五迹线子集642-648。为了解说，迹线622可通过第四连接器子集的第一连接器(由虚线694表示)耦合至迹线642，迹线642可通过第四连接器子集的第二连接器耦合至迹线624，迹线624可通过第四连接器子集的第三连接器耦合至迹线644，迹线644可通过第四连接器子集的第四连接器耦合至迹线626，迹线626可通过第四连接器子集的第五连接器耦合至迹线646，迹线646可通过第四连接器子集的第六连接器耦合至迹线628，迹线628可通过第四连接器子集的第七连接器耦合至迹线648，且迹线648可通过第四连接器子集的第八连接器耦合至迹线630。
第六连接器子集可被配置成将第六迹线子集650-656耦合至第四迹线子集622-630。例如，第六连接器子集可包括将第六迹线子集650-656耦合至第四迹线子集622-630的单个连接器。为了解说，第六连接器子集可包括配置成将迹线630耦合至迹线650的连接器。
参照图7，描绘了形成电感器结构的方法700的解说性方面的流程图。该电感器结构可被包括在电感器中，诸如图1的电感器140。该电感器结构可包括图1的电感器结构142、图2的电感器结构200、图3的电感器结构300、图4的电感器结构400、图5的电感器结构500、或者图6的电感器结构600。
方法700可包括在702，形成与电感器的第一层相对应的第一迹线集，其中第一迹线集包括第一迹线和第二迹线，其中第一迹线平行于第二迹线，并且其中第一迹线的尺寸不同于第二迹线的对应尺寸。例如，第一迹线可具有与第二迹线不同的长度和/或宽度。第一迹线集可包括多个迹线。例如，第一迹线集可包括图1的第一迹线150、第二迹线152、附加迹线194，图2的迹线212-218，图3的迹线312-318，图4的迹线410-418，图5的迹线502-508，或者图6的迹线602-606。第一迹线集(例如，多个迹线)的每一迹线可具有不同长度和/或不同宽度。例如，第一长度可小于第二长度。作为另一示例，第一迹线的第一宽度可不同于(例如，小于)第二迹线的第二宽度。在一些实现中，第一迹线集可具有楔形构造。
方法700可进一步包括在704，形成与电感器的第二层相对应的第二迹线集，其中第二迹线集耦合至第一迹线集，其中第二迹线集包括第三迹线，并且其中第三迹线耦合至第一迹线和第二迹线。第二迹线集可包括图1的第三迹线160、图2的迹线242-246、图3的迹线342-346、图4的迹线440-448、图5的迹线562-570、或者图6的迹线662-670。
方法700可进一步包括在706，形成与电感器的第三层相对应的第三迹线集，第三迹线集耦合至第一迹线集，其中第三层位于第一层和第二层之间。第三迹线集可包括图1的第四迹线170、迹线222-228、图3的迹线322-326、图5的迹线522-528、或者图6的迹线622-630。在一些实现中，第三迹线集包括第四迹线和平行于第四迹线的第五迹线。第四迹线和第五迹线可具有不同长度。第四迹线可耦合至第二迹线。在一特定实现中，第一迹线与第五迹线至少部分地交叠，且第二迹线与第四迹线至少部分地交叠。在其他实现中，第一迹线可与第五迹线的整体交叠，和/或第二迹线可与第四迹线的整体交叠。
在一些实现中，方法700可包括形成配置成将第一迹线集耦合至第二迹线集的第一连接器集。例如，第一连接器集可包括多个连接器，诸如图1的连接器180、182，图2的连接器260-270，图3的连接器360-370，或者图4的连接器460-468。附加地或替换地，方法700可包括形成配置成将第一迹线集耦合至第三迹线集的第二连接器集。例如，第二连接器集可包括图1的第三连接器184、图2的连接器272、或者图3的连接器372。第二连接器集的至少一个连接器可包括通孔结构(例如，图4的通孔结构499)、凸块(例如，图4的凸块490)、或其组合。在一特定实现中，第二连接器集包括单个连接器。
在一些实现中，方法700可包括形成与电感器的第四层相对应的第四迹线集。例如，第四迹线集可包括图2的迹线232-236、图3的迹线332-336、图5的迹线542-550、或者图6的迹线642-650。第四层可位于第一层和第二层之间。第三层可位于第一层和第四层之间。第四迹线集包括第六迹线和平行于第六迹线的第七迹线。在一特定实现中，第三迹线可耦合至第六迹线和第七迹线。方法700可包括形成被配置成将第三迹线集耦合至第四迹线集的第三连接器集。例如，第三连接器集可包括图2的连接器274-284或图3的连接器374-382。
在一些实现中，第一迹线集进一步包括平行于第一迹线和第二迹线的第八迹线。例如，第一迹线、第二迹线以及第八迹线可分别包括图1的第一迹线150、第二迹线152以及附加迹线194。作为另一示例，第一迹线、第二迹线以及第八迹线可分别包括图2的迹线216、迹线214以及迹线212。第二迹线可位于第一迹线和第八迹线之间。第一迹线和第二迹线可以分开第一距离，且第二迹线和第八迹线可分开第二距离。第一距离可不同于第二距离。例如，第一距离可小于第二距离。
在一些实现中，第一迹线集可包括第一迹线子集和第二迹线子集。第一迹线子集的每一迹线可平行于第一迹线子集的其他迹线，且第二迹线子集的每一迹线可不平行于第二迹线子集的其他迹线。例如，参考图5，第一迹线集502-518可包括平行迹线子集502-508和非平行迹线子集510-518。作为另一示例，参考图6，第一迹线集602-616可包括平行迹线子集602-606和非平行迹线子集608-616。另外，第二迹线集包括第三迹线子集和第四迹线子集。第三迹线子集的每一迹线平行于第三迹线子集的其他迹线，且第四迹线子集的每一迹线不平行于第四迹线子集的其他迹线。例如，参考图5，第四迹线集562-578可包括平行迹线子集572-578和非平行迹线子集562-570。作为另一示例，参考图6，第四迹线集642-656可包括平行迹线子集642-648和非平行迹线子集652-656。
方法700可被用来形成电感器，诸如平面螺线管电感器。该电感器或其一部分可具有带楔形构造的结构(例如，电感器结构)。该电感器可具有高品质因数(Q)且可具有低寄生电容。
参照图8，描绘了形成电感器结构的方法800的解说性方面的流程图。该电感器结构可被包括在电感器中，诸如图1的电感器140。该电感器结构可包括图4的电感器结构400、图5的电感器结构500或者图6的电感器结构600。
方法800可包括在802，形成与电感器的第一层相对应的第一迹线集，第一迹线集包括第一迹线子集和第二迹线子集，其中第一迹线子集的每一迹线平行于第一迹线子集的其他迹线，并且其中第二迹线子集的至少一个迹线不平行于第一迹线子集的每一迹线。第一迹线集可包括图3的第一迹线集410-430、图5的第一迹线集502-518、或者图6的第一迹线集602-616。第一迹线子集可包括图4的平行迹线子集410-418、图5的平行迹线子集502-508、或者图6的平行迹线子集602-606。
方法800可进一步包括在804，形成与该电感器的第二层相对应的第二迹线集，第二迹线集包括第三迹线子集和第四迹线子集，其中第三迹线子集的每一迹线平行于第三迹线子集的其他迹线，并且其中第四迹线子集的至少一个迹线不平行于第三迹线子集的每一迹线。第二迹线集可包括图4的第二迹线集440-458、第四迹线集562-578、或者图6的第四迹线集642-656。第三迹线子集可包括图4的平行迹线子集452-458、图5的平行迹线子集572-578、或者图6的平行迹线子集642-648。第四迹线子集可包括图4的非平行迹线440-448、图5的非平行迹线子集562-570、或者图6的非平行迹线子集652-656。
在一些实现中，方法800可包括形成连接器集。例如，连接器集可包括图4的连接器集460-481。连接器集可包括第一连接器子集和第二连接器子集。第一连接器子集可被配置成将第一迹线子集耦合至第四迹线子集。例如，第一连接器子集可包括图4的连接器460-468。第二连接器子集可被配置成将第二迹线子集耦合至第三迹线子集。例如，第二连接器子集可包括图4的连接器470-482。至少一个连接器可被配置成将第二迹线子集耦合至第四迹线子集。例如，参考图4，第二连接器子集469(例如，单个连接器)可被配置成将第一迹线集的第一特定迹线(诸如迹线422)耦合至第二迹线集的第二特定迹线(诸如迹线448)。第一连接器集的特定连接器包括通孔结构(例如，图4的通孔结构499)、凸块(例如，图4的凸块490)、或其组合。在一些实现中，第一迹线集可被形成在第一器件的第一表面上，且第二迹线集可被形成在第二器件的第二表面上。
在一些实现中，方法800可包括形成与第三层相对应的第三迹线集。第三迹线集可包括图5的迹线522-536或图6的迹线622-638。第三迹线集可包括第五迹线子集和第六迹线子集。例如，第五迹线子集可包括图5的迹线522-528或图6的迹线632-638。第六迹线子集可包括图5的迹线530-536或图6的迹线622-630。第五迹线子集的每一迹线可平行于第五迹线子集的其他迹线，且第六迹线子集的至少一个迹线不平行于第五迹线子集的每一迹线。
附加地或替换地，方法800可包括形成与第四层相对应的第四迹线集。第四迹线集可包括图5的迹线542-556或图6的迹线642-656。第四迹线集可包括第七迹线子集和第八迹线子集。例如，第七迹线子集可包括图5的迹线552-556或图6的迹线642-648。第八迹线子集可包括图5的迹线542-550或图6的迹线652-656。第七迹线子集的每一迹线平行于第七迹线子集的其他迹线，且第八迹线子集的至少一个迹线不平行于第七迹线子集的每个迹线。
在一些实现中，连接器可被配置成将第一迹线集耦合至第三迹线集。例如，参考图5，单个连接器可被配置成将迹线502-518中的第一特定迹线(诸如迹线502)耦合至迹线集522-536中的第二特定迹线(诸如迹线522)。作为另一示例，参考图6，单个连接器可被配置成将第一迹线集602-616中的第一特定迹线(诸如迹线602)耦合至迹线集622-638中的第二特定迹线622。
方法800可被用来形成电感器，诸如平面螺线管电感器。电感器或其一部分可具有带楔形构造的结构(例如，电感器结构)。该电感器可具有高品质因数(Q)且可具有低寄生电容。
图7的方法700和/或图8的方法800可由处理单元(诸如中央处理单元(CPU))、控制器、现场可编程门阵列(FPGA)设备、专用集成电路(ASIC)、另一硬件设备、固件设备、或其任何组合来控制。作为示例，图7的方法700和/或图8的方法800可由执行指令以控制制造装备的一个或多个处理器来执行。
参照图9，描绘了电子设备900(诸如无线通信设备)的特定解说性方面的框图。设备900包括耦合至存储器932的处理器910，诸如数字信号处理器(DSP)。存储器932包括指令968(例如，可执行指令)，诸如计算机可读指令或处理器可读指令。指令968可包括可由计算机(诸如处理器910)执行的一个或多个指令。
图9还示出了耦合到处理器910和显示器928的显示器控制器926。编码器/解码器(CODEC)934也可被耦合至处理器910。扬声器936和话筒938可耦合到CODEC 934。
图9还指示无线接口940可被耦合至处理器910和天线942。无线接口940或其组件可包括半导体器件964，诸如图1的电感器结构142、图2的电感器结构200、图3的电感器结构300、图4的电感器结构400、图5的电感器结构500、或者图6的电感器结构600。
在一些实现中，半导体器件964、处理器910、显示器控制器926、存储器932、CODEC934、和无线接口940被包括在系统级封装或片上系统设备922中。在一些实现中，输入设备930和电源944被耦合至片上系统设备922。此外，在一特定方面，如图9中所解说的，显示器928、输入设备930、扬声器936、话筒938、天线942、和电源944在片上系统设备922的外部。然而，显示器928、输入设备930、扬声器936、话筒938、天线942和电源944中的每一者可耦合到片上系统设备922的组件(诸如接口或控制器)。尽管半导体器件964被描绘为被包括在无线接口940(例如，无线控制器)中，但在其他实现中，半导体器件964可被包括在设备900的另一组件或耦合至设备900的组件中。例如，半导体器件964可被包括在处理器910、存储器932、电源944、输入设备930、显示器928、显示器控制器926、CODEC 934、扬声器936或话筒938中。
结合图1-9所描述的方面中的一者或多者，公开了一种装备，该装备可包括用于传导电流的第一装置。用于传导的第一装置可包括图1的第一迹线150、第二迹线152、附加迹线194，图2的迹线212-218中的一个或多个迹线，图3的迹线312-318中的一个或多个迹线，图4的迹线410-430中的一个或多个迹线，图5的迹线502-518中的一个或多个迹线，图6的迹线602-616中的一个或多个迹线，配置成传导电流的一个或多个其他结构，或其任何组合。
该装备还可包括用于传导电流的第二装置。用于传导的第二装置可包括图1的第三迹线160，图2的迹线242-246中的一个或多个迹线，图3的迹线342-346中的一个或多个迹线，图4的迹线440-458中的一个或多个迹线，图5的迹线562-578中的一个或多个迹线，图6的迹线662-678中的一个或多个迹线，配置成传导电流的一个或多个其他结构，或其任何组合。
该装备还可包括用于传导电流的第三装置。用于传导的第三装置可包括图1的第四迹线170，图2的迹线222-228中的一个或多个迹线，图3的迹线322-326中的一个或多个迹线，图5的迹线522-536中的一个或多个迹线，图6的迹线632-638中的一个或多个迹线，配置成传导电流的一个或多个其他结构，或其任何组合。
所公开的方面中的一者或多者可在系统或装置(诸如电子设备900)中实现，该系统或装置可包括通信设备、固定位置的数据单元、移动位置的数据单元、移动电话、蜂窝电话、卫星电话、计算机、平板设备、便携式计算机、显示设备、媒体设备、或台式计算机。替换地或附加地，电子设备900可包括机顶盒、娱乐单元、导航设备、个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、视频播放器、数字视频播放器、数字视频盘(DVD)播放器、便携式数字视频播放器、卫星、车辆、包括处理器或者存储或检索数据或计算机指令的任何其他设备、或其组合。作为另一解说性的非限制性示例，该系统或装置可包括远程单元(诸如手持式个人通信系统(PCS)单元)、便携式数据单元(诸如启用全球定位系统(GPS)的设备)、仪表读数装备、或者包括处理器或存储或检索数据或计算机指令的任何其他设备、或其任何组合。
上文公开的设备和功能性可被设计和配置在存储在计算机可读介质上的计算机文件(例如，RTL、GDSII、GERBER等)中。一些或全部此类文件可被提供给基于此类文件来制造器件的制造处理者。结果得到的产品包括半导体晶片，其随后被切割成半导体管芯并被封装成半导体芯片。这些芯片随后被用在以上描述的设备中。图10描绘了电子设备制造过程1000的特定解说性方面。
在制造过程1000处(诸如在研究计算机1006处)接收物理器件信息1002。物理器件信息1002可包括表示图1的电感器结构142、图2的电感器结构200、图3的电感器结构300、图4的电感器结构400、图5的电感器结构500、图6的电感器结构600、根据图7的方法700和/或图8的方法800形成的半导体器件(例如，电感器结构)、或其组合的至少一个物理属性的设计信息。例如，物理器件信息1002可包括经由耦合到研究计算机1006的用户接口1004输入的物理参数、材料特性、以及结构信息。研究计算机1006包括耦合到计算机可读介质(例如，非瞬态计算机可读介质)(诸如存储器1010)的处理器1008，诸如一个或多个处理核。存储器1010可存储计算机可读指令，其可被执行以使处理器1008转换物理器件信息1002以遵循某一文件格式并生成库文件1012。
在一些实现中，库文件1012包括至少一个包括经转换的设计信息的数据文件。例如，库文件1012可包括被提供以与电子设计自动化(EDA)工具1020一起使用的包含器件的器件库，该器件包括图1的电感器结构142、图2的电感器结构200、图3的电感器结构300、图4的电感器结构400、图5的电感器结构500、图6的电感器结构600、根据图7的方法700和/或图8的方法800形成的半导体器件(例如，电感器结构)、或其组合。
库文件1012可在设计计算机1014处与EDA工具1020协同使用，设计计算机1014包括耦合到存储器1018的处理器1016，诸如一个或多个处理核。EDA工具1020可在存储器1018处被存储为处理器可执行指令以使设计计算机1014的用户能够设计包括图1的电感器结构142、图2的电感器结构200、图3的电感器结构300、图4的电感器结构400、图5的电感器结构500、图6的电感器结构600、根据图7的方法700和/或图8的方法800形成的半导体器件(例如，电感器结构)、或其组合的电路。例如，设计计算机1014的用户可经由耦合到设计计算机1014的用户接口1024来输入电路设计信息1022。
电路设计信息1022可包括表示图1的电感器结构142、图2的电感器结构200、图3的电感器结构300、图4的电感器结构400、图5的电感器结构500、图6的电感器结构600、根据图7的方法700和/或图8的方法800形成的半导体器件(例如，电感器结构)、或其组合的组件的至少一个物理属性的设计信息。为了解说，电路设计属性可包括特定电路的标识以及与电路设计中其他元件的关系、定位信息、特征尺寸信息、互连信息、或表示图1的电感器结构142、图2的电感器结构200、图3的电感器结构300、图4的电感器结构400、图5的电感器结构500、图6的电感器结构600、根据图7的方法700和/或图8的方法800形成的半导体器件(例如，电感器结构)、或其组合的组件的物理属性的其他信息。
设计计算机1014可被配置成转换设计信息(包括电路设计信息1022)以遵循某一文件格式。为了解说，文件格式可包括以分层格式表示关于电路布局的平面几何形状、文本标记、以及其他信息的数据库二进制文件格式，诸如图形数据系统(GDSII)文件格式。设计计算机1014可被配置成生成包括经变换设计信息的数据文件，诸如包括描述图1的电感器结构142、图2的电感器结构200、图3的电感器结构300、图4的电感器结构400、图5的电感器结构500、图6的电感器结构600、根据图7的方法700和/或图8的方法800形成的半导体器件(例如，电感器结构)、或其组合的组件的信息以及其他电路或信息的GDSII文件1026。为了解说，数据文件可包括与包括图1的电感器结构142、图2的电感器结构200、图3的电感器结构300、图4的电感器结构400、图5的电感器结构500、图6的电感器结构600、根据图7的方法700和/或图8的方法800形成的半导体器件(例如，电感器结构)、或其组合且还包括片上系统(SOC)内的附加电子电路和组件的SOC相对应的信息。
GDSII文件1026可在制造过程1028处接收以根据GDSII文件1026中的经变换信息来制造图1的电感器结构142、图2的电感器结构200、图3的电感器结构300、图4的电感器结构400、图5的电感器结构500、图6的电感器结构600、根据图7的方法700和/或图8的方法800形成的半导体器件(例如，电感器结构)、或其组合。例如，器件制造过程可包括将GDSII文件1026提供给掩模制造商1030以创建一个或多个掩模，诸如用于与光刻处理联用的掩模，其被解说为代表性掩模1032。掩模1032可在制造过程期间被用于生成一个或多个晶片1033，晶片1033可被测试并被分成管芯，诸如代表性管芯1036。管芯1036包括包含器件的电路，该器件包括图1的电感器结构142、图2的电感器结构200、图3的电感器结构300、图4的电感器结构400、图5的电感器结构500、图6的电感器结构600、根据图7的方法700和/或图8的方法800形成的半导体器件(例如，电感器结构)、或其组合。
例如，制造过程1028可包括处理器1034和存储器1035以发起和/或控制制造过程1028。存储器1035可包括可执行指令，诸如计算机可读指令或处理器可读指令。这些可执行指令可包括可由计算机(诸如处理器1034)执行的一个或多个指令。
制造过程1028可由全自动化或部分自动化的制造系统来实现。例如，制造过程1028可以根据调度来自动化。制造系统可包括用于执行一个或多个操作以形成半导体器件的制造装备(例如，处理工具)，半导体器件诸如是图1的电感器结构142、图2的电感器结构200、图3的电感器结构300、图4的电感器结构400、图5的电感器结构500、图6的电感器结构600、根据图7的方法700和/或图8的方法800形成的半导体器件(例如，电感器结构)、或其组合。作为解说性、非限定性示例，例如，制造装备可被配置成沉积一个或多个材料，蚀刻一个或多个材料，蚀刻一个或多个介电材料，执行化学机械平坦化工艺，执行热退火，沉积导电材料，执行化学气相沉积(CVD)工艺等，或其组合。
制造系统(例如，执行制造过程1028的自动化系统)可具有分布式架构(例如，阶层)。例如，该制造系统可包括根据该分布式架构分布的一个或多个处理器(诸如处理器1034)、一个或多个存储器(诸如存储器1035)、和/或控制器。该分布式架构可包括控制或发起一个或多个低级系统的操作的高级处理器。例如，制造过程1028的高级部分可包括一个或多个处理器(诸如处理器1034)，并且低级系统可各自包括一个或多个对应控制器或可受其控制。特定低级系统的特定控制器可从特定高级系统接收一个或多个指令(例如，命令)，可向下级模块或处理工具发布子命令，以及可反过来向该特定高级系统传达状态数据。一个或多个低级系统中的每个低级系统可与一件或多件对应制造装备(例如，处理工具)相关联。在一些实现中，该制造系统可包括分布在该制造系统中的多个处理器。例如，低级系统组件的控制器可包括处理器，诸如处理器1034。
替换地，处理器1034可以是该制造系统的高级系统、子系统、或组件的一部分。在另一实现中，处理器1034包括制造系统的各种等级和组件处的分布式处理。
由此，处理器1034可包括处理器可执行指令，其在由处理器1034执行时使得处理器1034发起或者控制电感器(诸如图1的电感器140)的形成。例如，存储器1035中包括的可执行指令可以使处理器1034发起形成图1的电感器结构142、图2的电感器结构200、图3的电感器结构300、图4的电感器结构400、图5的电感器结构500、图6的电感器结构600、根据图7的方法700和/或图8的方法800形成的半导体器件(例如，电感器结构)、或其组合。在一些实现中，存储器1035是存储计算机可执行指令的非瞬态计算机可读介质，该计算机可执行指令可由处理器1034执行以使处理器1034发起根据图7的方法700和/或图8的方法800的至少一部分或其任何组合来形成半导体器件。例如，计算机可执行指令可被执行以使得处理器1034发起或控制图1的电感器140的形成。
作为解说性示例，处理器1034可以发起或控制形成与电感器的第一层相对应的第一迹线集。第一迹线集包括第一迹线和平行的第二迹线。第一迹线的尺寸可不同于第二迹线的对应尺寸。例如，第一迹线可具有与第二迹线不同的长度和/或宽度。在一些实现中，第一迹线的第一长度和第一宽度可各自不同于第二迹线的第二长度和第二宽度。处理器1034可进一步发起或控制形成与电感器的第二层相对应的第二迹线集。第二迹线集耦合至第一迹线集。第二迹线集包括耦合至第一迹线和第二迹线的第三迹线。处理器1034可进一步发起或控制形成与电感器的位于第一层和第二层之间的第三层相对应的第三迹线集。第三迹线集可耦合至第一迹线集。
作为另一解说性示例，处理器1034可以发起或控制形成与电感器的第一层相对应的第一迹线集。第一迹线集可包括第一迹线子集和第二迹线子集。第一迹线子集中的每一迹线平行于第一迹线子集中的其他迹线。第二迹线子集中的至少一个迹线不平行于第一迹线子集中的每一迹线。处理器1034可进一步发起或控制形成与电感器的第二层相对应的第二迹线集，第二迹线集包括第三迹线子集和第四迹线子集，其中第三迹线子集的每一迹线平行于第三迹线子集的其他迹线。第四迹线子集中的至少一个迹线不平行于第三迹线子集中的每一迹线。
管芯1036可被提供给封装过程1038，在此管芯1036被纳入到代表性封装1040中。例如，封装1040可包括单个管芯1036或多个管芯，诸如系统级封装(SiP)安排。例如，封装1040可包括或对应于图9的系统级封装或片上系统设备922中的系统。封装1040可被配置成遵循一个或多个标准或规范，诸如电子器件工程联合委员会(JEDEC)标准。
关于封装1040的信息可被分发给各产品设计者(诸如经由存储在计算机1046处的组件库)。计算机1046可包括耦合到存储器1050的处理器1048，诸如一个或多个处理核。印刷电路板(PCB)工具可作为处理器可执行指令被存储在存储器1050处，以处理经由用户接口1044从计算机1046的用户接收的PCB设计信息1042。PCB设计信息1042可包括经封装半导体器件在电路板上的物理定位信息，该经封装半导体器件包括图1的电感器结构142、图2的电感器结构200、图3的电感器结构300、图4的电感器结构400、图5的电感器结构500、图6的电感器结构600、根据图7的方法700和/或图8的方法800形成的半导体器件(例如，电感器结构)、或其组合。
计算机1046可被配置成转换PCB设计信息1042以生成数据文件，诸如具有包括经封装半导体器件在电路板上的物理定位信息以及诸如迹线(例如，金属线)和通孔(例如，通孔结构)等电连接的布局的数据的GERBER文件1052，其中该经封装半导体器件对应于包括图1的电感器结构142、图2的电感器结构200、图3的电感器结构300、图4的电感器结构400、图5的电感器结构500、图6的电感器结构600、根据图7的方法700和/或图8的方法800形成的半导体器件(例如，电感器结构)、或其组合的封装1040。在其他实现中，由经变换的PCB设计信息生成的数据文件可具有除GERBER格式以外的其它格式。
可在板组装过程1054处接收GERBER文件1052并且该GERBER文件1052被用于创建PCB，诸如根据GERBER文件1052内存储的设计信息来制造的代表性PCB 1056。例如，GERBER文件1052可被上传到一个或多个机器以执行PCB生产过程的各个步骤。PCB 1056可填充有电子组件(包括封装1040)以形成代表性印刷电路组装件(PCA)1058。
可在产品制造过程1060处接收PCA 1058并将PCA 1058集成到一个或多个电子设备中，诸如第一代表性电子设备1062和第二代表性电子设备1064。例如，第一代表性电子设备1062、第二代表性电子设备1064、或这两者可包括图9的设备900。作为解说性非限定性示例，第一代表性电子设备1062、第二代表性电子设备1064或这两者可包括图1的电感器结构142、图2的电感器结构200、图3的电感器结构300、图4的电感器结构400、图5的电感器结构500、图6的电感器结构600、根据图7的方法700和/或图8的方法800形成的半导体器件(例如，电感器结构)、或其组合被集成到其中的通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、卫星电话、计算机、平板、便携式计算机、或台式计算机。
替换地或补充地，第一代表性电子设备1062、第二代表性电子设备1064或这两者可包括图1的电感器结构142、图2的电感器结构200、图3的电感器结构300、图4的电感器结构400、图5的电感器结构500、图6的电感器结构600、根据图7的方法700和/或图8的方法800形成的半导体器件(例如，电感器结构)、或其组合被集成到其中的机顶盒、娱乐单元、导航设备、个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、无线电装置、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、视频播放器、数字视频播放器、数字视频盘(DVD)播放器、便携式数字视频播放器、包括处理器或者存储或检索数据或计算机指令的任何其他设备、或其组合。作为另一解说性而非限定性示例，电子设备1062和1064中的一者或多者可包括远程单元(诸如移动电话)、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数据助理)、启用全球定位系统(GPS)的设备、导航设备、固定位置数据单元(诸如仪表读数装备)、包括处理器或存储或检索数据或计算机指令的任何其他设备、或其任何组合。尽管图10解说了根据本公开的教导的远程单元，但本公开并不限于这些所解说的单元。本公开的诸方面可合适地用在包括具有存储器和片上电路系统的有源集成电路系统的任何设备中。
包括图1的电感器结构142、图2的电感器结构200、图3的电感器结构300、图4的电感器结构400、图5的电感器结构500、图6的电感器结构600、根据图7的方法700和/或图8的方法800形成的半导体器件(例如，电感器结构)、或其组合的器件可被制造、处理以及纳入到电子设备中，如在解说性过程1000中描述的。关于图1-10所公开的一个或多个方面可在各个处理阶段被包括，诸如被包括在库文件1012、GDSII文件1026(例如，具有GDSII格式的文件)、以及GERBER文件1052(例如，具有GERBER格式的文件)内，以及被存储在研究计算机1006的存储器1010、设计计算机1014的存储器1018、计算机1046的存储器1050、在各个阶段(诸如在板组装过程1054处)使用的一个或多个其他计算机或处理器(未示出)的存储器处，并且还被纳入到一个或多个其他物理方面中，诸如掩模1032、管芯1036、封装1040、PCA1058、其他产品(诸如原型电路或设备(未示出))、或其任何组合。尽管描绘了从物理器件设计到最终产品的各个代表性生产阶段，但在其他实现中可使用较少的阶段或可包括附加阶段。类似地，过程1000可由单个实体或者由执行过程1000的各个阶段的一个或多个实体来执行。
尽管图1-10中的一者或多者可以解说根据本公开的教导的各系统、装置、和/或方法，但本公开不限于这些所解说的系统、装置、和/或方法。图1-10中任一者的如本文所解说或描述的一个或多个功能或组件可与图1-10中另一者的一个或多个其他部分相组合。相应地，本文中所描述的任何单个方面或单个示例都不应被解释为是限定性的，并且本公开的各方面和/或示例可被合适地组合而不脱离本公开的教导。
技术人员将进一步领会，结合本文所公开的方面来描述的各种解说性逻辑框、配置、模块、电路、和算法步骤可实现为电子硬件、由处理器执行的计算机软件、或这两者的组合。各种解说性组件、框、配置、模块、电路、和步骤已经在上文以其功能性的形式作了一般化描述。此类功能性是被实现为硬件还是处理器可执行指令取决于具体应用和加诸于整体系统的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本公开的范围。
结合本文中公开的方面描述的方法或算法的步骤可直接在硬件中、在由处理器执行的软件模块中、或在这两者的组合中体现。软件模块可驻留在随机存取存储器(RAM)、闪存、只读存储器(ROM)、可编程只读存储器(PROM)、可擦式可编程只读存储器(EPROM)、电可擦式可编程只读存储器(EEPROM)、寄存器、硬盘、可移动盘、压缩碟只读存储器(CD-ROM)、或本领域中所知的任何其他形式的非瞬态存储介质中。例如，存储介质可耦合到处理器以使该处理器能从/向该存储介质读写信息。在替换方案中，存储介质可以被整合到处理器。处理器和存储介质可驻留在专用集成电路(ASIC)中。ASIC可驻留在计算设备或用户终端中。在替换方案中，处理器和存储介质可作为分立组件驻留在计算设备或用户终端中。
VII.提供前面对所公开的各方面的描述是为了使得本领域技术人员能够制作或使用所公开的各方面。对这些方面的各种修改对于本领域技术人员而言将是显而易见的，并且本文中定义的原理可被应用于其他方面而不会脱离本公开的范围。因此，本公开并非旨在被限定于本文中示出的各方面，而是应被授予与如由所附权利要求定义的原理和新颖性特征一致的最广的可能范围。
Claims (30)
1.一种电感器结构，包括
与电感器的第一层相对应的第一迹线集，其中所述第一迹线集包括第一迹线和第二迹线，其中所述第一迹线平行于所述第二迹线，并且其中所述第一迹线的尺寸不同于所述第二迹线的对应尺寸；
与所述电感器的第二层相对应的第二迹线集，其中所述第二迹线集耦合至所述第一迹线集，其中所述第二迹线集包括第三迹线，并且其中所述第三迹线耦合至所述第一迹线和所述第二迹线；以及
与所述电感器的第三层相对应的第三迹线集，所述第三迹线集耦合至所述第一迹线集，其中所述第三层位于所述第一层和所述第二层之间。
2.如权利要求1所述的电感器结构，其特征在于，所述第一迹线的尺寸包括长度。
3.如权利要求1所述的电感器结构，其特征在于，所述第一迹线的尺寸包括宽度。
4.如权利要求1所述的电感器结构，其特征在于，所述第三迹线集进一步包括第四迹线和第五迹线，其中所述第四迹线耦合至所述第二迹线，其中所述第四迹线平行于所述第五迹线，并且其中所述第四迹线和所述第五迹线具有不同长度。
5.如权利要求4所述的电感器结构，其特征在于，所述第一迹线与所述第五迹线至少部分地交叠，并且其中所述第二迹线与所述第四迹线至少部分地交叠。
6.如权利要求1所述的电感器结构，其特征在于，进一步包括与所述电感器的第四层相对应的第四迹线集，所述第四迹线集耦合至所述第三迹线集，并且其中所述第四层位于所述第一层和所述第二层之间。
7.如权利要求6所述的电感器结构，其特征在于，所述第四迹线集包括第六迹线和第七迹线，其中所述第六迹线平行于所述第七迹线，并且其中所述第三迹线耦合至所述第六迹线和所述第七迹线。
8.如权利要求1所述的电感器结构，其特征在于，所述第一迹线集进一步包括平行于所述第一迹线和所述第二迹线的附加迹线，其中所述第二迹线位于所述第一迹线和所述附加迹线之间，并且其中所述第二迹线的对应尺寸大于所述第一迹线的尺寸且小于所述附加迹线的第二对应尺寸。
9.如权利要求1所述的电感器结构，其特征在于，所述第一迹线集进一步包括平行于所述第一迹线和所述第二迹线的第八迹线，其中所述第二迹线位于所述第一迹线和所述第八迹线之间，其中所述第一迹线和所述第二迹线分开第一距离，其中所述第二迹线和所述第八迹线分开第二距离，并且其中所述第一距离不同于所述第二距离。
10.如权利要求1所述的电感器结构，其特征在于，所述第一迹线集包括多个迹线，其中所述多个迹线中的每一迹线具有不同长度，并且其中所述第一迹线集具有楔形构造。
11.如权利要求1所述的电感器结构，其特征在于，所述尺寸包括长度，并且其中所述第一迹线的第一宽度不同于所述第二迹线的第二宽度。
12.如权利要求11所述的电感器结构，其特征在于，所述第一迹线的尺寸小于所述第二迹线的对应尺寸，并且其中所述第一宽度小于所述第二宽度。
13.如权利要求1所述的电感器结构，其特征在于，所述第一迹线集包括第一迹线子集和第二迹线子集，其中所述第一迹线子集的每一迹线平行于所述第一迹线子集的其他迹线，并且其中所述第二迹线子集的每一迹线不平行于所述第二迹线子集的其他迹线。
14.如权利要求13所述的电感器结构，其特征在于，所述第二迹线集包括第三迹线子集和第四迹线子集，其中所述第三迹线子集的每一迹线平行于所述第三迹线子集的其他迹线，并且其中所述第四迹线子集的每一迹线不平行于所述第四迹线子集的其他迹线。
15.一种设备，包括：
与电感器的第一层相对应的用于传导电流的第一装置，其中所述用于传导电流的第一装置包括第一迹线和第二迹线，其中所述第一迹线平行于所述第二迹线，并且其中所述第一迹线的尺寸不同于所述第二迹线的对应尺寸；
与所述电感器的第二层相对应的用于传导电流的第二装置，其中所述用于传导电流的第二装置耦合至所述用于传导电流的第一装置，其中所述用于传导电流的第二装置包括第三迹线，并且其中所述第三迹线耦合至所述第一迹线和所述第二迹线；以及
与所述电感器的第三层相对应的用于传导电流的第三装置，所述用于传导电流的第三装置耦合至所述用于传导电流的第一装置，其中所述第三层位于所述第一层和所述第二层之间。
16.如权利要求15所述的设备，其特征在于，进一步包括：
用于将所述用于传导电流的第一装置耦合至所述用于传导电流的第三装置的第一装置；以及
用于将所述用于传导电流的第一装置耦合至所述用于传导电流的第二装置的第二装置。
17.如权利要求16所述的设备，其特征在于，所述用于耦合的第二装置包括单个连接器。
18.如权利要求15所述的设备，其特征在于，进一步包括：
与所述电感器的第四层相对应的用于传导电流的第四装置，其中所述用于传导电流的第四装置耦合至所述用于传导电流的第三装置，其中所述第四层位于所述第一层和所述第二层之间；以及
用于将所述用于传导电流的第三装置耦合至所述用于传导电流的第四装置的第三装置。
19.一种电感器结构，包括
与电感器的第一层相对应的第一迹线集，所述第一迹线集包括第一迹线子集和第二迹线子集，其中所述第一迹线子集的每一迹线平行于所述第一迹线子集的其他迹线，并且其中所述第二迹线子集的至少一个迹线不平行于所述第一迹线子集的每一迹线；以及
与所述电感器的第二层相对应的第二迹线集，所述第二迹线集包括第三迹线子集和第四迹线子集，其中所述第三迹线子集的每一迹线平行于所述第三迹线子集的其他迹线，并且其中所述第四迹线子集的至少一个迹线不平行于所述第三迹线子集的每一迹线。
20.如权利要求19所述的电感器结构，其特征在于，进一步包括第一连接器集，其中所述第一连接器集包括第一连接器子集和第二连接器子集，其中所述第一连接器子集被配置成将第一迹线子集耦合至第四迹线子集，并且其中所述第二连接器子集被配置成将第二迹线子集耦合至所述第三迹线子集。
21.如权利要求20所述的电感器结构，其特征在于，所述第一连接器集的特定连接器包括穿玻通孔、凸块或其组合。
22.如权利要求19所述的电感器结构，其特征在于，所述第一迹线集被形成在第一器件的第一表面上，并且其中所述第二迹线集被形成在第二器件的第二表面上。
23.如权利要求19所述的电感器结构，其特征在于，进一步包括：
与电感器的第三层相对应的第三迹线集，其中所述第三迹线集包括第五迹线子集和第六迹线子集，其中所述第五迹线子集的每一迹线平行于所述第五迹线子集的其他迹线，并且其中所述第六迹线子集的至少一个迹线不平行于所述第五迹线子集的每一迹线；以及
与所述电感器的第四层相对应的第四迹线集，所述第四迹线集包括第七迹线子集和第八迹线子集，其中所述第七迹线子集的每一迹线平行于所述第七迹线子集的其他迹线，并且其中所述第八迹线子集的至少一个迹线不平行于所述第八迹线子集的每一迹线。
24.如权利要求23所述的电感器结构，其特征在于，进一步包括：
配置成耦合所述第一迹线集和所述第二迹线集的第一连接器集；
配置成耦合所述第三迹线集和所述第四迹线集的第二连接器集；以及
配置成将第一迹线集的第一特定迹线耦合至第三迹线集的第二特定迹线的连接器。
25.一种形成电感器结构的方法，所述方法包括：
形成与电感器的第一层相对应的第一迹线集，其中所述第一迹线集包括第一迹线和第二迹线，其中所述第一迹线平行于所述第二迹线，并且其中所述第一迹线的尺寸不同于所述第二迹线的对应尺寸；
形成与所述电感器的第二层相对应的第二迹线集，其中所述第二迹线集耦合至所述第一迹线集，其中所述第二迹线集包括第三迹线，并且其中所述第三迹线耦合至所述第一迹线和所述第二迹线；以及
形成与所述电感器的第三层相对应的第三迹线集，其中所述第三迹线集耦合至所述第一迹线集，其中所述第三层位于所述第一层和所述第二层之间。
26.如权利要求25所述的方法，其特征在于，进一步包括：
形成配置成将所述第一迹线集耦合至所述第二迹线集的第一连接器集；
形成配置成将所述第一迹线集耦合至所述第二迹线集的第二连接器集。
27.如权利要求26所述的方法，其特征在于，所述第二连接器集的至少一个连接器包括穿玻通孔、凸块或其组合。
28.如权利要求26所述的方法，其特征在于，所述第三迹线集包括第四迹线和第五迹线，并且其中所述第四迹线平行于所述第五迹线。
29.如权利要求26所述的方法，其特征在于，进一步包括：
形成与所述电感器的第四层相对应的第四迹线集，其中所述第四层位于所述第一层和所述第二层之间；以及
形成配置成将所述第三迹线集耦合至所述第四迹线集的第三连接器集。
30.如权利要求29所述的方法，其特征在于，所述第三层位于所述第一层和所述第四层之间，其中所述第四迹线集包括第六迹线和第七迹线，并且其中所述第六迹线平行于所述第七迹线。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112103048A (zh) * | 2020-08-04 | 2020-12-18 | 西安理工大学 | 一种基于tsv的嵌套式变压器 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111934070B (zh) * | 2020-06-24 | 2021-10-22 | 西安理工大学 | 一种应用于6g通信的三维发夹滤波器 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040263308A1 (en) * | 2003-06-11 | 2004-12-30 | Jay Yu | Inductor formed between two layout layers |
| CN101180924A (zh) * | 2005-04-11 | 2008-05-14 | 英特尔公司 | 电感器 |
| CN102084439A (zh) * | 2008-05-29 | 2011-06-01 | 意法爱立信有限公司 | 8字形射频平衡变换器 |
| US20140107641A1 (en) * | 2012-10-17 | 2014-04-17 | Covidien Lp | Planar transformers having reduced termination losses |
| CN104584446A (zh) * | 2012-08-31 | 2015-04-29 | 高通股份有限公司 | 用于解耦多个无线充电发射器的系统和方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6549112B1 (en) | 1996-08-29 | 2003-04-15 | Raytheon Company | Embedded vertical solenoid inductors for RF high power application |
| US6291872B1 (en) | 1999-11-04 | 2001-09-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Three-dimensional type inductor for mixed mode radio frequency device |
| US6535098B1 (en) * | 2000-03-06 | 2003-03-18 | Chartered Semiconductor Manufacturing Ltd. | Integrated helix coil inductor on silicon |
| KR100688858B1 (ko) | 2004-12-30 | 2007-03-02 | 삼성전기주식회사 | 스파이럴 3차원 인덕터를 내장한 인쇄회로기판 및 그 제조방법 |
| US7088215B1 (en) * | 2005-02-07 | 2006-08-08 | Northrop Grumman Corporation | Embedded duo-planar printed inductor |
| KR100723032B1 (ko) | 2005-10-19 | 2007-05-30 | 삼성전자주식회사 | 고효율 인덕터, 인덕터의 제조방법 및 인덕터를 이용한패키징 구조 |
| TWI264021B (en) | 2005-10-20 | 2006-10-11 | Via Tech Inc | Embedded inductor and the application thereof |
| US7498918B2 (en) | 2006-04-04 | 2009-03-03 | United Microelectronics Corp. | Inductor structure |
| US8368501B2 (en) * | 2006-06-29 | 2013-02-05 | Intel Corporation | Integrated inductors |
| TWI347616B (en) * | 2007-03-22 | 2011-08-21 | Ind Tech Res Inst | Inductor devices |
| US7884452B2 (en) * | 2007-11-23 | 2011-02-08 | Alpha And Omega Semiconductor Incorporated | Semiconductor power device package having a lead frame-based integrated inductor |
| US7948346B2 (en) | 2008-06-30 | 2011-05-24 | Alpha & Omega Semiconductor, Ltd | Planar grooved power inductor structure and method |
| TWI442422B (zh) | 2012-01-19 | 2014-06-21 | Ind Tech Res Inst | 電感結構 |
| US20150371764A1 (en) * | 2014-06-20 | 2015-12-24 | International Business Machines Corporation | Nested helical inductor |
-
2015
- 2015-06-22 US US14/746,652 patent/US9576718B2/en active Active
-
2016
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- 2016-06-06 EP EP16730638.0A patent/EP3311389B1/en active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040263308A1 (en) * | 2003-06-11 | 2004-12-30 | Jay Yu | Inductor formed between two layout layers |
| CN101180924A (zh) * | 2005-04-11 | 2008-05-14 | 英特尔公司 | 电感器 |
| CN102084439A (zh) * | 2008-05-29 | 2011-06-01 | 意法爱立信有限公司 | 8字形射频平衡变换器 |
| CN104584446A (zh) * | 2012-08-31 | 2015-04-29 | 高通股份有限公司 | 用于解耦多个无线充电发射器的系统和方法 |
| US20140107641A1 (en) * | 2012-10-17 | 2014-04-17 | Covidien Lp | Planar transformers having reduced termination losses |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112103048A (zh) * | 2020-08-04 | 2020-12-18 | 西安理工大学 | 一种基于tsv的嵌套式变压器 |
Also Published As
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