JP2018529216A

JP2018529216A - 半導体デバイスにおけるインダクタ構造

Info

Publication number: JP2018529216A
Application number: JP2017565978A
Authority: JP
Inventors: ウエイ−ミン・ジョウ; ヨン・キョ・ソン; ジョン−フン・イ; ジュン・ホ・ユン; サンジョ・チェ; シャオナン・ジャン
Original assignee: クアルコム，インコーポレイテッド
Priority date: 2015-06-22
Filing date: 2016-06-06
Publication date: 2018-10-04
Anticipated expiration: 2036-06-06
Also published as: CN107787514B; EP3311389B1; KR102454404B1; US20160372253A1; WO2016209602A1; EP3311389A1; KR20180020160A; JP6832873B2; US9576718B2; CN107787514A

Abstract

インダクタ構造は、インダクタの第１の層に対応するトレースの第１のセットと、インダクタの第２の層に対応するトレースの第２のセットと、第１の層と第２の層との間に配置されたインダクタの第３の層に対応するトレースの第３のセットとを含む。トレースの第１のセットは、第１のトレースと、第１のトレースに平行である第２のトレースとを含む。第１のトレースの寸法は、第２のトレースの対応する寸法とは異なる。トレースの第２のセットは、トレースの第１のセットに結合される。トレースの第２のセットは、第１のトレースおよび第２のトレースに結合された第３のトレースを含む。トレースの第３のセットは、トレースの第１のセットに結合される。

Description

優先権主張
本出願は、同一出願人が所有する、２０１５年６月２２日に出願された米国非仮特許出願第１４／７４６，６５２号の優先権を主張し、その内容全体が参照により本明細書に明示的に組み込まれる。

本開示は、概して、インダクタ構造に関する。

無線周波数（ＲＦ）フィルタなどの半導体デバイスは、インダクタを含み得る。多くの例では、インダクタは、キャパシタと組み合わせて使用され得る。Ｑ値（Ｑ）によって示されるようなインダクタの性能は、インダクタの構成（たとえば、構造）に依存する場合がある。比較的高いＱ値を有するソレノイド設計を有する従来のインダクタは大面積を占有することがあり、それにより、インダクタの製造コストが増大する場合がある。

本開示は、ソレノイドインダクタなどのインダクタの形成および構造を説明する。インダクタは、半導体デバイスの異なる層とそれぞれが関連付けられているトレースの複数のセットを含み得る。たとえば、インダクタはトレースの３つのセットを含んでよく、トレースの各セットは、半導体デバイスの異なる層と関連付けられてよい。トレースの少なくとも１つのセット（またはそのトレースのサブセット）は、テーパ構成を有し得る。たとえば、トレースの特定のセットのトレースは、長さおよび／または幅を徐々に増大させる場合がある。追加または代替として、トレースの特定のセットの各トレースは、トレースの特定のセットの他のトレースに対して平行であり得る。

いくつかの実装形態では、トレースの複数のセットは、インダクタの第１の層と関連付けられた平行トレースの第１のセットと、インダクタの第２の層と関連付けられた非平行トレースの第２のセットと、インダクタの第３の層と関連付けられた平行トレースの第３のセットとを含み得る。トレースの複数のセットのうちの１つまたは複数は、テーパ構成を有し得る。平行トレースの第１のセットは、平行トレースの第３のセットと（垂直方向において）重複してよい。特定の実装形態では、平行トレースの第１のセットの第１のトレースは、平行トレースの第３のセットの第２のトレースと少なくとも部分的に重複する。いくつかの実装形態では、第１のトレースは第２のトレースと完全に重複する場合がある。

例示的な実装形態では、トレースの複数のセットは、トレースの第１のセットとトレースの第２のセットとを含んでよく、トレースの第１のセットおよびトレースの第２のセットの各トレースは、平行トレースのサブセットと非平行トレースのサブセットとを含んでよい。トレースの第１のセットの平行トレースのサブセットは、トレースの第２のセットの非平行トレースのサブセットに結合されてよい（かつ少なくとも部分的に重複してよい）。トレースの第２のセットの平行トレースのサブセットは、トレースの第１のセットの非平行トレースのサブセットに結合されてよい（かつ少なくとも部分的に重複してよい）。トレースのサブセットのうちの１つまたは複数は、テーパ構成を有する場合がある。

いくつかの実装形態では、テーパ構成は、異なる長さおよび／または幅を有するトレースのセットを含んでよく、それにより、トレースの長さおよび／または幅が変化しない従来のインダクタと比較すると、インダクタのインダクタンスおよび／またはＱ値（Ｑ）が改善され得る。たとえば、テーパ構成は、インダクタ構造のキャパシタンスを低減し得、それにより、改善されたＱ値（Ｑ）がもたらされ得る。加えて、テーパ構成を有するインダクタは、長方形構成を有する従来のインダクタと比較すると低減された占有面積を有し得、それにより、製造コストが削減され、インダクタがモバイル／埋込み用途により好適になり得る。

特定の態様では、インダクタ構造は、インダクタの第１の層に対応するトレースの第１のセットを含む。トレースの第１のセットは、第１のトレースと第２のトレースとを含み、ここで第１のトレースは第２のトレースに平行である。第１のトレースの寸法（たとえば、長さまたは幅）は、第２のトレースの対応する寸法とは異なる。インダクタ構造は、インダクタの第２の層に対応するトレースの第２のセットをさらに含む。トレースの第２のセットは、トレースの第１のセットに結合される。トレースの第２のセットは、第１のトレースおよび第２のトレースに結合された第３のトレースを含む。また、半導体構造は、インダクタの第３の層に対応するトレースの第３のセットを含む。第３の層は、第１の層と第２の層との間に配置される。トレースの第３のセットは、トレースの第１のセットに結合される。

別の特定の態様では、装置は、インダクタの第１の層に対応する、電流を伝導するための第１の手段を含む。電流を伝導するための第１の手段は、第１のトレースと第２のトレースとを含み、ここで第１のトレースは第２のトレースに平行である。第１のトレースの寸法は、第２のトレースの対応する寸法とは異なる。装置は、インダクタの第２の層に対応する電流を伝導するための第２の手段をさらに含む。電流を伝導するための第２の手段は、電流を伝導するための第１の手段に結合される。電流を伝導するための第２の手段は、第１のトレースおよび第２のトレースに結合された第３のトレースを含む。また、装置は、インダクタの第３の層に対応する電流を伝導するための第３の手段を含む。第３の層は、第１の層と第２の層との間に配置される。電流を伝導するための第３の手段は、トレースの第１のセットに結合される。

別の特定の態様では、インダクタ構造は、インダクタの第１の層に対応するトレースの第１のセットを含む。トレースの第１のセットは、トレースの第１のサブセットとトレースの第２のサブセットとを含み、ここでトレースの第１のサブセットの各トレースは、トレースの第１のサブセットの他のトレースに平行である。トレースの第２のサブセットの少なくとも１つのトレースは、トレースの第１のサブセットの各トレースに非平行である。インダクタ構造は、インダクタの第２の層に対応するトレースの第２のセットをさらに含む。トレースの第２のセットは、トレースの第３のサブセットとトレースの第４のサブセットとを含む。トレースの第３のサブセットの各トレースは、トレースの第３のサブセットの他のトレースに平行である。トレースの第４のサブセットの少なくとも１つのトレースは、トレースの第３のサブセットの各トレースに非平行である。

別の特定の態様では、インダクタ構造を形成する方法は、インダクタの第１の層に対応するトレースの第１のセットを形成するステップを含む。トレースの第１のセットは、第１のトレースと第２のトレースとを含み、ここで第１のトレースは第２のトレースに平行である。第１のトレースの寸法は、第２のトレースの対応する寸法とは異なる。方法は、インダクタの第２の層に対応するトレースの第２のセットを形成するステップをさらに含む。トレースの第２のセットは、トレースの第１のセットに結合される。トレースの第２のセットは、第１のトレースおよび第２のトレースに結合された第３のトレースを含む。また、方法は、インダクタの第３の層に対応するトレースの第３のセットを形成するステップを含む。第３の層は、第１の層と第２の層との間に配置される。トレースの第３のセットは、トレースの第１のセットに結合される。

本開示の他の態様、利点、および特徴は、以下のセクション、すなわち、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む本出願全体の検討後に明らかになるであろう。

インダクタを含むシステムの特定の例示的な態様のブロック図である。インダクタ構造の第１の例を示す図である。インダクタ構造の第２の例を示す図である。インダクタ構造の第３の例を示す図である。インダクタ構造の第４の例を示す図である。インダクタ構造の第５の例を示す図である。インダクタ構造を形成する方法の特定の例示的な態様のフローチャートである。インダクタ構造を形成する別の方法の特定の例示的な態様のフローチャートである。図１のインダクタを含む電子デバイスのブロック図である。図１のインダクタを含む電子デバイスを製造するための製造プロセスの特定の例示的な態様のデータフロー図である。

本開示の特定の態様が、図面を参照して以下で説明される。説明において、共通の特徴は共通の参照番号により指定される。

図１を参照すると、システム１００の第１の特定の例示的な態様が示されている。システム１００は、無線周波数（ＲＦ）信号を処理するように構成されたワイヤレスインターフェース回路１１０を含み得る。

ワイヤレスインターフェース回路１１０は、コントローラ１２０と、ＲＦフィルタなどのフィルタ１３０とを含み得る。コントローラ１２０は、ワイヤレスインターフェース回路１１０によって受信された１つまたは複数の信号の処理を制御するように構成され得る。フィルタ１３０は、ソレノイドインダクタ（たとえば、平面ソレノイドインダクタ）などのインダクタ１４０を含み得る。インダクタ１４０は、代表的なインダクタ構造１４２などのインダクタ構造と関連付けられ得る。いくつかの実装形態では、ワイヤレスインターフェース回路１１０は、インダクタ１４０に結合され得るキャパシタなど、１つまたは複数の追加の構成要素を含み得る。

インダクタ構造１４２は、インダクタ１４０を含む半導体デバイスの異なる層など、インダクタ１４０の異なる層とそれぞれ関連付けられたトレースの複数のセットを含み得る。たとえば、インダクタ構造１４２は、少なくとも、半導体デバイスの第１の層と関連付けられたトレースの第１のセットと、半導体デバイスの第２の層と関連付けられたトレースの第２のセットと、半導体デバイスの第３の層と関連付けられたトレースの第３のセットとを含み得る。トレースの第３のセット（たとえば、第３の層）は、トレースの第１のセット（たとえば、第１の層）とトレースの第２のセット（たとえば第２の層）との間に配置され得る。いくつかの実装形態では、半導体デバイスは、第１の層を含む第１の半導体デバイスおよび第２の層を含む第２の半導体デバイスなど、複数の半導体デバイスを含み得る。

トレースの各セットは、１つまたは複数のトレースを含み得る。たとえば、トレースの第１のセットは第１のトレース１５０と第２のトレース１５２とを含んでよく、トレースの第２のセットは第３のトレース１６０を含んでよく、トレースの第３のセットは第４のトレース１７０を含んでよい。トレースの第２のセットおよびトレースの第３のセットの各々は単一のトレースを含むように示されているが、他の実装形態では、トレースの第２のセットおよび／またはトレースの第３のセットは複数のトレースを含んでもよい。

インダクタ１４０のトレースは、第１のコネクタ１８０、第２のコネクタ１８２、および第３のコネクタ１８４などのコネクタによって異なる層間を結合されてもよい。特定のコネクタは、説明に役立つ非限定的な例として、ビア構造（たとえば、スルーシリコンビア（ＴＳＶ）またはスルーガラスビア）、バンプ構造（たとえば、はんだバンプ）、またはこれらの組合せを含んでもよい。コネクタの例が、図４を参照して本明細書においてさらに説明される。

インダクタ１４０は、第１の端子と第２の端子とを含み得る。第１の端子は、第２のトレース１５２の第１の部分１４３に結合され得る。第２のトレース１５２は、第１のコネクタ１８０によって第３のトレース１６０に結合され得る。第３のトレース１６０は、第２のコネクタ１８２によって第１のトレース１５０に結合され得る。第１のトレース１５０は、第３のコネクタ１８４によって第４のトレース１７０に結合され得る。第４のトレース１７０の第２の部分１４４は、第２の端子に結合され得る。

第１のトレース１５０は、第１の層上の第２のトレース１５２に平行であり得る。たとえば、第１のトレース１５０のエッジ面は、第２のトレース１５２の対応するエッジ面に平行であり得る。いくつかの実装形態では、平行であることは、１つまたは複数の設計公差、製造公差、またはこれらの組合せの中で平行であることを含み得る。トレースの第２のセットの１つまたは複数のトレースは、トレースの第１のセットの各トレースに非平行であり得る。たとえば、第３のトレース１６０は、第１のトレース１５０に、および第２のトレース１５２に非平行であり得る。トレースの第３のセットが複数のトレースを含む特定の実装形態では、トレースの第３のセットの各トレース（たとえば、第４のトレース１７０）は、トレースの第２のセットのトレース（たとえば、第３のトレース１６０）に平行であり得る。加えて、トレースの第３のセットの各トレースは、トレースの第１のセットの各トレースに平行であり得る。いくつかの実装形態では、トレースの第３のセットはテーパ構成を有し得る。

第１のトレース１５０は、第１の長さ（Ｌ１）と第１の幅（Ｗ１）とを有し得る。第２のトレース１５２は、第２の長さ（Ｌ２）と第２の幅（Ｗ２）とを有し得る。第１の長さ（Ｌ１）は第２の長さ（Ｌ２）と異なってもよい。追加または代替として、第１の幅（Ｗ１）は、第２の幅（Ｗ２）と異なってもよい。いくつかの実装形態では、トレースの第１のセットはテーパ構成を有し得る。図示されていないが、第１のトレース１５０および第２のトレース１５２の各々は対応する高さ（たとえば、厚さ）を有し得る。第１のトレース１５０の第１の高さは、第２のトレース１５２の第２の高さと同じであり得る。いくつかの実装形態では、特定のトレースの長さは、特定のトレースの幅より大きくてもよい。複数のトレース（たとえば、第１のトレース１５０および第２のトレース１５２）は、図１のｙ軸に対応する方向など、第１の方向に配置されてよい。第１の方向は、複数のトレースの各々の幅に対応してよい。第１の方向に直角である第２の方向は、複数のトレースの各々の長さに対応してよい。

いくつかの実装形態では、第１のトレース１５０は、第３の層と関連付けられた第４のトレース１７０と（垂直方向に）重複してよい。いくつかの実装形態では、第１のトレース１５０は、第４のトレース１７０と少なくとも部分的に重複する。他の実装形態では、第１のトレース１５０は、第４のトレース１７０の全体と重複してよい。

インダクタ構造１４２のトレースの第１のセットは２つのトレースを有するように示されているが、他の実装形態では、トレースの第１のセットは、１９０において示すように３つ以上のトレースを含んでもよい。たとえば、トレースの第１のセットは、第１のトレース１５０と、第２のトレース１５２と、追加のトレース１９４とを含んでもよい。第２のトレース１５２は、第１のトレース１５０と追加のトレース１９４との間に配置され得る。追加のトレース１９４は、第１のトレース１５０および第２のトレース１５２の各々に平行であり得る。追加のトレース１９４は、第３の長さ（Ｌ３）と第３の幅（Ｗ３）とを有し得る。第２の長さ（Ｌ２）は、第３の長さ（Ｌ３）より短くてもよい。追加または代替として、第２の幅（Ｗ２）は、第３の幅（Ｗ３）より小さくてもよい。

第１のトレース１５０は、第１の距離（Ｄ１）だけ第２のトレース１５２から離間し得る。第２のトレース１５２は、第２の距離（Ｄ２）だけ追加のトレース１９４から離間し得る。いくつかの実装形態では、第１の距離（Ｄ１）は、第２の距離（Ｄ２）よりも小さくてもよい。

第２のトレース１５２の第１の部分１４３は、１つまたは複数のコネクタおよび／または１つまたは複数の他のトレースによって追加のトレース１９４の第３の部分１９８に結合され得る。たとえば、第２の層と関連付けられたトレースの第２のセットは、（たとえば、電流が、インダクタ１４０を通ってインダクタ構造１４２を含む半導体デバイスの層を上下に流れるように）第２のトレース１５２を追加のトレース１９４に結合するように構成された特定のトレース（図示せず）を含み得る。第２のトレース１５２の第２の部分１４３が追加のトレース１９４の第３の部分１９８に結合される場合、追加のトレース１９４の第４の部分１９９が、インダクタ１４０の第１の入力に結合され得る。

トレースの第１のセット（たとえば、第１のトレース１５０、第２のトレース１５２および追加のトレース１９４）は、テーパ構成を含み得る。たとえば、方向１９７を参照すると、トレースの第１のセットの各トレースの長さは、前のトレースと比較して長くてよい。例示のために、第２の長さ（Ｌ２）は第１の長さ（Ｌ１）より長くてよく、第３の長さ（Ｌ３）は第２の長さ（Ｌ２）より長くてよい。追加または代替として、方向１９７を参照すると、トレースの第１のセットの各トレースの幅は、前のトレースと比較して広くてよい。例示のために、第２の幅（Ｗ２）は第１の幅（Ｗ１）より広くてよく、第３の幅（Ｗ３）は第２の幅（Ｗ２）より広くてよい。追加または代替として、方向１９７を参照すると、トレースの第１のセットの隣接するトレースのペア間の距離は、前の隣接するトレースのペアと比較して増加してよい。例示のために、第２の距離（Ｄ２）は、第１の距離（Ｄ１）よりも大きくてよい。

システム１００の動作の間、ワイヤレスインターフェース回路１１０（たとえば、コントローラ１２０）は、入力信号１０２を受信し得る。入力信号１０２は、１つまたは複数の電荷（たとえば、信号源／電源からの交流（ＡＣ）電圧または直流（ＤＣ）電圧に応答して供給される電荷）と関連付けられ得る。いくつかの実装形態では、入力信号１０２（たとえば、電荷）は、フィルタ処理されるべき無線周波数（ＲＦ）信号に相当する場合がある。コントローラ１２０は、フィルタ１３０（たとえば、インダクタ１４０）など、（ワイヤレスインターフェース回路１１０の）１つまたは複数の構成要素に入力信号１０２を転送し得る。入力信号１０２は、出力信号１０４を生成するためにワイヤレスインターフェース回路１１０によって処理（たとえば、フィルタ処理）され得る。コントローラ１２０は、出力信号１０４がワイヤレスインターフェース回路１１０に結合されたデバイスまたは構成要素に送信されることを生じさせ得る。たとえば、コントローラ１２０は、追加の処理のために、ワイヤレスインターフェース回路１１０に結合されたプロセッサ（図示せず）に出力信号１０４を転送し得る。

インダクタ１４０はフィルタ１３０内に含まれているように図示されているが、他の実装形態では、インダクタ１４０は、ＲＦ共振器などの別の構成要素内に含まれる場合がある。追加または代替として、インダクタ１４０は、ワイヤレスインターフェース回路１１０以外の回路またはシステム内に含まれる場合がある。たとえば、インダクタ１４０は、デジタル回路のキャパシタを分離するためにデジタル回路内に含まれる場合があり、またはＲＦ回路のキャパシタと整合されるためにＲＦ回路内に含まれる場合がある。

インダクタ構造１４２は、説明に役立つ非限定的な例として、ウェハレベルパッケージ（ＷＬＰ）プロセス、パッケージオンパッケージ（ＰｏＰ）プロセス、ランドグリッドアレイ（ＬＧＡ）パッケージプロセス、シリコンプロセス、微小電気機械システム（ＭＥＭＳ）プロセス、および／またはナノテクノロジーを使用して形成され得る。いくつかの実装形態では、インダクタ構造１４２は、単一のパッケージ内に含まれる場合がある。たとえば、インダクタ構造１４２は、単一の基板を使用して形成される場合がある。他の実装形態では、インダクタは、複数のパッケージ内に含まれる場合がある。たとえば、インダクタ１４０は、複数の基板を用いて形成される場合がある。例示のために、インダクタ１４０の１つまたは複数の層（たとえば、第１の層）は第１の基板を使用して形成されてよく、インダクタ１４０の１つまたは複数の他の層（たとえば、第２の層および第３の層）は第２の基板を使用して形成されてよい。第１の基板と関連付けられたインダクタ１４０の第１の部分は第１のプロセスを使用して形成されてよく、第２の基板と関連付けられたインダクタ１４０の第２の部分は第１のプロセスと同じかまたは異なる第２のプロセスを使用して形成されてよい。

インダクタ１４０はインダクタ構造１４２を有するように説明されてきたが、他の実装形態では、インダクタ１４０は、別のインダクタ構造を有してもよい。たとえば、インダクタ１４０は、図２〜図５のうちの１つまたは複数を参照して説明されるインダクタ構造を含んでもよい。

インダクタ構造１４２を有するインダクタ１４０は、異なる長さおよび／または幅を有するトレースの１つまたは複数のセットを含んでよく、それにより、従来のインダクタと比較すると、インダクタのインダクタンスおよび／またはＱ値（Ｑ）が改善され得る。たとえば、インダクタ１４０またはその一部分は、従来のインダクタと比較すると、インダクタ１４０のキャパシタンス（たとえば、寄生キャパシタンス）を低減し得るテーパ構成を有し得る。追加および／または代替として、テーパ構成を有するインダクタ１４０は、従来のインダクタと比較すると、改善されたＱ値（Ｑ）を有し得、かつ／または低減された面積を占有し得る。インダクタ構造１４２の追加の説明に役立つ例が、図２〜図６を参照して提供される。インダクタ構造１４２または図２〜図６のインダクタ構造の各々は、１つまたは複数の設計および／または製造の制約に基づいて半導体デバイス内に組み込まれるように選択され得る。

図２を参照すると、インダクタ構造２００の例示的な態様が示される。インダクタ構造２００はトレースの複数のセットを含み得る。インダクタ構造２００は、図１のインダクタ構造１４２を含み得る。トレースの各セットは、図１のインダクタ１４０などのインダクタの異なる層と関連付けられ得る。たとえば、インダクタ（たとえば、インダクタ構造２００）は、第１の層２１０と、第２の層２２０と、第３の層２３０と、第４の層２４０とを含み得る。インダクタ構造２００は４つの層を有するように示されているが、他の実装形態では、インダクタ構造２００は、５つ以上の層または３つ以下の層を含んでもよい。

第１の層２１０は、トレースの第１のセット２１２〜２１８を含み得る。トレースの第１のセット２１２〜２１８の各トレースは、トレースの第１のセット２１２〜２１８の他のトレースに平行であり得る。トレース２１２の一部分２０１は、インダクタ構造２００の第１の端子と関連付けられ得る。いくつかの実装形態では、トレースの第１のセット２１２〜２１８はテーパ構成を有し得る。

第２の層２２０は、トレースの第２のセット２２２〜２２８を含み得る。トレースの第２のセット２２２〜２２８の各トレースは、トレースの第２のセット２２２〜２２８の他のトレースおよび／またはトレースの第１のセット２１２〜２１８のトレースに平行であり得る。トレース２２２の一部分２２９は、インダクタ構造２００の第２の端子と関連付けられ得る。いくつかの実装形態では、トレースの第２のセット２２２〜２２８はテーパ構成を有し得る。トレースの第１のセット２１２〜２１８は、トレースの第２のセット２２２〜２２８と（垂直方向に）少なくとも部分的に重複し得る。たとえば、トレース２１８はトレース２２８と重複してよく、トレース２１６はトレース２２６と重複してよく、トレース２１４はトレース２２４と重複してよく、トレース２１２はトレース２２２と重複してよい。

第３の層２３０は、トレースの第３のセット２３２〜２３６を含み得る。トレースの第３のセット２３２〜２３６の少なくとも１つのトレースは、トレースの第１のセット２１２〜２１８の各トレースおよび／またはトレースの第２のセット２２２〜２２８の各トレースに非平行であり得る。第４の層２４０は、トレースの第４のセット２４２〜２４６を含み得る。トレースの第４のセット２４２〜２４６の少なくとも１つのトレースは、トレースの第１のセット２１２〜２１８の各トレースおよび／またはトレースの第２のセット２２２〜２２８の各トレースに非平行であり得る。

インダクタ構造２００の等角投影表現が２５０において示される。トレースの第１のセット２１２〜２１８は、コネクタのセット２６０〜２７０によってトレースの第４のセット２４２〜２４６に結合される。例示のために、トレース２１２はコネクタ２６０によってトレース２４２に結合されてよく、トレース２４２はコネクタ２６２によってトレース２１４に結合されてよく、トレース２１４はコネクタ２６４によってトレース２４４に結合されてよく、トレース２４４はコネクタ２６６によってトレース２１６に結合されてよく、トレース２１６はコネクタ２６８によってトレース２４６に結合されてよく、トレース２４６はコネクタ２７０によってトレース２１８に結合されてよい。トレースの第１のセット２１２〜２１８は、コネクタのセット（たとえば、コネクタ２７２）によってトレースの第２のセット２２２〜２２８に結合されてよい。例示のために、トレース２１８は、コネクタ２７２によってトレース２２８に結合されてよい。いくつかの実装形態では、コネクタのセットは、トレース２１８をトレース２２８に結合する単一のコネクタ（たとえば、コネクタ２７２）を含み得る。トレースの第３のセット２３２〜２３６は、コネクタのセット２７４〜２８４によってトレースの第２のセット２２２〜２２８に結合されてよい。例示のために、トレース２２８はコネクタ２７４によってトレース２３６に結合されてよく、トレース２３６はコネクタ２７６によってトレース２２６に結合されてよく、トレース２２６はコネクタ２７８によってトレース２３４に結合されてよく、トレース２３４はコネクタ２８０によってトレース２２４に結合されてよく、トレース２２４はコネクタ２８２によってトレース２３２に結合されてよく、トレース２３２はコネクタ２８４によってトレース２２２に結合されてよい。コネクタ２６０〜２８４は、説明に役立つ非限定的な例として、１つまたは複数のビア構造、１つまたは複数のバンプ構造、またはこれらの組合せを含み得る。

トレース２１２は第１の長さ（Ｌ１）と第１の幅（Ｗ１）とを有してよく、トレース２１４は第２の長さ（Ｌ２）と第２の幅（Ｗ２）とを有してよい。いくつかの実装形態では、第１の長さ（Ｌ１）は第２の長さ（Ｌ２）と異なってよく、第１の幅（Ｗ１）は第２の幅（Ｗ２）と異なってよく、またはこれらの組合せであってもよい。たとえば、第１の長さ（Ｌ１）は第２の長さ（Ｌ２）より大きくてよく、第１の幅（Ｗ１）は第２の幅（Ｗ２）より大きくてよい。

トレース２２２は第３の長さ（Ｌ３）と第３の幅（Ｗ３）とを有してよく、トレース２２４は第４の長さ（Ｌ４）と第４の幅（Ｗ４）とを有してよい。いくつかの実装形態では、第３の長さ（Ｌ３）は第４の長さ（Ｌ４）と異なってよく、第３の幅（Ｗ３）は第４の幅（Ｗ４）と異なってよく、またはこれらの組合せであってもよい。たとえば、第３の長さ（Ｌ３）は第４の長さ（Ｌ４）より大きくてよく、第３の幅（Ｗ３）は第４の幅（Ｗ４）より大きくてよい。

異なる寸法（たとえば、異なる長さおよび／または異なる幅）を有するトレースの１つまたは複数のセットを含むことによって、インダクタ構造２００は、従来のインダクタと比較すると、改善されたインダクタンスおよび／または改善されたＱ値（Ｑ）を有し得る。たとえば、インダクタ構造２００またはその一部分は、従来のインダクタと比較すると、キャパシタンスを低減すること、インダクタ構造２００によって占有される面積を低減すること、および／またはインダクタ構造２００のＱ値（Ｑ）を改善することができるテーパ構成を有し得る。

図３を参照すると、インダクタ構造３００の例示的な態様が示される。インダクタ構造３００はトレースの複数のセットを含み得る。インダクタ構造３００は、図１のインダクタ構造１４２を含み得る。トレースの各セットは、図１のインダクタ１４０など、インダクタの異なる層と関連付けられ得る。たとえば、インダクタ（たとえば、インダクタ構造３００）は、第１の層３１０と、第２の層３２０と、第３の層３３０と、第４の層３４０とを含み得る。インダクタ構造３００は４つの層を有するように示されているが、他の実装形態では、インダクタ構造３００は、５つ以上の層または３つ以下の層を含んでもよい。

第１の層３１０は、トレースの第１のセット３１２〜３１８を含み得る。トレースの第１のセット３１２〜３１８の各トレースは、トレースの第１のセット３１２〜３１８の他のトレースに平行であり得る。トレース３１２の一部分３０１は、インダクタ構造３００の第１の端子と関連付けられ得る。いくつかの実装形態では、トレースの第１のセット３１２〜３１８はテーパ構成を有し得る。

第２の層３２０は、トレースの第２のセット３２２〜３２６を含み得る。トレースの第２のセット３２２〜３２６の少なくとも１つのトレースは、トレースの第１のセット３１２〜３１８の各トレースに非平行であり得る。

第３の層３３０は、トレースの第３のセット３３２〜３３６を含み得る。トレースの第３のセット３３２〜３３６の各トレースは、トレースの第３のセット３３２〜３３６の他のトレースおよび／またはトレースの第１のセット３１２〜３１８のトレースに平行であり得る。トレース３３２の一部分３３７は、インダクタ構造３００の第２の端子と関連付けられ得る。いくつかの実装形態では、トレースの第３のセット３３２〜３３６はテーパ構成を有し得る。トレースの第１のセット３１２〜３１８は、トレースの第３のセット３３２〜３３６と（垂直方向に）重複し得る。たとえば、トレース３１６はトレース３３６と少なくとも部分的に重複してよく、トレース３１４はトレース３３４と重複してよく、トレース３１２はトレース３３２と重複してよい。

第４の層３４０は、トレースの第４のセット３４２〜３４６を含み得る。トレースの第４のセット３４２〜３４６の少なくとも１つのトレースは、トレースの第１のセット３１２〜３１８の各トレースおよび／またはトレースの第３のセット３２２〜３２６の各トレースに非平行であり得る。

インダクタ構造３００の等角投影表現が３５０において示される。トレースの第１のセット３１２〜３１８は、コネクタのセット３６０〜３７０によってトレースの第４のセット３４２〜３４６に結合される。例示のために、トレース３１２はコネクタ３６０によってトレース３４２に結合されてよく、トレース３４２はコネクタ３６２によってトレース３１４に結合されてよく、トレース３１４はコネクタ３６４によってトレース３４４に結合されてよく、トレース３４４はコネクタ３６６によってトレース３１６に結合されてよく、トレース３１６はコネクタ３６８によってトレース３４６に結合されてよく、トレース３４６はコネクタ３７０によってトレース３１８に結合されてよい。トレースの第１のセット３１２〜３１８は、コネクタのセット（たとえば、コネクタ３７２）によってトレースの第２のセット３２２〜３２６に結合されてよい。例示のために、トレース３１８は、コネクタ（たとえば、コネクタ３７２）によってトレース３２６に結合されてよい。いくつかの実装形態では、コネクタのセットは、トレース３１８をトレース３２６に結合する単一のコネクタ（たとえば、コネクタ３７２）を含み得る。トレースの第３のセット３３２〜３３６は、コネクタのセット３７４〜３８２によってトレースの第２のセット３２２〜３２６に結合されてよい。例示のために、トレース３２６はコネクタ３７４によってトレース３３６に結合されてよく、トレース３３６はコネクタ３７６によってトレース３２４に結合されてよく、トレース３２４はコネクタ３７８によってトレース３３４に結合されてよく、トレース３３４はコネクタ３８０によってトレース３２２に結合されてよく、トレース３２２はコネクタ３８２によってトレース３３２に結合されてよい。コネクタのセット３６０〜３８２は、説明に役立つ非限定的な例として、１つまたは複数のビア構造、１つまたは複数のバンプ構造、またはこれらの組合せを含み得る。

トレース３１２は、第１の長さ（Ｌ１）と第１の幅（Ｗ１）とを有し得る。トレース３１４は、第２の長さ（Ｌ２）と第２の幅（Ｗ２）とを有し得る。いくつかの実装形態では、第１の長さ（Ｌ１）は第２の長さ（Ｌ２）と異なってよく、第１の幅（Ｗ１）は第２の幅（Ｗ２）と異なってよく、またはこれらの組合せであってもよい。たとえば、第１の長さ（Ｌ１）は第２の長さ（Ｌ２）より大きくてよく、第１の幅（Ｗ１）は第２の幅（Ｗ２）より大きくてよい。

トレース３３２は、第３の長さ（Ｌ３）と第３の幅（Ｗ３）とを有し得る。トレース３３４は、第４の長さ（Ｌ４）と第４の幅（Ｗ４）とを有し得る。いくつかの実装形態では、第３の長さ（Ｌ３）は第４の長さ（Ｌ４）と異なってよく、第３の幅（Ｗ３）は第４の幅（Ｗ４）と異なってよく、またはこれらの組合せであってもよい。たとえば、第３の長さ（Ｌ３）は第４の長さ（Ｌ４）より大きくてよく、第３の幅（Ｗ３）は第４の幅（Ｗ４）より大きくてよい。

図４を参照すると、インダクタ構造４００の例示的な態様が示される。インダクタ構造４００は、第１のテーパ構成を有する（点線４０４の右側の）第１の部分４０６と、第２のテーパ構成を有する（点線４０４の左側の）第２の部分４０７とを含み得る。インダクタ構造４００は、説明に役立つ非限定的な例として、ウェハレベルパッケージ（ＷＬＰ）プロセス、パッケージオンパッケージ（ＰｏＰ）プロセス、ランドグリッドアレイ（ＬＧＡ）パッケージプロセス、シリコンプロセス、微小電気機械システム（ＭＥＭＳ）プロセス、および／またはナノテクノロジーを使用して形成され得る。いくつかの実装形態では、インダクタ構造４００は、単一のパッケージ内に含まれる場合がある。たとえば、インダクタ構造４００は、単一の基板を用いて形成され得る。他の実装形態では、インダクタは、複数のパッケージ内に含まれ得る。

インダクタ構造４００はトレースの複数のセットを含み得る。トレースの各セットは、図１のインダクタ１４０など、インダクタの異なる層と関連付けられ得る。たとえば、インダクタ（たとえば、インダクタ構造４００）は、基板４０２の第１の層と関連付けられたトレースの第１のセット４１０〜４３０と、基板（たとえば、基板４０２または別の基板）の第２の層と関連付けられたトレースの第２のセット４４０〜４５８とを含み得る。インダクタ構造４００はトレースの２つのセット（たとえば、２つの層）を有するように説明されているが、他の実装形態では、インダクタ構造４００は、トレースの３つ以上セット（たとえば、３つ以上の層）を含んでもよい。

トレースの第１のセット４１０〜４３０は、互に平行であるトレースの第１のサブセット４１０〜４１８と、トレースの第１のサブセット４１０〜４１８のトレースに非平行であるトレースの第２のサブセット４２２〜４３０とを含み得る。トレース４１０の第１の部分４０８は、インダクタ構造４００の第１の端子と関連付けられてよく、トレース４３０の第２の部分４０９はインダクタ構造４００の第２の端子と関連付けられてよい。

トレースの第２のセット４４０〜４５８は、トレースの第３のサブセット４５２〜４５８とトレースの第４のサブセット４４０〜４４８とを含む。トレースの第３のサブセット４５２〜４５８は、互いにおよび／またはトレースの第１のサブセットに平行であってよく、トレースの第４のサブセット４４０〜４４８は、トレースの第１のサブセット４１０〜４１８および／またはトレースの第３のサブセット４５２〜４５８に非平行である。

トレースの第１のセット４１０〜４３０は、コネクタのセット４６０〜４８１によってトレースの第２のセット４４０〜４５８に結合され得る。コネクタのセット４６０〜４８１は、コネクタの第１のセット４６０〜４６８と、コネクタの第２のセット４６９と、コネクタの第３のセット４７０〜４８１とを含み得る。コネクタの第１のセット４６０〜４６８は、トレースの第１のサブセット４１０〜４１８をトレースの第４のサブセット４４０〜４４８に結合するように構成され得る。例示のために、トレース４１０はコネクタ４６０によってトレース４４０に結合されてよく、トレース４４０はコネクタ４６１によってトレース４１２に結合されてよく、トレース４１２はコネクタ４６２によってトレース４４２に結合されてよく、トレース４４２はコネクタ４６３によってトレース４１４に結合されてよく、トレース４１４はコネクタ４６４によってトレース４４４に結合されてよく、トレース４４４はコネクタ４６５によってトレース４１６に結合されてよく、トレース４１６はコネクタ４６６によってトレース４４６に結合されてよく、トレース４４６はコネクタ４６７によってトレース４１８に結合されてよく、トレース４１８はコネクタ４６８によってトレース４４８に結合されてよい。

コネクタの第２のセット４６９は、トレースの第２のサブセット４２２〜４３０をトレースの第４のサブセット４４０〜４４８に結合するように構成されてよい。たとえば、コネクタの第２のセット４６９は、トレース４４８をトレース４２２に結合する単一のコネクタを含み得る。例示のために、トレース４４８は、コネクタ４６９によってトレース４２２に結合されてよい。コネクタの第３のセット４７０〜４８１は、トレースの第２のサブセット４２２〜４３０をトレースの第３のサブセット４５２〜４５８に結合するように構成されてよい。例示のために、トレース４２２はコネクタ４７０によってトレース４５２に結合されてよく、トレース４５２はコネクタ４７２によってトレース４２４に結合されてよく、トレース４２４はコネクタ４７４によってトレース４５４に結合されてよく、トレース４５４はコネクタ４７６によってトレース４２６に結合されてよく、トレース４２６はコネクタ４７８によってトレース４５６に結合されてよく、トレース４５６はコネクタ４７９によってトレース４２８に結合されてよく、トレース４２８はコネクタ４８０によってトレース４５８に結合されてよく、トレース４５８はコネクタ４８１によってトレース４３０に結合されてよい。

コネクタ２６０〜２８４は、説明に役立つ非限定的な例として、１つまたは複数のビア構造、１つまたは複数のバンプ構造、またはこれらの組合せを含み得る。例示のために、バンプ構造の一例が４８５において示され、ここで図１のインダクタ１４０などのインダクタの第１のトレース４８８は第１の基板４８６（たとえば、第１のチップまたは第１のパッケージ）と関連付けられ、インダクタの第２のトレース４８９は第２の基板４８７（たとえば、第２のチップまたは第２のパッケージ）と関連付けられる。第１のトレース４８８は、はんだバンプなどのバンプ４９０によって第２のトレース４８９に結合される。特定の説明に役立つ一例では、第１のトレース４８８はトレース４４０を含んでよく、第２のトレース４８９はトレース４１０を含んでよく、バンプ４９０はコネクタ４６０を含んでよい。

ビア構造の一例が４９５において示され、ここで、図１のインダクタ１４０などのインダクタの第１のトレース４９７および第２のトレース４９８は、基板４９６（たとえば、チップまたはパッケージ）と関連付けられる。たとえば、基板４９６は、基板４０２を含み得る。いくつかの実装態様では、基板はシリコン基板を含み得る。他の実装形態では、基板はガラス基板を含み得る。第１のトレース４９７は、スルーシリコンビア（ＴＳＶ）またはスルーガラスビアなどのビア構造４９９によって第２のトレース４９８に結合され得る。特定の説明に役立つ一例では、第１のトレース４９７はトレース４４０を含んでよく、第２のトレース４９８はトレース４１０を含んでよく、ビア構造４９９はコネクタ４６０を含んでよい。

インダクタ構造４００の各層と関連付けられた平行トレースのサブセットを含むことによって、インダクタ構造４００は、従来のインダクタと比較すると、コンパクト設計を有することおよび／または低減された面積を有することができる。加えて、インダクタ構造４００は、従来のインダクタと比較すると、改善されたインダクタンスおよび／または改善されたＱ値（Ｑ）を有することができる。

図５を参照すると、インダクタ構造５００の例示的な態様が示される。インダクタ構造５００はトレースの複数のセットを含み得る。インダクタ構造５００は、図１のインダクタ構造１４２を含み得る。トレースの各セットは、図１のインダクタ１４０など、インダクタの異なる層と関連付けられ得る。たとえば、インダクタ（たとえば、インダクタ構造５００）は、第１の層５０１と、第２の層５２０と、第３の層５４０と、第４の層５６０とを含み得る。インダクタ構造５００は４つの層を有するように示されているが、他の実装形態では、インダクタ構造５００は、５つ以上の層または３つ以下の層を含んでもよい。

第１の層５０１は、トレースの第１のセット５０２〜５１８を含み得る。トレースの第１のセット５０２〜５１８は、図１のトレースの第１のセット（たとえば、第１のトレース１５０、第２のトレース１５２、および／または追加のトレース１９４）を含み得る。トレースの第１のセット５０２〜５１８は、互に平行であるトレースの第１のサブセット５０２〜５０８と、トレースの第１のサブセット５０２〜５０８に非平行であるトレースの第２のサブセット５１０〜５１８とを含み得る。トレース５１８の第１の部分５１９は、インダクタ構造５００の第１の端子と関連付けられ得る。

第２の層５２０は、トレースの第２のセット５２２〜５３６を含み得る。トレースの第２のセット５２２〜５３６は、図１のトレースの第３のセット（たとえば、第４のトレース１７０）を含み得る。トレースの第２のセット５２２〜５３６は、トレースの第３のサブセット５２２〜５２８とトレースの第４のサブセット５３０〜５３６とを含み得る。トレースの第３のサブセット５２２〜５２８は、互におよび／またはトレースの第１のサブセット５０２〜５０８に平行であり得る。トレースの第４のサブセット５３０〜５３６は、トレースの第３のサブセット５３０〜５３６に非平行であり得る。トレース５３６の第２の部分５２１は、インダクタ構造５００の第２の端子と関連付けられ得る。

第３の層５４０は、トレースの第３のセット５４２〜５５６を含み得る。トレースの第３のセット５４２〜５５６は、トレースの第５のサブセット５５２〜５５６とトレースの第６のサブセット５４２〜５５０とを含み得る。トレースの第５のサブセット５５２〜５５６は、互に、トレースの第３のサブセット５２２〜５２８に、および／またはトレースの第１のサブセット５０２〜５０８に平行であり得る。トレースの第６のサブセット５４２〜５５０は、トレースの第５のサブセット５５２〜５５６に非平行であり得る。

第４の層５６０は、トレースの第４のセット５６２〜５７８を含み得る。トレースの第４のセット５６２〜５７８は、図１のトレースの第２のセット（たとえば、第３のトレース１６０）を含み得る。トレースの第４のセット５６２〜５７８は、トレースの第７のサブセット５７２〜５７８とトレースの第８のサブセット５６２〜５７０とを含み得る。トレースの第７のサブセット５７２〜５７８は、互に、トレースの第５のサブセット５５２〜５５６に、トレースの第３のサブセット５２２〜５２８に、および／またはトレースの第１のサブセット５０２〜５０８に平行であり得る。トレースの第８のサブセット５６２〜５７０の各トレースは、トレースの第７のサブセット５７２〜５７８に非平行であり得る。

インダクタ構造５００は、コネクタ（明快のために図示せずに省略）を含み得る。たとえば、コネクタは、１つまたは複数のビア構造、１つまたは複数のバンプ、またはこれらの組合せを含み得る。点線５９０〜５９８の各々は、インダクタ構造５００内に含まれ得るコネクタを表す。コネクタは、異なる層のトレースを結合するように構成され得る。たとえば、コネクタは、トレースの第１のセット５０２〜５１８をトレースの第４のセット５６２〜５７８に結合するように構成されたコネクタの第１のセットと、トレースの第１のセット５０２〜５１８をトレースの第２のセット５２２〜５３６に結合するように構成されたコネクタの第２のセットと、トレースの第２のセット５２２〜５３６をトレースの第３のセット５４２〜５５６に結合するように構成されたコネクタの第３のセットとを含み得る。

コネクタの第１のセットは、コネクタの第１のサブセットと、コネクタの第２のサブセットと、コネクタの第３のサブセットとを含み得る。コネクタの第１のサブセットは、トレースの第１のサブセット５０２〜５０８をトレースの第８のサブセット５６２〜５７０に結合するように構成され得る。例示のために、トレース５０２はコネクタの第１のサブセットの第１のコネクタ（点線５９２によって表される）によってトレース５６２に結合されてよく、トレース５６２はコネクタの第１のサブセットの第２のコネクタによってトレース５０４に結合されてよく、トレース５０４はコネクタの第１のサブセットの第３のコネクタによってトレース５６４に結合されてよく、トレース５６４はコネクタの第１のサブセットの第４のコネクタによってトレース５０６に結合されてよく、トレース５０６はコネクタの第１のサブセットの第５のコネクタによってトレース５６６に結合されてよく、トレース５６６はコネクタの第１のサブセットの第６のコネクタによってトレース５０７に結合されてよく、トレース５０７はコネクタの第１のサブセットの第７のコネクタによってトレース５６８に結合されてよく、トレース５６８はコネクタの第１のサブセットの第８のコネクタによってトレース５０８に結合されてよく、トレース５０８はコネクタの第１のサブセットの第９のコネクタによってトレース５７０に結合されてよい。

コネクタの第２のサブセットは、トレースの第２のサブセット５１０〜５１８をトレースの第７のサブセット５７２〜５７８に結合するように構成され得る。例示のために、トレース５１０はコネクタの第２のサブセットの第１のコネクタによってトレース５７２に結合されてよく、トレース５７２はコネクタの第２のサブセットの第２のコネクタによってトレース５１２に結合されてよく、トレース５１２はコネクタの第２のサブセットの第３のコネクタによってトレース５７４に結合されてよく、トレース５７４はコネクタの第２のサブセットの第４のコネクタによってトレース５１４に結合されてよく、トレース５１４はコネクタの第２のサブセットの第５のコネクタによってトレース５７６に結合されてよく、トレース５７６はコネクタの第２のサブセットの第６のコネクタによってトレース５１６に結合されてよく、トレース５１６はコネクタの第２のサブセットの第７のコネクタ（点線５９６によって表される）によってトレース５７８に結合されてよく、トレース５７８はコネクタの第２のサブセットの第８のコネクタ（点線６９０によって表される）によってトレース５１８に結合されてよい。

コネクタの第３のサブセットは、トレースの第８のサブセット５６２〜５７０をトレースの第２のサブセット５１０〜５１８に結合するように構成され得る。たとえば、コネクタの第３のサブセットは、トレースの第８のサブセット５６２〜５７０をトレースの第２のサブセット５１０〜５１８に結合する単一のコネクタを含み得る。例示のために、コネクタの第３のサブセットは、トレース５１０をトレース５７０に結合するように構成されたコネクタを含み得る。

コネクタの第２のセットは、トレースの第１のサブセット５０２〜５０８をトレースの第３のサブセット５２２〜５２８に結合するように構成され得る。いくつかの実装形態では、コネクタの第２のセットは、トレース５０２をトレース５２２に結合するように構成された単一のコネクタを含み得る。例示のために、トレース５０２は、コネクタの第２のセットのコネクタ（たとえば、点線５９４によって表される）によってトレース５２２に結合され得る。

コネクタの第３のサブセットは、コネクタの第４のサブセットと、コネクタの第５のサブセットと、コネクタの第６のサブセットとを含み得る。コネクタの第４のサブセットは、トレースの第３のサブセット５２２〜５２８をトレースの第６のサブセット５４２〜５５０に結合するように構成され得る。例示のために、トレース５２２はコネクタの第４のサブセットの第１のコネクタによってトレース５４２に結合されてよく、トレース５４２はコネクタの第４のサブセットの第２のコネクタによってトレース５２４に結合されてよく、トレース５２４はコネクタの第４のサブセットの第３のコネクタによってトレース５４４に結合されてよく、トレース５４４はコネクタの第４のサブセットの第４のコネクタによってトレース５２６に結合されてよく、トレース５２６はコネクタの第４のサブセットの第５のコネクタによってトレース５４６に結合されてよく、トレース５４６はコネクタの第４のサブセットの第６のコネクタによってトレース５２７に結合されてよく、トレース５２７はコネクタの第４のサブセットの第７のコネクタによってトレース５４８に結合されてよく、トレース５４８はコネクタの第４のサブセットの第８のコネクタによってトレース５２８に結合されてよく、トレース５２８はコネクタの第４のサブセットの第９のコネクタによってトレース５５０に結合されてよい。

コネクタの第５のサブセットは、トレースの第４のサブセット５３０〜５３６をトレースの第５のサブセット５５２〜５５６に結合するように構成され得る。例示のために、トレース５３０はコネクタの第５のサブセットの第１のコネクタ（点線５９８によって表される）によってトレース５５２に結合されてよく、トレース５５２はコネクタの第５のサブセットの第２のコネクタによってトレース５３２に結合されてよく、トレース５３２はコネクタの第５のサブセットの第３のコネクタによってトレース５５４に結合されてよく、トレース５５４はコネクタの第５のサブセットの第４のコネクタによってトレース５３４に結合されてよく、トレース５３４はコネクタの第５のサブセットの第５のコネクタによってトレース５５６に結合されてよく、トレース５５６はコネクタの第５のサブセットの第６のコネクタによってトレース５３６に結合されてよい。

コネクタの第６のサブセットは、トレースの第６のサブセット５４２〜５５０をトレースの第４のサブセット５３０〜５３６に結合するように構成され得る。たとえば、コネクタの第６のサブセットは、トレースの第６のサブセット５４２〜５５０をトレースの第４のサブセット５３０〜５３６に結合する単一のコネクタを含み得る。例示のために、コネクタの第６のサブセットは、トレース５３０をトレース５５０に結合するように構成されたコネクタ（点線５９７によって表される）を含み得る。

図６を参照すると、インダクタ構造６００の例示的な態様が示される。インダクタ構造６００はトレースの複数のセットを含み得る。インダクタ構造６００は、図１のインダクタ構造１４２を含み得る。トレースの各セットは、図１のインダクタ１４０など、インダクタの異なる層と関連付けられ得る。たとえば、インダクタ（たとえば、インダクタ構造６００）は、第１の層６０１と、第２の層６２０と、第３の層６４０と、第４の層６６０とを含み得る。インダクタ構造６００は４つの層を有するように示されているが、他の実装形態では、インダクタ構造６００は、５つ以上の層または３つ以下の層を含んでもよい。

第１の層６０１は、トレースの第１のセット６０２〜６１６を含み得る。トレースの第１のセット６０２〜６１６は、図１のトレースの第１のセット（たとえば、第１のトレース１５０、第２のトレース１５２、および／または追加のトレース１９４）を含み得る。トレースの第１のセット６０２〜６１６は、互に平行であるトレースの第１のサブセット６０２〜６０６と、トレースの第１のセット６０２〜６１６に非平行であるトレースの第２のサブセット６０８〜６１６とを含み得る。トレース６１６の第１の部分６１９は、インダクタ構造６００の第１の端子と関連付けられ得る。

第２の層６２０は、トレースの第２のセット６２２〜６３８を含み得る。トレースの第２のセット６２２〜６３８は、図１のトレースの第３のセット（たとえば、第４のトレース１７０）を含み得る。トレースの第２のセット６２２〜６３８は、トレースの第３のサブセット６３２〜６３８とトレースの第４のサブセット６２２〜６３０とを含み得る。トレースの第３のサブセット６３２〜６３８は、互におよび／またはトレースの第１のサブセット６０２〜６０６に平行であり得る。トレースの第４のサブセット６２２〜６３０は、トレースの第３のサブセット６３２〜６３８に非平行であり得る。トレース６３８の第２の部分６２１は、インダクタ構造６００の第２の端子と関連付けられ得る。

第３の層６４０は、トレースの第３のセット６４２〜６５６を含み得る。トレースの第３のセット６４２〜６５６は、トレースの第５のサブセット６４２〜６４８とトレースの第６のサブセット６５０〜６５６とを含み得る。トレースの第５のサブセット６４２〜６４８は、互に、トレースの第３のサブセット６３２〜６３８に、および／またはトレースの第１のサブセット６０２〜６０６に平行であり得る。トレースの第６のサブセット６５０〜６５６は、トレースの第５のサブセット６４２〜６４８に非平行であり得る。

第４の層６６０は、トレースの第４のセット６６２〜６７８を含み得る。トレースの第３のセット６６２〜６７８は、図１のトレースの第２のセット（たとえば、第３のトレース１６０）を含み得る。トレースの第４のセット６６２〜６７８は、トレースの第７のサブセット６７２〜６７８とトレースの第８のサブセット６６２〜６７０とを含み得る。トレースの第７のサブセット６７２〜６７８は、互に、トレースの第５のサブセット６４２〜６４８に、トレースの第３のサブセット６３２〜６３８に、および／またはトレースの第１のサブセット６０２〜６０６に平行であり得る。トレースの第８のサブセット６６２〜６７０は、トレースの第７のサブセット６７２〜６７８に非平行であり得る。

インダクタ構造６００は、コネクタ（明快のために図示せずに省略）を含み得る。たとえば、コネクタは、１つまたは複数のビア構造、１つまたは複数のバンプ、またはこれらの組合せを含み得る。点線６９０〜６９９の各々は、インダクタ構造６００内に含まれ得るコネクタを表す。コネクタは、異なる層のトレースを結合するように構成され得る。たとえば、コネクタは、トレースの第１のセット６０２〜６１６をトレースの第４のセット６６２〜６７８に結合するように構成されたコネクタの第１のセットと、トレースの第１のセット６０２〜６１６をトレースの第２のセット６２２〜６３８に結合するように構成されたコネクタの第２のセットと、トレースの第２のセット６２２〜６３８をトレースの第３のセット６４２〜６５６に結合するように構成されたコネクタの第３のセットとを含み得る。

コネクタの第１のセットは、コネクタの第１のサブセットと、コネクタの第２のサブセットと、コネクタの第３のサブセットとを含み得る。コネクタの第１のサブセットは、トレースの第１のサブセット６０２〜６０６をトレースの第８のサブセット６６２〜６７０に結合するように構成され得る。例示のために、トレース６０２はコネクタの第１のサブセットの第１のコネクタ（点線６９０によって表される）によってトレース６６２に結合されてよく、トレース６６２はコネクタの第１のサブセットの第２のコネクタによってトレース６０３に結合されてよく、トレース６０３はコネクタの第１のサブセットの第３のコネクタによってトレース６６４に結合されてよく、トレース６６４はコネクタの第１のサブセットの第４のコネクタによってトレース６０４に結合されてよく、トレース６０４はコネクタの第１のサブセットの第５のコネクタによってトレース６６８に結合されてよく、トレース６６８はコネクタの第１のサブセットの第６のコネクタによってトレース６０５に結合されてよく、トレース６０５はコネクタの第１のサブセットの第７のコネクタによってトレース６６９に結合されてよく、トレース６６９はコネクタの第１のサブセットの第８のコネクタによってトレース６０６に結合されてよく、トレース６０６はコネクタの第１のサブセットの第９のコネクタによってトレース６７０に結合されてよい。

コネクタの第２のサブセットは、トレースの第２のサブセット６０８〜６１６をトレースの第７のサブセット６７２〜６７８に結合するように構成され得る。例示のために、トレース６０８はコネクタの第２のサブセットの第１のコネクタによってトレース６７２に結合されてよく、トレース６７２はコネクタの第２のサブセットの第２のコネクタによってトレース６１０に結合されてよく、トレース６１０はコネクタの第２のサブセットの第３のコネクタによってトレース６７４に結合されてよく、トレース６７４はコネクタの第２のサブセットの第４のコネクタによってトレース６１２に結合されてよく、トレース６１２はコネクタの第２のサブセットの第５のコネクタによってトレース６７６に結合されてよく、トレース６７６はコネクタの第２のサブセットの第６のコネクタによってトレース６１４に結合されてよく、トレース６１４はコネクタの第２のサブセットの第７のコネクタ（点線６９６によって表される）によってトレース６７８に結合されてよく、トレース６７８はコネクタの第２のサブセットの第８のコネクタ（点線６９５によって表される）によってトレース６１６に結合されてよい。

コネクタの第３のサブセットは、トレースの第２のサブセット６０８〜６１６をトレースの第８のサブセット６６２〜６７０に結合するように構成され得る。たとえば、コネクタの第３のサブセットは、トレースの第２のサブセット６０８〜６１６をトレースの第８のサブセット６６２〜６７０に結合する単一のコネクタを含み得る。例示のために、コネクタの第３のサブセットは、トレース６０８をトレース６７０に結合するように構成されたコネクタを含み得る。

コネクタの第２のセットは、トレースの第１のサブセット６０２〜６０６をトレースの第４のサブセット６２２〜６３０に結合するように構成され得る。いくつかの実装形態では、コネクタの第２のセットは、トレース６０２をトレース６２２に結合するように構成された単一のコネクタを含み得る。例示のために、トレース６０２は、コネクタの第２のセットのコネクタ（たとえば、点線６９２によって表される）によってトレース６２２に結合され得る。

コネクタの第３のサブセットは、コネクタの第４のサブセットと、コネクタの第５のサブセットと、コネクタの第６のサブセットとを含み得る。コネクタの第４のサブセットは、トレースの第３のサブセット６３２〜６３８をトレースの第６のサブセット６５０〜６５６に結合するように構成され得る。例示のために、トレース６５０はコネクタの第４のサブセットの第１のコネクタ（点線６９７によって表される）によってトレース６３２に結合されてよく、トレース６３２はコネクタの第４のサブセットの第２のコネクタ（点線６９９によって表される）によってトレース６５２に結合されてよく、トレース６５２はコネクタの第４のサブセットの第３のコネクタによってトレース６３４に結合されてよく、トレース６３４はコネクタの第４のサブセットの第４のコネクタによってトレース６５４に結合されてよく、トレース６５４はコネクタの第４のサブセットの第５のコネクタによってトレース６３６に結合されてよく、トレース６３６はコネクタの第４のサブセットの第６のコネクタによってトレース６５６に結合されてよく、トレース６５６はコネクタの第４のサブセットの第７のコネクタによってトレース６３８に結合されてよい。

コネクタの第５のサブセットは、トレースの第４のサブセット６２２〜６３０をトレースの第５のサブセット６４２〜６４８に結合するように構成され得る。例示のために、トレース６２２はコネクタの第４のサブセットの第１のコネクタ（点線６９４によって表される）によってトレース６４２に結合されてよく、トレース６４２はコネクタの第４のサブセットの第２のコネクタによってトレース６２４に結合されてよく、トレース６２４はコネクタの第４のサブセットの第３のコネクタによってトレース６４４に結合されてよく、トレース６４４はコネクタの第４のサブセットの第４のコネクタによってトレース６２６に結合されてよく、トレース６２６はコネクタの第４のサブセットの第５のコネクタによってトレース６４６に結合されてよく、トレース６４６はコネクタの第４のサブセットの第６のコネクタによってトレース６２８に結合されてよく、トレース６２８はコネクタの第４のサブセットの第７のコネクタによってトレース６４８に結合されてよく、トレース６４８はコネクタの第４のサブセットの第８のコネクタによってトレース６３０に結合されてよい。

コネクタの第６のサブセットは、トレースの第６のサブセット６５０〜６５６をトレースの第４のサブセット６２２〜６３０に結合するように構成され得る。たとえば、コネクタの第６のサブセットは、トレースの第６のサブセット６５０〜６５６をトレースの第４のサブセット６２２〜６３０に結合する単一のコネクタを含み得る。例示のために、コネクタの第６のサブセットは、トレース６３０をトレース６５０に結合するように構成されたコネクタを含み得る。

図７を参照すると、インダクタ構造を形成する方法７００の例示的な態様のフロー図が示されている。インダクタ構造は、図１のインダクタ１４０などのインダクタ内に含まれ得る。インダクタ構造は、図１のインダクタ構造１４２、図２のインダクタ構造２００、図３のインダクタ構造３００、図４のインダクタ構造４００、図５のインダクタ構造５００、または図６のインダクタ構造６００を含み得る。

方法７００は、７０２において、インダクタの第１の層に対応するトレースの第１のセットを形成するステップを含んでよく、ここでトレースの第１のセットは第１のトレースと第２のトレースとを含み、第１のトレースは第２のトレースに平行であり、第１のトレースの寸法は第２のトレースの対応する寸法と異なる。たとえば、第１のトレースは、第２のトレースと異なる長さおよび／または幅を有してよい。トレースの第１のセットは複数のトレースを含み得る。たとえば、トレースの第１のセットは図１の第１のトレース１５０、第２のトレース１５２、追加のトレース１９４、図２のトレース２１２〜２１８、図３のトレース３１２〜３１８、図４のトレース４１０〜４１８、図５のトレース５０２〜５０８、または図６のトレース６０２〜６０６を含み得る。トレースの第１のセット（たとえば、複数のトレース）の各トレースは、異なる長さおよび／または異なる幅を有し得る。たとえば、第１の長さは、第２の長さよりも小さい場合がある。別の例として、第１のトレースの第１の幅は、第２のトレースの第２の幅と異なる（たとえば、その幅より小さい）場合がある。いくつかの実装形態では、トレースの第１のセットはテーパ構成を有し得る。

方法７００は、７０４において、インダクタの第２の層に対応し、トレースの第１のセットに結合されたトレースの第２のセットを形成するステップをさらに含んでよく、ここでトレースの第２のセットは第３のトレースを含み、第３のトレースは第１のトレースおよび第２のトレースに結合される。トレースの第２のセットは、図１の第３のトレース１６０、図２のトレース２４２〜２４６、図３のトレース３４２〜３４６、図４のトレース４４０〜４４８、図５のトレース５６２〜５７０、または図６のトレース６６２〜６７０を含み得る。

方法７００は、７０６において、インダクタの第３の層に対応し、トレースの第１のセットに結合されたトレースの第３のセットを形成するステップをさらに含んでよく、ここで第３の層は第１の層と第２の層との間に配置される。トレースの第３のセットは、図１の第４のトレース１７０、図２のトレース２２２〜２２８、図３のトレーストレース３２２〜３２６、図５のトレース５２２〜５２８、または図６のトレース６２２〜６３０を含み得る。いくつかの実装形態では、トレースの第３のセットは、第４のトレースと、第４のトレースに平行である第５のトレースとを含む。第４のトレースおよび第５のトレースは、異なる長さを有する場合がある。第４のトレースは、第２のトレースに結合されてもよい。特定の実装形態では、第１のトレースは第５のトレースと少なくとも部分的に重複し、第２のトレースは第４のトレースと少なくとも部分的に重複する。他の実装形態では、第１のトレースは、第５のトレースの全体と重複してよく、かつ／または第２のトレースは、第４のトレースの全体と重複してよい。

いくつかの実装形態では、方法７００は、トレースの第１のセットをトレースの第２のセットに結合するように構成されたコネクタの第１のセットを形成するステップを含み得る。たとえば、コネクタの第１のセットは、図１のコネクタ１８０、１８２、図２のコネクタ２６０〜２７０、図３のコネクタ３６０〜３７０、または図４のコネクタ４６０〜４６８など、複数のコネクタを含み得る。追加または代替として、方法７００は、トレースの第１のセットをトレースの第３のセットに結合するように構成されたコネクタの第２のセットを形成するステップを含み得る。たとえば、コネクタの第２のセットは、図１の第３のコネクタ１８４、図２のコネクタ２７２、または図３のコネクタ３７２を含み得る。コネクタの第２のセットのうちの少なくとも１つのコネクタは、ビア構造（たとえば、図４のビア構造４９９）、バンプ（たとえば、図４のバンプ４９０）、またはこれらの組合せを含み得る。特定の実装形態では、コネクタの第２のセットは単一のコネクタを含む。

いくつかの実装形態では、方法７００は、インダクタの第４の層に対応するトレースの第４のセットを形成するステップを含み得る。たとえば、トレースの第４のセットは、図２のトレース２３２〜２３６、図３のトレース３３２〜３３６、図５のトレース５４２〜５５０、または図６のトレース６４２〜６５０を含み得る。第４の層は、第１の層と第２の層との間に配置され得る。第３の層は、第１の層と第４の層との間に配置され得る。トレースの第４のセットは、第６のトレースと、第６のトレースに平行である第７のトレースとを含む。特定の実装形態では、第３のトレースは、第６のトレースと、および第７のトレースとに結合され得る。方法７００は、トレースの第３のセットをトレースの第４のセットに結合するように構成されたコネクタの第３のセットを形成するステップを含み得る。たとえば、コネクタの第３のセットは、図２のコネクタ２７４〜２８４、または図３のコネクタ３７４〜３８２を含み得る。

いくつかの実装形態では、トレースの第１のセットは、第１のトレースと第２のトレースとに平行である第８のトレースをさらに含む。たとえば、第１のトレース、第２のトレースおよび第８のトレースは、それぞれ、図１の第１のトレース１５０と、第２のトレース１５２と、追加のトレース１９４とを含み得る。別の例として、第１のトレース、第２のトレースおよび第８のトレースは、それぞれ、図２のトレース２１６と、トレース２１４と、トレース２１２とを含み得る。第２のトレースは、第１のトレースと第８のトレースとの間に配置され得る。第１のトレースおよび第２のトレースは第１の距離だけ離れていてもよく、第２のトレースおよび第８のトレースは第２の距離だけ離れていてもよい。第１の距離は第２の距離と異なってもよい。たとえば、第１の距離は第２の距離よりも小さくてもよい。

いくつかの実装形態では、トレースの第１のセットは、トレースの第１のサブセットとトレースの第２のサブセットとを含み得る。トレースの第１のサブセットの各トレースは、トレースの第１のサブセットの他のトレースに平行であってよく、トレースの第２のサブセットの各トレースは、トレースの第２のサブセットの他のトレースに非平行であってよい。たとえば、図５を参照すると、トレースの第１のセット５０２〜５１８は、トレースの平行サブセット５０２〜５０８とトレースの非平行サブセット５１０〜５１８とを含み得る。別の例として、図６を参照すると、トレースの第１のセット６０２〜６１６は、トレースの平行サブセット６０２〜６０６とトレースの非平行サブセット６０８〜６１６とを含み得る。加えて、トレースの第２のセットは、トレースの第３のサブセットとトレースの第４のサブセットとを含む。トレースの第３のサブセットの各トレースは、トレースの第３のサブセットの他のトレースに平行であり、トレースの第４のサブセットの各トレースは、トレースの第４のサブセットの他のトレースに非平行である。たとえば、図５を参照すると、トレースの第４のセット５６２〜５７８は、トレースの平行サブセット５７２〜５７８とトレースの非平行サブセット５６２〜５７０とを含み得る。別の例として、図６を参照すると、トレースの第４のセット６４２〜６５６は、トレースの平行サブセット６４２〜６４８と非平行のトレースの非平行サブセット６５２〜６５６とを含み得る。

方法７００は、平面ソレノイドインダクタなどのインダクタを形成するために使用され得る。インダクタまたはそれの一部分は、テーパ構成を有する構造（たとえば、インダクタ構造）を有し得る。インダクタは高いＱ値（Ｑ）を有し得、低い寄生キャパシタンスを有し得る。

図８を参照すると、インダクタ構造を形成する方法８００の例示的な態様のフロー図が示されている。インダクタ構造は、図１のインダクタ１４０などのインダクタ内に含まれ得る。インダクタ構造は、図４のインダクタ構造４００、図５のインダクタ構造５００、または図６のインダクタ構造６００を含み得る。

方法８００は、８０２において、インダクタの第１の層に対応し、トレースの第１のサブセットとトレースの第２のサブセットとを含むトレースの第１のセットを形成するステップを含んでよく、ここでトレースの第１のサブセットの各トレースはトレースの第１のサブセットの他のトレースに平行であり、トレースの第２のサブセットの少なくとも１つのトレースはトレースの第１のサブセットの各トレースに非平行である。トレースの第１のセットは、図３のトレースの第１のセット４１０〜４３０、図５のトレースの第１のセット５０２〜５１８、または図６のトレースの第１のセット６０２〜６１６を含み得る。トレースの第１のサブセットは、図４のトレースの平行サブセット４１０〜４１８、図５のトレースの平行サブセット５０２〜５０８、または図６のトレースの平行サブセット６０２〜６０６を含み得る。

方法８００は、８０４において、インダクタの第２の層に対応し、トレースの第３のサブセットとトレースの第４のサブセットとを含むトレースの第２のセットを形成するステップをさらに含んでよく、ここでトレースの第３のサブセットの各トレースはトレースの第３のサブセットの他のトレースに平行であり、トレースの第４のサブセットの少なくとも１つのトレースはトレースの第３のサブセットの各トレースに非平行である。トレースの第２のセットは、図４のトレースの第２のセット４４０〜４５８、図５のトレースの第４のセット５６２〜５７８、または図６のトレースの第４のセット６４２〜６５６を含み得る。トレースの第３のサブセットは、図４のトレースの平行サブセット４５２〜４５８、図５のトレースの平行サブセット５７２〜５７８、または図６のトレースの平行サブセット６４２〜６４８を含み得る。トレースの第４のサブセットは、図４のトレースの非平行サブセット４４０〜４４８、図５のトレースの非平行サブセット５６２〜５７０、または図６のトレースの非平行サブセット６５２〜６５６を含み得る。

いくつかの実装形態では、方法８００はコネクタのセットを形成するステップを含み得る。たとえば、コネクタのセットは、図４のコネクタのセット４６０〜４８１を含み得る。コネクタのセットは、コネクタの第１のサブセットとコネクタの第２のサブセットとを含み得る。コネクタの第１のサブセットは、トレースの第１のサブセットをトレースの第４のサブセットに結合するように構成され得る。たとえば、コネクタの第１のサブセットは、図４のコネクタ４６０〜４６８を含み得る。コネクタの第２のサブセットは、トレースの第２のサブセットをトレースの第３のサブセットに結合するように構成され得る。たとえば、コネクタの第２のサブセットは、図４のコネクタ４７０〜４８２を含み得る。少なくとも１つのコネクタは、トレースの第２のサブセットをコネクタの第４のサブセットに結合するように構成され得る。たとえば、図４を参照すると、コネクタの第２のサブセット４６９（たとえば、単一のコネクタ）は、トレースの第１のセットの、トレース４２２などの第１の特定のトレースをトレースの第２のセットの、トレース４４８などの第２の特定のトレースに結合するように構成され得る。コネクタの第１のセットの特定のコネクタは、ビア構造（たとえば、図４のビア構造４９９）、バンプ（たとえば、図４のバンプ４９０）、またはこれらの組合せを含む。いくつかの実装形態では、トレースの第１のセットは第１のデバイスの第１の表面上に形成されてよく、トレースの第２のセットは第２のデバイスの第２の表面上に形成されてよい。

いくつかの実装形態では、方法８００は、第３の層に対応するトレースの第３のセットを形成するステップを含み得る。トレースの第３のセットは、図５のトレース５２２〜５３６、または図６のトレース６２２〜６３８を含み得る。トレースの第３のセットは、トレースの第５のサブセットとトレースの第６のサブセットとを含み得る。たとえば、トレースの第５のサブセットは、図５のトレース５２２〜５２８、または図６のトレース６３２〜６３８を含み得る。トレースの第６のサブセットは、図５のトレース５３０〜５３６、または図６のトレース６２２〜６３０を含み得る。トレースの第５のサブセットの各トレースは、トレースの第５のサブセットの他のトレースに平行であってよく、トレースの第６のサブセットの少なくとも１つのトレースは、トレースの第５のサブセットの各トレースに非平行である。

追加または代替として、方法８００は、第４の層に対応するトレースの第４のセットを形成するステップを含み得る。トレースの第４のセットは、図５のトレース５４２〜５５６、または図６のトレース６４２〜６５６を含み得る。トレースの第４のセットは、トレースの第７のサブセットとトレースの第８のサブセットとを含み得る。たとえば、トレースの第７のサブセットは、図５のトレース５５２〜５５６、または図６のトレース６４２〜６４８を含み得る。トレースの第８のサブセットは、図５のトレース５４２〜５５０、または図６のトレース６５２〜６５６を含み得る。トレースの第７のサブセットの各トレースは、トレースの第７のサブセットの他のトレースに平行であり、トレースの第８のサブセットの少なくとも１つのトレースは、トレースの第８のサブセットの各トレースに非平行である。

いくつかの実装形態では、コネクタは、トレースの第１のセットをトレースの第３のセットに結合するように構成され得る。たとえば、図５を参照すると、単一のコネクタは、トレース５０２〜５１８のうちの、トレース５０２などの第１の特定のトレースをトレースのセット５２２〜５３６のうちの、トレース５２２などの第２の特定のトレースに結合するように構成され得る。別の例として、図６を参照すると、単一のコネクタは、トレースの第１のセット６０２〜６１６のうちの、トレース６０２などの第１の特定のトレースをトレースのセット６２２〜６３８のうちの第２の特定のトレース６２２に結合するように構成され得る。

方法８００は、平面ソレノイドインダクタなどのインダクタを形成するために使用され得る。インダクタまたはそれの一部分は、テーパ構成を有する構造（たとえば、インダクタ構造）を有し得る。インダクタは高いＱ値（Ｑ）を有し得、低い寄生キャパシタンスを有し得る。

図７の方法７００および／または図８の方法８００は、中央処理ユニット（ＣＰＵ）、コントローラ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）デバイス、特定用途向け集積回路（ＡＳＩＣ）、別のハードウェアデバイス、ファームウェアデバイス、またはそれらの任意の組合せなどの処理ユニットによって制御され得る。一例として、図７の方法７００および／または図８の方法８００は、製作機器を制御するための命令を実行する１つまたは複数のプロセッサによって実行され得る。

図９を参照すると、ワイヤレス通信デバイスなど、電子デバイス９００の特定の例示的な態様のブロック図が示されている。デバイス９００は、メモリ９３２に結合された、デジタル信号プロセッサ（ＤＳＰ）などのプロセッサ９１０を含む。メモリ９３２は、コンピュータ可読命令またはプロセッサ可読命令などの命令９６８（たとえば、実行可能命令）を含む。命令９６８は、プロセッサ９１０のようなコンピュータによって実行可能である１つまたは複数の命令を含み得る。

図９はまた、プロセッサ９１０およびディスプレイ９２８に結合されたディスプレイコントローラ９２６を示す。コーダ／デコーダ（ＣＯＤＥＣ）９３４もプロセッサ９１０に結合され得る。スピーカ９３６およびマイクロフォン９３８がＣＯＤＥＣ９３４に結合され得る。

図９はまた、ワイヤレスインターフェース９４０がプロセッサ９１０とアンテナ９４２とに結合され得ることを示す。ワイヤレスインターフェース９４０またはその構成要素は、図１のインダクタ構造１４２、図２のインダクタ構造２００、図３のインダクタ構造３００、図４のインダクタ構造４００、図５のインダクタ構造５００、または図６のインダクタ構造６００などの半導体デバイス９６４を含み得る。

いくつかの実施形態では、半導体デバイス９６４、プロセッサ９１０、ディスプレイコントローラ９２６、メモリ９３２、ＣＯＤＥＣ９３４、およびワイヤレスインターフェース９４０は、システムインパッケージデバイスまたはシステムオンチップデバイス９２２内に含まれる。いくつかの実施態様において、入力デバイス９３０および電源９４４は、システムオンチップデバイス９２２に結合される。さらに、特定の態様では、図９に示されるように、ディスプレイ９２８、入力デバイス９３０、スピーカ９３６、マイクロフォン９３８、アンテナ９４２、および電源９４４は、システムオンチップデバイス９２２の外部にある。しかしながら、ディスプレイ９２８、入力デバイス９３０、スピーカ９３６、マイクロフォン９３８、アンテナ９４２、および電源９４４のそれぞれは、インターフェースまたはコントローラなどのシステムオンチップデバイス９２２の構成要素に結合され得る。半導体デバイス９６４はワイヤレスインターフェース９４０（たとえば、ワイヤレスコントローラ）内に含まれるように示されるが、他の実装形態では、半導体デバイス９６４は、デバイス９００の別の構成要素またはデバイス９００に結合された構成要素内に含まれてもよい。たとえば、半導体デバイス９６４は、プロセッサ９１０、メモリ９３２、電源９４４、入力デバイス９３０、ディスプレイ９２８、ディスプレイコントローラ９２６、ＣＯＤＥＣ９３４、スピーカ９３６、またはマイクロフォン９３８内に含まれてもよい。

図１〜図９の説明された態様のうちの１つまたは複数とともに、電流を伝導するための第１の手段を含み得る装置が開示される。伝導するための第１の手段は、図１の第１のトレース１５０、第２のトレース１５２、追加のトレース１９４、図２のトレース２１２〜２１８のうちの１つもしくは複数のトレース、図３のトレース３１２〜３１８のうちの１つもしくは複数のトレース、図４のトレース４１０〜４３０のうちの１つもしくは複数のトレース、図５のトレース５０２〜５１８のうちの１つもしくは複数のトレース、図６のトレース６０２〜６１６のうちの１つもしくは複数のトレース、電流を伝導するように構成された１つもしくは複数の他の構造、またはそれらの任意の組合せを含み得る。

装置はまた、電流を伝導するための第２の手段を含み得る。伝導するための第２の手段は、図１の第３のトレース１６０、図２のトレース２４２〜２４６のうちの１つもしくは複数のトレース、図３のトレース３４２〜３４６のうちの１つもしくは複数のトレース、図４のトレース４４０〜４５８のうちの１つもしくは複数のトレース、図５のトレース５６２〜５７８のうちの１つもしくは複数のトレース、図６のトレース６６２〜６７８のうちの１つもしくは複数のトレース、電流を伝導するように構成された１つもしくは複数の他の構造、または任意の組合せを含み得る。

装置はまた、電流を伝導するための第３の手段を含み得る。伝導するための第３の手段は、図１の第４のトレース１７０、図２のトレース２２２〜２２８のうちの１つもしくは複数のトレース、図３のトレース３２２〜３２６のうちの１つもしくは複数のトレース、図５のトレース５２２〜５３６のうちの１つもしくは複数のトレース、図６のトレース６３２〜６３８のうちの１つもしくは複数のトレース、電流を伝導するように構成された１つもしくは複数の他の構造、または任意の組合せを含み得る。

開示した態様の１つまたは複数が、通信デバイス、固定位置データユニット、モバイル位置データユニット、モバイルフォン、セルラーフォン、衛星電話、コンピュータ、タブレット、ポータブルコンピュータ、ディスプレイデバイス、メディアプレーヤ、またはデスクトップコンピュータを含み得る、電子デバイス９００のようなシステムまたは装置において実装され得る。代替または追加として、電子デバイス９００は、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、衛星、車両、プロセッサを含むかまたはデータもしくはコンピュータ命令を記憶するかもしくは取り出す任意の他のデバイス、あるいはこれらの組合せを含み得る。別の説明に役立つ非限定的な例として、システムまたは装置は、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニットなどの遠隔ユニット、全地球測位システム（ＧＰＳ）対応デバイスなどのポータブルデータユニット、メータ読取り機器、または、プロセッサを含むかまたはデータもしくはコンピュータ命令を記憶するかもしくは取り出す任意の他のデバイス、あるいはこれらの任意の組合せを含み得る。

上記で開示したデバイスおよび機能は、コンピュータ可読媒体上に記憶されたコンピュータファイル（たとえば、ＲＴＬ、ＧＤＳＩＩ、ＧＥＲＢＥＲなど）に設計および構成されてもよい。いくつかまたはすべてのそのようなファイルは、そのようなファイルに基づいてデバイスを製造する製造者に提供されてもよい。結果として得られる製品は、半導体ウェハを含み、次いで、半導体ウェハは半導体ダイに切断され、半導体チップにパッケージングされる。次いで、半導体チップは、上記で説明したようなデバイスに使用される。図１０は、電子デバイス製造プロセス１０００の、ある特定の例示的な態様を示す。

物理デバイス情報１００２が、製造プロセス１０００において、たとえば研究用コンピュータ１００６において受け取られる。物理デバイス情報１００２は、図１のインダクタ構造１４２、図２のインダクタ構造２００、図３のインダクタ構造３００、図４のインダクタ構造４００、図５のインダクタ構造５００、図６のインダクタ構造６００、図７の方法７００および／もしくは図８の方法８００に従って形成された半導体デバイス（たとえば、インダクタ構造）、またはこれらの組合せの少なくとも１つの物理的特性を表す設計情報を含み得る。たとえば、物理デバイス情報１００２は、研究用コンピュータ１００６に結合されたユーザインターフェース１００４を介して入力される、物理的なパラメータ、材料の特性、および構造情報を含み得る。研究用コンピュータ１００６は、メモリ１０１０などのコンピュータ可読媒体（たとえば、非一時的コンピュータ可読媒体）に結合された、１つまたは複数の処理コアなどのプロセッサ１００８を含む。メモリ１０１０は、プロセッサ１００８に、ファイルフォーマットに準拠するように物理的デバイス情報１００２を変換させ、ライブラリファイル１０１２を生成させるように実行可能なコンピュータ可読命令を記憶することができる。

いくつかの実装形態では、ライブラリファイル１０１２は、変換された設計情報を含む少なくとも１つのデータファイルを含む。たとえば、ライブラリファイル１０１２は、図１のインダクタ構造１４２、図２のインダクタ構造２００、図３のインダクタ構造３００、図４のインダクタ構造４００、図５のインダクタ構造５００、図６のインダクタ構造６００、図７の方法７００および／もしくは図８の方法８００に従って形成された半導体デバイス（たとえば、インダクタ構造）、またはこれらの組合せを含むデバイスを含むデバイスのライブラリを含んでよく、デバイスのライブラリは、電子設計オートメーション（ＥＤＡ）ツール１０２０とともに使用するために提供される。

ライブラリファイル１０１２は、メモリ１０１８に結合された１つまたは複数の処理コアなどのプロセッサ１０１６を含む設計用コンピュータ１０１４において、ＥＤＡツール１０２０とともに使用され得る。ＥＤＡツール１０２０は、図１のインダクタ構造１４２、図２のインダクタ構造２００、図３のインダクタ構造３００、図４のインダクタ構造４００、図５のインダクタ構造５００、図６のインダクタ構造６００、図７の方法７００および／もしくは図８の方法８００に従って形成された半導体デバイス（たとえば、インダクタ構造）、またはこれらの組合せを含む回路を、設計コンピュータ１０１４のユーザが設計することを可能にするために、メモリ１０１８においてプロセッサ実行可能命令として記憶され得る。たとえば、設計コンピュータ１０１４のユーザは、設計コンピュータ１０１４に結合されたユーザインターフェース１０２４を介して回路設計情報１０２２を入力することができる。

回路設計情報１０２２は、図１のインダクタ構造１４２、図２のインダクタ構造２００、図３のインダクタ構造３００、図４のインダクタ構造４００、図５のインダクタ構造５００、図６のインダクタ構造６００、図７の方法７００および／もしくは図８の方法８００に従って形成された半導体デバイス（たとえば、インダクタ構造）、またはこれらの組合せの構成要素の少なくとも１つの物理的特性を表す設計情報を含み得る。例示のために、回路設計特性は、特定の回路および回路設計における他の要素に対する関係の識別情報、位置決め情報、形状サイズ情報、相互接続情報、あるいは図１のインダクタ構造１４２、図２のインダクタ構造２００、図３のインダクタ構造３００、図４のインダクタ構造４００、図５のインダクタ構造５００、図６のインダクタ構造６００、図７の方法７００および／もしくは図８の方法８００に従って形成された半導体デバイス（たとえば、インダクタ構造）、またはこれらの組合せの構成要素の物理的特性を表す他の情報を含み得る。

設計用コンピュータ１０１４は、回路設計情報１０２２を含む設計情報をファイルフォーマットに準拠するように変換するように構成することができる。例示すると、ファイルフォーマットは、平面の幾何学的形状、テキストラベル、およびグラフィックデータシステム（ＧＤＳＩＩ）ファイルフォーマットなどの階層的なフォーマットでの回路レイアウトについての他の情報を表す、データベースのバイナリファイルフォーマットを含み得る。設計コンピュータ１０１４は、他の回路または情報に加えて、図１のインダクタ構造１４２、図２のインダクタ構造２００、図３のインダクタ構造３００、図４のインダクタ構造４００、図５のインダクタ構造５００、図６のインダクタ構造６００、図７の方法７００および／もしくは図８の方法８００に従って形成された半導体デバイス（たとえば、インダクタ構造）、またはこれらの組合せを記述する情報を含む、ＧＤＳＩＩファイル１０２６などの変換された設計情報を含むデータファイルを生成するように構成され得る。例示のために、データファイルは、図１のインダクタ構造１４２、図２のインダクタ構造２００、図３のインダクタ構造３００、図４のインダクタ構造４００、図５のインダクタ構造５００、図６のインダクタ構造６００、図７の方法７００および／もしくは図８の方法８００に従って形成された半導体デバイス（たとえば、インダクタ構造）、またはこれらの組合せを含み、また追加の電子回路および構成要素をシステムオンチップ（ＳＯＣ）内に含む、ＳＯＣに対応する情報を含み得る。

ＧＤＳＩＩファイル１０２６は、ＧＤＳＩＩファイル１０２６内の変換された情報に従って、図１のインダクタ構造１４２、図２のインダクタ構造２００、図３のインダクタ構造３００、図４のインダクタ構造４００、図５のインダクタ構造５００、図６のインダクタ構造６００、図７の方法７００および／もしくは図８の方法８００に従って形成された半導体デバイス（たとえば、インダクタ構造）、またはこれらの組合せを製造するために、製作プロセス１０２８において受信され得る。たとえば、デバイス製造プロセスは、典型的なマスク１０３２として示すフォトリソグラフィ処理で使用されるマスクなどの１つまたは複数のマスクを作成するために、マスク製造者１０３０にＧＤＳＩＩファイル１０２６を提供するステップを含むことができる。マスク１０３２は、テストされ、代表的なダイ１０３６などのダイに分割できる１つまたは複数のウェハ１０３３を生成するために、組立プロセス中に使用することができる。ダイ１０３６は、図１のインダクタ構造１４２、図２のインダクタ構造２００、図３のインダクタ構造３００、図４のインダクタ構造４００、図５のインダクタ構造５００、図６のインダクタ構造６００、図７の方法７００および／もしくは図８の方法８００に従って形成された半導体デバイス（たとえば、インダクタ構造）、またはこれらの組合せを含むデバイスを含む回路を含む。

たとえば、製作プロセス１０２８は、製作プロセス１０２８を開始および／または制御するための、プロセッサ１０３４およびメモリ１０３５を含み得る。メモリ１０３５は、コンピュータ可読命令またはプロセッサ可読命令などの実行可能命令を含み得る。実行可能命令は、プロセッサ１０３４などのコンピュータによって実行可能な１つまたは複数の命令を含み得る。

製作プロセス１０２８は、完全に自動化される、または部分的に自動化される製作システムによって実施され得る。たとえば、製作プロセス１０２８は、スケジュールに従って自動化され得る。製作システムは、図１のインダクタ構造１４２、図２のインダクタ構造２００、図３のインダクタ構造３００、図４のインダクタ構造４００、図５のインダクタ構造５００、図６のインダクタ構造６００、図７の方法７００および／もしくは図８の方法８００に従って形成された半導体デバイス（たとえば、インダクタ構造）、またはこれらの組合せなどの半導体デバイスを形成するために１つまたは複数の動作を実行するための製作機器（たとえば、処理ツール）を含み得る。たとえば、製作機器は、説明に役立つ非限定的な例として、１つもしくは複数の材料を堆積すること、１つもしくは複数の材料をエッチングすること、１つもしくは複数の誘電体材料をエッチングすること、化学機械平坦化プロセスを実行すること、熱的焼鈍を実行すること、導電材料を堆積すること、化学気相堆積（ＣＶＤ）プロセスを実行することなど、またはこれらの組合せを行うように構成され得る。

製造システム（たとえば、製造プロセス１０２８を実行する自動化システム）は、分散型アーキテクチャ（たとえば、階層構造）を有することができる。たとえば、製造システムは、分散型アーキテクチャに従って分散された、プロセッサ１０３４などの１つもしくは複数のプロセッサ、メモリ１０３５などの１つもしくは複数のメモリ、および／またはコントローラを含むことができる。分散型アーキテクチャは、１つまたは複数の低レベルシステムの動作を制御または開始する高レベルプロセッサを含むことができる。たとえば、製造プロセス１０２８の高レベル部分は、プロセッサ１０３４などの１つまたは複数のプロセッサを含むことができ、低レベルシステムは、各々、１つもしくは複数の対応するコントローラを含むことができ、または、１つもしくは複数の対応するコントローラによって制御され得る。特定の低レベルシステムの特定のコントローラは、特定の高レベルシステムから１つまたは複数の命令（たとえば、コマンド）を受信することができ、サブコマンドを下位のモジュールまたはプロセスツールに出すことができ、特定の高レベルシステムに状態データを通信し戻すことができる。１つまたは複数の低レベルシステムの各々は、製作機器の１つまたは複数の対応する部分（たとえば、処理ツール）と関連付けられ得る。いくつかの実装形態では、製作システムは、製作システム内に分散された複数のプロセッサを含み得る。たとえば、低レベルシステム構成要素のコントローラは、プロセッサ１０３４のようなプロセッサを含み得る。

代替として、プロセッサ１０３４は、製作システムの高レベルシステム、サブシステムまたは構成要素の一部であり得る。別の実装形態では、プロセッサ１０３４は、製作システムの様々なレベルおよび構成要素における分散処理を含む。

したがって、プロセッサ１０３４は、プロセッサ１０３４によって実行されたとき、図１のインダクタ１４０などのインダクタの形成をプロセッサ１０３４に開始または制御させるプロセッサ実行可能命令を含み得る。たとえば、メモリ１０３５内に含まれる実行可能命令は、図１のインダクタ構造１４２、図２のインダクタ構造２００、図３のインダクタ構造３００、図４のインダクタ構造４００、図５のインダクタ構造５００、図６のインダクタ構造６００、図７の方法７００および／もしくは図８の方法８００に従って形成された半導体デバイス（たとえば、インダクタ構造）、またはこれらの組合せの形成をプロセッサ１０３４が開始することを可能にし得る。いくつかの実装形態では、メモリ１０３５は、図７の方法７００および／もしくは図８の方法８００の少なくとも一部分に従った半導体デバイス、またはこれらの任意の組合せの形成をプロセッサ１０３４に開始させるために、プロセッサ１０３４によって実行可能であるコンピュータ実行可能命令を記憶する非一時的コンピュータ可読媒体である。たとえば、コンピュータ実行可能命令は、図１のインダクタ１４０の形成をプロセッサ１０３４に開始または制御させるように実行可能であり得る。

説明に役立つ一例として、プロセッサ１０３４は、インダクタの第１の層に対応するトレースの第１のセットを形成することを開始または制御し得る。トレースの第１のセットは、平行である第１のトレースと第２のトレースとを含む。第１のトレースの寸法は、第２のトレースの対応する寸法とは異なる場合がある。たとえば、第１のトレースは、第２のトレースと異なる長さおよび／または幅を有する場合がある。いくつかの実装形態では、第１のトレースの第１の長さおよび第１の幅は、それぞれ、第２のトレースの第２の長さおよび第２の幅と異なる場合がある。プロセッサ１０３４は、さらに、インダクタの第２の層に対応するトレースの第２のセットを形成することを開始または制御し得る。トレースの第２のセットは、トレースの第１のセットに結合される。トレースの第２のセットは、第１のトレースおよび第２のトレースに結合された第３のトレースを含む。プロセッサ１０３４は、さらに、第１の層と第２の層との間に配置されたインダクタの第３の層に対応するトレースの第３のセットを形成することを開始または制御し得る。トレースの第３のセットは、トレースの第１のセットに結合され得る。

説明に役立つ別の例として、プロセッサ１０３４は、インダクタの第１の層に対応するトレースの第１のセットを形成することを開始または制御し得る。トレースの第１のセットは、トレースの第１のサブセットとトレースの第２のサブセットとを含み得る。トレースの第１のサブセットの各トレースは、トレースの第１のサブセットの他のトレースに平行である。トレースの第２のサブセットの少なくとも１つのトレースは、トレースの第１のサブセットの各トレースに非平行である。プロセッサ１０３４は、さらに、インダクタの第２の層に対応し、トレースの第３のサブセットとトレースの第４のサブセットとを含むトレースの第２のセットを形成することを開始または制御してよく、ここでトレースの第３のサブセットの各トレースはトレースの第３のサブセットの他のトレースに平行である。トレースの第４のサブセットの少なくとも１つのトレースは、トレースの第３のサブセットの各トレースに非平行である。

ダイ１０３６は、パッケージングプロセス１０３８に提供され得、ダイ１０３６は、典型的なパッケージ１０４０内に組み込まれる。たとえば、パッケージ１０４０は、システムインパッケージ（ＳｉＰ）配置などの単一のダイ１０３６または複数のダイを含むことができる。たとえば、パッケージ１０４０は、図９のシステムインパッケージまたはシステムオンチップデバイス９２２を含むかまたはそれに対応してもよい。パッケージ１０４０は、合同電子デバイス委員会（ＪＥＤＥＣ（ＪｏｉｎｔＥｌｅｃｔｒｏｎＤｅｖｉｃｅＥｎｇｉｎｅｅｒｉｎｇＣｏｕｎｃｉｌ））規格などの１つまたは複数の規格または仕様に準拠するように構成され得る。

パッケージ１０４０に関する情報は、コンピュータ１０４６において記憶された構成要素ライブラリを介するなどして様々な製品設計者に配布され得る。コンピュータ１０４６は、メモリ１０５０に結合された１つまたは複数の処理コアなどのプロセッサ１０４８を含むことができる。プリント回路基板（ＰＣＢ）ツールは、ユーザインターフェース１０４４を介してコンピュータ１０４６のユーザから受信したＰＣＢ設計情報１０４２を処理するために、メモリ１０５０においてプロセッサ実行可能命令として記憶され得る。ＰＣＢ設計情報１０４２は、回路基板上のパッケージ化半導体デバイスの物理的位置決め情報を含んでよく、パッケージ化半導体デバイスは、図１のインダクタ構造１４２、図２のインダクタ構造２００、図３のインダクタ構造３００、図４のインダクタ構造４００、図５のインダクタ構造５００、図６のインダクタ構造６００、図７の方法７００および／もしくは図８の方法８００に従って形成された半導体デバイス（たとえば、インダクタ構造）、またはこれらの組合せを含む。

コンピュータ１０４６は、ＰＣＢ設計情報１０４２を変換して、回路基板上のパッケージ化半導体デバイスの物理的位置決め情報とともに、トレース（たとえば、金属線）およびビア（たとえば、ビア構造）などの電気接続のレイアウトを含むデータを有する、ＧＥＲＢＥＲファイル１０５２などのデータファイルを生成するように構成されてよく、ここでパッケージ化半導体デバイスは、図１のインダクタ構造１４２、図２のインダクタ構造２００、図３のインダクタ構造３００、図４のインダクタ構造４００、図５のインダクタ構造５００、図６のインダクタ構造６００、図７の方法７００および／もしくは図８の方法８００に従って形成された半導体デバイス（たとえば、インダクタ構造）、またはこれらの組合せを含む、パッケージ１０４０に対応する。他の実装形態では、変換されたＰＣＢ設計情報によって生成されたデータファイルは、ＧＥＲＢＥＲフォーマット以外のフォーマットを有し得る。

ＧＥＲＢＥＲファイル１０５２は、基板組立プロセス１０５４において受け取られてよく、ＧＥＲＢＥＲファイル１０５２内に記憶されている設計情報に従って製造される代表的なＰＣＢ１０５６などのＰＣＢを作成するために使用されてよい。たとえば、ＧＥＲＢＥＲファイル１０５２は、ＰＣＢ製造プロセスの様々なステップを実行するために１つまたは複数のマシンにアップロードされ得る。ＰＣＢ１０５６は、代表的なプリント回路アセンブリ（ＰＣＡ）１０５８を形成するために、パッケージ１０４０を含む電子構成要素を装着され得る。

ＰＣＡ１０５８は、製品製造プロセス１０６０において受け取られ、第１の代表的な電子デバイス１０６２および第２の代表的な電子デバイス１０６４などの１つまたは複数の電子デバイスに組み込まれ得る。たとえば、第１の代表的な電子デバイス１０６２、第２の代表的な電子デバイス１０６４、または両方が、図９のデバイス９００を含んでよい。説明に役立つ非限定的な例として、第１の代表的な電子デバイス１０６２、第２の代表的な電子デバイス１０６４、または両方は、通信デバイス、固定位置データユニット、モバイル位置データユニット、モバイルフォン、セルラーフォン、衛星フォン、コンピュータ、タブレット、ポータブルコンピュータ、またはデスクトップコンピュータを含んでよく、それらの中に、図１のインダクタ構造１４２、図２のインダクタ構造２００、図３のインダクタ構造３００、図４のインダクタ構造４００、図５のインダクタ構造５００、図６のインダクタ構造６００、図７の方法７００および／もしくは図８の方法８００に従って形成された半導体デバイス（たとえば、インダクタ構造）、またはこれらの組合せが統合される。

代替または追加として、第１の代表的な電子デバイス１０６２、第２の代表的な電子デバイス１０６４、または両方が、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、プロセッサを含むかまたはデータもしくはコンピュータ命令を記憶もしくは検索する任意の他のデバイス、あるいはこれらの組合せを含んでよく、それらの中に、図１のインダクタ構造１４２、図２のインダクタ構造２００、図３のインダクタ構造３００、図４のインダクタ構造４００、図５のインダクタ構造５００、図６のインダクタ構造６００、図７の方法７００および／もしくは図８の方法８００に従って形成された半導体デバイス（たとえば、インダクタ構造）、またはこれらの組合せが統合される。別の説明に役立つ非限定的な例として、電子デバイス１０６２および１０６４の１つまたは複数は、モバイルフォン、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末のようなポータブルデータユニット、全地球測位システム（ＧＰＳ）対応デバイス、ナビゲーションデバイス、メータ検針機器のような固定位置データユニット、プロセッサを含むかまたはデータもしくはコンピュータ命令を記憶もしくは検索する任意の他のデバイス、あるいはこれらの任意の組合せなどの遠隔ユニットを含み得る。図１０は、本開示の教示に従った遠隔ユニットを示すが、本開示は、これらの示されたユニットには限定されない。本開示の態様は、メモリおよびオンチップ回路を含む能動集積回路を含む任意のデバイスにおいて適切に利用され得る。

例示的なプロセッサ１０００において説明されるように、図１のインダクタ構造１４２、図２のインダクタ構造２００、図３のインダクタ構造３００、図４のインダクタ構造４００、図５のインダクタ構造５００、図６のインダクタ構造６００、図７の方法７００および／もしくは図８の方法８００に従って形成された半導体デバイス（たとえば、インダクタ構造）、またはこれらの組合せを含むデバイスが、製作され、処理されて電子デバイス内に組み込まれ得る。図１〜図１０に関して開示される１つまたは複数の態様は、ライブラリファイル１０１２、ＧＤＳＩＩファイル１０２６（たとえば、ＧＤＳＩＩフォーマットを有するファイル）、およびＧＥＲＢＥＲファイル１０５２（たとえば、ＧＥＲＢＥＲフォーマットを有するファイル）の中など、様々な処理段階において含まれてよく、ならびに、研究用コンピュータ１００６のメモリ１０１０、設計用コンピュータ１０１４のメモリ１０１８、コンピュータ１０４６のメモリ１０５０、基板組立プロセス１０５４におけるような様々な段階において使用される１つまたは複数の他のコンピュータまたはプロセッサ（図示せず）のメモリに記憶されてよく、また、マスク１０３２、ダイ１０３６、パッケージ１０４０、ＰＣＡ１０５８、プロトタイプ回路もしくはデバイス（図示せず）などの他の製品、またはこれらの任意の組合せなど、１つまたは複数の他の物理的な態様に組み込まれてもよい。物理的なデバイス設計から最終製品まで、製品の様々な代表的な段階が示されているが、他の実装形態では、より少ない段階が使用されてよく、または、追加の段階が含まれてもよい。同様に、プロセス１０００は、プロセス１０００の様々な段階を実行する、単一のエンティティまたは１つもしくは複数のエンティティによって実行され得る。

図１〜図１０のうちの１つまたは複数は、本開示の教示に従ったシステム、装置、および／または方法を示すことができるが、本開示は、これらの示されたシステム、装置、および／または方法に限定されない。本明細書において示されたまたは説明された図１〜図１０のうちのいずれかの１つまたは複数の機能または構成要素は、図１〜図１０のうちの別の図の１つまたは複数の他の部分と組み合わされ得る。したがって、本明細書において説明されるいずれの単一の態様または単一の例も、限定するものとして見なされるべきではなく、本開示の態様および／または例は、本開示の教示から逸脱することなく適切に組み合わされ得る。

当業者は、本明細書で開示する態様に関して説明した様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、プロセッサによって実行されるコンピュータソフトウェア、または両方の組合せとして実装され得ることをさらに諒解されよう。様々な例示的な構成要素、ブロック、構成、モジュール、回路、およびステップについて、上記ではそれらの機能に関して概略的に説明した。そのような機能がハードウェアとして実装されるか、またはプロセッサ実行可能命令として実装されるかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者は、説明した機能を特定の用途ごとに様々な方法で実装し得るが、そのような実装形態の決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。

本明細書において開示した態様に関して説明した方法またはアルゴリズムのステップは、ハードウェアにおいて直接具現されても、プロセッサによって実行されるソフトウェアモジュールにおいて具現されても、またはその２つの組合せにおいて具現されてもよい。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、プログラム可能読取り専用メモリ（ＰＲＯＭ）、消去可能プログラム可能読取り専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラム可能読取り専用メモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読取り専用メモリ（ＣＤ−ＲＯＭ）、または当技術分野において既知の任意の他の形の非一時的記憶媒体内に存在する場合がある。たとえば、記憶媒体は、プロセッサが記憶媒体から情報を読み取り、かつ記憶媒体に情報を書き込むことができるようにプロセッサに結合され得る。代替として、記憶媒体は、プロセッサと一体であってよい。プロセッサおよび記憶媒体は、特定用途向け集積回路（ＡＳＩＣ）内にあり得る。ＡＳＩＣは、コンピューティングデバイスまたはユーザ端末内にあり得る。代替として、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末中に個別のコンポーネントとして存在し得る。

開示した態様の上記の説明は、開示した態様を当業者が作成または使用できるようにするために提供される。これらの態様への様々な修正は当業者には容易に明らかになり、本明細書で定義された原理は、本開示の範囲から逸脱することなく、他の態様に適用されてもよい。したがって、本開示は、本明細書に示す態様に限定されることを意図するものではなく、以下の特許請求の範囲によって定義される原理および新規な特徴と可能な限り一致する最も広い範囲が与えられるべきである。

１００システム
１０２入力信号
１０４出力信号
１１０ワイヤレスインターフェース回路
１２０コントローラ
１３０フィルタ
１４０インダクタ
１４２インダクタ構造
１４３第２のトレース１５２の第１の部分
１４４第４のトレース１７０の第２の部分
１５０第１のトレース
１５２第２のトレース
１６０第３のトレース
１７０第４のトレース
１８０第１のコネクタ
１８２第２のコネクタ
１８４第３のコネクタ
１９４追加のトレース
１９７方向
１９８追加のトレース１９４の第３の部分
１９９追加のトレース１９４の第４の部分
２００インダクタ構造
２０１トレース２１２の一部分
２１０第１の層
２１２トレース
２１４トレース
２１６トレース
２１８トレース
２１２〜２１８トレースの第１のセット
２２０第２の層
２２２トレース
２２４トレース
２２６トレース
２２８トレース
２２２〜２２８トレースの第２のセット
２２９トレース２２２の一部分
２３０第３の層
２３２トレース
２３４トレース
２３６トレース
２３２〜２３６トレースの第３のセット
２４０第４の層
２４２トレース
２４４トレース
２４６トレース
２４２〜２４６トレースの第４のセット
２６０コネクタ
２６２コネクタ
２６４コネクタ
２６６コネクタ
２６８コネクタ
２７０コネクタ
２６０〜２７０コネクタのセット
２７２コネクタ、コネクタのセット
２７４コネクタ
２７６コネクタ
２７８コネクタ
２８０コネクタ
２８２コネクタ
２８４コネクタ
２７４〜２８４コネクタのセット
３００インダクタ構造
３０１トレース３１２の一部分
３１０第１の層
３１２トレース
３１４トレース
３１６トレース
３１８トレース
３１２〜３１８トレースの第１のセット
３２０第２の層
３２２トレース
３２４トレース
３２６トレース
３２２〜３２６トレースの第２のセット
３３０第３の層
３３２トレース
３３４トレース
３３６トレース
３３２〜３３６トレースの第３のセット
３３７トレース３３２の一部分
３４０第４の層
３４２トレース
３４４トレース
３４６トレース
３４２〜３４６トレースの第４のセット
３６０コネクタ
３６２コネクタ
３６４コネクタ
３６６コネクタ
３６８コネクタ
３７０コネクタ
３６０〜３７０コネクタのセット
３７２コネクタ、コネクタのセット
３７４コネクタ
３７６コネクタ
３７８コネクタ
３８０コネクタ
３８２コネクタ
３７４〜３８２コネクタのセット
４００インダクタ構造
４０２基板
４０４点線
４０６第１の部分
４０７第２の部分
４０８トレース４１０の第１の部分
４０９トレース４３０の第２の部分
４１０トレース
４１２トレース
４１４トレース
４１６トレース
４１８トレース
４１０〜４１８トレースの第１のサブセット
４２２トレース
４２４トレース
４２６トレース
４２８トレース
４３０トレース
４２２〜４３０トレースの第２のサブセット
４１０〜４３０トレースの第１のセット
４４０トレース
４４２トレース
４４４トレース
４４６トレース
４４８トレース
４４０〜４４８トレースの第４のサブセット
４５２トレース
４５４トレース
４５６トレース
４５８トレース
４５２〜４５８トレースの第３のサブセット
４４０〜４５８トレースの第２のセット
４６０コネクタ
４６１コネクタ
４６２コネクタ
４６３コネクタ
４６４コネクタ
４６５コネクタ
４６６コネクタ
４６７コネクタ
４６８コネクタ
４６０〜４６８コネクタの第１のセット
４６９コネクタ、コネクタの第２のセット
４７０コネクタ
４７２コネクタ
４７４コネクタ
４７６コネクタ
４７８コネクタ
４７９コネクタ
４８０コネクタ
４８１コネクタ
４７０〜４８１コネクタの第３のセット
４６０〜４８１コネクタのセット
４８６第１の基板
４８７第２の基板
４８８第１のトレース
４８９第２のトレース
４９０バンプ
４９６基板
４９７第１のトレース
４９８第２のトレース
４９９ビア構造
５００インダクタ構造
５０１第１の層
５０２トレース
５０４トレース
５０６トレース
５０７トレース
５０８トレース
５０２〜５０８トレースの第１のサブセット
５１０トレース
５１２トレース
５１４トレース
５１６トレース
５１８トレース
５１０〜５１８トレースの第２のサブセット
５０２〜５１８トレースの第１のセット
５１９トレース５１８の第１の部分
５２０第２の層
５２１トレース５３６の第２の部分
５２２トレース
５２４トレース
５２６トレース
５２７トレース
５２８トレース
５２２〜５２８トレースの第３のサブセット
５３０トレース
５３２トレース
５３４トレース
５３６トレース
５３０〜５３６トレースの第４のサブセット
５２２〜５３６トレースの第２のセット
５４０第３の層
５４２トレース
５４４トレース
５４６トレース
５４８トレース
５５０トレース
５４２〜５５０トレースの第６のサブセット
５５２トレース
５５４トレース
５５６トレース
５５２〜５５６トレースの第５のサブセット
５４２〜５５６トレースの第３のセット
５６０第４の層
５６２トレース
５６４トレース
５６６トレース
５６８トレース
５７０トレース
５６２〜５７０トレースの第８のサブセット
５７２トレース
５７４トレース
５７６トレース
５７８トレース
５７２〜５７８トレースの第７のサブセット
５６２〜５７８トレースの第４のセット
５９０点線
５９２点線
５９４点線
５９６点線
５９７点線
５９８点線
６００インダクタ構造
６０１第１の層
６０２トレース
６０３トレース
６０４トレース
６０５トレース
６０６トレース
６０２〜６０６トレースの第１のサブセット
６０８トレース
６１０トレース
６１２トレース
６１４トレース
６１６トレース
６０８〜６１６トレースの第２のサブセット
６０２〜６１６トレースの第１のセット
６１９トレース６１６の第１の部分
６２０第２の層
６２１トレース６３８の第２の部分
６２２トレース
６２４トレース
６２６トレース
６２８トレース
６３０トレース
６２２〜６３０トレースの第４のサブセット
６３２トレース
６３４トレース
６３６トレース
６３８トレース
６３２〜６３８トレースの第３のサブセット
６２２〜６３８トレースの第２のセット
６４０第３の層
６４２トレース
６４４トレース
６４６トレース
６４８トレース
６４２〜６４８トレースの第５のサブセット
６５０トレース
６５２トレース
６５４トレース
６５６トレース
６５０〜６５６トレースの第６のサブセット
６４２〜６５６トレースの第３のセット
６６０第４の層
６６２トレース
６６４トレース
６６８トレース
６６９トレース
６７０トレース
６６２〜６７０トレースの第８のサブセット
６７２トレース
６７４トレース
６７６トレース
６７８トレース
６７２〜６７８トレースの第７のサブセット
６６２〜６７８トレースの第４のセット
６９０点線
６９２点線
６９４点線
６９５点線
６９６点線
６９７点線
６９９点線
９００電子デバイス
９１０プロセッサ
９２２システムオンチップデバイス
９２６ディスプレイコントローラ
９２８ディスプレイ
９３０入力デバイス
９３２メモリ
９３４コーダ／デコーダ（ＣＯＤＥＣ）
９３６スピーカ
９３８マイクロフォン
９４０ワイヤレスインターフェース
９４２アンテナ
９４４電源
９６４半導体デバイス
９６８命令
１０００電子デバイス製造プロセス
１００２物理デバイス情報
１００４ユーザインターフェース
１００６研究用コンピュータ
１００８プロセッサ
１０１０メモリ
１０１２ライブラリファイル
１０１４設計用コンピュータ
１０１６プロセッサ
１０１８メモリ
１０２０電子設計オートメーション（ＥＤＡ）ツール
１０２２回路設計情報
１０２４ユーザインターフェース
１０２６ＧＤＳＩＩファイル
１０２８製作プロセス
１０３０マスク製造者
１０３２マスク
１０３３ウェハ
１０３４プロセッサ
１０３５メモリ
１０３６ダイ
１０３８パッケージングプロセス
１０４０パッケージ
１０４２ＰＣＢ設計情報
１０４４ユーザインターフェース
１０４６コンピュータ
１０４８プロセッサ
１０５０メモリ
１０５２ＧＥＲＢＥＲファイル
１０５４基板組立プロセス
１０５６ＰＣＢ
１０５８プリント回路アセンブリ（ＰＣＡ）
１０６０製品製造プロセス
１０６２第１の代表的な電子デバイス
１０６４第２の代表的な電子デバイス

Claims

インダクタの第１の層に対応するトレースの第１のセットであって、第１のトレースと第２のトレースとを含み、前記第１のトレースが前記第２のトレースに平行であり、前記第１のトレースの寸法が前記第２のトレースの対応する寸法と異なる、トレースの第１のセットと、
前記インダクタの第２の層に対応し、トレースの前記第１のセットに結合されたトレースの第２のセットであって、第３のトレースを含み、前記第３のトレースが前記第１のトレースおよび前記第２のトレースに結合される、トレースの第２のセットと、
前記インダクタの第３の層に対応し、トレースの前記第１のセットに結合されたトレースの第３のセットであって、前記第３の層が前記第１の層と前記第２の層との間に配置される、トレースの第３のセットとを含む、インダクタ構造。
前記第１のトレースの前記寸法が長さを含む、請求項１に記載のインダクタ構造。
前記第１のトレースの前記寸法が幅を含む、請求項１に記載のインダクタ構造。
トレースの前記第３のセットが第４のトレースと第５のトレースとをさらに含み、前記第４のトレースが前記第２のトレースに結合され、前記第４のトレースが前記第５のトレースに平行であり、前記第４のトレースおよび前記第５のトレースが異なる長さを有する、請求項１に記載のインダクタ構造。
前記第１のトレースが前記第５のトレースと少なくとも部分的に重複し、前記第２のトレースが前記第４のトレースと少なくとも部分的に重複する、請求項４に記載のインダクタ構造。
前記インダクタの第４の層に対応し、トレースの前記第３のセットに結合されたトレースの第４のセットをさらに備え、前記第４の層が前記第１の層と前記第２の層との間に置かれる、請求項１に記載のインダクタ構造。
トレースの前記第４のセットが第６のトレースと第７のトレースとを含み、前記第６のトレースが前記第７のトレースに平行であり、前記第３のトレースが前記第６のトレースおよび前記第７のトレースに結合される、請求項６に記載のインダクタ構造。
トレースの前記第１のセットが、前記第１のトレースおよび前記第２のトレースに平行である追加のトレースをさらに含み、前記第２のトレースが前記第１のトレースと前記追加のトレースとの間に置かれ、前記第２のトレースの前記対応する寸法が、前記第１のトレースの前記寸法より大きく、前記追加のトレースの第２の対応する寸法より小さい、請求項１に記載のインダクタ構造。
トレースの前記第１のセットが、前記第１のトレースおよび前記第２のトレースに平行である第８のトレースをさらに含み、前記第２のトレースが前記第１のトレースと前記第８のトレースとの間に置かれ、前記第１のトレースおよび前記第２のトレースが第１の距離だけ離れており、前記第２のトレースおよび前記第８のトレースが第２の距離だけ離れており、前記第１の距離が前記第２の距離と異なる、請求項１に記載のインダクタ構造。
トレースの前記第１のセットが複数のトレースを備え、前記複数のトレースの各トレースが異なる長さを有し、トレースの前記第１のセットがテーパ構成を有する、請求項１に記載のインダクタ構造。
前記寸法が長さを含み、前記第１のトレースの第１の幅が前記第２のトレースの第２の幅と異なる、請求項１に記載のインダクタ構造。
前記第１のトレースの前記寸法が前記第２のトレースの前記対応する寸法より小さく、前記第１の幅が前記第２の幅より小さい、請求項１１に記載のインダクタ構造。
トレースの前記第１のセットが、トレースの第１のサブセットとトレースの第２のサブセットとを含み、トレースの前記第１のサブセットの各トレースがトレースの前記第１のサブセットの他のトレースに平行であり、トレースの前記第２のサブセットの各トレースがトレースの前記第２のサブセットの他のトレースに非平行である、請求項１に記載のインダクタ構造。
トレースの前記第２のセットが、トレースの第３のサブセットとトレースの第４のサブセットとを含み、トレースの前記第３のサブセットの各トレースがトレースの前記第３のサブセットの他のトレースに平行であり、トレースの前記第４のサブセットの各トレースがトレースの前記第４のサブセットの他のトレースに非平行である、請求項１３に記載のインダクタ構造。
インダクタの第１の層に対応する電流を伝導するための第１の手段であって、第１のトレースと第２のトレースとを含み、前記第１のトレースが前記第２のトレースに平行であり、前記第１のトレースの寸法が前記第２のトレースの対応する寸法と異なる、電流を伝導するための第１の手段と、
前記インダクタの第２の層に対応し、電流を伝導するための前記第１の手段に結合された、電流を伝導するための第２の手段であって、第３のトレースを含み、前記第３のトレースが前記第１のトレースおよび前記第２のトレースに結合される、電流を伝導するための第２の手段と、
前記インダクタの第３の層に対応し、電流を伝導するための前記第１の手段に結合された、電流を伝導するための第３の手段であって、前記第３の層が前記第１の層と前記第２の層との間に置かれる、電流を伝導するための第３の手段とを含む、装置。
電流を伝導するための前記第１の手段を、電流を伝導するための前記第３の手段に結合するための第１の手段と、
電流を伝導するための前記第１の手段を、電流を伝導するための前記第２の手段に結合するための第２の手段とをさらに含む、請求項１５に記載の装置。
結合するための前記第２の手段が単一のコネクタを含む、請求項１６に記載の装置。
前記インダクタの第４の層に対応し、電流を伝導するための前記第３の手段に結合された、電流を伝導するための第４の手段であって、前記第４の層が前記第１の層と前記第２の層との間に置かれる、電流を伝導するための第４の手段と、
電流を伝導するための前記第３の手段を、電流を伝導するための前記第４の手段に結合するための第３の手段とをさらに含む、請求項１５に記載の装置。
インダクタの第１の層に対応し、トレースの第１のサブセットとトレースの第２のサブセットとを含むトレースの第１のセットであって、トレースの前記第１のサブセットの各トレースがトレースの前記第１のサブセットの他のトレースに平行であり、トレースの前記第２のサブセットの少なくとも１つのトレースがトレースの前記第１のサブセットの各トレースに非平行である、トレースの第１のセットと、
前記インダクタの第２の層に対応し、トレースの第３のサブセットとトレースの第４のサブセットとを含むトレースの第２のセットであって、トレースの前記第３のサブセットの各トレースがトレースの前記第３のサブセットの他のトレースに平行であり、トレースの前記第４のサブセットの少なくとも１つのトレースがトレースの前記第３のサブセットの各トレースに非平行である、トレースの第２のセットとを備える、インダクタ構造。
コネクタの第１のセットをさらに備え、コネクタの前記第１のセットがコネクタの第１のサブセットとコネクタの第２のサブセットとを含み、コネクタの前記第１のサブセットが、トレースの前記第１のサブセットをトレースの前記第４のサブセットに結合するように構成され、コネクタの前記第２のサブセットが、トレースの前記第２のサブセットをトレースの前記第３のサブセットに結合するように構成される、請求項１９に記載のインダクタ構造。
コネクタの前記第１のセットの特定のコネクタが、スルーガラスビア、バンプ、またはこれらの組合せを含む、請求項２０に記載のインダクタ構造。
トレースの前記第１のセットが第１のデバイスの第１の表面上に形成され、トレースの前記第２のセットが第２のデバイスの第２の表面上に形成される、請求項１９に記載のインダクタ構造。
前記インダクタの第３の層に対応し、トレースの第５のサブセットとトレースの第６のサブセットとを含むトレースの第３のセットであって、トレースの前記第５のサブセットの各トレースがトレースの前記第５のサブセットの他のトレースに平行であり、トレースの前記第６のサブセットの少なくとも１つのトレースがトレースの前記第５のサブセットの各トレースに非平行である、トレースの第３のセットと、
前記インダクタの第４の層に対応し、トレースの第７のサブセットとトレースの第８のサブセットとを含むトレースの第４のセットであって、トレースの前記第７のサブセットの各トレースがトレースの前記第７のサブセットの他のトレースに平行であり、トレースの前記第８のサブセットの少なくとも１つのトレースがトレースの前記第８のサブセットの各トレースに非平行である、トレースの第４のセットとをさらに含む、請求項１９に記載のインダクタ構造。
トレースの前記第１のセットおよびトレースの前記第２のセットを結合するように構成されたコネクタの第１のセットと、
トレースの前記第３のセットおよびトレースの前記第４のセットを結合するように構成されたコネクタの第２のセットと、
トレースの前記第１のセットの第１の特定のトレースをトレースの前記第３のセットの第２の特定のトレースに結合するように構成されたコネクタとをさらに含む、請求項２３に記載のインダクタ構造。
インダクタ構造を形成する方法であって、
インダクタの第１の層に対応するトレースの第１のセットを形成するステップであって、トレースの前記第１のセットが第１のトレースと第２のトレースとを含み、前記第１のトレースが前記第２のトレースに平行であり、前記第１のトレースの寸法が前記第２のトレースの対応する寸法と異なる、形成するステップと、
前記インダクタの第２の層に対応し、トレースの前記第１のセットに結合されたトレースの第２のセットを形成するステップであって、トレースの前記第２のセットが第３のトレースを含み、前記第３のトレースが前記第１のトレースおよび前記第２のトレースに結合される、形成するステップと、
前記インダクタの第３の層に対応し、トレースの前記第１のセットに結合されたトレースの第３のセットを形成するステップであって、前記第３の層が前記第１の層と前記第２の層との間に置かれる、形成するステップとを含む、方法。
トレースの前記第１のセットをトレースの前記第２のセットに結合するように構成されたコネクタの第１のセットを形成するステップと、
トレースの前記第１のセットをトレースの前記第２のセットに結合するように構成されたコネクタの第２のセットを形成するステップとをさらに含む、請求項２５に記載の方法。
コネクタの前記第２のセットの少なくとも１つのコネクタが、スルーガラスビア、バンプ、またはこれらの組合せを含む、請求項２６に記載の方法。
トレースの前記第３のセットが第４のトレースと第５のトレースとを含み、前記第４のトレースが前記第５のトレースに平行である、請求項２６に記載の方法。
前記インダクタの第４の層に対応するトレースの第４のセットを形成するステップであって、前記第４の層が前記第１の層と前記第２の層との間に置かれる、形成するステップと、
トレースの前記第３のセットをトレースの前記第４のセットに結合するように構成されたコネクタの第３のセットを形成するステップとをさらに含む、請求項２６に記載の方法。
前記第３の層が前記第１の層と前記第４の層との間に置かれ、トレースの前記第４のセットが第６のトレースと第７のトレースとを含み、前記第６のトレースが前記第７のトレースに平行である、請求項２９に記載の方法。