CN106575638A - 具有至少部分地由保护结构来限定的气隙的半导体器件 - Google Patents

具有至少部分地由保护结构来限定的气隙的半导体器件 Download PDF

Info

Publication number
CN106575638A
CN106575638A CN201580040326.XA CN201580040326A CN106575638A CN 106575638 A CN106575638 A CN 106575638A CN 201580040326 A CN201580040326 A CN 201580040326A CN 106575638 A CN106575638 A CN 106575638A
Authority
CN
China
Prior art keywords
interconnection
layer
protection structure
semiconductor device
air gap
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201580040326.XA
Other languages
English (en)
Inventor
J·J·朱
J·J·徐
C·F·耶普
S·S·宋
K·利姆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN106575638A publication Critical patent/CN106575638A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种装置包括第一互连和第一阻挡结构。第一阻挡结构与电介质材料接触。该装置进一步包括与第一阻挡结构和蚀刻停止层接触的第一保护结构。至少部分地由第一保护结构和蚀刻停止层来限定气隙。

Description

具有至少部分地由保护结构来限定的气隙的半导体器件
相关申请的交叉引用
本申请要求共同拥有的于2014年7月28日提交的美国非临时专利申请No.14/444,104的优先权，该非临时专利申请的内容通过援引全部明确纳入于此。
领域
本公开一般涉及具有至少部分地由保护结构来限定的气隙的半导体器件。
相关技术描述
技术进步已产生越来越小的装置以及越来越强大的计算设备。例如，当前存在各种各样的便携式个人计算设备，包括较小、轻量且易于由用户携带的无线计算设备，诸如便携式无线电话、个人数字助理(PDA)以及寻呼设备。更具体地，便携式无线电话(诸如蜂窝电话和网际协议(IP)电话)可通过无线网络传达语音和数据分组。此外，许多此类无线电话包括被纳入于其中的其他类型的设备。例如，无线电话还可包括数码相机、数码摄像机、数字记录器以及音频文件播放器。同样，此类无线电话可处理可执行指令，包括可被用于访问因特网的软件应用，诸如web浏览器应用。如此，这些无线电话可包括显著的计算能力。
便携式个人计算设备(诸如无线计算设备)可包括多个半导体器件。随着便携式个人计算设备的半导体器件变得越来越小且越来越强大，半导体器件的诸互连之间的电容(例如，寄生电容)可增加。为防止该电容干扰半导体器件的运作，半导体器件可具有在同一层的诸互连之间限定的气隙。蚀刻工艺可被用作在两个互连之间形成气隙的一部分。然而，蚀刻工艺可能对互连是破坏性的(即，损伤互连)。例如，蚀刻工艺可造成对阻挡结构(例如，阻挡层)或互连的导电材料的损伤。
概述
公开了在多个互连之间形成气隙的技术，其中该气隙至少部分地由耦合到该多个互连之一的保护结构来限定。该技术包括在半导体器件的一个或多个层中(诸如在该半导体器件的一个或多个电介质层中)形成沟槽。在该沟槽中形成互连之前，在该沟槽中形成(例如，共形地沉积)保护层。该保护层可以与该半导体器件的特定电介质层接触，使得该保护层可以在蚀刻该特定电介质层时保护该沟槽中的互连。可在该沟槽中形成互连，使得该保护层接触该互连的外表面(例如，该互连的阻挡层的表面)。
在该沟槽中形成互连之后，可以执行蚀刻工艺以移除该特定电介质层。例如，该特定电介质层可被移除以在该互连(其耦合到该保护层)与另一互连之间建立腔。该保护层保护该互连免受由用来移除该特定电介质材料的蚀刻工艺造成的损伤。蚀刻停止层可被沉积(例如，非共形地沉积)在该互连和该另一互连上，以封闭该腔的开口来建立气隙。作为解说性的非限制性示例，该气隙可由该保护层(例如，保护结构)和该半导体器件的一个或多个其他结构或层(诸如一个或多个蚀刻停止层和/或耦合到该另一互连的另一保护层)来限定。通过包括该保护层，该互连在用来建立腔的蚀刻工艺期间被保护。如此，该半导体器件与不包括保护层的半导体器件相比可以展现更高的可靠性。
在一特定实施例中，一种装置包括第一互连。第一互连包括第一阻挡结构。第一阻挡结构与电介质材料接触。该装置进一步包括与第一阻挡结构和蚀刻停止层接触的第一保护结构。至少部分地由第一保护结构和蚀刻停止层来限定气隙。
在另一特定实施例中，一种方法包括在沟槽中沉积保护层。该方法进一步包括对该保护层进行蚀刻以在该沟槽的侧壁上限定第一保护结构。该方法还包括蚀刻电介质材料以暴露蚀刻停止层。至少部分地由第一保护结构和蚀刻停止层来限定腔。
在另一特定实施例中，一种设备包括用于抵抗互连的导电材料扩散到半导体器件的电介质层中的装置。该用于抵抗扩散的装置可以与该电介质层接触。该设备进一步包括用于限定气隙的装置。该用于限定的装置与该用于抵抗的装置接触。
在另一特定实施例中，一种非瞬态计算机可读介质包括处理器可执行指令。该处理器可执行指令在由处理器执行时使得该处理器发起半导体器件的形成。形成半导体器件包括在沟槽中沉积保护层。形成半导体器件进一步包括对该保护层进行蚀刻以在该沟槽的侧壁上限定第一保护结构。形成半导体器件还包括蚀刻电介质材料以暴露蚀刻停止层。至少部分地由第一保护结构和蚀刻停止层来限定腔。
所公开的实施例中的至少一者所提供的一个特定优点是与不包括保护结构的器件相比，诸互连之间有减小的电容(由于诸互连之间的气隙)，同时在作为气隙形成的一部分执行的蚀刻工艺期间保护诸互连中的一者或多者免于降级。
本公开的其他方面、优点和特征将在阅读了整个申请后变得明了，整个申请包括以下章节：附图简述、详细描述、以及权利要求书。
附图简述
图1是具有至少部分地由保护结构来限定的气隙的半导体器件的示图；
图2是制造具有至少部分地由保护结构来限定的气隙的半导体器件的过程的特定实施例的至少一个阶段的第一解说性示图；
图3是制造半导体器件的过程的特定实施例在执行沟槽化操作之后的至少一个阶段的第二解说性示图；
图4是制造半导体器件的过程的特定实施例在沉积保护层之后的至少一个阶段的第三解说性示图；
图5是制造半导体器件的过程的特定实施例在蚀刻工艺之后的至少一个阶段的第四解说性示图；
图6是制造半导体器件的过程的特定实施例在沉积工艺之后的至少一个阶段的第五解说性示图；
图7是制造半导体器件的过程的特定实施例在沉积一个或多个导电层之后的至少一个阶段的第六解说性示图；
图8是制造半导体器件的过程的特定实施例在平坦化操作之后的至少一个阶段的第七解说性示图；
图9是制造半导体器件的过程的特定实施例在蚀刻工艺之后的至少一个阶段的第八解说性示图；
图10是制造半导体器件的过程的特定实施例在沉积蚀刻停止层之后的至少一个阶段的第九解说性示图；
图11是形成具有至少部分地由保护结构来限定的气隙的半导体器件的方法的解说性实施例的流程图；
图12是包括图1的半导体器件的设备的框图；以及
图13是用于制造包括图1的半导体器件的设备的制造过程的解说性实施例的数据流程图。
详细描述
以下参照附图来描述本公开的特定实施例。在本描述中，共同特征由共同参考标记来标明。
参考图1，示出了具有至少部分地由保护结构来限定的气隙的半导体器件100的示图。半导体器件100包括多个层和/或材料。例如，半导体器件100可包括蚀刻停止层108、气隙蚀刻停止层104以及电介质材料102。半导体器件100可进一步包括第一部分120(例如，第一区域)和第二部分150(例如，第二区域)。
半导体器件100可包括一个或多个导电结构，诸如电耦合半导体器件100的多个器件的一个或多个互连(诸如通过路由去往和来自该多个器件的功率/信号)。例如，作为解说性的非限制性示例，半导体器件100的第一部分120可包括第一互连130，第一互连130包括导电结构136(例如，导电材料)、内衬结构134(例如，内衬层)以及阻挡结构132(例如，阻挡层)。内衬结构134可被置于阻挡结构132与导电结构136之间。在一些实施例中，第一互连130可包括附加结构/层，诸如一个或多个附加导电结构、一个或多个附加内衬结构、一个或多个附加阻挡结构、一个或多个缓冲结构、一个或多个分隔件结构、或其任何组合。
半导体器件100的第二部分150可包括第二互连160，第二互连160包含第二导电结构166、第二内衬结构164以及第二阻挡结构162。第一互连130可耦合到第一触点110且第二互连160可耦合到第二触点140。
一个或多个保护结构可被耦合到第一互连130。例如，保护结构122和保护结构124可被耦合到第一互连130。为了解说，保护结构122、124可被耦合到(例如，接触)第一互连130的外结构，诸如外层。第一互连130的外结构可包括阻挡结构132。保护结构122可被耦合到阻挡结构132的第一部分，且保护结构124可被耦合到阻挡结构132的第二部分。阻挡结构132的第一部分和/或第二部分可对应于或关联于阻挡结构132的侧壁部分。例如，第一部分可对应于第一互连130的内衬部分的周围侧壁(诸如在金属层内)，并且第二部分可对应于第一互连130的通孔部分的周围侧壁(诸如在层间电介质内)。
一个或多个保护结构可被耦合到第二互连160的外结构(例如，外层)。例如，第二互连160的外结构可包括第二阻挡结构162。保护结构152可被耦合到阻挡结构162的第一部分，且保护结构154可被耦合到第二阻挡结构162的第二部分。
第一阻挡结构132和/或第二阻挡结构162可与电介质材料102接触。例如，第一阻挡结构132的特定部分可以与电介质材料102的水平表面接触。第一阻挡结构132的该特定部分可位于第一阻挡结构132的与保护结构122接触的第一部分与第一阻挡结构132的与保护结构124接触的第二部分之间。第二阻挡结构162的特定部分可以与电介质材料102的另一水平表面接触。第二阻挡结构162的该特定部分可位于第二阻挡结构162的与保护结构152接触的第一部分与第二阻挡结构162的与保护结构154接触的第二部分之间。
半导体器件100中可限定有气隙170。例如，如在图1中解说的，气隙170可由蚀刻停止层108、气隙蚀刻停止层104(例如，蚀刻停止层(ESL))、第一保护结构122和保护结构152中的一者或多者来限定。另外，气隙170可由半导体器件100的一个或多个其他结构或层来限定。例如，在一些实施例中，气隙170可由第二电介质层、一个或多个附加蚀刻停止层、一个或多个附加保护结构等等来进一步限定。第一互连130与第二互连160之间的电容(例如，跨气隙)可小于电介质材料(代替气隙170)被置于第一互连130与第二互连160之间的情况。
在半导体器件100的操作期间，一个或多个电荷(例如，响应于来自信号/功率源的交流(AC)电压或直流(DC)电压而提供的电荷)可被施加到第一互连130、第二互连160、或这两者。例如，电荷可由源(诸如信号/电流源或电压源)施加在第一触点110和/或第二触点140处。施加到第一触点110的电荷可穿过第一互连130到达耦合到第一互连130的另一电路。同样，施加到第二触点140的电荷可穿过第二互连160到达耦合到第二互连160的另一电路。
虽然半导体器件100被描绘为具有两个互连(例如，第一互连130和第二互连160)，但在其他实施例中，半导体器件100可包括两个以上或少于两个互连。同样，在一些实施例中，半导体器件100可包括如参考气隙170描述的那样来限定的多个气隙。虽然在图1中未示出，但半导体器件100可包括一个或多个附加层和/或一个或多个附加结构。为了解说，作为解说性的非限制性示例，晶种层(例如，晶种结构)可被置于内衬结构134与导电结构136之间。晶种层和导电结构136可以是相同材料，诸如导电材料(例如，铜)。
在一些实施例中，第一互连130可以不包括第一阻挡结构132和/或第一内衬结构134。例如，在第一互连130不包括第一阻挡结构132的实施例中，第一内衬结构134可以是(第一互连130的)与保护结构122、电介质材料102以及保护结构124接触的外结构。作为另一示例，在第一互连130不包括阻挡结构132和内衬结构134的实施例中，第一导电结构136可以与电介质材料102接触。类似地，第二互连160可以不包括第二阻挡结构162和/或第二内衬结构164。作为替换或补充，第一互连130和/或第二互连160可包括一个或多个附加结构或层。例如，第一互连130可包括置于第一内衬结构134和第一阻挡结构132之间的缓冲层。作为另一示例，缓冲层可以是第一互连130的外结构，使得缓冲层被置于保护结构122、124与第一阻挡结构132之间。作为另一示例，第一互连130可包括位于第一阻挡结构132和保护结构122之间和/或第一阻挡结构132和保护结构124之间的一个或多个分隔件。类似地，第二互连160可包括一个或多个缓冲层、一个或多个分隔件、或其组合。在每一实施例中，一个或多个保护结构可至少部分地限定气隙。例如，一个或多个保护结构可构成气隙(在一个或多个方向上)的边界。为了解说，保护结构122可至少部分地限定气隙170(例如，构成其边界)。气隙170可进一步由保护结构152、蚀刻停止层108以及气隙蚀刻停止层104来限定(例如，界定)。
与不包括气隙170的半导体器件(诸如代替气隙将电介质材料置于诸互连之间的半导体器件)相比，通过至少部分地由保护结构122来限定(例如，确立)气隙170，半导体器件100在第一互连130和/或第二互连160之间可具有减小的电容。与不包括保护结构的半导体器件相比，保护结构122可在气隙170的形成期间保护第一互连130，从而增加第一互连130的可靠性并增加与半导体器件相关联的成品率计数。
参考图2，描绘了制造具有至少部分地由保护结构来限定的气隙的半导体器件的过程的至少一个阶段的第一解说性示图并将其概括地标示为200。该半导体器件可对应于图1的半导体器件100。描绘了在沉积第一电介质材料202(例如，第一电介质层)、沉积气隙蚀刻停止层204、沉积第二电介质206(例如，第二电介质层)以及沉积硬掩模212(例如，氮化钛(TiN))之后的半导体器件。第一电介质材料202和气隙蚀刻停止层204(例如，蚀刻停止层(ESL))可分别对应于图1的电介质材料102和气隙蚀刻停止层104。
第一电介质材料202可以是与第二电介质材料206相同或不同的材料。例如，第一电介质材料202和第二电介质材料206中的一者或两者可包括氧化材料、低k电介质材料、或其组合。
气隙蚀刻停止层204可包括抗蚀刻工艺的一个或多个材料。例如，气隙蚀刻停止层204可包括氮化硅(SiN)、碳氮化硅(SiCN)、碳化硅(SiC)、另一保护材料(例如，抗用来蚀刻第二电介质材料206的蚀刻工艺)、或其任何组合。在一特定实施例中，气隙蚀刻停止层204的厚度小于10纳米。
该半导体器件可包括第一部分220(例如，第一区域)和第二部分250(例如，第二区域)。例如，第一部分220和第二部分250可分别对应于图1的第一部分120和第二部分150。第一部分220可以与第一互连相关联且第二部分250可以与第二互连相关联。参考图3-8进一步描述第一互连和第二互连的形成。第一部分220可包括触点210，且该半导体器件的第二部分250可包括第二触点240。触点210和第二触点240可分别对应于图1的第一触点110和第二触点140。触点210、240可被耦合到该半导体器件的另一层(诸如下层(未示出))的一个或多个结构，或者可被用来将该半导体器件耦合到另一器件。在一些实施例中，触点210、240可被包括在金属层(Mx)中，且第一电介质材料202被置于该金属层(Mx)之上。虽然触点210、240被描绘为在第一电介质材料202内部，但在其他实施例中，这些触点可以在第一电介质材料202的外部。作为解说性的非限制性示例，触点210、240可包括导电材料，诸如金属(例如，铜或铝)、另一导电材料(诸如金属合金)、或其任何组合。虽然图2中解说了两个触点，但半导体器件200可包括超过或少于两个触点。在沉积第一电介质材料202、气隙蚀刻停止层204、第二电介质材料206以及硬掩模212之后，可向该半导体器件的一层或多层应用沟槽化操作以形成一个或多个沟槽。
参照图3，描绘了制造半导体器件的过程在执行沟槽化操作之后的至少一个阶段的第二解说性示图并且将其概括地标示为300。沟槽化操作可以形成一个或多个沟槽。例如，沟槽化操作可以在该半导体器件的第一部分220中形成第一沟槽372以及在该半导体器件的第二部分250中形成第二沟槽374。第一沟槽372可以暴露第一触点210的表面且第二沟槽374可以暴露第二触点240的表面。沟槽化操作可包括一个或多个蚀刻操作以移除硬掩模212、第二电介质材料206、气隙蚀刻停止层204以及第一电介质材料202的各部分来形成第一沟槽372和第二沟槽374。沟槽化操作可以作为镶嵌工艺(诸如双镶嵌工艺)的一部分来执行。例如，沟槽化操作可以作为用于形成第一电介质材料202中的通孔、第二电介质材料206中的导线(例如，金属线，诸如铜线)、或这两者的工艺的一部分来执行。
参照图4，描绘了制造半导体器件的过程在沉积保护层之后的至少一个阶段的第三解说性示图并将其概括地标示为400。保护层476可被沉积(例如，共形沉积)在该半导体器件的所暴露结构(例如，暴露表面)上。例如，保护层476可被沉积在硬掩模212、第二电介质材料206、气隙蚀刻停止层204以及第一电介质材料202的所暴露部分(例如，侧壁和水平表面)上。保护层476可包括或关联于图1的保护结构122、124、152、154。
作为解说性的非限制性示例，保护层476可包括氮化硅(SiN)、碳氮化硅(SiCN)、碳化硅(SiC)、另一保护材料(例如，抗蚀刻工艺的材料)、或其任何组合。例如，保护层476可以抵抗被执行以移除第二电介质材料206的蚀刻工艺，如本文进一步描述的。
参照图5，描绘了制造半导体器件的过程在执行蚀刻工艺之后的至少一个阶段的第四解说性示图并将其概括地标示为500。该半导体器件可包括一个或多个保护结构。例如，该半导体器件可包括第一沟槽372的第一部分(例如，侧壁)上的保护结构522、第一沟槽372的第二部分上的保护结构524、第二沟槽374的第一部分上的保护结构552以及第二沟槽374的第二部分上的保护结构554。保护结构522-554可对应于图4中在已执行蚀刻工艺之后的保护层476。
蚀刻工艺可以已移除保护层476的水平部分(例如，水平地暴露的表面，诸如横向表面)。例如，蚀刻工艺可包括了用来移除保护层476的第一部分以暴露硬掩模212的水平表面580、移除保护层476的第二部分以暴露第一电介质材料202的第一水平表面582、以及移除保护层476的第三部分以暴露第一触点210的水平表面584的定向蚀刻工艺。移除保护层476的第一部分、第二部分以及第三部分限定了保护结构522和保护结构524。定向蚀刻工艺可进一步包括移除保护层476的第四部分以暴露第一电介质材料202的第二水平表面586以及移除保护层476的第五部分以暴露第二触点240的水平表面588。移除保护层476的第四部分以及第五部分限定了保护结构552和保护结构554。保护结构522、524、552、554可对应于图1的保护结构122、124、152、154。在一特定实施例中，用来蚀刻保护层476的蚀刻工艺可以是各向异性蚀刻工艺。
参照图6，描绘了制造半导体器件的过程在执行一个或多个沉积工艺之后的至少一个阶段的第五解说性示图并将其概括地标示为600。如图6所解说的，阻挡材料可被沉积在该半导体器件上以形成阻挡层678。内衬材料可被沉积在阻挡层678上以形成内衬680(例如，内衬层)。例如，内衬680可包括或可关联于图1的内衬结构134、164。
阻挡层678可以与一个或多个保护结构522、524、552、554、第一电介质材料202以及硬掩模212接触。阻挡层678可抵抗导电材料(本文参考图7描述)扩散到电介质层中。阻挡层678可包括钽(Ta)、氮化钛(TiN)、用于阻止导电材料扩散的另一材料、或其任何组合。虽然图6示出了阻挡层678与一个或多个保护结构522、524、552、554接触，但在其他实施例中，一个或多个附加结构和/或层可被置于阻挡层678与一个或多个保护结构522、524、552、554之间。例如，一个或多个缓冲层可形成在保护结构522、524、552、554中的一者或多者与阻挡层678之间。作为附加示例，一个或多个分隔件(例如，分隔结构、钝化层，等等)可形成在保护结构522、524、552、554中的一者或多者与阻挡层678之间。
作为解说性的非限制性示例，内衬680可包括诸如钽(Ta)等材料。虽然图6示出了内衬680与阻挡层678接触，但在其他实施例中，一个或多个附加结构和/或层(例如，缓冲层、分隔件，等等)可被置于内衬680与阻挡层678之间。
参照图7，描绘了制造半导体器件的过程在沉积一个或多个导电层之后的至少一个阶段的第六解说性示图并将其概括地标示为700。如图7中解说的，一个或多个导电材料可被沉积在内衬680上以形成导电层736。为了解说，导电材料可被沉积在第一沟槽372和第二沟槽374中。导电材料可填充沟槽372、374。图6的阻挡层678可以保护保护结构522、524、552、554和/或电介质材料202免于导电材料的扩散。在一特定实施例中，导电层736包括金属且可使用电镀工艺来沉积。电镀工艺可通过至少沉积在第一沟槽372的一个或多个暴露表面上和/或第二沟槽274的一个或多个暴露表面上的晶种层来促进。例如，晶种层可被沉积在内衬680上。晶种层可包括在电镀条件下吸引导电层736材料的材料。晶种层和导电层736可包括相同材料或不同材料。例如，导电层736和/或晶种层可包括金属(例如，铝或铜)、金属合金、另一导电材料、或其任何组合。在一特定实施例中，导电层736和晶种层包括铜。
虽然图7将阻挡层678和内衬680描绘为被置于导电层732和第一触点210之间，但在其他实施例中，附加操作(例如，蚀刻或穿孔)可在沉积导电层736之前被执行，使得导电层736(和/或晶种层)可以与第一触点210接触。类似地，附加操作可被执行，使得导电层736(和/或晶种层)可以与第二触点240接触。
参照图8，描绘了制造半导体器件的过程在执行平坦化操作之后的至少一个阶段的第七解说性示图并将其概括地标示为800。平坦化操作(诸如化学机械平坦化(CMP)工艺)可移除图6的硬掩模212、第二电介质206、阻挡层678、内衬680和/或图7的导电层736的一个或多个部分。平坦化操作可以限定第一互连830和第二互连860。第一互连830可以与该半导体器件的第一部分220相关联，且第二互连860可以与该半导体器件的第二部分250相关联。例如，平坦化操作可以限定与第一互连830相关联的第一阻挡结构832、第一内衬结构834、以及第一导电结构836。作为另一示例，平坦化操作可进一步限定与第二互连860相关联的第二阻挡结构862、第二内衬结构864、以及第二导电结构866。
互连830、860的各部分可以与通孔相关联，且互连830、860的各部分可以与线(例如，迹线)(诸如该半导体器件的金属线)相关联。例如，第一电介质材料202中形成的互连830、860的各部分(例如，下/窄部分)可以与通孔相关联，而第二电介质材料206中形成的互连830、860的各部分(例如，上/宽部分)可以与线(例如，金属线)相关联。虽然图8将第一互连830和第二互连860两者描绘为具有迹线部分(上/宽部分)和通孔部分(下/窄部分)，但在其他实施例中，第一互连830或第二互连860中的一者或两者可以不包括通孔部分或者可以不包括线部分。
第一互连830可包括或对应于图1的第一互连130，并且第二互连860可包括或对应于图1的第二互连160。为了解说，第一阻挡结构832、第一内衬结构834、以及第一导电结构836可分别对应于图1的第一阻挡结构132、第一内衬结构134、以及第一导电结构136。第二阻挡结构852、第二晶种结构854、以及第二导电结构856可分别对应于图1的第二阻挡结构162、第二内衬结构164、以及第二导电结构156。
参照图9，描绘了制造半导体器件的过程在执行一个或多个蚀刻操作之后的至少一个阶段的第八解说性示图并将其概括地标示为900。该一个或多个蚀刻操作可形成与气隙相关联的腔984，如本文进一步描述的。例如，在一个或多个蚀刻工艺期间，图2的硬掩模212的一部分和第二电介质材料206的一部分可被移除以形成腔984。腔984可被置于第一互连830与第二互连860之间并且可包括开口986。腔984可暴露保护结构522的一部分(例如，侧壁)、保护结构552的一部分以及气隙蚀刻停止层204的一部分(例如，水平表面)。
在该一个或多个蚀刻操作期间，保护结构522、524、552、554可以分别保护第一互连830和第二互连860免受蚀刻工艺造成的损伤(例如，磨损)。例如，保护结构522、524、552、554可抵抗用来移除第二电介质材料206的该部分的一个或多个蚀刻操作。在蚀刻工艺期间，保护结构522可保护第一阻挡结构832，且保护结构552可保护第二阻挡结构862。。与不包括保护结构的半导体器件相比，通过保护第一互连830和第二互连860，第一互连830和第二互连860的可靠性可以增加，从而增加与半导体器件相关联的成品率计数。
在一些实施例中，该一个或多个蚀刻操作可以移除气隙蚀刻停止层204的至少一部分。移除气隙蚀刻停止层204的该部分还可移除第一电介质202的一部分并暴露第一电介质202的表面。保护结构522、524、552、554可抵抗用来移除气隙蚀刻停止层204的该部分和第一电介质202的该部分的一个或多个蚀刻操作。
参照图10，描绘了制造半导体器件的过程在沉积蚀刻停止层之后的至少一个阶段的第九解说性示图并将其概括地标示为900。如图10所描绘的，蚀刻停止层1008可被沉积(例如，非共形沉积)在该半导体器件上以形成气隙1040。例如，蚀刻停止层1008可以密封图9的腔984的开口986以形成气隙1040。与小尺寸的腔984相组合地使用成角度的定向沉积工艺来沉积蚀刻停止层1008可阻止或减少蚀刻停止层1008的材料在沉积工艺期间进入腔984的量，从而形成气隙1040。气隙1040可对应于图1的气隙170。
蚀刻停止层1008可包括抵抗可被应用于该半导体器件的一个或多个蚀刻工艺的材料。例如，蚀刻停止层1008可以是低k层和/或蚀刻停止层。作为解说性的非限制性示例，蚀刻停止层1008可包括氮化硅(SiN)、碳氮化硅(SiCN)、碳化硅(SiC)、抵抗该一个或多个蚀刻工艺的另一材料、或其组合。相应地，气隙1040可以至少部分地由保护结构522、气隙蚀刻停止层204(例如，第一蚀刻停止层)、保护结构552、蚀刻停止层1008(例如，第二蚀刻停止层)或其组合来限定。例如，气隙1040可以在三个维度上由该半导体器件的各组件来界定。保护结构522、气隙蚀刻停止层204、保护结构552、蚀刻停止层1008、该半导体器件的另一结构/层、或其组合可以构成气隙1040的边界的至少一部分。虽然图10将蚀刻停止层1008描绘为与第一互连830和第二互连860接触，但在一些实施例中，特定层或特定结构(例如，与图4的保护层476不同且与图5的保护结构522、524、552、554不同的保护层或保护结构)(诸如钴钨磷化物(CoWP))可在参考图7描述的化学机械平坦化工艺之后被沉积在第一互连830的表面上和第二互连860的表面上。该特定层可被置于蚀刻停止层1008与第一互连830和第二互连860中的一者或多者之间。在一些实施例中，该特定层的一部分可构成气隙1040的边界的至少一部分。
该半导体器件可有利地包括至少部分地形成(例如，限定)气隙1040的边界的保护结构522、524、552、554中的一者或多者。与在诸互连之间不包括气隙(例如，具有电介质材料)的半导体器件相比，气隙1040可以减小第一互连830与第二互连860之间的电容。另外，保护结构522、524、552、554中的一者或多者可在气隙1040的形成期间(诸如在用于移除第二电介质材料206的蚀刻工艺期间)保护第一互连830和第二互连860。
参考图11，描绘了形成具有至少部分地由保护结构来限定的气隙的半导体器件的方法1100的解说性实施例的流程图。例如，该半导体器件可包括图1的半导体器件100或根据图2-10所描述的过程形成的半导体器件。气隙可包括或对应于图1的气隙170或图10的气隙1040。
方法1100可包括在1102，在沟槽中沉积保护层。例如，参考图4，保护层476可被沉积在第一沟槽372中。
方法1100可进一步包括在1104，对保护层进行蚀刻以在该沟槽的侧壁上限定第一保护结构。第一保护结构可对应于图1的保护结构122、124、152、154中的任一者和/或图5的保护结构522、524、552、554中的任一者。例如，参考图5，保护结构522、524、552、554可通过对图4的保护层476进行蚀刻来限定。对保护层进行蚀刻可包括移除保护层的一个或多个部分。为了解说，各向异性蚀刻工艺可被用来移除保护层的该一个或多个部分。
方法1100还可包括在1106，对电介质材料进行蚀刻以暴露第一蚀刻停止层。第一蚀刻停止层可对应于图1的气隙蚀刻停止层104和/或图2的气隙蚀刻停止层204。可至少部分地由第一保护结构和第一蚀刻停止层来限定腔。例如，参考图9，可通过蚀刻图8的第二电介质材料206来形成腔984。蚀刻第二电介质材料206可暴露气隙蚀刻停止层204。腔984可至少部分地由保护结构522和气隙蚀刻停止层204来限定。例如，该腔可至少部分地由保护结构522和气隙蚀刻停止层204来界定。
方法1100可包括在1108，在该保护结构上沉积第二蚀刻停止层以封闭该腔的开口。第二蚀刻停止层可对应于图1的蚀刻停止层108和/或图1的蚀刻停止层1008。例如，参考图10，蚀刻停止层1008可被沉积在保护结构522上以密封开口(例如，图9的腔984的开口986)。封闭该开口可以限定气隙，诸如图1的气隙170或图10的气隙1040。与小尺寸的腔相组合地使用成角度的定向沉积工艺来沉积第二蚀刻停止层可阻止或减少第二蚀刻停止层的材料在沉积工艺期间进入该腔的量，从而形成气隙。
方法1100可被用来限定位于半导体器件的诸互连之间的气隙。该气隙可减小诸互连之间的电容。另外，该气隙可至少部分地由保护结构(诸如第一保护结构)来限定。该保护结构可以在气隙的形成期间保护诸互连中的一者或多者，诸如在蚀刻电介质材料以暴露第一蚀刻停止层期间保护互连。
图11的方法可由处理单元(诸如中央处理单元(CPU))、控制器、现场可编程门阵列(FPGA)设备、专用集成电路(ASIC)、数字信号处理器(DSP)、另一硬件设备、固件设备、或其任何组合来实现。作为示例，图11的方法可由执行指令以控制制造装备的一个或多个处理器来执行。
结合图1-11的所描述实施例中的一者或多者，公开了一种设备，该设备可包括用于抵抗互连的导电材料扩散到半导体器件的电介质层中的装置(例如，阻挡层)。该用于抵抗扩散的装置可以与电介质层接触。该用于抵抗扩散的装置可对应于图1的第一阻挡结构132、图1的第二阻挡结构162、图8-10的第一阻挡结构832、图8-10的第二阻挡结构862、配置成抵抗扩散的一个或多个其他结构、或其任何组合。
该设备还可包括用于限定气隙的装置。该用于限定气隙的装置可以与该用于抵抗的装置接触。该用于限定气隙的装置可对应于图1的保护结构122、气隙蚀刻停止层104、蚀刻停止层108、保护结构152，图2-10的气隙蚀刻停止层204，图5-10的保护结构522、保护结构552，图10的蚀刻停止层1008，被配置成限定气隙的一个或多个其他结构、或其任何组合。
结合图1-11的所描述实施例，公开了一种方法，该方法可包括用于在沟槽中沉积保护层的第一步骤。第一步骤可对应于参考图4描述的过程、图11的方法1100的1102、配置成在沟槽中沉积保护层的一个或多个其他过程、或其任何组合。
该方法还可包括对保护层进行蚀刻以在该沟槽的侧壁上限定第一保护结构的第二步骤。第二步骤可对应于参考图5描述的过程、图11的方法1100的1104、配置成对保护层进行蚀刻以在沟槽的侧壁上限定保护结构的一个或多个其他过程、或其任何组合。
该方法还可包括用于蚀刻电介质材料以暴露蚀刻停止层的第三步骤。第三步骤可对应于参考图9描述的过程、图11的方法1100的1106、配置成蚀刻电介质材料的一个或多个其他过程、或其任何组合。
参照图12，描绘了电子设备1200(诸如无线通信设备)的特定解说性实施例的框图。设备1200可包括图1的半导体器件100、根据图2-10所解说的过程形成的半导体器件、使用图11的方法形成的半导体器件、或其组合。
电子设备1200包括耦合至存储器1232的处理器1210，诸如数字信号处理器(DSP)。处理器1210可包括半导体器件1264。例如，半导体器件1264可以是图1的半导体器件100、根据图2-10所解说的过程形成的半导体器件、使用图11的方法形成的半导体器件、或其组合。为了解说，处理器1210可按如下方式构造：处理器1210的各组件可通过诸结构(诸如图1的第一互连130和/或第二互连160)来电连接。处理器1210可进一步按如下方式构造：处理器1210包括保护结构122、124、152、154中的一者或多者。气隙(诸如图1的气隙170)可被置于处理器1210的各组件/结构(诸如第一互连130和/或第二互连160)之间。
存储器1232包括指令1268(例如，可执行指令)，诸如计算机可读指令或处理器可读指令。指令1268可包括可由计算机(诸如处理器1210)执行的一个或多个指令。
图12还示出了耦合至处理器1210和显示器1228的显示器控制器1226。编码器/解码器(CODEC)1234也可耦合至处理器1210。扬声器1236和话筒1238可耦合至CODEC 1234。
图12还指示无线接口1240(诸如无线控制器)可被耦合至处理器1210和天线1242。在特定实施例中，处理器1210、显示器控制器1226、存储器1232、CODEC 1234、以及无线接口1240被包括在系统级封装或片上系统设备1222中。在特定实施例中，输入设备1230和电源1244耦合至片上系统设备1222。此外，在特定实施例中，如图12中所解说的，显示器1228、输入设备1230、扬声器1236、话筒1238、天线1242和电源1244在片上系统设备1222外部。然而，显示器1228、输入设备1230、扬声器1236、话筒1238、天线1242和电源1244中的每一者可被耦合至片上系统设备1222的组件，诸如接口或控制器。尽管半导体器件1264被描绘为被包括在处理器1210中，但半导体器件1264可被包括在设备1200的另一组件或耦合至设备1200的组件中。例如，半导体器件1264可被包括在存储器1232、无线接口1240、电源1244、输入设备1230、显示器1228、显示器控制器1226、CODEC 1234、扬声器1236或话筒1238中。为了解说，电子设备1200的各组件中的一者或多者可包括按如下方式构造的半导体器件：该半导体器件的各组件可通过诸结构/互连(例如，对应于图1的第一互连130和/或对应于第二互连160)来电连接。诸互连可被用来在该半导体器件的诸电路之间路由功率/信号。诸互连可由气隙(例如，图1的气隙170)分隔开，且可由一个或多个保护结构(例如，保护结构522和/或保护结构552)来保护。
所公开的实施例中的一个或多个实施例可在一种系统或装置(诸如电子设备1200)中实现，该系统或装置可包括通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、卫星电话、计算机、平板设备、便携式计算机、或台式计算机。替换或附加地，电子设备1200可包括机顶盒、娱乐单元、导航设备、个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、视频播放器、数字视频播放器、数字视频盘(DVD)播放器、便携式数字视频播放器、存储或检索数据或计算机指令的任何其他设备、或其组合。作为另一解说性的非限制性示例，该系统或装置可包括远程单元(诸如手持式个人通信系统(PCS)单元)、便携式数据单元(诸如启用全球定位系统(GPS)的设备)、仪表读数装备、或者存储或检索数据或计算机指令的任何其他设备、或其任何组合。
上文公开的设备和功能性可被设计和配置在存储在计算机可读介质上的计算机文件(例如，RTL、GDSII、GERBER等)中。一些或全部此类文件可被提供给制造处理人员以基于此类文件来制造设备。结果得到的产品包括半导体晶片，其随后被切割为半导体管芯并被封装成半导体芯片。这些芯片随后被用在以上描述的设备中。图13描绘了电子设备制造过程1300的特定解说性实施例。
物理器件信息1302在制造过程1300处(诸如在研究计算机1306处)被接收。物理器件信息1302可包括表示半导体器件的至少一个物理性质的设计信息，诸如图1的半导体器件100、根据图2-10所解说的过程形成的半导体器件、使用图11的方法形成的半导体器件、或其组合。例如，物理器件信息1302可包括经由耦合到研究计算机1306的用户接口1304输入的物理参数、材料特性、以及结构信息。研究计算机1306包括耦合至计算机可读介质(例如，非瞬态计算机可读介质)(诸如存储器1310)的处理器1308，诸如一个或多个处理核。存储器1310可存储计算机可读指令，其可被执行以使处理器1308将物理器件信息1302转换成遵循文件格式并生成库文件1312。
在特定实施例中，库文件1312包括至少一个包括经转换的设计信息的数据文件。例如，库文件1312可包括被提供以与电子设计自动化(EDA)工具1320一起使用的包含器件的半导体器件库，该器件包括图1的半导体器件100、根据图2-10所解说的过程形成的半导体器件、使用图11的方法形成的半导体器件、或其组合。
库文件1312可在设计计算机1314处与EDA工具1320协同使用，设计计算机1314包括耦合到存储器1318的处理器1316，诸如一个或多个处理核。EDA工具1320可被存储为存储器1318处的处理器可执行指令，以使设计计算机1314的用户能够设计包括图1的半导体器件100、根据图2-10所解说的过程形成的半导体器件、使用图11的方法形成的半导体器件、或其组合的电路。例如，设计计算机1314的用户可经由耦合到设计计算机1314的用户接口1324来输入电路设计信息1322。电路设计信息1322可包括表示半导体器件的至少一个物理性质的设计信息，诸如图1的半导体器件100、根据图2-10所解说的过程形成的半导体器件、使用图11的方法形成的半导体器件、或其组合。为了解说，电路设计性质可包括特定电路的标识以及与电路设计中其他元件的关系、定位信息、特征尺寸信息、互连信息、或表示半导体器件的物理性质的其他信息。
设计计算机1314可被配置成转换设计信息(包括电路设计信息1322)以遵循某一文件格式。为了解说，该文件格式可包括以阶层式格式表示关于电路布局的平面几何形状、文本标记、及其他信息的数据库二进制文件格式，诸如图形数据系统(GDSII)文件格式。设计计算机1314可被配置成生成包括经转换的设计信息的数据文件，诸如包括描述图1的半导体器件100、根据图2-10所解说的过程形成的半导体器件、使用图11的方法形成的半导体器件、或其组合的信息以及其他电路或信息的GDSII文件1326。为了解说，该数据文件可包括与包含图1的半导体器件100、根据图2-10所解说的过程形成的半导体器件、使用图11的方法形成的半导体器件、或其组合且还包含片上系统(SOC)内的附加电子电路和组件的SOC相对应的信息。
GDSII文件1326可以在制造过程1328处被接收以根据GDSII文件1326中的经转换信息来制造图1的半导体器件100、根据图2-10所解说的过程形成的半导体器件、使用图11的方法形成的半导体器件、或其组合。例如，设备制造过程可包括将GDSII文件1326提供给掩模制造商1330以创建一个或多个掩模，诸如用于与光刻处理联用的掩模，其被解说为代表性掩模1332。掩模1332可在制造过程期间被用于生成一个或多个晶片1333，晶片1333可被测试并被分成管芯，诸如代表性管芯1336。管芯1336包括包含器件的电路，该器件包括图1的半导体器件100、根据图2-10所解说的过程形成的半导体器件、使用图11的方法形成的半导体器件、或其组合。为了解说，第一互连130以及一个或多个保护结构122、124、152、154可被集成到管芯1336。
例如，制造过程1328可包括处理器1334和存储器1335以发起和/或控制该制造过程1328。存储器1335可包括可执行指令，诸如计算机可读指令或处理器可读指令。这些可执行指令可包括可由计算机(诸如处理器1334)执行的一个或多个指令。
制造过程1328可由全自动化或部分自动化的制造系统来实现。例如，制造过程1328可以根据调度来自动化。制造系统可包括用于执行一个或多个操作以形成半导体器件的制造装备(例如，处理工具)。例如，该制造装备可被配置成沉积一种或多种材料，蚀刻一种或多种保护材料，蚀刻一种或多种电介质材料，蚀刻一个或多个蚀刻停止层，执行化学机械平坦化工艺等。
制造系统(例如，执行制造过程1328的自动化系统)可具有分布式架构(例如，分层结构)。例如，该制造系统可包括根据该分布式架构分布的一个或多个处理器(诸如处理器1334)、一个或多个存储器(诸如存储器1335)、和/或控制器。该分布式架构可包括控制或发起一个或多个低级系统的操作的高级处理器。例如，制造过程1328的高级部分可包括一个或多个处理器(诸如处理器1334)，并且低级系统可各自包括一个或多个相应控制器或可受其控制。特定低级系统的特定控制器可从特定高级系统接收一个或多个指令(例如，命令)，可向下级模块或处理工具发布子命令，以及可反过来向该特定高级系统传达状态数据。一个或多个低级系统中的每个低级系统可与一件或多件相应制造装备(例如，处理工具)相关联。在一特定实施例中，该制造系统可包括分布在该制造系统中的多个处理器。例如，低级系统组件的控制器可包括处理器，诸如处理器1334。
替换地，处理器1334可以是该制造系统的高级系统、子系统、或组件的一部分。在另一实施例中，处理器1334包括制造系统的各种等级和组件处的分布式处理。
因而，处理器1334可包括处理器可执行指令，该处理器可执行指令在由处理器1334执行时使得处理器1334发起或控制半导体器件的形成，该半导体器件是通过以下步骤形成的：在沟槽中沉积保护层；对该保护层进行蚀刻以在沟槽的侧壁上限定第一保护结构；以及蚀刻电介质材料以暴露蚀刻停止层。
存储器1335中包括的可执行指令可使处理器1334能发起形成半导体器件，诸如图1的半导体器件100、根据图2-10所解说的过程形成的半导体器件、使用图11的方法形成的半导体器件、或其组合。在一特定实施例中，存储器1335是存储计算机可执行指令的非瞬态计算机可读介质，该计算机可执行指令可由处理器1334执行以导致处理器1334根据图2-10解说的过程中的任一者的至少一部分、图11的方法的至少一部分、或其任何组合来发起形成半导体器件。例如，计算机可执行指令可以被执行以使得处理器1334发起形成半导体器件，诸如图1的半导体器件100。该半导体器件可通过以下步骤形成：在沟槽中沉积保护层；对该保护层进行蚀刻以在沟槽的侧壁上限定第一保护结构；以及蚀刻电介质材料以暴露蚀刻停止层。
作为解说性示例，处理器1334可以发起或控制在沟槽中沉积保护层的第一步骤。例如，处理器1334可被嵌入或耦合至一个或多个控制器，这一个或多个控制器控制一件或多件制造装备以执行用于在沟槽中沉积保护层的第一步骤。处理器1334可以通过控制图11的方法1100在1102所描述的一个或多个过程、通过配置成在沟槽中沉积保护层的一个或多个其他过程、或其任何组合来控制用于在沟槽中沉积保护层的第一步骤。
处理器1334还可控制用于对保护层进行蚀刻以在该沟槽的侧壁上限定第一保护结构的第二步骤。例如，处理器1334可被嵌入或耦合至一个或多个控制器，这一个或多个控制器控制一件或多件制造装备以执行对保护层进行蚀刻以在该沟槽的侧壁上限定第一保护结构的第二步骤。处理器1334可以通过控制图11的方法1100在1104所描述的一个或多个过程、通过配置成对保护层进行蚀刻以在沟槽的侧壁上限定保护结构的一个或多个其他过程、或其任何组合来控制该第二步骤以执行用于对保护层进行蚀刻以在该沟槽的侧壁上限定第一保护结构的第二步骤。
处理器1334还可控制用于蚀刻电介质材料以暴露蚀刻停止层的第三步骤。例如，处理器1334可被嵌入或耦合至一个或多个控制器，这一个或多个控制器控制一件或多件制造装备以执行用于蚀刻电介质材料以暴露蚀刻停止层的第三步骤。处理器1334可以通过控制图11的方法1100在1106所描述的一个或多个过程、通过配置成蚀刻电介质材料的一个或多个其他过程、或其任何组合来控制用于蚀刻电介质材料以暴露蚀刻停止层的第三步骤。
管芯1336可被提供给封装过程1338，其中管芯1336被纳入到代表性封装1340中。例如，封装1340可包括单个管芯1336或多个管芯，诸如系统级封装(SiP)安排。封装1340可被配置成遵循一个或多个标准或规范，诸如电子器件工程联合委员会(JEDEC)标准。
关于封装1340的信息可被分发给各产品设计者(诸如经由存储在计算机1346处的组件库)。计算机1346可包括耦合至存储器1350的处理器1348，诸如一个或多个处理核。印刷电路板(PCB)工具可作为处理器可执行指令被存储在存储器1350处以处理经由用户接口1344从计算机1346的用户接收的PCB设计信息1342。PCB设计信息1342可包括经封装半导体器件在电路板上的物理定位信息，与封装1340相对应的经封装半导体器件包括图1的半导体器件100、根据图2-10所解说的过程形成的半导体器件、使用图11的方法形成的半导体器件、或其组合。
计算机3946可被配置成转换PCB设计信息3942以生成数据文件，诸如具有包括经封装半导体器件在电路板上的物理定位信息的数据的GERBER文件3952，以及电连接(诸如迹线(例如，金属线)和通孔)的布局，其中经封装半导体器件对应于封装3940，该封装3940包括图1的半导体器件100、根据图2-10所解说的过程形成的半导体器件、使用图11的方法形成的半导体器件、或其组合。在其他实施例中，由经转换的PCB设计信息生成的数据文件可具有GERBER格式以外的其他格式。
GERBER文件1352可在板组装过程1354处被接收并且被用于创建根据GERBER文件1352内存储的设计信息来制造的PCB，诸如代表性PCB 1356。例如，GERBER文件1352可被上传到一个或多个机器以执行PCB生产过程的各个步骤。PCB 1356可填充有电子组件(包括封装1340)以形成代表性印刷电路组装件(PCA)1358。
PCA 1358可在产品制造过程1360处被接收，并被集成到一个或多个电子设备中，诸如第一代表性电子设备1362和第二代表性电子设备1364。例如，第一代表性电子设备1362、第二代表性电子设备1364、或这两者可包括或对应于图12的无线通信设备1200。作为解说性的非限定性示例，第一代表性电子设备1362、第二代表性电子设备1364、或这两者可包括通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、卫星电话、计算机、平板设备、便携式计算机、或台式计算机。作为替换或补充，第一代表性电子设备1362、第二代表性电子设备1364或这两者可包括其中集成了图1的半导体器件100、根据由图2-10所解说的过程来形成的半导体器件、使用图11的方法形成的半导体器件、或其组合的机顶盒、娱乐单元、导航设备、个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、视频播放器、数字视频播放器、数字视频盘(DVD)播放器、便携式数字视频播放器、存储或检索数据或计算机指令的任何其他设备、或其组合。作为另一解说性的非限定性示例，电子设备1362和1364中的一者或多者可包括远程单元(诸如移动电话)、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数据助理)、启用全球定位系统(GPS)的设备、导航设备、固定位置数据单元(诸如仪表读数装备)、或者存储或检索数据或计算机指令的任何其他设备、或其任何组合。尽管图13解说了根据本公开的教导的远程单元，但本公开并不限于这些所解说的单元。本公开的实施例可合适地用在包括具有存储器和片上电路系统的有源集成电路系统的任何设备中。
包括图1的半导体器件100、根据图2-10所解说的过程形成的半导体器件、使用图11的方法形成的半导体器件、或其组合的器件可被制造、处理、或纳入到电子设备中，诸如在解说性过程1300中描述的。关于图1-13所公开的实施例的一个或多个方面可被包括在各个处理阶段，诸如被包括在库文件1312、GDSII文件1326(例如，具有GDSII格式的文件)、以及GERBER文件1352(例如，具有GERBER格式的文件)内，以及被存储在研究计算机1306的存储器1310、设计计算机1314的存储器1318、计算机1346的存储器1350、在各个阶段(诸如在板组装过程1354处)使用的一个或多个其他计算机或处理器(未示出)的存储器处，并且还被纳入到一个或多个其他物理实施例中，诸如掩模1332、管芯1336、封装1340、PCA 1358、其他产品(诸如原型电路或设备(未示出))、或其任何组合。尽管描绘了从物理器件设计到最终产品的各个代表性生产阶段，然而在其他实施例中可使用较少的阶段或可包括附加阶段。类似地，过程1300可由单个实体或由执行过程1300的各个阶段的一个或多个实体来执行。
尽管图1-13中的一者或多者可以解说根据本公开的教导的各系统、装置、和/或方法，但本公开不限于这些所解说的系统、装置、和/或方法。本公开的各实施例可以合适地用在包括集成电路系统(包括存储器、处理器和片上电路系统)的任何设备中。
尽管图1-13中的一者或多者可以解说根据本公开的教导的各系统、装置、和/或方法，但本公开不限于这些所解说的系统、装置、和/或方法。图1-13中任一者的如本文所解说或描述的一个或多个功能或组件可与图1-13中另一者的一个或多个其他部分相组合。相应地，本文中所描述的任何单个实施例都不应被解释为是限定性的，并且本公开的各实施例可被合适地组合而不脱离本公开的教导。
技术人员将进一步领会，结合本文所公开的实施例来描述的各种解说性逻辑框、配置、模块、电路、和算法步骤可实现为电子硬件、由处理器执行的计算机软件、或这两者的组合。各种解说性组件、框、配置、模块、电路、和步骤已经在上文以其功能性的形式作了一般化描述。此类功能性是被实现为硬件还是处理器可执行指令取决于具体应用和加诸于整体系统的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本公开的范围。
结合本文所公开的实施例描述的方法或算法的各个步骤可直接用硬件、由处理器执行的软件模块或这两者的组合来实现。软件模块可驻留在随机存取存储器(RAM)、闪存、只读存储器(ROM)、可编程只读存储器(PROM)、可擦式可编程只读存储器(EPROM)、电可擦式可编程只读存储器(EEPROM)、寄存器、硬盘、可移动盘、压缩盘只读存储器(CD-ROM)、或本领域中所知的任何其他形式的非瞬态存储介质。例如，存储介质可被耦合到处理器以使得该处理器能从/向该存储介质读取信息和写入信息。在替换方案中，存储介质可以被整合到处理器。处理器和存储介质可驻留在专用集成电路(ASIC)中。ASIC可驻留在计算设备或用户终端中。在替换方案中，处理器和存储介质可作为分立组件驻留在计算设备或用户终端中。
提供前面对所公开的实施例的描述是为了使本领域技术人员皆能制作或使用所公开的实施例。对这些实施例的各种修改对于本领域技术人员而言将是显而易见的，并且本文所定义的原理可被应用于其他实施例而不会脱离本公开的范围。因此，本公开并非旨在被限定于本文示出的实施例，而是应被授予与如由所附权利要求定义的原理和新颖性特征一致的最广的可能范围。

Claims (30)

1.一种装置，包括：
包含第一阻挡结构的第一互连，其中所述第一阻挡结构与电介质材料接触；以及
与所述第一阻挡结构和第一蚀刻停止层接触的第一保护结构，其中至少部分地由所述第一保护结构和所述第一蚀刻停止层来限定气隙。
2.如权利要求1所述的装置，其特征在于，所述第一互连进一步包括内衬结构和导电结构，所述内衬结构与所述阻挡结构接触，并且其中所述导电结构与所述内衬结构接触。
3.如权利要求2所述的装置，其特征在于，所述导电结构包括铜(Cu)。
4.如权利要求2所述的装置，其特征在于，所述内衬结构包括钽(Ta)。
5.如权利要求1所述的装置，其特征在于，所述第一蚀刻停止层的厚度小于10纳米。
6.如权利要求1所述的装置，其特征在于，所述第一保护结构包括氮化硅(SiN)、碳氮化硅(SiCN)、碳化硅(SiC)、或其组合。
7.如权利要求1所述的装置，其特征在于，所述第一阻挡结构包括钽(Ta)、氮化钛(TiN)、或其组合。
8.如权利要求1所述的装置，其特征在于，进一步包括：
第二互连，其中所述第二互连包括第二导电结构和第二阻挡结构；以及
与所述第二阻挡结构接触并与所述第一蚀刻停止层接触的第二保护结构。
9.如权利要求8所述的装置，其特征在于，进一步包括第二蚀刻停止层，其中所述气隙进一步由所述第二保护结构和所述第二蚀刻停止层来限定。
10.如权利要求1所述的装置，其特征在于，进一步包括：
与所述第一阻挡结构接触的第三保护结构；以及
与第二阻挡结构接触的第四保护结构。
11.如权利要求1所述的装置，其特征在于，所述第一互连和所述第一保护结构被集成到至少一个半导体管芯中。
12.如权利要求1所述的装置，其特征在于，所述第一互连和所述第一保护结构被集成到移动电话、蜂窝电话、便携式计算机、无线电装置、卫星无线电装置、通信设备、便携式音乐播放器、便携式数字视频播放器、导航设备、个人数字助理(PDA)、移动位置数据单元、或其组合中。
13.如权利要求1所述的装置，其特征在于，所述第一互连和所述第一保护结构被集成到机顶盒、娱乐单元、固定位置数据单元、台式计算机、显示设备、调谐器、媒体播放器、或其组合中。
14.一种方法，包括：
在沟槽中沉积保护层；
对所述保护层进行蚀刻以在所述沟槽的侧壁上限定第一保护结构；以及
蚀刻电介质材料以暴露第一蚀刻停止层，其中至少部分地由所述第一保护结构和所述第一蚀刻停止层来限定腔。
15.如权利要求14所述的方法，其特征在于，进一步包括在所述第一保护结构上和在半导体器件的一个或多个其他结构上沉积第二蚀刻停止层以封闭所述腔的开口，其中封闭所述腔的开口限定了气隙。
16.如权利要求14所述的方法，其特征在于，在所述沟槽中沉积所述保护层包括将所述保护层沉积在所述沟槽的水平表面上和所述沟槽的侧壁上。
17.如权利要求14所述的方法，其特征在于，进一步包括在所述沟槽中形成互连，其中形成所述互连包括在所述第一保护结构上形成阻挡层。
18.如权利要求17所述的方法，其特征在于，形成所述互连进一步包括在所述阻挡层上形成晶种层、在所述晶种层上沉积金属、以及执行化学机械平坦化操作以限定所述互连。
19.如权利要求14所述的方法，其特征在于，蚀刻所述电介质材料暴露所述第一保护结构的一部分。
20.如权利要求14所述的方法，其特征在于，蚀刻所述保护层是使用各向异性蚀刻工艺来执行的。
21.如权利要求14所述的方法，其特征在于，进一步包括形成第一互连和形成第二互连，其中所述腔位于所述第一互连和所述第二互连之间。
22.如权利要求14所述的方法，其特征在于，进一步包括在第二沟槽的第二侧壁上形成第二保护结构，其中所述第二保护结构进一步限定所述腔。
23.如权利要求22所述的方法，其特征在于，蚀刻所述电介质材料暴露所述第二保护结构的一部分。
24.如权利要求14所述的方法，其特征在于，沉积所述保护层、蚀刻所述保护层、以及蚀刻所述电介质材料是在制造系统的控制器处发起的。
25.一种设备，包括：
用于抵抗互连的导电材料扩散到半导体器件的电介质层中的装置，其中所述用于抵抗扩散的装置与所述电介质层接触；以及
用于限定气隙的装置，其中所述用于限定的装置与所述用于抵抗的装置接触。
26.如权利要求25所述的设备，其特征在于，所述用于限定所述气隙的装置包括耦合到所述用于抵抗的装置的第一保护结构、一个或多个蚀刻停止层、以及与另一互连相关联的第二保护结构，并且其中所述用于抵抗扩散的装置包括阻挡结构。
27.如权利要求25所述的设备，其特征在于，所述用于抵抗的装置和所述用于限定的装置被集成到移动电话、蜂窝电话、便携式计算机、无线电装置、卫星无线电装置、通信设备、便携式音乐播放器、便携式数字视频播放器、导航设备、个人数字助理(PDA)、移动位置数据单元、或其组合中。
28.如权利要求25所述的设备，其特征在于，所述用于抵抗扩散的装置和所述用于限定气隙的装置被集成到机顶盒、娱乐单元、固定位置数据单元、台式计算机、显示设备、调谐器、媒体播放器、或其组合中。
29.一种包括处理器可执行指令的非瞬态计算机可读介质，所述指令在由处理器执行时使所述处理器：
发起半导体器件的形成，所述半导体器件通过以下操作来形成：
在沟槽中沉积保护层；
对所述保护层进行蚀刻以在所述沟槽的侧壁上限定第一保护结构；以及
蚀刻电介质材料以暴露第一蚀刻停止层，其中至少部分地由所述第一保护结构和所述第一蚀刻停止层来限定腔。
30.如权利要求29所述的非瞬态计算机可读介质，其特征在于，所述半导体器件进一步通过以下操作来形成：沉积第二蚀刻停止层以封闭所述腔的开口，其中封闭所述腔的开口限定了气隙。
CN201580040326.XA 2014-07-28 2015-07-13 具有至少部分地由保护结构来限定的气隙的半导体器件 Pending CN106575638A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/444,104 2014-07-28
US14/444,104 US10163792B2 (en) 2014-07-28 2014-07-28 Semiconductor device having an airgap defined at least partially by a protective structure
PCT/US2015/040120 WO2016018597A1 (en) 2014-07-28 2015-07-13 Semiconductor device having an airgap defined at least partially by a protective structure

Publications (1)

Publication Number Publication Date
CN106575638A true CN106575638A (zh) 2017-04-19

Family

ID=53783315

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580040326.XA Pending CN106575638A (zh) 2014-07-28 2015-07-13 具有至少部分地由保护结构来限定的气隙的半导体器件

Country Status (4)

Country Link
US (1) US10163792B2 (zh)
EP (1) EP3175478A1 (zh)
CN (1) CN106575638A (zh)
WO (1) WO2016018597A1 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108538872A (zh) * 2018-03-29 2018-09-14 德淮半导体有限公司 图像传感器及其形成方法
CN108807142A (zh) * 2017-04-27 2018-11-13 株式会社日立国际电气 半导体器件的制造方法、衬底处理装置及记录介质
CN109427735A (zh) * 2017-08-30 2019-03-05 台湾积体电路制造股份有限公司 半导体元件
CN110718503A (zh) * 2018-07-11 2020-01-21 台湾积体电路制造股份有限公司 用于半导体工艺的方法和半导体结构
TWI701797B (zh) * 2019-07-05 2020-08-11 力晶積成電子製造股份有限公司 標記的製造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9865798B2 (en) * 2015-02-24 2018-01-09 Qualcomm Incorporated Electrode structure for resistive memory device
US20190206718A1 (en) * 2018-01-02 2019-07-04 Globalfoundries Inc. Back-end-of-line structures with air gaps
US10490513B2 (en) 2018-03-28 2019-11-26 International Business Machines Corporation Advanced crack stop structure
US10475753B2 (en) 2018-03-28 2019-11-12 International Business Machines Corporation Advanced crack stop structure
US10665499B2 (en) * 2018-06-28 2020-05-26 Intel Corporation Integrated circuit with airgaps to control capacitance
KR102665246B1 (ko) * 2018-07-03 2024-05-09 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN110858578B (zh) * 2018-08-23 2021-07-13 联华电子股份有限公司 管芯封环及其制造方法
KR102634459B1 (ko) 2018-12-24 2024-02-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11164774B2 (en) 2020-01-16 2021-11-02 International Business Machines Corporation Interconnects with spacer structure for forming air-gaps

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020158337A1 (en) * 2000-02-08 2002-10-31 Babich Katherina E. Multilayer interconnect structure containing air gaps and method for making
US20030127740A1 (en) * 2001-09-28 2003-07-10 Sharp Laboratories Of America, Inc. Air gaps copper interconnect structure
US20040094821A1 (en) * 2002-11-15 2004-05-20 Water Lur Air gap for dual damascene applications
US20090093100A1 (en) * 2007-10-09 2009-04-09 Li-Qun Xia Method for forming an air gap in multilevel interconnect structure
US20130069199A1 (en) * 2011-09-15 2013-03-21 International Business Machines Corporation Metal insulator metal (mim) capacitor structure
US20130292835A1 (en) * 2011-12-20 2013-11-07 Sean King Conformal low temperature hermetic dielectric diffusion barriers
US20140191401A1 (en) * 2011-12-29 2014-07-10 Kevin Fischer Airgap interconnect with hood layer and method of formiing

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2962272B2 (ja) 1997-04-18 1999-10-12 日本電気株式会社 半導体装置の製造方法
US20060006538A1 (en) 2004-07-02 2006-01-12 Lsi Logic Corporation Extreme low-K interconnect structure and method
DE102004050391B4 (de) * 2004-10-15 2007-02-08 Infineon Technologies Ag Verfahren zum Herstellen einer Schicht-Anordnung und Schicht-Anordnung
US7977228B2 (en) 2006-06-29 2011-07-12 Intel Corporation Methods for the formation of interconnects separated by air gaps
US7566656B2 (en) 2006-12-22 2009-07-28 Chartered Semiconductor Manufacturing, Ltd. Method and apparatus for providing void structures
FR2913816B1 (fr) 2007-03-16 2009-06-05 Commissariat Energie Atomique Procede de fabrication d'une structure d'interconnexions a cavites pour circuit integre
JP2009123743A (ja) 2007-11-12 2009-06-04 Panasonic Corp 半導体装置の製造方法
WO2009127914A1 (en) 2008-04-17 2009-10-22 Freescale Semiconductor, Inc. Method of sealing an air gap in a layer of a semiconductor structure and semiconductor structure
US8456009B2 (en) 2010-02-18 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having an air-gap region and a method of manufacturing the same
US8304906B2 (en) 2010-05-28 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Partial air gap formation for providing interconnect isolation in integrated circuits
US8575000B2 (en) 2011-07-19 2013-11-05 SanDisk Technologies, Inc. Copper interconnects separated by air gaps and method of making thereof

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020158337A1 (en) * 2000-02-08 2002-10-31 Babich Katherina E. Multilayer interconnect structure containing air gaps and method for making
US20030127740A1 (en) * 2001-09-28 2003-07-10 Sharp Laboratories Of America, Inc. Air gaps copper interconnect structure
US20040094821A1 (en) * 2002-11-15 2004-05-20 Water Lur Air gap for dual damascene applications
US20090093100A1 (en) * 2007-10-09 2009-04-09 Li-Qun Xia Method for forming an air gap in multilevel interconnect structure
US20130069199A1 (en) * 2011-09-15 2013-03-21 International Business Machines Corporation Metal insulator metal (mim) capacitor structure
US20130292835A1 (en) * 2011-12-20 2013-11-07 Sean King Conformal low temperature hermetic dielectric diffusion barriers
US20140191401A1 (en) * 2011-12-29 2014-07-10 Kevin Fischer Airgap interconnect with hood layer and method of formiing

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108807142A (zh) * 2017-04-27 2018-11-13 株式会社日立国际电气 半导体器件的制造方法、衬底处理装置及记录介质
CN108807142B (zh) * 2017-04-27 2023-09-22 株式会社国际电气 半导体器件的制造方法、衬底处理装置及记录介质
CN109427735A (zh) * 2017-08-30 2019-03-05 台湾积体电路制造股份有限公司 半导体元件
CN109427735B (zh) * 2017-08-30 2022-03-08 台湾积体电路制造股份有限公司 半导体元件及绝缘层的制造方法
US11664308B2 (en) 2017-08-30 2023-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and method of forming the same
CN108538872A (zh) * 2018-03-29 2018-09-14 德淮半导体有限公司 图像传感器及其形成方法
CN110718503A (zh) * 2018-07-11 2020-01-21 台湾积体电路制造股份有限公司 用于半导体工艺的方法和半导体结构
CN110718503B (zh) * 2018-07-11 2022-04-19 台湾积体电路制造股份有限公司 用于半导体工艺的方法和半导体结构
US11676859B2 (en) 2018-07-11 2023-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Contact conductive feature formation and structure
TWI701797B (zh) * 2019-07-05 2020-08-11 力晶積成電子製造股份有限公司 標記的製造方法
US10854555B1 (en) 2019-07-05 2020-12-01 Powerchip Semiconductor Manufacturing Corporation Method of manufacturing mark

Also Published As

Publication number Publication date
WO2016018597A1 (en) 2016-02-04
US20160027726A1 (en) 2016-01-28
EP3175478A1 (en) 2017-06-07
US10163792B2 (en) 2018-12-25

Similar Documents

Publication Publication Date Title
CN106575638A (zh) 具有至少部分地由保护结构来限定的气隙的半导体器件
US10607980B2 (en) Passive-on-glass (POG) device and method
US10439039B2 (en) Integrated circuits including a FinFET and a nanostructure FET
US9564361B2 (en) Reverse self aligned double patterning process for back end of line fabrication of a semiconductor device
JP5781065B2 (ja) 磁気トンネル接合デバイスおよび製作
US9721891B2 (en) Integrated circuit devices and methods
CN107924994B (zh) 用于存储器器件的金属化工艺
CA2985197C (en) Interposer for a package-on-package structure
US10347821B2 (en) Electrode structure for resistive memory device
US9698232B2 (en) Conductive cap for metal-gate transistor
CN106463615B (zh) 用于磁性隧道结器件的抗蚀刻保护涂层
TW201712911A (zh) 具有基於電阻之儲存元件之電阻式隨機存取記憶體裝置及其製造方法
US20140197519A1 (en) Mim capacitor and mim capacitor fabrication for semiconductor devices
TW202114114A (zh) 一維垂直邊緣阻斷（ｖｅｂ）通孔及插塞
EP3311389B1 (en) Inductor structure in a semiconductor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20170419