TW201712911A - 具有基於電阻之儲存元件之電阻式隨機存取記憶體裝置及其製造方法 - Google Patents

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Abstract

本發明係關於一種製造一裝置之方法，其包括形成一第一電極及一第二電極。該方法進一步包括將一電阻式材料形成於該第一電極與該第二電極之間以形成一電阻式隨機存取記憶體(RRAM)裝置之一基於電阻之儲存元件。

Description

具有基於電阻之儲存元件之電阻式隨機存取記憶體裝置及其製造方法
本發明大體上係關於電子裝置，諸如記憶體裝置。
電阻式隨機存取記憶體(RRAM)裝置使用基於電阻之儲存元件以儲存資訊。舉例而言，基於電阻之儲存元件可經程式化至高電阻狀態以指示特定值(例如，邏輯「1」值)，或經程式化至低電阻狀態以指示另一值(例如，邏輯「0」值)。可藉由將電壓施加至基於電阻之儲存元件及藉由感測由電壓引起的通過基於電阻之儲存元件之電流而感測基於電阻之儲存元件之狀態。電流可指示(根據歐姆定律(Ohm's law))基於電阻之儲存元件之狀態。
RRAM裝置可在一些狀況下與高製造成本相關聯。舉例而言，RRAM裝置可包括用以存取基於電阻之儲存元件的多個互連件，諸如金屬線之交叉陣列(crossbar array)。金屬線可在每一基於電阻之儲存元件附近相交以使能夠存取每一基於電阻之儲存元件。交叉陣列可利用積體電路之大電路區域，且其操作在一些狀況下可複雜。此外，交叉陣列可使用遮罩予以製造，此會增加製造成本。
一種基於電阻之隨機存取記憶體(RRAM)裝置可具有一基於字串(或「NAND」)之組態，其中該RRAM裝置之基於電阻之儲存元件串聯地耦接。該等基於電阻之儲存元件中之每一者可使用一對應存取電晶體予以存取。舉例而言，每一基於電阻之儲存元件可並聯地耦接至一對應存取電晶體。該並聯組態可縮減用以存取該等基於電阻之儲存元件的互連件(例如，金屬線，諸如一交叉陣列)之數目，因此縮減裝置成本及電路區域。
另外，該RRAM裝置之該等基於電阻之儲存元件可具有實現一簡化製造程序以縮減該RRAM裝置之製造成本的一平面內組態(in-plane configuration)。舉例而言，一基於電阻之儲存元件可包括「並列地」(例如，相對於一基板之一表面水平地，而非相對於該基板之該表面垂直地堆疊)形成之電極及一電阻式材料。可在形成該電阻式材料之前形成該等電極。因為該平面內組態可使該等電極能夠保護(或「包夾」)該電阻式材料，所以可形成自對準接點(self-aligned contact；SAC)以將該基於電阻之儲存元件連接至一對應存取電晶體。舉例而言，該等電極可在一蝕刻程序期間充當一遮罩(或充當一間隔件)，該蝕刻程序用以界定待形成有該等SAC的接觸孔。藉由使用該等電極作為一遮罩，該蝕刻程序之未對準(或「突增」)可不在裝置組件之間造成一短路(例如，該等電極可在該蝕刻程序之未對準的狀況下保護該電阻式材料免遭蝕刻)。在此狀況下，可藉由避免將一單獨遮罩用於該蝕刻程序而縮減製造成本。
該平面內組態亦可促進一記憶體裝置之儲存密度增加。舉例而言，因為可在該等電極之間保護(或「包夾」)該電阻式材料，所以一SAC可在不會對該電阻式材料產生一短路的情況下鄰接該基於電阻之儲存元件。因此，該平面內組態可使一RRAM裝置與其他裝置相比較能夠具有一較高儲存密度。舉例而言，該平面內組態可使一RRAM裝 置與包括「垂直地」沈積之儲存元件層的裝置相比較能夠具有一較高儲存密度，諸如在某些磁阻式記憶體裝置的狀況下。
在一特定實例中，一種製造一裝置之方法包括形成一第一電極及一第二電極。該方法進一步包括將一電阻式材料形成於該第一電極與該第二電極之間以形成一電阻式隨機存取記憶體(RRAM)裝置之一基於電阻之儲存元件。
在另一實例中，一種電腦可讀媒體儲存指令，該等指令可由一處理器執行以在製造一裝置期間執行操作。該等操作包括起始形成一第一電極及一第二電極。該等操作進一步包括起始將一電阻式材料形成於該第一電極與該第二電極之間以形成一基於電阻之儲存元件。
在另一實例中，一種設備包括一基於電阻之儲存元件之一第一電極、一基於電阻之儲存元件之一第二電極，及該基於電阻之儲存元件之一電阻式材料。該電阻式材料與該第一電極之一第一界面及該電阻式材料與該第二電極之一第二界面實質上垂直於一基板之一表面。
在另一實例中，一種設備包括用於產生指示與一基於電阻之儲存元件相關聯之一值之一電阻狀態的構件。該設備進一步包括用於將一電流提供至該產生構件的構件，及用於自該產生構件接收該電流的構件。該產生構件與該接收構件之一第一界面及該產生構件與該提供構件之一第二界面實質上垂直於一基板之一表面。
由該等所揭示實例中之至少一者提供的一個特定優勢為一製造程序之成本及複雜度縮減。舉例而言，一基於電阻之儲存元件之電極可在一蝕刻程序之一「突增」的狀況下充當一遮罩。因此，可縮減或避免與將一單獨遮罩用於一蝕刻程序相關聯的成本。在檢閱整個申請案之後，本發明之其他態樣、優勢及特徵將變得顯而易見，該整個申請案包括以下章節：【圖式簡單說明】、【實施方式】，及申請專利範圍。
100‧‧‧電阻式隨機存取記憶體(RRAM)裝置
102‧‧‧基於電阻之儲存元件
104‧‧‧基於電阻之儲存元件
105‧‧‧第二基於電阻之儲存元件
106‧‧‧存取電晶體
108‧‧‧存取電晶體
109‧‧‧第二存取電晶體
110‧‧‧接地選擇線
112‧‧‧位元線選擇線
114‧‧‧位元線
116‧‧‧第一選擇電晶體
118‧‧‧第二選擇電晶體
150‧‧‧橫截面圖
152‧‧‧介電區
154‧‧‧第一自對準接點(SAC)
156‧‧‧第二自對準接點(SAC)
158‧‧‧第一電極
160‧‧‧電阻式材料
162‧‧‧第二電極
164‧‧‧第一界面
166‧‧‧第二界面
170‧‧‧基板
172‧‧‧表面
200‧‧‧裝置
202‧‧‧源極或汲極(S/D)區
204‧‧‧汲極或源極(D/S)區
210‧‧‧虛設閘極結構
212‧‧‧間隔件/間隔件材料
214‧‧‧多晶矽區
216‧‧‧間隔件/間隔件材料
218‧‧‧區
250‧‧‧作用區域
260‧‧‧虛設閘極區
262‧‧‧間隔件區
264‧‧‧多晶矽區
266‧‧‧間隔件區
300‧‧‧裝置
310‧‧‧替換金屬閘極(RMG)結構
314‧‧‧介電材料
316‧‧‧功函數材料
317‧‧‧導電閘極材料
320‧‧‧介電材料
400‧‧‧裝置
410‧‧‧凹部
500‧‧‧裝置
510‧‧‧凹穴
520‧‧‧介電層/介電材料
600‧‧‧裝置
700‧‧‧裝置
710‧‧‧區
720‧‧‧光阻材料
800‧‧‧裝置
820‧‧‧介電層/介電材料
900‧‧‧裝置
920‧‧‧介電層
970‧‧‧介電層
1000‧‧‧裝置
1010‧‧‧區
1020‧‧‧光阻材料
1060‧‧‧儲存元件區
1070‧‧‧光阻材料
1100‧‧‧裝置
1110‧‧‧區
1200‧‧‧裝置
1300‧‧‧裝置
1320‧‧‧介電層
1400‧‧‧裝置
1500‧‧‧裝置
1600‧‧‧裝置
1602‧‧‧區
1604‧‧‧區
1702‧‧‧自對準接點(SAC)
1704‧‧‧自對準接點(SAC)
1706‧‧‧電流
1800‧‧‧方法
1802‧‧‧操作
1804‧‧‧操作
1900‧‧‧電子裝置
1910‧‧‧處理器
1922‧‧‧系統級封裝或系統單晶片裝置
1926‧‧‧顯示控制器
1928‧‧‧顯示器
1930‧‧‧輸入裝置
1932‧‧‧記憶體
1934‧‧‧編碼器/解碼器(CODEC)
1936‧‧‧揚聲器
1938‧‧‧麥克風
1940‧‧‧無線介面
1942‧‧‧天線
1944‧‧‧電力供應器
1968‧‧‧指令
2000‧‧‧裝置
2002‧‧‧物理裝置資訊
2004‧‧‧使用者介面
2006‧‧‧研究電腦
2008‧‧‧處理器
2010‧‧‧記憶體
2012‧‧‧庫檔案
2014‧‧‧設計電腦
2016‧‧‧處理器
2018‧‧‧記憶體
2020‧‧‧電子設計自動化(EDA)工具
2022‧‧‧電路設計資訊
2024‧‧‧使用者介面
2026‧‧‧圖形資料系統(GDSII)檔案
2028‧‧‧製造程序
2030‧‧‧遮罩製造商
2032‧‧‧遮罩
2033‧‧‧晶圓
2034‧‧‧處理器
2035‧‧‧記憶體
2036‧‧‧晶粒
2038‧‧‧封裝程序
2040‧‧‧封裝
2042‧‧‧印刷電路板(PCB)設計資訊
2044‧‧‧使用者介面
2046‧‧‧電腦
2048‧‧‧處理器
2050‧‧‧記憶體
2052‧‧‧GERBER檔案
2054‧‧‧板組裝程序
2056‧‧‧印刷電路板(PCB)
2058‧‧‧印刷電路總成(PCA)
2060‧‧‧產品製造程序
2062‧‧‧第一代表性電子裝置
2064‧‧‧第二代表性電子裝置
圖1描繪包括SAC以將基於電阻之儲存元件並聯地耦接至存取電晶體的裝置之說明性實例的示意圖及橫截面圖。
圖2A描繪在製造程序之第一階段期間的裝置(諸如圖1之裝置)之說明性實例的橫截面圖。
圖2B描繪圖2A之裝置的俯視圖。
圖3描繪在製造程序之第二階段期間的裝置之說明性實例的橫截面圖。
圖4描繪在製造程序之第三階段期間的裝置之說明性實例的橫截面圖。
圖5描繪在製造程序之第四階段期間的裝置之說明性實例的橫截面圖。
圖6描繪在製造程序之第五階段期間的裝置之說明性實例的橫截面圖。
圖7描繪在製造程序之第六階段期間的裝置之說明性實例的橫截面圖。
圖8描繪在製造程序之第七階段期間的裝置之說明性實例的橫截面圖。
圖9為說明在製造程序之第八階段期間的裝置之說明性實例之橫截面圖的圖解。
圖10A描繪在製造程序之第九階段期間的裝置之說明性實例的橫截面圖。
圖10B描繪圖10A之裝置的俯視圖。
圖11描繪在製造程序之第十階段期間的裝置之說明性實例的橫截面圖。
圖12A描繪在製造程序之第十一階段期間的裝置之說明性實例的 橫截面圖。
圖12B描繪圖12A之裝置的俯視圖。
圖13描繪在製造程序之第十二階段期間的裝置之說明性實例的橫截面圖。
圖14描繪在製造程序之第十三階段期間的裝置之說明性實例的橫截面圖。
圖15描繪在製造程序之第十四階段期間的裝置之說明性實例的橫截面圖。
圖16描繪在製造程序之第十五階段期間的裝置之說明性實例的橫截面圖。
圖17A描繪在製造程序之第十六階段期間的裝置之說明性實例的橫截面圖。
圖17B說明圖17A之裝置的俯視圖。
圖18為製造包括SAC及基於電阻之儲存元件之裝置之說明性方法的流程圖。
圖19為包括一裝置之電子裝置的方塊圖，該裝置包括SAC以將基於電阻之儲存元件並聯地耦接至存取電晶體。
圖20為用以製造包括SAC以將基於電阻之儲存元件並聯地耦接至存取電晶體之一或多個電子裝置的製造程序之特定說明性實施例的資料流程圖。
下文參考圖式來描述某些實例。在該描述及該等圖式中，相似或共同特徵可由共同參考編號指示。
圖1說明電阻式隨機存取記憶體(RRAM)裝置100之說明性實例的示意圖。圖1進一步說明RRAM裝置100之部分之說明性實施的橫截面圖150。
RRAM裝置100可包括複數個基於電阻之儲存元件102。舉例而言，複數個基於電阻之儲存元件102可包括代表性基於電阻之儲存元件104。作為另一實例，複數個基於電阻之儲存元件102可包括第二基於電阻之儲存元件105。複數個基於電阻之儲存元件102可彼此串聯地(例如，成一列)耦接。舉例而言，基於電阻之儲存元件104串聯地耦接至第二基於電阻之儲存元件105。
RRAM裝置100可進一步包括複數個存取電晶體106，諸如複數個金屬氧化物半導體場效電晶體(MOSFET)。舉例而言，複數個存取電晶體106可包括代表性存取電晶體108。作為另一實例，複數個存取電晶體106可包括第二存取電晶體109。複數個存取電晶體106可彼此串聯地(例如，成一列)耦接。舉例而言，存取電晶體108串聯地耦接至第二存取電晶體109。
複數個基於電阻之儲存元件102中之一或多者可並聯地耦接至複數個存取電晶體106中之對應者。舉例而言，基於電阻之儲存元件104並聯地耦接至存取電晶體108。作為另一實例，第二基於電阻之儲存元件105並聯地耦接至第二存取電晶體109。
RRAM裝置100可進一步包括接地選擇線110、位元線選擇線112、位元線114、耦接至複數個存取電晶體106之第一選擇電晶體116，及耦接至複數個存取電晶體106之第二選擇電晶體118。接地選擇線110可耦接至第一選擇電晶體116。舉例而言，接地選擇線110可耦接至第一選擇電晶體116之第一閘極端子，且第一選擇電晶體116之源極或汲極(S/D)端子可耦接至接地節點。位元線選擇線112及位元線114可耦接至第二選擇電晶體118。舉例而言，位元線選擇線112可耦接至第二選擇電晶體118之第二閘極端子，且位元線114可耦接至第二選擇電晶體118之S/D端子。
RRAM裝置100可具有字串(或「NAND」)組態。舉例而言，複數 個基於電阻之儲存元件102可具有形成基於電阻之儲存元件之「NAND」字串的串聯組態。取決於特定應用，RRAM裝置100可實施於平坦裝置內或實施於三維(3D)裝置(諸如3D鰭型場效電晶體(FinFET)裝置)內。
在操作期間，可將電阻狀態程式化至複數個基於電阻之儲存元件102以指示邏輯值。舉例而言，高電阻狀態可指示第一邏輯值(例如，邏輯1值)，且低電阻狀態可指示第二邏輯值(例如，邏輯0值)。此外，可程式化更多電阻狀態，使得基於電阻之儲存元件102中之每一者可儲存多於一個資訊位元。
出於進一步說明起見，為了起始將特定電阻狀態程式化至基於電阻之儲存元件104，可將第一偏壓電壓或接地電位(例如，VSS)施加至存取電晶體108之閘極端子，且可將第二偏壓電壓(例如，VDD)施加至複數個存取電晶體106中之其他存取電晶體之閘極端子、施加至接地選擇線110，且施加至位元線選擇線112。可使用寫入電壓而對位元線114進行偏壓以產生自位元線114通過基於電阻之儲存元件104(且通過除了存取電晶體108以外的存取電晶體106中之每一者)而至接地選擇線110的寫入電流。寫入電流可設定(例如，改變)基於電阻之儲存元件104之電阻狀態，諸如藉由產生高電阻狀態或低電阻狀態或介於此兩者之間的電阻狀態。
為了感測基於電阻之儲存元件104之電阻狀態，可將第一偏壓電壓或接地電位(例如，VSS)施加至存取電晶體108之閘極端子，且可將第二偏壓電壓(例如，VDD)施加至複數個存取電晶體106中之其他存取電晶體之閘極端子、施加至接地選擇線110，且施加至位元線選擇線112。可使用讀取電壓而對位元線114進行偏壓以產生自位元線114通過基於電阻之儲存元件104(且通過除了存取電晶體108以外的存取電晶體106中之每一者)而至接地選擇線110的讀取電流。讀取電流之 量值可指示基於電阻之儲存元件104之電阻狀態(例如，基於電阻之儲存元件104具有高電阻狀態抑或低電阻狀態)。
儘管已出於描述方便起見而描述單一電阻狀態之程式化及感測，但可並行地程式化及感測多個電阻狀態。舉例而言，可在程式化操作期間使用第一偏壓電壓或接地電位(例如，VSS)而對複數個存取電晶體106中之多個存取電晶體之閘極端子進行偏壓，以產生通過複數個基於電阻之儲存元件102中之多個對應基於電阻之儲存元件的寫入電流。作為另一實例，可在感測操作期間使用第一偏壓電壓或接地電位(例如，VSS)而對複數個存取電晶體106中之多個存取電晶體之閘極端子進行偏壓，以產生通過複數個基於電阻之儲存元件102中之多個對應基於電阻之儲存元件的讀取電流。
橫截面圖150說明根據本發明之某些特徵。橫截面圖150說明基於電阻之儲存元件104可形成於存取電晶體108上方。舉例而言，基於電阻之儲存元件104可在中段製程(middle-of-line；MoL)處理階段期間形成於安置於存取電晶體108上之介電區152(例如，氧化物)上。基於電阻之儲存元件104可包括第一電極158、電阻式材料160，及第二電極162。
電極158、162及電阻式材料160具有平面內(或「水平」)組態(例如，其中讀取電流及寫入電流係與基板170(例如，矽基板)之表面172「水平地」被產生，或實質上平行於基板170之表面172被產生)。舉例而言，電極158、162中之每一者及電阻式材料160相對於基板170具有共同距離(而非形成於彼此之「頂部上」，使得每一層與基板170相隔不同距離)。出於進一步說明起見，電阻式材料160與第一電極158之第一界面164實質上垂直於基板170之表面172。電阻式材料160與第二電極162之第二界面166實質上垂直於基板170之表面172。
第一自對準接點(SAC)154及第二SAC 156可鄰近於基於電阻之儲 存元件104、存取電晶體108及介電區152而形成。SAC 154、156中之每一者經組態以將基於電阻之儲存元件104並聯地耦接至存取電晶體108。舉例而言，圖1描繪第一SAC 154之第一側壁鄰近於(例如，接觸)存取電晶體108之源極或汲極(S/D)區且亦鄰近於(例如，接觸)第一電極158。作為另一實例，第二SAC 156之第二側壁鄰近於(例如，接觸)存取電晶體108之另一S/D區且亦鄰近於(例如，接觸)第二電極162。
在製造RRAM裝置100期間，可將SAC 154、156形成於凹穴內(例如，藉由將金屬材料沈積於經蝕刻區內)。在製造程序中，用以形成凹穴之蝕刻程序可不完美，例如，「未對準」或「突增」。出於說明起見，蝕刻程序可部分地蝕刻至電極158、162中。若基於電阻之儲存元件104經設計為串聯地(例如，使用另一金屬層)耦接至存取電晶體108，則填充SAC 154、156可在基於電阻之儲存元件104與存取電晶體108之間造成非預期短路。
圖1之電極158、162可在蝕刻程序期間充當「遮罩」(或充當間隔件)，此可縮減或消除與用於蝕刻程序之單獨遮罩相關聯的成本。此外，基於電阻之儲存元件104與存取電晶體108之並聯組態可縮減用以存取複數個基於電阻之儲存元件102的互連件(例如，金屬線，諸如交叉陣列)之數目，因此縮減裝置成本及電路區域。
出於進一步說明起見，參考圖2至圖17來描述製造程序之說明性實例之某些態樣。應瞭解，製造程序係說明性的，且其他製造程序係在本發明之範疇內。
圖2A說明在製造程序之第一階段期間的裝置200。裝置200可包括參考圖1所描述之基板170。可將複數個源極或汲極區形成於基板170中(例如，使用摻雜程序、植入程序或磊晶程序)。舉例而言，圖2A說明基板170可包括代表性源極或汲極(S/D)區202及代表性汲極或 源極(D/S)區204。S/D區202可對應於圖1之存取電晶體108之第一端子(例如，源極端子)，且D/S區204可對應於存取電晶體108之第二端子(例如，汲極端子)。
裝置200可進一步包括虛設閘極結構210。虛設閘極結構210可包括間隔件212、216、多晶矽區214，及區218(例如，蝕刻終止材料或另一材料)。可使用保形沈積程序，隨後使用方向性蝕刻程序(諸如間隔件程序)，來形成間隔件212、216。作為一說明性實例，可結合替換金屬閘極(replacement metal gate；RMG)程序來形成虛設閘極結構210。在一替代實施中，裝置200可包括使用形成具有多晶矽閘極之電晶體之互補金屬氧化物半導體(CMOS)程序而形成的電晶體。裝置200可包括一或多個淺溝槽隔離(STI)區(圖2A中未圖示)。
圖2B說明圖2A之裝置200的俯視圖。圖2B說明裝置200可包括多個作用區域(例如，高度摻雜區)，諸如作用區域250。作用區域250可包括圖2A之S/D區202及D/S區204。
圖2B亦說明裝置200可包括多個虛設閘極結構，諸如虛設閘極區260。虛設閘極區260包括圖2A之虛設閘極結構210。出於說明起見，虛設閘極區260可包括：間隔件區262，其包括圖2A之間隔件212；多晶矽區264，其包括圖2A之多晶矽區214；及間隔件區266，其包括圖2A之間隔件216。
圖3說明在製造程序之第二階段期間的裝置300。在圖3中，已藉由移除(例如，蝕刻)圖2A之區214、218中之一或多者及藉由形成(例如，沈積)介電材料314、功函數材料316及導電閘極材料317而形成替換金屬閘極(RMG)結構310。出於說明起見，介電材料314可包括高k介電材料(其中k指示介電常數)，且導電閘極材料317可包括金屬閘極材料。
圖3亦說明介電材料320(例如，氧化物材料)可形成於基板170 上。在一些實施中，可使用平坦化程序來平坦化RMG結構310或介電材料320中之一或多者。舉例而言，若介電材料320之厚度大於RMG結構310之厚度，則可平坦化「過多」量之介電材料320(使得RMG結構310與介電材料320具有大致相同的厚度)。
圖4說明在製造程序之第三階段期間的裝置400。圖4描繪已移除(例如，使用蝕刻程序來蝕刻)圖3之RMG結構310之部分以界定凹部410。可使用遮罩或選擇性蝕刻程序(例如，以縮減或避免蝕刻介電材料320)來移除RMG結構310之部分。
圖5說明在製造程序之第四階段期間的裝置500。圖5描繪已形成介電層520(例如，使用保形沈積程序)。舉例而言，介電層520之部分可形成於介電材料320上及圖4之凹部410內(例如，形成於凹部410之側壁上)。作為一說明性實例，介電層520可包括氮化矽材料。介電層520可對應於第一層間介電質(例如，ILD0)。
裝置500亦可包括參考圖1所描述之電極158、162。出於說明起見，可藉由將導電材料沈積(例如，使用非保形沈積程序)於圖4之凹部410內而形成電極158、162。作為一說明性的非限制性實例，可使用間隔件程序(諸如用以形成圖2A之間隔件212、216的相同(或相似)間隔件程序)來形成電極158、162。電極158、162可界定凹穴510(例如，凹穴510可將第一電極158與第二電極162分離)。
圖6說明在製造程序之第五階段期間的裝置600。圖6描繪電阻式材料160已形成於圖5之凹穴510內。舉例而言，可形成(例如，使用沈積程序)電阻式層，且可平坦化電阻式層以形成電阻式材料160。電阻式材料160可包括電阻式氧化物材料，諸如經選擇以用於RRAM應用之特定電阻式氧化物材料。作為一說明性實例，電阻式材料160可包括銅-氧化物(Cu-O)材料，或鉭-氧化物(Ta-O)材料。
圖7說明在製造程序之第六階段期間的裝置700。圖7描繪光阻材 料720已形成(例如，旋塗)於介電層520之部分上。可圖案化(例如，使用遮罩及微影程序)光阻材料720以界定光阻材料720之特定形狀。光阻材料720可鄰接電極158、162及電阻式材料160之表面(例如，頂部表面)。
圖7亦說明區710已選擇性地界定於介電層520中。舉例而言，可藉由應用一選擇性蝕刻程序而產生區710，該選擇性蝕刻程序藉由在將光阻材料720施加於裝置700處之後移除區710內之電極材料及電阻式材料而曝露介電層520之表面。選擇性蝕刻程序可自區710移除電極材料及電阻式材料(而光阻材料720保護其他組件，諸如電極158、162及電阻式材料160)。區710可對應於待形成有選擇電晶體(例如，圖1之選擇電晶體118)的區。在另一說明性製造程序中，選擇性蝕刻程序用以自區710移除電阻式材料，而不自區710移除電極材料。
圖8說明在製造程序之第七階段期間的裝置800。圖8描繪已移除(例如，剝離)圖7之光阻材料720。圖8亦描繪介電層820已形成(例如，沈積)於介電層520、電極158、162及電阻式材料160之表面上。介電層820可對應於第二層間介電質(例如，ILD1)。作為一說明性實例，介電層820可包括氮化矽材料。
圖9說明在製造程序之第八階段期間的裝置900。圖9描繪介電層920已形成於介電層820上。舉例而言，介電層920可對應於第三層間介電質(例如，ILD2)。作為一說明性實例，介電層920可包括氧化矽材料。
圖10A說明在製造程序之第九階段期間的裝置1000。圖10A描繪光阻材料1020已形成(例如，旋塗)於介電層920上且被圖案化(例如，使用遮罩及微影程序)。作為一說明性實例，使用圖案化半導體晶粒之其他部分中之自對準接點的相同光微影遮罩及程序步驟來圖案化光阻材料1020。圖10A亦描繪介電層920之區1010可被曝露(例如，未由 光阻材料1020覆蓋或保護)。
圖10B說明圖10A之裝置1000的俯視圖。圖10B描繪裝置1000可包括圖2B之作用區域250(其包括S/D區202及D/S區204)。
圖10B亦說明裝置1000可包括多個儲存元件區，諸如儲存元件區1060。儲存元件區1060可包括基於電阻之儲存元件104(以及電極158、162及電阻式材料160)。儲存元件區1060可在製造程序之稍後階段被分離成多個基於電阻之儲存元件(例如，基於電阻之儲存元件之列或行)，如下文進一步所描述。
裝置1000亦可包括圖10A之光阻材料1020及光阻材料1070。光阻材料1020可經組態以在蝕刻程序期間保護基於電阻之儲存元件之第一群組(例如，第一「NAND」字串)，且光阻材料1070可經組態以在蝕刻程序期間保護基於電阻之儲存元件之第二群組(例如，第二「NAND」字串)。舉例而言，蝕刻程序可移除未由光阻材料1020、1070保護的儲存元件區1060之部分。使用蝕刻程序來移除儲存元件區1060之部分可界定(例如，分離)基於電阻之儲存元件104(其可在蝕刻程序期間由光阻材料1020保護)及至少第二基於電阻之儲存元件(其可在蝕刻程序期間由光阻材料1070保護)。
圖11說明在製造程序之第十階段期間的裝置1100。圖11描繪已移除(例如，使用蝕刻程序來蝕刻)圖10A及圖10B之區1010。移除區1010可曝露介電層820之區1110。圖11亦描繪已移除(例如，剝離)光阻材料1020。
圖12A說明在製造程序之第十一階段期間的裝置1200。圖12A描繪已移除(例如，使用選擇性蝕刻程序來蝕刻，而介電層820、920充當用於選擇性蝕刻程序之遮罩)圖11之區1110中的圖8之介電層820。舉例而言，選擇性蝕刻程序可蝕刻未由介電層820、920中之一或多者保護的電極材料及電阻式材料(例如，電極158、162及電阻式材料160 之部分)。因此，圖12A之選擇性蝕刻程序可將圖10B之儲存元件區1060分離成多個單獨儲存元件區(例如，藉由自儲存元件區1060「雕刻出」基於電阻之儲存元件104)。
出於進一步說明起見，圖12B描繪圖12A之裝置1200的俯視圖。圖12B說明介電層920(及定位於介電層920下方之介電層820)可在選擇性蝕刻程序期間保護電極158、162及電阻式材料160，且可蝕刻圖10B之儲存元件區1060之其他部分(例如，以曝露介電層520之表面)。介電層920可在選擇性蝕刻程序期間充當遮罩以界定基於電阻之儲存元件之列(例如，圖1之複數個基於電阻之儲存元件102)之材料。圖12B亦說明介電層970可在選擇性蝕刻程序期間充當遮罩以界定基於電阻之儲存元件之另一列之材料。
圖13說明在製造程序之第十二階段期間的裝置1300。裝置1300包括介電層1320。介電層1320可對應於第四層間介電質(例如，ILD3)。舉例而言，作為說明性實例，介電層1320可包括非晶材料，諸如非晶矽(a-Si)或非晶碳(a-C)。
圖14說明在製造程序之第十三階段期間的裝置1400。在圖14中，已平坦化或拋光(諸如使用化學機械平坦化(CMP)程序)圖13之介電層1320，使得圖13之介電層1320之頂部表面與圖9之介電層920之頂部表面處於實質上相同層級。圖9之介電層920之頂部表面可被部分地或完全地曝露。
圖15說明在製造程序之第十四階段期間的裝置1500。在圖15中，已蝕刻(例如，使用選擇性蝕刻程序)圖9至圖14之介電層920。圖15亦描繪已部分地蝕刻圖8之介電層820。圖15亦描繪已蝕刻(例如，使用用以蝕刻介電層920之相同蝕刻程序，或使用一或多種不同蝕刻程序)圖5至圖14之介電層520。舉例而言，蝕刻介電層520可曝露介電層820之部分。
圖16說明在製造程序之第十五階段期間的裝置1600。在圖16中，已界定(例如，使用蝕刻程序)複數個區(例如，接觸孔)。舉例而言，圖16說明可藉由使用蝕刻介電材料320以曝露S/D區202之表面及曝露D/S區204之表面的蝕刻程序而界定區1602及區1604。蝕刻程序亦可界定圖1之介電區152。
用以界定區1602、1604之蝕刻程序可具有特定蝕刻選擇性，其蝕刻一些材料(例如，介電材料)而不蝕刻其他材料(例如，導電材料，諸如金屬)。出於說明起見，圖16描繪已藉由蝕刻程序而部分地蝕刻介電區152、介電材料320、介電層520及介電層1320。圖16亦說明尚未蝕刻(或實質上尚未蝕刻)裝置1600之電極(例如，電極158、162)。與裝置1600之其他材料(例如，介電材料)之抗蝕刻性相比較，電極158、162之材料可對蝕刻程序具有較大抗蝕刻性。在此狀況下，電極158、162可在蝕刻程序期間充當遮罩。因為電極158、162及電阻式材料160具有平面內組態(例如，其中電極158、162及電阻式材料160係「並列地」形成，而非形成於彼此之頂部上)，所以電極158、162可經組態以在蝕刻程序期間保護電阻式材料160免遭蝕刻。
圖17A說明在製造程序之第十六階段期間的圖1之RRAM裝置100的橫截面圖。在圖17A中，複數個SAC已形成於參考圖16所描述之複數個區內。舉例而言，圖17A說明第一SAC 154可形成於圖16之區1602中。作為另一實例，圖17A描繪第二SAC 156可形成於圖16之區1604中。可使用諸如化學氣相沈積(CVD)程序之沈積程序來形成SAC154、156。作為一額外實例，可藉由使用CVD程序將接點材料(例如，鎢)沈積於圖16之區1602、1604中而形成SAC 154、156。可執行平坦化或拋光程序以移除晶圓之頂部表面上的接點材料，以曝露及平滑或平整RRAM裝置100之表面(例如，以平滑或移除RRAM裝置100之一或多種介電材料，諸如圖13至圖16之介電層1320)。
形成SAC 154、156可將S/D區202連接至第一電極158且可將D/S區204連接至第二電極162，以形成圖1之存取電晶體108。存取電晶體108並聯地耦接至基於電阻之儲存元件104。第一SAC 154之側壁可鄰近於第一電極158，且第二SAC 156之側壁可鄰近於第二電極162。
第二電極162可經組態以將電流1706通過電阻式材料160提供至第一電極158。電流1706可經定向成實質上平行於基板170之表面172。
圖17A亦描繪SAC 1702、1704。SAC 1702、1704可連接至選擇電晶體118之端子(例如，源極端子及汲極端子)，但可藉由保留圖8之介電材料820、圖5之介電材料520及圖2之間隔件材料212、216而與閘極隔離。出於進一步說明起見，圖17B描繪RRAM裝置100之俯視圖。
上文所描述之製造程序可使能夠有效地製造包括並聯地連接至存取電晶體之RRAM儲存元件的RRAM裝置。舉例而言，結合基於電阻之儲存元件104之平面內組態來使用SAC 154、156可使電極158、162能夠在蝕刻程序或沈積程序中之一或多者期間保護電阻式材料160。電極158、162可在製造程序期間充當遮罩，此可縮減與使用額外遮罩相關聯之製造成本。
參看圖18，描繪製造裝置之方法之說明性實例且將其整體上指定為1800。舉例而言，方法1800可由執行指令以製造RRAM裝置100之處理器執行。舉例而言，方法1800可包括上文參考說明性製造程序所描述以製造RRAM裝置100之一或多個操作。
方法1800可包括：在1802處，形成第一電極(例如，第一電極158)及第二電極(例如，第二電極162)。舉例而言，可使用非保形沈積程序以將導電材料沈積於介電材料(例如，介電材料320)之凹部(例如，凹部410)之側壁上而同時地形成第一電極158及第二電極162。
方法1800可進一步包括：在1804處，在形成第一電極及第二電極之後，將電阻式材料(例如，電阻式材料160)形成於第一電極與第二 電極之間以形成RRAM裝置(例如，RRAM裝置100)之基於電阻之儲存元件(例如，基於電阻之儲存元件104)。出於進一步說明起見，電阻式材料160與第一電極158之第一界面164可實質上垂直於基板170之表面172。電阻式材料160與第二電極162之第二界面166可實質上垂直於基板170之表面172。
方法1800可視情況包括形成與基於電阻之儲存元件相關聯的存取電晶體(例如，存取電晶體108)之閘極結構(例如，RMG結構310)，且亦可包括將介電材料(例如，介電區152)形成於閘極結構上。可將第一電極、第二電極及電阻式材料形成於介電材料上。舉例而言，方法1800可包括蝕刻介電材料以產生凹部(例如，凹部410)，且可將第一電極及第二電極形成於凹部之側壁上(例如，使用非保形沈積程序)。
方法1800可包括執行蝕刻程序以界定鄰近於基於電阻之儲存元件的第一經蝕刻區(例如，區1602)及第二經蝕刻區(例如，區1604)。在此實例中，第一電極及第二電極在蝕刻程序期間充當遮罩。方法1800亦可包括將第一SAC(例如，第一SAC 154)形成於第一經蝕刻區內且將第二SAC(例如，第二SAC 156)形成於第二經蝕刻區內。第一SAC可耦接至第一電極且耦接至與基於電阻之儲存元件相關聯的存取電晶體(例如，存取電晶體108)之第一端子(例如，S/D區202)。第二SAC可耦接至第二電極且耦接至存取電晶體之第二端子(例如，D/S區204)。
可使用執行指令之處理器來起始、控制或執行方法1800之一或多個操作。舉例而言，可由執行指令之處理器起始形成存取電晶體、第一電極、第二電極及電阻式材料。可由場可程式化閘陣列(FPGA)裝置、特殊應用積體電路(ASIC)、諸如中央處理單元(CPU)之處理單元、數位信號處理器(DSP)、控制器、另一硬體裝置、韌體裝置或其組合起始、控制或執行方法1800之一或多個操作。進一步參考圖20來描述執行指令以起始製造操作之處理器之說明性實例。
參看圖19，描繪電子裝置之特定說明性實施例的方塊圖，且將其整體上指定為1900。作為一說明性實例，電子裝置1900可對應於行動裝置(例如，蜂巢式電話)。在其他實施中，電子裝置1900可對應於電腦(例如，膝上型電腦、平板電腦或桌上型電腦)、可穿戴式電子裝置(例如，個人攝影機、頭戴式顯示器或手錶)、車輛控制系統或主控台、家用電器、機上盒、娛樂單元、導航裝置、個人數位助理(PDA)、電視、調諧器、無線電(例如，衛星無線電)、音樂播放器(例如，數位音樂播放器或攜帶型音樂播放器)、視訊播放器(例如，數位視訊播放器，諸如數位視訊光碟(DVD)播放器或攜帶型數位視訊播放器)、機器人、醫療保健裝置、另一電子裝置，或其組合。
電子裝置1900包括處理器1910，諸如數位信號處理器(DSP)。處理器1910可經組態以執行指令1968。
電子裝置1900可進一步包括記憶體1932。記憶體1932耦接至處理器1910。記憶體1932包括RRAM裝置100。舉例而言，記憶體1932可包括各自對應於基於電阻之儲存元件104的基於電阻之儲存元件之陣列。在一說明性實施中，使用參考圖18之方法1800所描述的一或多個操作來製造記憶體1932。
圖19亦展示耦接至處理器1910且耦接至顯示器1928之顯示控制器1926。編碼器/解碼器(CODEC)1934亦可耦接至處理器1910。揚聲器1936及麥克風1938可耦接至CODEC 1934。圖19亦指示諸如無線控制器及/或收發器之無線介面1940可耦接至處理器1910且耦接至天線1942。
在一特定實施例中，處理器1910、顯示控制器1926、記憶體1932、CODEC 1934及無線介面1940包括於系統級封裝或系統單晶片裝置1922中。此外，輸入裝置1930及電力供應器1944可耦接至系統單晶片裝置1922。此外，在一特定實施例中，如圖19所說明，顯示器 1928、輸入裝置1930、揚聲器1936、麥克風1938、天線1942及電力供應器1944在系統單晶片裝置1922外部。然而，顯示器1928、輸入裝置1930、揚聲器1936、麥克風1938、天線1942及電力供應器1944中之每一者可耦接至系統單晶片裝置1922之組件，諸如耦接至介面或控制器。
在一說明性實例中，一種設備包括用於產生指示與基於電阻之儲存元件(例如，基於電阻之儲存元件104)相關聯之值之電阻狀態的構件(例如，電阻式材料160)。該設備進一步包括用於將電流(例如，電流1706)提供至產生構件的構件(例如，第二電極162)。該設備進一步包括用於自產生構件接收電流的構件(例如，第一電極158)。產生構件與接收構件之第一界面(例如，第一界面164)及產生構件與提供構件之第二界面(例如，第二界面166)實質上垂直於基板之表面(例如，基板170之表面172)。在一說明性實施中，該設備亦包括用於將基於電阻之儲存元件並聯地耦接至存取電晶體(例如，存取電晶體108)的構件(例如，SAC 154、156中之任一者)。耦接構件可具有鄰近於接收構件之側壁。舉例而言，第一SAC 154具有鄰近於第一電極158之側壁。
可使用電腦檔案(例如，RTL、GDSII、GERBER等等)來設計及表示前文所揭示之裝置及功能性。電腦檔案可儲存於電腦可讀媒體上。一些或所有此等檔案可提供至基於此等檔案來製造裝置之製造處置者。所得產品包括晶圓，其接著被切割成晶粒且封裝成積體電路(或「晶片」)。晶片接著用於電子裝置中，諸如圖19之電子裝置1900。圖20描繪電子裝置製造程序2000之特定說明性實施例。
在電子裝置製造程序2000處(諸如在研究電腦2006處)接收物理裝置資訊2002。物理裝置資訊2002可包括表示圖1之RRAM裝置100之至少一個物理性質的設計資訊。舉例而言，物理裝置資訊2002可包括經 由耦接至研究電腦2006之使用者介面2004而鍵入的物理參數、材料特性及結構資訊。研究電腦2006包括處理器2008，諸如一或多個處理核心。處理器2008耦接至電腦可讀媒體，諸如記憶體2010。記憶體2010可儲存電腦可讀指令，其可由處理器2008執行以變換物理裝置資訊2002以符合檔案格式且產生庫檔案2012。
庫檔案2012可包括至少一個資料檔案，其包括經變換設計資訊。舉例而言，庫檔案2012可指定包括圖1之RRAM裝置100的裝置庫。
庫檔案2012可在設計電腦2014處結合電子設計自動化(EDA)工具2020而使用。設計電腦2014包括處理器2016，諸如一或多個處理核心。處理器2016耦接至記憶體2018。EDA工具2020可包括儲存於記憶體2018處之處理器可執行指令，以使設計電腦2014之使用者能夠設計包括圖1之RRAM裝置100的電路。舉例而言，設計電腦2014之使用者可經由耦接至設計電腦2014之使用者介面2024而鍵入電路設計資訊2022。電路設計資訊2022可包括表示裝置(諸如圖1之RRAM裝置100)之至少一個物理性質的設計資訊。出於說明起見，電路設計性質可包括對特定電路及與電路設計中之其他元件之關係的識別、定位資訊、特徵大小資訊、互連資訊，或表示裝置(諸如圖1之RRAM裝置100)之物理性質的其他資訊。
設計電腦2014可經組態以變換電路設計資訊2022以符合檔案格式。出於說明起見，檔案格式可包括資料庫二進位檔案格式，其表示平坦幾何形狀、文字標籤，及關於呈階層格式(諸如圖形資料系統(GDSII)檔案格式)之電路佈局的其他資訊。設計電腦2014可經組態以產生包括經變換設計資訊之資料檔案，諸如包括描述圖1之RRAM裝置100之資訊的GDSII檔案2026。
可在製造程序2028處接收GDSII檔案2026。製造程序2028可基於GDSII檔案2026而製造圖1之RRAM裝置100中之一或多者。在一特定 實施例中，製造程序2028包括圖18之方法1800之一或多個操作。
可將GDSII檔案2026提供至遮罩製造商2030以產生一或多個遮罩，諸如待與光微影處理一起使用之遮罩，其在圖20中被說明為代表性遮罩2032。遮罩2032可在製造程序2028期間用以產生一或多個晶圓2033，其可經測試及分離成晶粒，諸如代表性晶粒2036。晶粒2036可包括圖1之RRAM裝置100。
可使用處理器2034及記憶體2035來起始或控制製造程序2028之操作。記憶體2035可儲存可由處理器2034執行之指令。
製造程序2028可由完全地自動化或部分地自動化的製造系統實施。舉例而言，製造程序2028可根據排程而自動化。製造系統可包括製造裝備(例如，處理工具)以執行一或多個操作以形成裝置。舉例而言，作為說明性實例，製造裝備可經組態以沈積一或多種材料、磊晶地生長一或多種材料、保形地沈積一或多種材料、應用硬質遮罩、應用蝕刻遮罩、執行蝕刻、執行平坦化、形成閘極堆疊(例如，使用金屬閘極程序)、執行淺溝槽隔離(STI)程序，及/或執行標準潔淨1程序。
製造系統可具有分散式架構(例如，階層)。舉例而言，製造系統可包括諸如處理器2034之一或多個處理器、諸如記憶體2035之一或多個記憶體，及/或根據分散式架構而分散之一或多個控制器。分散式架構可包括控制或起始一或多個低層級系統之操作的高層級處理器。舉例而言，製造程序2028之高層級部分可由諸如處理器2034之一或多個處理器起始或控制，且低層級系統可各自包括一或多個對應控制器或可由一或多個對應控制器控制。特定低層級系統之特定控制器可自特定高層級系統接收一或多個指令(例如，命令)，可將子命令發出至從屬模組或程序工具，且可將狀態資料傳達回至高層級處理器。一或多個低層級系統中之每一者可與製造裝備之一或多個對應零件(諸如 一或多個處理工具)相關聯。實例處理工具包括摻雜或沈積工具(例如，分子束磊晶生長工具、可流動化學氣相沈積(FCVD)工具、保形沈積工具，或旋塗沈積工具)及移除工具(例如，化學移除工具、反應性氣體移除工具、氫反應移除工具，或標準潔淨1移除工具)。
在一特定實施例中，製造系統可包括分散於製造系統中之多個處理器。舉例而言，低層級系統組件之控制器可包括處理器，諸如處理器2034。替代地，處理器2034可為製造系統之高層級系統、子系統或組件之部分。在另一實施例中，處理器2034包括在製造系統之各種層級及組件處的分散式處理。
結合所描述之實施例，電腦可讀媒體(例如，記憶體2035)儲存指令，該等指令可由處理器(例如，處理器2034)執行以在製造裝置期間執行操作。裝置可對應於圖1之RRAM裝置100。操作可對應於圖18之方法1800之操作。操作可包括起始形成第一電極(例如，第一電極158)及第二電極(例如，第二電極162)。操作亦可包括：在形成第一電極及第二電極之後，起始將電阻式材料(例如，電阻式材料160)形成於第一電極與第二電極之間以形成RRAM裝置(例如，RRAM裝置100)之基於電阻之儲存元件(例如，基於電阻之儲存元件104)。
可將晶粒2036提供至封裝程序2038。封裝程序2038可將晶粒2036併入至代表性封裝2040中。封裝2040可包括單一晶粒(諸如晶粒2036)或多個晶粒，諸如結合系統級封裝(SiP)配置。封裝2040可經組態以符合一或多個標準或規格，諸如一或多個聯合電子裝置工程委員會(JEDEC)標準。
可諸如使用儲存於電腦2046處之組件庫將關於封裝2040之資訊散佈至各種產品設計者。電腦2046可包括耦接至記憶體2050之處理器2048，諸如一或多個處理核心。可在記憶體2050處將印刷電路板(PCB)工具儲存為處理器可執行指令以處理經由使用者介面2044而自 電腦2046之使用者接收的PCB設計資訊2042。PCB設計資訊2042可包括經封裝裝置在電路板上之物理定位資訊。經封裝裝置可包括圖1之RRAM裝置100。
電腦2046可經組態以變換PCB設計資訊2042以產生資料檔案，諸如GERBER檔案2052。GERBER檔案2052可指示經封裝裝置在電路板上之物理定位資訊，以及電連接之佈局，諸如跡線及通孔。經封裝裝置可包括圖1之RRAM裝置100。在其他實施例中，藉由變換PCB設計資訊2042而產生之資料檔案可具有除了GERBER格式以外之格式。
可在板組裝程序2054處接收GERBER檔案2052，且使用GERBER檔案2052以產生PCB，諸如代表性PCB 2056。可根據由GERBER檔案2052指示之設計資訊來製造PCB 2056。舉例而言，可將GERBER檔案2052上傳至一或多個機器以執行PCB生產程序之一或多個操作。PCB 2056可被填入有包括封裝2040之電子組件以形成代表性印刷電路總成(PCA)2058。
可在產品製造程序2060處接收PCA 2058且將PCA 2058整合至一或多個電子裝置中，諸如第一代表性電子裝置2062及第二代表性電子裝置2064。舉例而言，第一代表性電子裝置2062及/或第二代表性電子裝置2064可包括或對應於圖19之電子裝置1900。第一代表性電子裝置2062及/或第二代表性電子裝置2064可包括行動裝置(例如，蜂巢式電話)、電腦(例如，膝上型電腦、平板電腦、筆記型電腦或桌上型電腦)、機上盒、娛樂單元、導航裝置、個人數位助理(PDA)、監視器(例如，電視監視器或電腦監視器)、電視、調諧器、無線電(例如，衛星無線電)、音樂播放器(例如，數位音樂播放器及/或攜帶型音樂播放器)、視訊播放器(例如，數位視訊播放器，諸如數位視訊光碟(DVD)播放器及/或攜帶型數位視訊播放器)、另一電子裝置，或其組合。
關於圖1至圖20所描述之實施例之一或多個態樣可由庫檔案 2012、GDSII檔案2026及/或GERBER檔案2052表示。關於圖1至圖20所描述之實施例之一或多個態樣可由儲存於以下各者處之資訊表示：研究電腦2006之記憶體2010；設計電腦2014之記憶體2018；電腦2046之記憶體2050；及/或在各種階段(諸如在板組裝程序2054處)使用的一或多個其他電腦或處理器(未圖示)之記憶體。關於圖1至圖20所描述之實施例之一或多個態樣亦可併入至一或多個其他實體實施例中，諸如遮罩2032、晶粒2036、封裝2040、PCA 2058、諸如原型電路或裝置(未圖示)之其他產品，或其任何組合。儘管描繪自物理裝置設計至最終產品之生產的各種代表性階段，但在其他實施例中可使用較少階段或可包括額外階段。相似地，電子裝置製造程序2000可由單一實體執行，或由執行電子裝置製造程序2000之各種階段的一或多個實體執行。
熟習此項技術者將進一步瞭解，結合本文中所揭示之實施例所描述之各種說明性邏輯區塊、組態、模組、電路及演算法步驟可被實施為電子硬體、由處理器執行之電腦軟體，或此兩者之組合。上文已大體上在功能性方面描述各種說明性組件、區塊、組態、模組、電路及步驟。此功能性被實施為硬體抑或處理器可執行指令取決於特定應用及強加於總系統上之設計約束。熟習此項技術者可針對每一特定應用而以變化之方式實施所描述之功能性，但不應將此等實施決策解譯為造成脫離本發明之範疇。
結合本文中所揭示之實施例所描述之方法或演算法之步驟可直接地體現於硬體中、體現於由處理器執行之軟體模組中，或體現於此兩者之組合中。軟體模組可駐留於隨機存取記憶體(RAM)、快閃記憶體、唯讀記憶體(ROM)、可程式化唯讀記憶體(PROM)、可抹除可程式化唯讀記憶體(EPROM)、電可抹除可程式化唯讀記憶體(EEPROM)、暫存器、硬碟、可卸除式磁碟、緊密光碟唯讀記憶體 (CD-ROM)或此項技術中所知的任何其他形式之非暫時性儲存媒體中。例示性儲存媒體耦接至處理器，使得處理器可自儲存媒體讀取資訊及將資訊寫入至儲存媒體。在替代例中，儲存媒體可與處理器成整體。處理器及儲存媒體可駐留於特殊應用積體電路(ASIC)中。ASIC可駐留於計算裝置或使用者終端機中。在替代例中，處理器及儲存媒體可作為離散組件而駐留於計算裝置或使用者終端機中。
提供所揭示之實施例的先前描述以使熟習此項技術者能夠製作或使用所揭示之實施例。在不脫離本發明之範疇的情況下，對此等實施例之各種修改對於熟習此項技術者而言將易於顯而易見，且本文中所界定之原理可應用於其他實施例。因此，本發明並不意欲限於本文中所展示之實施例，而應符合與如由以下申請專利範圍所界定之原理及新穎特徵相一致的最廣泛的可能範疇。
100‧‧‧電阻式隨機存取記憶體(RRAM)裝置
102‧‧‧基於電阻之儲存元件
104‧‧‧基於電阻之儲存元件
105‧‧‧第二基於電阻之儲存元件
106‧‧‧存取電晶體
108‧‧‧存取電晶體
109‧‧‧第二存取電晶體
110‧‧‧接地選擇線
112‧‧‧位元線選擇線
114‧‧‧位元線
116‧‧‧第一選擇電晶體
118‧‧‧第二選擇電晶體
150‧‧‧橫截面圖
152‧‧‧介電區
154‧‧‧第一自對準接點(SAC)
156‧‧‧第二自對準接點(SAC)
158‧‧‧第一電極
160‧‧‧電阻式材料
162‧‧‧第二電極
164‧‧‧第一界面
166‧‧‧第二界面
170‧‧‧基板
172‧‧‧表面

Claims (30)

  1. 一種製造一裝置之方法，該方法包含：形成一第一電極及一第二電極；及在形成該第一電極及該第二電極之後，將一電阻式材料形成於該第一電極與該第二電極之間以形成一電阻式隨機存取記憶體(RRAM)裝置之一基於電阻之儲存元件。
  2. 如請求項1之方法，其中使用一非保形沈積程序以將導電材料沈積於一介電材料之凹部之側壁上而同時地形成該第一電極及該第二電極。
  3. 如請求項1之方法，其中該電阻式材料與該第一電極之一第一界面及該電阻式材料與該第二電極之一第二界面實質上垂直於一基板之一表面。
  4. 如請求項1之方法，其進一步包含：形成與該基於電阻之儲存元件相關聯的一存取電晶體之一閘極結構；及將一介電材料形成於該閘極結構上，其中該第一電極、該第二電極及該電阻式材料形成於該介電材料上。
  5. 如請求項4之方法，其進一步包含蝕刻該介電材料以產生一凹部，且其中該第一電極及該第二電極形成於該凹部之側壁上。
  6. 如請求項1之方法，其進一步包含執行一蝕刻程序以界定鄰近於該基於電阻之儲存元件的一第一經蝕刻區及一第二經蝕刻區。
  7. 如請求項6之方法，其中該第一電極及該第二電極在該蝕刻程序期間充當一遮罩。
  8. 如請求項6之方法，其進一步包含將一第一自對準接點(SAC)形 成於該第一經蝕刻區內且將一第二SAC形成於該第二經蝕刻區內。
  9. 如請求項8之方法，其中該第一SAC耦接至該第一電極且耦接至與該基於電阻之儲存元件相關聯的一存取電晶體之一第一端子，且其中該第二SAC耦接至該第二電極且耦接至該存取電晶體之一第二端子。
  10. 一種電腦可讀媒體，其儲存指令，該等指令可由一處理器執行以在一製造程序期間執行操作，該等操作包含：起始形成一第一電極及一第二電極；及在形成該第一電極及該第二電極之後，起始將一電阻式材料形成於該第一電極與該第二電極之間以形成一電阻式隨機存取記憶體(RRAM)裝置之一基於電阻之儲存元件。
  11. 如請求項10之電腦可讀媒體，其中使用一非保形沈積程序以將導電材料沈積於一介電質之一經蝕刻區之側壁上而同時地形成該第一電極及該第二電極。
  12. 如請求項10之電腦可讀媒體，其中該電阻式材料與該第一電極之一第一界面及該電阻式材料與該第二電極之一第二界面實質上垂直於一基板之一表面。
  13. 如請求項10之電腦可讀媒體，該等操作進一步包含：起始形成與該基於電阻之儲存元件相關聯的一存取電晶體之一閘極結構；及起始將一介電材料形成於該閘極結構上，其中該第一電極、該第二電極及該電阻式材料形成於該介電材料上。
  14. 如請求項13之電腦可讀媒體，該等操作進一步包含起始一蝕刻程序以蝕刻該介電材料以產生一凹穴，其中該第一電極及該第 二電極形成於該凹穴之側壁上。
  15. 如請求項10之電腦可讀媒體，該等操作進一步包含起始一蝕刻程序以界定鄰近於該基於電阻之儲存元件的一第一經蝕刻區及一第二經蝕刻區。
  16. 如請求項15之電腦可讀媒體，其中該第一電極及該第二電極在該蝕刻程序期間充當一遮罩。
  17. 如請求項15之電腦可讀媒體，該等操作進一步包含起始將一第一自對準接點(SAC)形成於該第一經蝕刻區內且將一第二SAC形成於該第二經蝕刻區內。
  18. 如請求項17之電腦可讀媒體，其中該第一SAC耦接至該第一電極且耦接至與該基於電阻之儲存元件相關聯的一存取電晶體之一第一端子，且其中該第二SAC耦接至該第二電極且耦接至該存取電晶體之一第二端子。
  19. 一種設備，其包含：一基於電阻之儲存元件之一第一電極；該基於電阻之儲存元件之一第二電極；及該基於電阻之儲存元件之一電阻式材料，其中該電阻式材料與該第一電極之一第一界面及該電阻式材料與該第二電極之一第二界面實質上垂直於一基板之一表面。
  20. 如請求項19之設備，其進一步包含：複數個基於電阻之儲存元件，其包括該基於電阻之儲存元件且進一步包括串聯地耦接至該基於電阻之儲存元件的一第二基於電阻之儲存元件；及複數個存取電晶體，其包括一第一存取電晶體，該第一存取電晶體並聯地耦接至該基於電阻之儲存元件，該複數個存取電晶體進一步包括一第二存取電晶體，該第二存取電晶體並聯地 耦接至該第二基於電阻之儲存元件，該第二存取電晶體串聯地耦接至該第一存取電晶體。
  21. 如請求項20之設備，其進一步包含：一第一選擇電晶體，其耦接至該複數個存取電晶體；及一接地選擇線，其耦接至該第一選擇電晶體之一第一閘極端子。
  22. 如請求項21之設備，其進一步包含：一第二選擇電晶體，其耦接至該複數個存取電晶體；一位元線選擇線，其耦接至該第二選擇電晶體之一第二閘極端子；及一位元線，其耦接至該第二選擇電晶體之一源極或汲極(S/D)端子。
  23. 如請求項19之設備，其中該第二電極經組態以將一電流通過該電阻式材料而提供至該第一電極，該電流經定向成實質上平行於該基板之該表面，且其中該基於電阻之儲存元件具有相對於該基板之該表面的一平面內組態。
  24. 如請求項19之設備，其進一步包含：一存取電晶體，其與該基於電阻之儲存元件相關聯；及一介電區，其形成於該存取電晶體之一閘極結構上，其中該第一電極、該第二電極及該電阻式材料形成於該介電區上。
  25. 如請求項24之設備，其進一步包含：一第一自對準接點(SAC)，其耦接至該第一電極且耦接至該存取電晶體之一第一端子；及一第二SAC，其耦接至該第二電極且耦接至該存取電晶體之一第二端子。
  26. 如請求項25之設備，其中該第一SAC及該第二SAC將該基於電阻之儲存元件與該存取電晶體並聯地耦接，其中該第一SAC之一第一側壁鄰近於該第一電極，且其中該第二SAC之一第二側壁鄰近於該第二電極。
  27. 一種設備，其包含：用於產生指示與一基於電阻之儲存元件相關聯之一值之一電阻狀態的構件；用於將一電流提供至該產生構件的構件；及用於自該產生構件接收該電流的構件，其中該產生構件與該接收構件之一第一界面及該產生構件與該提供構件之一第二界面實質上垂直於一基板之一表面。
  28. 如請求項27之設備，其中該產生構件包括一電阻式材料，其中該接收構件包括一第一電極，且其中該提供構件包括一第二電極。
  29. 如請求項27之設備，其進一步包含用於將該基於電阻之儲存元件並聯地耦接至一存取電晶體的構件，該耦接構件具有鄰近於該接收構件之一側壁。
  30. 如請求項29之設備，其中該耦接構件包括一第一自對準接點(SAC)及一第二SAC。
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