JPWO2010026956A1 - 半導体装置及びその製造方法 - Google Patents

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Abstract

半導体装置は、素子配線（２）と素子最上層配線（４）と配線層（８−１０）とバンプ（７）とを具備する。素子配線（２）は、半導体素子を有する半導体基板（１）上に絶縁層（５０）を介して設けられる。素子最上層配線（４）は、素子配線（２）上に設けられる。配線層（８−１０）は、素子最上層配線（４）上に設けられたスーパーコネクト絶縁層（９）とスーパーコネクトビア（８）とスーパーコネクト配線（１０）を備える。バンプ（７）は、スーパーコネクト配線（１０）上に設けられる。素子最上層配線（４）は、信号用パッド（４ｓ）と電源用パッド（４ｖ）とグランド用パッド（４ｇ）を備える。信号用パッド（４ｓ）の面積は、電源用パッド（４ｖ）及びグランド用パッド（４ｇ）の面積よりも小さい。電源用パッド（４ｖ）及びグランド用パッド（４ｇ）の少なくとも一つに複数のスーパーコネクトビア（８）が設けられる。

Description

本発明は、半導体装置及びその製造方法に関し、特に、微細な半導体素子用の多層配線及びスーパーコネクト配線の両方を具備する半導体装置及びその製造方法に関する。
スーパーコネクト配線を用いた半導体装置としては特開２００２−１７０９２８号公報がある。その特開２００２−１７０９２８号公報には、微細な半導体素子用の配線層と巨大配線層（スーパーコネクト配線層）とその切り替え回路とを有する半導体装置が開示されている。スーパーコネクト配線層の配線間隔は半導体素子用の配線層の配線間隔と比較して大きいため、配線の寄生容量が小さいこと、及び電気抵抗が小さいことが開示されている。また、特開２００２−９３９４６号公報には、低弾性で厚い応力緩和層が半導体素子上のパッドと外部端子用のランドの間に設けられていて、厚い応力緩和層によって半導体内部配線とランドへの引き出し配線間の静電容量を低減できることが示されている。
関連する技術として、特開２００４−９５６１４号公報に多層基板及び半導体装置が開示されている。この多層基板は、絶縁材と、グランド層と、電源層と、信号層と、電源ランドと、信号ランドと、最下層グランド層とを設けてなる。グランド層は、該絶縁材内に形成されると共にグランドビアにより層間接続される。電源層は、前記絶縁材内に形成されると共に電源ビアにより層間接続される。信号層は、前記絶縁材内に形成されると共に信号ビアにより層間接続される。電源ランドは、前記絶縁材の最下層に形成され、前記電源層と接続されると共に外部接続される。信号ランドは、前記絶縁材の最下層に形成され、前記信号層と接続されると共に外部接続される。最下層グランド層は、前記絶縁材の最下層に形成され、前記電源ランド及び前記信号ランドの形成位置を除き形成されると共に前記グランド層と接続される。
また、特開平９−３０６９１７号公報に半導体集積回路装置およびその製造方法が開示されている。この半導体集積回路装置は、半導体チップ上に設けられたパッドと、パッケージ上に設けた金属電極とが、はんだバンプにより接続される。この半導体集積回路装置では、前記パッドのうち、高周波信号の入出力に用いられる高周波入出力パッドの面積が、高周波信号の入出力に用いられないその他のパッドの面積と比較して小さい。
また、特開２００６−２８７０４８号公報に半導体装置が開示されている。この半導体装置は、半導体チップと、上記半導体チップの表面を覆う封止樹脂層と、上記封止樹脂層を貫通して設けられ、封止樹脂層の表面側に設けられる外部電極を支えるためのポストとを有する。上記ポストは、１つの外部電極に対し複数本が設けられている。
特開２００２−１７０９２８号公報 特開２００２−９３９４６号公報 特開２００４−９５６１４号公報 特開平９−３０６９１７号公報 特開２００６−２８７０４８号公報
ところが、上記文献記載に記載の技術では、スーパーコネクト配線間や応力緩和層の上下における寄生容量を低減することは可能となっても、半導体素子とスーパーコネクト配線との全体構造が最適化されていないため、特に１０Ｇｂｐｓを越える高速信号を扱う場合、信号品質が劣化するという課題があった。
図１は、典型的な半導体装置の構成を示す断面図である。この半導体装置は、トランジスタ回路（図示されず）を含む半導体基板１０１上に、複数の絶縁層１５０内に設けられ、半導体素子配線用ビア１０３で接続された半導体素子配線１０２を有する。その半導体装置は、さらにその上に、この半導体素子配線１０２と実質上同等のプロセス装置を用いて形成される半導体素子最上層配線１０４が存在する。この半導体素子最上層配線１０４は、電源用パッド１０４ｖ、グランド用パッド１０４ｇ、信号用パッド１０４ｓ、及びそれ以外の引き回し配線１０４ｍを備えている。電源用パッド１０４ｖ、グランド用パッド１０４ｇ、及び信号用パッド１０４ｓはほぼ等しい大きさである。この半導体素子最上層配線１０４上にはカバー膜１０５を介してアンダーバンプメタライゼーション（ＵＢＭ）１０６が形成され、電源用パッド１０４ｖ、グランド用パッド１０４ｇ、信号用パッド１０４ｓがそれぞれ外部接続端子であるバンプ１０７と接続されている。
ここで、電源用パッド１０４ｖ、グランド用パッド１０４ｇ、及び信号用パッド１０４ｓがほぼ等しい大きさとなっている理由は、以下のとおりである。バンプ１０７が例えばＳｎとＡｇの合金からなり、めっきで所望の領域に金属層を形成した後、リフローによって図１のバンプ１０７に示すような形状に整形するような場合、上記３種類のパッドの大きさを等しくしないと、ＵＢＭ１０６を含むボール状のバンプ１０７のサイズが異なってしまい、外部との良好な接続を確保できないためである。バンプ材料を印刷で形成したり、球状のボールを振り込んだりするような場合でも、同様の理由により、電源用パッド１０４ｖ、グランド用パッド１０４ｇ、及び信号用パッド１０４ｓがほぼ等しい大きさとなっている。
しかし、図１に示すような構造では、半導体装置が特に１０Ｇｂｐｓを越える超高速で動作する場合、特に信号線の入出力が不安定になり、半導体装置とその外部との信号のやりとりができないという課題が発明者の鋭意研究の結果、明らかとなった。同時に、発明者の研究の結果、その原因は、半導体素子最上層配線１０４における信号用パッド１０４ｓと下層の半導体素子配線１０２とのカップリング容量が大きく、信号品質を劣化させていたためであることが明らかとなった。
その解決策として、配線の厚さや絶縁膜の厚さが半導体素子配線や半導体素子絶縁膜の数倍（例示：３〜１０倍）の寸法を有するスーパーコネクト技術を用いて、寄生容量を低減する方法が考えられる。図２は、典型的な半導体装置にスーパーコネクト技術を適用した構成を示す断面図である。この場合、半導体素子最上層配線１０４上に厚いスーパーコネクト絶縁膜１０９と厚いスーパーコネクト配線１１０（スーパーコネクトビア１０８で半導体素子最上層配線１０４と接続）が単に形成されただけの構成となる。そのため、スーパーコネクト絶縁膜１０９を介したスーパーコネクト配線１１０と他の部分の寄生容量は低減できるものの、本質的な課題である信号用パッド１０４ｓと下層の半導体素子配線１０２との間には、依然として大きな寄生容量が存在してしまい、伝送特性が劣化した。寄生容量のような伝送特性を劣化させる諸要因を抑制し、高速信号伝送における信号品質の劣化を抑制することが可能な技術が望まれる。
本発明の目的は、高速信号の品質の劣化を抑制して、その信号を入出力することが可能な半導体装置及び半導体装置の製造方法を提供することにある。
本発明の半導体装置は、素子配線と、素子最上層配線と、配線層と、バンプとを具備している。素子配線は、半導体素子を有する半導体基板上に複数の絶縁層を介して設けられている。素子最上層配線は、素子配線上に設けられている。配線層は、素子最上層配線上に設けられたスーパーコネクト絶縁層とスーパーコネクトビアとスーパーコネクト配線を備える。バンプは、スーパーコネクト配線上に設けられている。素子最上層配線は、信号用パッドと電源用パッドとグランド用パッドを備えている。信号用パッドの面積は、電源用パッド及びグランド用パッドの面積よりも小さい。電源用パッド及びグランド用パッドの少なくとも一つに複数のスーパーコネクトビアが設けられている。
また、本発明の半導体装置の製造方法は、（ａ）半導体基板上に半導体素子を形成する工程と、（ｂ）半導体基板上に複数の絶縁層を介して設けられた素子配線を形成する工程と、（ｃ）素子配線上に、信号用パッドと電源用パッドとグランド用パッドを備える素子最上層配線を形成する工程と、（ｄ）素子最上層配線上に、絶縁層の５倍以上の厚さを有するスーパーコネクト絶縁層と、スーパーコネクト絶縁層内に埋め込まれたスーパーコネクトビアとを形成する工程と、（ｅ）スーパーコネクトビア上に、配線厚さが素子配線及び素子最上層配線の３倍以上の厚さを有するスーパーコネクト配線を形成する工程と、（ｆ）スーパーコネクト配線上に形成されるバンプを形成する工程とを具備している。（ｃ）工程は、（ｃ１）信号用パッドの面積を、電源用パッド及びグランド用パッドよりも小さくする工程を備えている。（ｄ）工程は、（ｄ１）電源用パッドとグランド用パッドの少なくとも一つに複数のスーパーコネクトビアを形成する工程を備えている。
本発明により、高速信号の品質の劣化を抑制して、その信号を入出力することが可能となる。
図１は典型的な半導体装置の構成を示す断面図である。 図２は典型的な半導体装置にスーパーコネクト技術を適用した構成を示す断面図である。 図３は本発明の第１の実施の形態に係る半導体装置の構成を示す断面図である。 図４Ａは本発明の第１の実施の形態に係る半導体装置の製造方法の工程を示す断面図である。 図４Ｂは本発明の第１の実施の形態に係る半導体装置の製造方法の工程を示す断面図である。 図４Ｃは本発明の第１の実施の形態に係る半導体装置の製造方法の工程を示す断面図である。 図５Ａは本発明の第１の実施の形態に係る半導体装置の製造方法の工程を示す断面図である。 図５Ｂは本発明の第１の実施の形態に係る半導体装置の製造方法の工程を示す断面図である。 図６は本発明の第２の実施の形態に係る半導体装置の構成を示す断面図である。 図７は本発明の第３の実施の形態に係る半導体装置の構成を示す断面図である。 図８は本発明の第４の実施の形態に係る半導体装置の構成を示す断面図である。 図９Ａは図８におけるグランドプレーンと電源プレーンの様子を示す上面図である。 図９Ｂは図８におけるグランドプレーンと電源プレーンの様子を示す上面図である。 図１０は本発明の第５の実施の形態に係る半導体装置の構成を示す断面図である。 図１１Ａは図１０におけるグランドプレーンと電源プレーンの様子を示す上面図である。 図１１Ｂは図１０におけるグランドプレーンと電源プレーンの様子を示す上面図である。 図１２Ａは従来技術の半導体装置における信号特性を示すグラフである。 図１２Ｂは本発明の半導体装置における信号特性を示すグラフである。
以下、本発明の半導体装置及びその製造方法の実施の形態に関して、添付図面を参照して説明する。
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置の構成について説明する。図３は、本発明の第１の実施の形態に係る半導体装置の構成を示す断面図である。半導体装置は、半導体基板１、半導体素子配線２、半導体素子配線用ビア３、半導体素子最上層配線４、スーパーコネクト絶縁層９、スーパーコネクトビア８、スーパーコネクト配線１０、及びバンプ７を具備する。
半導体基板１は、トランジスタ回路（図示されず）を含む半導体製の基板である。半導体素子配線２は、複数の絶縁層５０内の各配線層に設けられ、半導体素子配線用ビア３で接続された配線である。半導体素子最上層配線４は、半導体素子配線２の上部の配線層に設けられ、半導体素子配線２と実質上同等のプロセス装置を用いて形成された配線である。この半導体素子最上層配線４は、電源用パッド４ｖ、グランド用パッド４ｇ、信号用パッド４ｓ、及びそれ以外の引き回し配線４ｍを備える。スーパーコネクト絶縁層９は、半導体素子最上層配線４を覆うように設けられている。スーパーコネクトビア８は、半導体素子最上層配線４上部に接続され、スーパーコネクト絶縁層９を貫通するように設けられている。このスーパーコネクトビア８は、電源用スーパーコネクトビア８ｖ、グランド用スーパーコネクトビア８ｇ、及び信号用スーパーコネクトビア８ｓを備える。スーパーコネクト配線１０は、スーパーコネクト絶縁層９上に設けられ、電源用スーパーコネクトビア８ｖ、グランド用スーパーコネクトビア８ｇ、及び信号用スーパーコネクトビア８ｓ上部に接続されている。バンプ７は、スーパーコネクト配線１０上に外部接続端子として形成されている。
本発明では、スーパーコネクト絶縁層９、電源用スーパーコネクトビア８ｖ、グランド用スーパーコネクトビア８ｇ、信号用スーパーコネクトビア８ｓ、及びスーパーコネクト配線１０は、半導体素子配線１０２や半導体素子最上層配線４とは実質上異なるプロセス装置を用いて形成されている。スーパーコネクト配線１０の厚さは、半導体素子配線２や半導体素子最上層配線４の厚さの３倍以上あることが好ましい。また、スーパーコネクト絶縁層９の厚さは、半導体素子配線２や半導体素子最上層配線４の間に介在する絶縁層５０（一層分）の厚さの５倍以上あることが好ましい。
また、図３に示されるように、信号用スーパーコネクトビア８ｓと接続される半導体素子最上層配線４のパッドにおいて、信号用パッド４ｓの面積が他の電源用パッド４ｖやグランド用パッド４ｇの面積と比較して小さいことが本実施の形態の一つの特徴である。更に、信号用パッド４ｓの面積が信号用スーパーコネクトビア８ｓの形成マージンの許す範囲内で限りなく小さいほうがより好ましい。
さらに、図３に示されるように、電源用パッド４ｖは、電源用パッド４ｖ一つあたり複数（この場合は二つ）の電源用スーパーコネクトビア８ｖでスーパーコネクト配線１０に接続されていることが好ましい。同様に、グランド用パッド４ｇは、グランド用パッド４ｇ一つあたり複数（この場合は二つ）のグランド用スーパーコネクトビア８ｇでスーパーコネクト配線１０に接続されていることも本実施の形態の一つの特徴である。ここで、各ビアの数は電源用パッド４ｖやグランド用パッド４ｇの大きさの許す範囲内で多い方が好ましい。
図３に示される本実施の形態では、信号用パッド４ｓの面積を相対的に小さくし、より好ましくは限りなく小さくすることにより、信号用パッド４ｓと下層の半導体素子配線２との間のカップリング容量を減少させている。これにより、信号用パッド４ｓの寄生容量が減少し、高速信号の品質を劣化させることなく、その信号を入出力することが可能となる。すなわち、スーパーコネクト技術と信号用パッド４ｓの面積低減を組み合わせることにより、特に１０Ｇｂｐｓ以上の高速信号伝送における寄生容量成分が大きく低減される。それにより、信号品質の劣化が抑制され、十分なマージンでの信号のやりとりが可能となる。
更に、電源用パッド４ｖ及びグランド用パッド４ｇの少なくとも一つ以上に二つのスーパーコネクトビアが設けられているため、電源及びグランドの抵抗やインダクタンスを低減することができる。それにより、特に高速動作時の電圧低下や同時スイッチングノイズを低減することが可能となる。ここで、電源用パッド４ｖとグランド用パッド４ｇに設けるスーパーコネクトビアの数は二つに限定されることなく、設計の許す限り多い方が好ましい。また、スーパーコネクトビアの直径を変化させても良い。ただし、一般的には同一層内でのビア径はなるべく揃っている方が、製造歩留まり上好ましい。
図１２Ａ及び図１２Ｂは、従来技術の半導体装置及び本発明による半導体装置の各々における信号特性を示すグラフである。図１２Ａは従来技術の半導体装置であり、図１２Ｂは本発明の半導体装置である。縦軸は振幅（Ｖ）を示し、横軸は時間（ｓｅｃ．）を示す。このグラフは、信号特性として、１０Ｇｂｐｓに対するアイパターンを示している。従来技術（図１２Ａ）ではアイがほとんど開口せず、信号品質が劣化しているのに対し、本発明（図１２Ｂ）ではアイの開口が見られ、信号品質が劣化が無く超高速伝送が可能となっていることがわかる。
次に、本発明の第１の実施の形態に係る半導体装置の製造方法について説明する。図４Ａ、図４Ｂ、図４Ｃ及び図５Ａ、図５Ｂは、本発明の第１の実施の形態に係る半導体装置の製造方法の工程を示す断面図である。
まず、図４Ａに示されるように、シリコンなどの半導体基板１の上にトランジスタ回路（図示されず）を形成する。続いて、図４Ｂに示されるように、リソグラフィーとめっき法等のプロセスを用いて複数の絶縁層５０内に設けられ、半導体素子配線用ビア３で接続された半導体素子配線２を形成する。続いて、半導体素子配線２の場合と実質上同等のプロセス装置を用いて半導体素子最上層配線４を形成する。このとき、従来の半導体素子の設計を変更する必要は無く、半導体素子最上層配線４の中で、電源用パッド４ｖと信号用パッド４ｓとグランド用パッド４ｇの大きさはほぼ同一であっても構わない。次に、図４Ｃに示されるように、レーザ等により、信号用パッド４ｓを形成する金属配線の一部に切れ込み（Ａ部）を入れ、信号用パッド４ｓの中心部分のみを孤立させて面積を小さくする。
続いて、図５Ａに示されるように、電源用パッド４ｖ、信号用パッド４ｓ（中心部）、及びグランド用パッド４ｇ上に、それぞれ電源用スーパーコネクトビア８ｖ、信号用スーパーコネクトビア８ｓ、及びグランド用スーパーコネクトビア８ｇを形成する。ただし、一つの電源用パッド４ｖに設ける電源用スーパーコネクトビア８ｖの数、及び一つのグランド用パッド４ｇに設けるグランド用スーパーコネクトビア８ｇの数は、いずれも二つ以上とする。次に、半導体素子最上層配線４を埋め込まれた絶縁層５０やスーパーコネクトビア８を覆うようにスーパーコネクト絶縁膜９をスピンコートやプレス、またはラミネートにより形成する。そして、ＣＭＰなどの研磨手法を用いてスーパーコネクト絶縁膜９の表面を平坦化する。そのとき、スーパーコネクトビア８の上部は表面に剥き出しになっている。さらにその上に、スーパーコネクトビア８と接続されるスーパーコネクト配線１０を、半導体素子配線２や半導体素子最上層配線４とは実質上異なるプロセス装置を用いて所定の形状で形成する。最後に、図５Ｂに示されるように、スーパーコネクト配線１０上に外部接続端子であるバンプ７を形成し、半導体装置が完成する。このとき、スーパーコネクト配線１０の厚さは、半導体素子配線２や半導体素子最上層配線４の厚さの３倍以上（例示：４倍）とする。また、スーパーコネクト絶縁層９の厚さは、半導体素子配線２や半導体素子最上層配線４の間に介在する絶縁層５０（一層分）の厚さの５倍以上（例示：６倍）とする。
以上のようにして、本実施の形態に係る半導体装置を製造することができる。
なお、上記例では、図４Ｂにおいて、従来の半導体素子の設計を変更せず、電源用パッド４ｖと信号用パッド４ｓとグランド用パッド４ｇをほぼ同一の大きさで形成し、その後に図４Ｃにおいて、レーザ等により、信号用パッド４ｓの面積を小さくしている。しかし、本発明はこの例に限定されるものではない。すなわち、図４Ｂにおいて、従来の半導体素子の設計を変更し、電源用パッド４ｖ及びグランド用パッド４ｇよりも、信号用パッド４ｓの面積を小さく形成することも可能である。その場合、レーザ等による信号パッド４ｓの縮小化工程（図４Ｃ）を不要とすることができる。
本実施の形態により、高価な半導体素子用の設計マスクを変更することなく、信号線の寄生容量成分を低減させ、高速信号の信号品質の劣化を抑制して、その信号を入出力することが可能な半導体装置を製造することができる。
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置の構成について説明する。図６は、本発明の第２の実施の形態に係る半導体装置の構成を示す断面図である。半導体装置は、半導体基板１、半導体素子配線２、半導体素子配線用ビア３、半導体素子最上層配線４、スーパーコネクト絶縁層９、スーパーコネクトビア８、スーパーコネクト配線１０、及びバンプ７を具備する。ここで、半導体基板１、半導体素子配線２、半導体素子配線用ビア３、及び半導体素子最上層配線４については、第１の実施の形態と同様である。
スーパーコネクト絶縁層９は、半導体素子最上層配線４（電源用パッド４ｖ、信号用パッド４ｓ、グランド用パッド４ｇ）を覆うように設けられている。スーパーコネクト絶縁層９として、スーパーコネクト絶縁層９ａ、９ｂ、９ｃがこの順に積層されている。スーパーコネクトビア８として、スーパーコネクトビア８ａ、８ｂ、８ｃが半導体素子最上層配線４上部に電気的に接続され、それぞれスーパーコネクト絶縁層９ａ、９ｂ、９ｃを貫通するように設けられている。スーパーコネクトビア８ａは、電源用パッド４ｖ上に設けられた電源用スーパーコネクトビア８ｖａ、信号用パッド４ｓ上に設けられた信号用スーパーコネクトビア８ｓａ、グランド用パッド４ｇ上に設けられたグランド用スーパーコネクトビア８ｇａを有する。スーパーコネクトビア８ｂは、電源用スーパーコネクトビア８ｖｂ、信号用スーパーコネクトビア８ｓｂ、グランド用スーパーコネクトビア８ｇｂを有する。スーパーコネクトビア８ｃは、電源用スーパーコネクトビア８ｖｃ、信号用スーパーコネクトビア８ｓｃ、グランド用スーパーコネクトビア８ｇｃを有する。スーパーコネクト配線１０は、スーパーコネクト絶縁層９上に設けられ、スーパーコネクトビア８上部に接続されている。スーパーコネクト配線１０は、スーパーコネクト絶縁層９ａ上に設けられスーパーコネクトビア８ａ上部に接続されたスーパーコネクト配線１０ａ、スーパーコネクト絶縁層９ｂ上に設けられスーパーコネクトビア８ｂ上部に接続されたスーパーコネクト配線１０ｂ、スーパーコネクト絶縁層９ｃ上に設けられスーパーコネクトビア８ｃ上部に接続されたスーパーコネクト配線１０ｃを備える。バンプ７は、スーパーコネクト配線１０ｃ上に外部接続端子として形成されている。
ここで、スーパーコネクト絶縁層９ａ、９ｂ、９ｃ、電源用スーパーコネクトビア８ｖａ、８ｖｂ、８ｖｃ、グランド用スーパーコネクトビア８ｇａ、８ｇｂ、８ｇｃ、信号用スーパーコネクトビア８ｓａ、８ｓｂ、８ｓｃ、及びスーパーコネクト配線１０ａ、１０ｂ、１０ｃは、半導体素子配線２や半導体素子最上層配線４とは実質上異なるプロセス装置を用いて形成されている。また、スーパーコネクト配線１０ａ、１０ｂ、１０ｃの厚さは、半導体素子配線２や半導体素子最上層配線４の厚さの３倍以上あることが好ましい。また、スーパーコネクト絶縁層９ａ、９ｂ、９ｃの厚さは、半導体素子配線２や半導体素子最上層配線４の間に介在する絶縁層の厚さの５倍以上あることが好ましい。
図６に示されるように、本実施の形態では、電源用スーパーコネクトビア８ｖａ、８ｖｂ、８ｖｃ、グランド用スーパーコネクトビア８ｇａ、８ｇｂ、８ｇｃ、信号用スーパーコネクトビア８ｓａ、８ｓｂ、８ｓｃと接続される半導体素子最上層配線４のパッドにおいて、信号用パッド４ｓの大きさが他の電源用パッド４ｖやグランド用パッド４ｇの面積よりも小さい。加えて、スーパーコネクト絶縁膜９ａ、９ｂ、９ｃ及びスーパーコネクト配線１０ａ、１０ｂ、１０ｃが多層構造（本実施の形態では三層）となっている。更に、電源用パッド４ｖやグランド用パッド４ｇが、それらの接続先であるバンプ７を電源用パッド４ｖやグランド用パッド４ｇに投影した面積よりも大きな領域まで延在している（電源用パッド４ｖやグランド用パッド４ｇの面積が、バンプ７の横断面積よりも広い）ことが本実施の形態の一つの特徴である。
ここで、第１の実施の形態で説明したように、信号用パッド４ｓの面積は、信号用スーパーコネクトビア８ｓａの形成マージンの許す範囲内で、限りなく小さい方が好ましい。電源用パッド４ｖやグランド用パッド４ｇの面積は、信号用パッド４ｓや引き回し配線４ｍの専有面積と配線間の設計および製造マージンの許す範囲内で大きい方が好ましい。
更に、電源用パッド４ｖは、電源用パッド４ｖ一つあたり複数（この場合は二つ）の電源用スーパーコネクトビア８ｖａ、８ｖｂ、８ｖｃで電源用パッド用のスーパーコネクト配線１０ａ、１０ｂ、１０ｃと接続されている。同様に、グランド用パッド４ｇは、グランド用パッド４ｇ一つあたり複数（この場合は二つ）のグランド用スーパーコネクトビア８ｇａ、８ｇｂ、８ｇｃでグランド用パッド用のスーパーコネクト配線１０ａ、１０ｂ、１０ｃと接続されている。このことも本実施の形態の一つの特徴である。
なお、本実施の形態に係る半導体装置の製造方法については、スーパーコネクトビア８、スーパーコネクト絶縁膜９及びスーパーコネクト配線１０を三層重ねる他は、第１の実施の形態（図４Ａ、図４Ｂ、図４Ｃ及び図５Ａ、図５Ｂ）と同様であるのでその説明を省略する。
本実施の形態により第１の実施の形態と同様の効果を得ることが出来る。加えて、本実施の形態の構造により、第１の実施の形態と比較して、半導体素子配線付近の電源・グランドの寄生容量が大きくなる。その容量がデカップリングキャパシタとして作用することで、スイッチングノイズを低減することができ、半導体装置の動作をさらに安定化させることができる。同時に、スーパーコネクト配線を多層化することにより、信号線に乗る寄生容量をさらに低減させることができる。その結果、さらなる高速信号の安定伝送を可能とすることができる。
（第３の実施の形態）
本発明の第３の実施の形態に係る半導体装置の構成について説明する。図７は、本発明の第３の実施の形態に係る半導体装置の構成を示す断面図である。半導体装置は、半導体基板１、半導体素子配線２、半導体素子配線用ビア３、半導体素子最上層配線４、スーパーコネクト絶縁層９、スーパーコネクトビア８、スーパーコネクト配線１０、及びバンプ７を具備する。ここで、各構成は、基本的に第２の実施の形態と同様である。ただし、以下の点につき第２の実施の形態と異なる。
本実施の形態では、電源用スーパーコネクトビア８ｖａ、８ｖｂ、８ｖｃ、グランド用スーパーコネクトビア８ｇａ、８ｇｂ、８ｇｃ、及び信号用スーパーコネクトビア８ｓａ、８ｓｂ、８ｓｃと、スーパーコネクト配線１０ａ、１０ｂとの接続部が第２の実施の形態と異なる。すなわち、信号用スーパーコネクトビア８ｓａ、８ｓｂ、８ｓｃとスーパーコネクト配線１０ｓａ、１０ｓｂとの接続部のスーパーコネクト配線の面積が、電源用スーパーコネクトビア８ｖａ、８ｖｂ、８ｖｃとスーパーコネクト配線１０ｖａ、１０ｖｂとの接続部又はグランド用スーパーコネクトビア８ｇａ、８ｇｂ、８ｇｃとスーパーコネクト配線１０ｇａ、１０ｇｂとの接続部のスーパーコネクト配線の面積よりも小さいことが、第２の実施の形態の特徴に加えて、本実施の形態が有する一つの特徴である。
なお、本実施の形態に係る半導体装置の製造方法については、第２の実施の形態と同様であるのでその説明を省略する。
本実施の形態により第１、第２の実施の形態と同様の効果を得ることが出来る。加えて、本実施の形態の構造により、本発明の第１、第２の実施の形態と比較して、信号線に乗る寄生容量を更に一層低減することができる。その結果、更なる高速信号の安定伝送を可能とすることができる。
（第４の実施の形態）
本発明の第４の実施の形態に係る半導体装置の構成について説明する。図８は、本発明の第４の実施の形態に係る半導体装置の構成を示す断面図である。半導体装置は、半導体基板１、半導体素子配線２、半導体素子配線用ビア３、半導体素子最上層配線４、スーパーコネクト絶縁層９、スーパーコネクトビア８、スーパーコネクト配線１０、及びバンプ７を具備する。ここで、各構成は、基本的に第３の実施の形態と同様である。ただし、以下の点につき第３の実施の形態と異なる。
本実施の形態では、スーパーコネクト配線１０ａ、１０ｂ、１０ｃの構成が第３の実施の形態と異なる。すなわち、三層存在するスーパーコネクト配線１０ａ、１０ｂ、１０ｃのうち、第１層配線１０ａによってグランドプレーンを形成し（図８のＡ部）、第２層配線１０ｂによって電源プレーンを形成している（図８のＢ部）ことが、第２の実施の形態の特徴に加えて、本実施の形態が有する一つの特徴である。
図９Ａ及び図９Ｂは、図８におけるグランドプレーンと電源プレーンの様子を示す上面図である。図９Ａで示されるＡ面では、グランド用のスーパーコネクト配線１０ｇａがグランドプレーンとなり、それと電源用のスーパーコネクト配線１０ｖａ及び信号用のスーパーコネクト配線１０ｓａとは接することなく上下のビアに接続されている。一方、図９Ｂで示されるＢ面では、電源用のスーパーコネクト配線１０ｖｂが電源プレーンとなり、それとグランド用のスーパーコネクト配線１０ｇｂ及び信号用のスーパーコネクト配線１０ｓｂとは接することなく上下のビアに接続されている。
なお、本実施の形態に係る半導体装置の製造方法については、第３の実施の形態と同様であるのでその説明を省略する。
本実施の形態により第１、第２、第３の実施の形態と同様の効果を得ることが出来る。加えて、本実施の形態の構造により、本発明の第１、第２、第３の実施の形態と比較して、電源やグランドの抵抗やインダクタンスを低減できるので、さらに高速動作時の電圧低下や同時スイッチングノイズを低減できる。
（第５の実施の形態）
本発明の第５の実施の形態に係る半導体装置の構成について説明する。図１０は、本発明の第５の実施の形態に係る半導体装置の構成を示す断面図である。半導体装置は、半導体基板１、半導体素子配線２、半導体素子配線用ビア３、半導体素子最上層配線４、スーパーコネクト絶縁層９、スーパーコネクトビア８、スーパーコネクト配線１０、及びバンプ７を具備する。ここで、各構成は、基本的に第４の実施の形態と同様である。
すなわち、本実施の形態では、第４の実施の形態と同様に、スーパーコネクト配線１０ａ、１０ｂ、１０ｃの構成が第４の実施の形態と異なる。すなわち、三層存在するスーパーコネクト配線１０ａ、１０ｂ、１０ｃのうち、第１層配線１０ａによってグランドプレーンを形成し（図１０のＡ部）、第２層配線１０ｂによって電源プレーンを形成している（図１０のＢ部）。すなわち、第４の実施の形態の特徴を有している。ただし、この例では、電源用パッド４ｖには、四つのグランド用スーパーコネクトビア８ｇａが設けられている。
図１１Ａ及び図１１Ｂは、図１０におけるグランドプレーンと電源プレーンの様子を示す上面図である。図１１Ａで示されるＡ面では、グランド用のスーパーコネクト配線１０ｇａがグランドプレーンとなり、それと電源用のスーパーコネクト配線１０ｖａ及び信号用のスーパーコネクト配線１０ｓａとは接することなく上下のビアに接続されている。一方、図１１Ｂで示されるＢ面では、電源用のスーパーコネクト配線１０ｖｂが電源プレーンとなり、それとグランド用のスーパーコネクト配線１０ｇｂ及び信号用のスーパーコネクト配線１０ｓｂとは接することなく上下のビアに接続されている。
ただし、以下の点につき第４の実施の形態と異なる。更に、本実施の形態では、図１１Ｂに示されるＢ面において、信号用のスーパーコネクト配線１０ｓｂが電源プレーンと隣接する層の内部に設けられたスーパーコネクト配線１０ｓｂを用いて引き回されていることが、本実施の形態が有する一つの特徴である。
なお、本実施の形態に係る半導体装置の製造方法については、第４の実施の形態と同様であるのでその説明を省略する。
本実施の形態により第１、第２、第３、第４の実施の形態と同様の効果を得ることが出来る。加えて、本実施の形態の構造により、本発明の第１、第２、第３、第４の実施の形態と比較して以下の効果を得ることが出来る。従来は信号をＬＳＩ内配線で引き回すと配線抵抗が大きく信号減衰・遅延が生じていたが、スーパーコネクト配線で信号を引き回せば、配線膜厚が大きいため抵抗が少なく、信号品質が改善される。すなわち、従来ＬＳＩ内ではＲＣ線路によって信号を引き回していたが、電源プレーンと隣接するスーパーコネクト配線で引き回すことにより、配線を伝送線路として扱うことができるようになり、信号品質が改善される。また、同時に、ＬＳＩ内での回路のレイアウトの自由度が増す。
なお、各実施の形態では、スーパーコネクトの層数は三層であったが、スーパーコネクトの層数は材料やプロセスの許す範囲内でより多い方が好ましい。しかし、半導体素子配線に比べて一層分の厚さが５倍以上大きい場合、膜形成時の応力によるウエハの反りがトランジスタ特性に影響を与えたり、プロセス装置に導入できる反り許容量を超えたりする場合があり、二層から六層が最も好ましい層数である。
また、各実施の形態では、スーパーコネクトビア８の側面にスーパーコネクト絶縁膜９が存在し、それらスーパーコネクトビア８とスーパーコネクト絶縁膜９上にスーパーコネクト配線１０が存在する構造が示されている。これはスーパーコネクトビア８を銅などの金属でポスト状に形成した後、スーパーコネクト絶縁膜９としてポリイミドなどの有機樹脂を用いてポスト全体を覆い、研磨技術により平坦化してポスト上面を露出させた構造について述べたものである。しかし、本発明の効果はこの構造に限定されるものではない。例えばスーパーコネクト絶縁膜９が感光性樹脂の場合、まず露光技術を用いてスーパーコネクト絶縁膜９にビアを形成し、その後スーパーコネクトビア８とスーパーコネクト配線１０を一体形成した構造であっても構わない。またスーパーコネクト絶縁膜９が非感光性樹脂であっても、レーザやドライエッチングによりビアを形成することで、類似の構造を実現することも可能である。
なお、各実施の形態では、スーパーコネクト配線層の所望の位置に、回路のノイズフィルターの役割を果たすキャパシタやインダクタ、抵抗などの受動素子を設けることもできる。また、本実施の形態では、１０Ｇｂｐｓの高速信号に対する信号品質について述べたが、本発明の効果は必ずしも１０Ｇｂｐｓ以上の信号のみに限定されることはなく、より低速の信号に対してもその効果は認められる。
以上述べたように、本発明の半導体装置では、バンプの形状及びそのピッチを従来の半導体装置とほぼ同一に保持しながら、信号用パッドと半導体素子配線間の寄生容量成分を低下させることができる。そのため、特に１０Ｇｂｐｓ以上の高速信号伝送において、信号品質の劣化を抑制し、十分なマージンでの信号のやりとりを可能にすることができる。また、電源やグランドの抵抗やインダクタンスを小さくできるので、特に高速動作時の電圧低下や同時スイッチングノイズを低減できる。さらに、電源やグランドを強化しつつ、信号線路は細い配線のまま保つことにより、特性インピーダンスの変化を最小限に抑え、高速信号特性を良好に保つことができる。また、電源プレーンとグランドプレーンを設けることによって、電源やグランドの抵抗やインダクタンスを低減できる。従って、特に高速動作時の電圧低下や同時スイッチングノイズを低減できる。さらに、従来は信号をＬＳＩ内配線で引き回すと配線抵抗が大きくて信号減衰・遅延が生じていた。しかし、スーパーコネクト層で信号を引き回せば、配線抵抗が少ないので信号品質がよくなる。すなわち、従来はＬＳＩ内ではＲＣ線路で信号を引き回していたが、スーパーコネクト層ではＰＫＧと同じ伝送線路として設計して引き回せるので、信号品質がよくなる。その結果、ＬＳＩ内での回路のレイアウトの自由度が増す。
以上、実施の形態を参照して本発明を説明したが、本発明は上記実施の形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。また、各実施の形態は互いに技術的に矛盾が発生しない限り、相互に適用することができる。
この出願は、２００８年９月２日に出願された特許出願番号２００８−２２５２７０号の日本特許出願に基づいており、その出願による優先権の利益を主張し、その出願の開示は、引用することにより、そっくりそのままここに組み込まれている。

Claims (14)

  1. 半導体素子を有する半導体基板上に複数の絶縁層を介して設けられた素子配線と、
    前記素子配線上に設けられた素子最上層配線と、
    前記素子最上層配線上に設けられたスーパーコネクト絶縁層とスーパーコネクトビアとスーパーコネクト配線を備える配線層と、
    前記スーパーコネクト配線上に設けられたバンプとを具備し、
    前記素子最上層配線は、信号用パッドと電源用パッドとグランド用パッドを備え、
    前記信号用パッドの面積は、前記電源用パッド及び前記グランド用パッドの面積よりも小さく、
    前記電源用パッド及びグランド用パッドの少なくとも一つに複数の前記スーパーコネクトビアが設けられている
    半導体装置。
  2. 信号用の前記スーパーコネクトビアと信号用の前記スーパーコネクト配線との接続部は、電源用の前記スーパーコネクトビアと電源用の前記スーパーコネクト配線との接続部、及び、グランド用の前記スーパーコネクトビアとグランド用の前記スーパーコネクト配線との接続部の少なくとも一方よりも面積が小さい
    請求の範囲１に記載の半導体装置。
  3. 前記スーパーコネクト絶縁層は、前記絶縁層より厚い
    請求の範囲１又は２に記載の半導体装置。
  4. 前記スーパーコネクト絶縁層が、前記絶縁層の５倍以上の厚さを有する
    請求の範囲３に記載の半導体装置。
  5. 前記スーパーコネクト配線が、前記素子配線及び前記素子最上層配線より厚い
    請求の範囲１又は２に記載の半導体装置。
  6. 前記スーパーコネクト配線が、前記素子配線及び前記素子最上層配線の３倍以上の厚さを有する
    請求の範囲５に記載の半導体装置。
  7. 前記スーパーコネクト絶縁層が、前記絶縁層より厚く、前記スーパーコネクト配線が、前記素子配線及び前記素子最上層配線より厚い
    請求の範囲１又は２に記載の半導体装置。
  8. 前記スーパーコネクト絶縁層が、前記絶縁層の５倍以上の厚さを有し、前記スーパーコネクト配線が、前記素子配線及び前記素子最上層配線の３倍以上の厚さを有する
    請求の範囲７に記載の半導体装置。
  9. 前記電源用パッド及び前記グランド用パッドの少なくとも一方のパッドは、当該パッドと前記スーパーコネクト配線で接続される前記バンプを前記素子最上層配線へ投影したとき、前記投影像よりも外部へ延在している
    請求の範囲１乃至８のいずれか一項に記載の半導体装置。
  10. 前記配線層が、二層以上の多層構造を有する
    請求の範囲１乃至９のいずれか一項に記載の半導体装置。
  11. 前記多層構造において、一層の前記スーパーコネクト配線が電源プレーンであり、他の一層の前記スーパーコネクト配線がグランドプレーンである
    請求の範囲１０に記載の半導体装置。
  12. 前記グランドプレーンを有する前記配線層において、前記グランドプレーンと隣接して、信号用の前記スーパーコネクト配線が引き回されている
    請求の範囲１１に記載の半導体装置。
  13. （ａ）半導体基板上に半導体素子を形成する工程と、
    （ｂ）前記半導体基板上に複数の絶縁層を介して設けられた素子配線を形成する工程と、
    （ｃ）前記素子配線上に、信号用パッドと電源用パッドとグランド用パッドを備える素子最上層配線を形成する工程と、
    （ｄ）前記素子最上層配線上に、前記絶縁層の５倍以上の厚さを有するスーパーコネクト絶縁層と、前記スーパーコネクト絶縁層内に埋め込まれたスーパーコネクトビアとを形成する工程と、
    （ｅ）前記スーパーコネクトビア上に、配線厚さが前記素子配線及び前記素子最上層配線の３倍以上の厚さを有するスーパーコネクト配線を形成する工程と、
    （ｆ）前記スーパーコネクト配線上に形成されるバンプを形成する工程とを具備し、
    前記（ｃ）工程は、
    （ｃ１）前記信号用パッドの面積を、前記電源用パッド及び前記グランド用パッドよりも小さくする工程を備え、
    前記（ｄ）工程は、
    （ｄ１）前記電源用パッドと前記グランド用パッドの少なくとも一つに複数の前記スーパーコネクトビアを形成する工程を備える
    半導体装置の製造方法。
  14. 前記（ｃ１）工程は、レーザによるトリミングである
    請求の範囲１３に記載の半導体装置の製造方法。
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