JP6054612B2 - 半導体集積装置 - Google Patents

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Description

本発明は、半導体チップ、特にその表面に外部接続用のバンプが形成されている半導体集積装置に関する。
現在、ＩＣ（Integrated Circuit）又はＬＳＩ（Large Scale Integration）等の半導体チップをワイヤーを用いることなく直に基板上に実装する方法として、フリップチップ実装（以下、ＦＣ実装称する）が知られている。また、ＦＣ実装で用いられる半導体チップとして、その表面に外部端子としての電極パッドが形成されており、電極パッドの表面に外部接続用のバンプ電極が形成されたものが知られている（例えば、特許文献１の図３の（Ｂ）参照）。
ここで、このような半導体チップには、静電気放電に伴う静電破壊を防ぐ為に、上記した電極パッドの近傍に、例えばダイオード素子からなる静電気保護回路が設けられている。
しかしながら、静電気放電に伴ってサージ電圧がバンプ電極に印加されると、ダイオード素子のアノード電極及びカソード電極の双方に同時に電圧が掛かってしまう場合があった。この際、静電気保護回路には電流が流れなくなるので、電流を流すことによって静電破壊を防止するという静電気保護回路本来の動作が為されず、静電気保護回路自体が損傷してしまう虞れがあった。
特開２００８−１３５４８６号公報
本発明は、静電気破壊を確実に防止することが可能な半導体集積装置を提供することを目的とする。
本発明に係る半導体集積装置は、静電気保護回路が主面に形成されている半導体基板と、前記主面に対して下面が対向する金属パッドと、前記金属パッドの上面に対向して形成されている導電性バンプと、を含む半導体集積装置であって、前記静電気保護回路は、互いに隣接する第１の拡散領域及び第２の拡散領域を含み、前記金属パッドと前記半導体基板の主面との間には絶縁層が形成されており、前記絶縁層を貫通して前記金属パッドと前記第１の拡散領域とを電気的に接続する導電部材が設けられており、前記導電性バンプは前記第１及び第２の拡散領域に対向する対向面を有する板状電極であり、前記対向面内の前記第１の拡散領域に対向する位置における前記導電部材が形成されている位置のみに前記金属パッドに接触する突起部が形成されている。
本発明は、導電性バンプにおける金属パッドとの対向面に、半導体基板に形成されている第２拡散領域に囲まれた局所領域である第１拡散領域に対向する範囲のみが金属パッドに接触する突起部を設けるようにしたものである。かかる構成において、静電気放電に伴うサージ電圧が導電性バンプに印加されると、このサージ電圧が金属パッドを介して直接、静電気保護回路の第１拡散領域に印加されると共に、第２拡散領域にも、半導体基板の主面に形成されている電源ライン（又は接地ライン）と導電性バンプとの間に寄生する寄生容量を介してサージ電圧が印加される。ただし、第２拡散領域の上方では、導電性バンプと金属パッドとが離間した状態となるので、上記した寄生容量は、電源ライン（又は接地ライン）及び金属パッド間での第１寄生容量と、金属パッド及び導電性バンプ間での第２寄生容量との直列の合成容量となる。よって、この合成容量は、上記した第１寄生容量よりも低くなるので、第１寄生容量だけの場合に比して、寄生容量を介して第２の拡散領域に印加されるサージ電圧が低下する。
これにより、静電気保護回路の第１及び第２の拡散領域間に電位差が生じるので、例えこれら第１及び第２の拡散領域に同時にサージ電圧が印加されても、静電気保護回路は、静電放電に伴う電流を電源ライン（又は接地ライン）に流し込んでこれを消費させることが可能となる。
よって、本発明によれは、静電気保護回路自体の破壊を招くことなく、半導体チップの内部回路に対する静電気破壊を確実に防止することが可能となる。
半導体集積装置としての半導体チップ１の上面を示す上面図である。 半導体チップ１の構造を示す図である。 図２に示される静電気保護回路ＨＣａ及びＨＣｂの等価回路を示す回路図である。 静電気保護回路ＨＣａ及びＨＣｂの上方領域で形成される寄生容量Ｃ１及びＣ２を示す図である。 半導体チップ１の変形例を示す断面図である。 半導体チップ１の他の実施例を示す図である。 図２に示される静電気保護回路ＨＣａ及びＨＣｂの等価回路を示す回路図である。
本発明は、第１の拡散領域（１２、１４、５２、６２）を囲む第２の拡散領域（１３、１５、５３、５４、６３、６４）を含む静電気保護回路（ＨＣａ、ＨＣｂ）が主面に形成されている半導体基板（１０）と、この主面に対向する金属パッド（２１）と、金属パッドの上面に対向する導電性バンプ（２０）と、を備え、導電性バンプにおける金属パッドとの対向面に、上記した第１の拡散領域に対向する範囲内に金属パッドに接触する突起部（２ａ、２ｂ）を設ける。
図１は、半導体集積装置としての半導体チップ１の上面を示す上面図である。
図１に示すように、半導体チップ１の表面には、外部端子としての複数の導電性のバンプ２０が形成されている。
図２（ａ）は、図１に示されるＷ−Ｗ線での半導体チップ１の断面を示す断面図であり、図２（ｂ）は、半導体チップ１の表面上におけるバンプ２０に対応した領域の構造を示す上面図である。
バンプ２０は、ハンダ又は金（Ａｕ）等の導電性の板状電極であり、その上面（外部に露出している面）が、実装基板又は他のチップの端子に接合される接合面となる。バンプ２０の下面には図２（ａ）及び図２（ｂ）に示す如き突起部２ａ、２ｂが形成されており、これら突起部２ａ、２ｂの頂上面が板状の金属パッド２１に当接されている。バンプ２０及び金属パッド２１間には、酸化膜、窒化膜、ポリイミド等の絶縁材料からなるパッシベーション膜２２が形成されている。すなわち、上記した突起部２ａ及び２ｂは、夫々がパッシベーション膜２２を貫通して金属パッド２１の一方の面に当接されているのである。つまり、バンプ２０における金属パッド２１との対向面において上記した突起部２ａ及び２ｂを除く領域と、金属パッド２１との間に絶縁膜としてのパッシベーション膜２２が形成されているのである。金属パッド２１の他方の面と、半導体チップ１の表面との間には、二酸化ケイ素等からなる絶縁層２３が形成されている。絶縁層２３における突起部２ａ及び２ｂ各々に対応した位置にはスルーホールが設けられており、各スルーホールには、金属パッド２１と半導体チップ１の表面とを電気的に接続する導電部材２４ａ及び２４ｂが充填又は挿入されている。
半導体チップ１の表面近傍及び表面（以下、主面と称する）中におけるバンプ２０の真下の領域には、静電気放電に伴う静電破壊を防ぐ為の静電気保護回路ＨＣａ及びＨＣｂが形成されている。
静電気保護回路ＨＣａは、ｐチャネル型の半導体基板１０の主面に形成されているｎウェル領域１１と、このｎウェル領域１１内に形成されているｐチャネル型の拡散領域１２及びｎチャネル型の拡散領域１３と、からなる。拡散領域１２は、バンプ２０の突起部２ａの頂上面の真下の位置に形成されており、その上面が導電部材２４ａに当接されている。尚、拡散領域１２の上面領域は、図２（ｂ）の破線にて示す如き突起部２ａの頂上面の大きさよりも僅かに大である。つまり、バンプ２０の上面側から真下に向かって、突起部２ａの頂上面及び拡散領域１２の上面領域を眺めた場合に、図２（ｂ）の破線にて示す如き突起部２ａの頂上面が、拡散領域１２の上面領域内に含まれるように、拡散領域１２の上面領域の大きさ及び突起部２ａの頂上面の大きさが設定されているのである。拡散領域１３は、図２（ｂ）に示す如く、拡散領域１２を環状に囲むように、ｎウェル領域１１の主面に形成されている。拡散領域１３は、半導体基板１０の主面に形成されている電源ライン（図示せぬ）に接続されている。
すなわち、静電気保護回路ＨＣａは、図３に示すように、そのアノード端子がバンプ２０に接続されており、且つカソード端子が電源電圧を供給する為の電源ラインＬ１に接続されているダイオード素子である。
静電気保護回路ＨＣｂは、ｐチャネル型の半導体基板１０の主面に形成されているｎチャネル型の拡散領域１４及びｐチャネル型の拡散領域１５と、からなる。拡散領域１４は、バンプ２０の突起部２ｂの頂上面の真下の位置に形成されており、その上面が導電部材２４ｂに当接されている。尚、拡散領域１４の上面領域は、図２（ｂ）の破線にて示す如き突起部２ｂの頂上面の大きさよりも僅かに大である。つまり、バンプ２０の上面側から真下に向かって、突起部２ｂの頂上面及び拡散領域１４の上面領域を眺めた場合に、図２（ｂ）の破線にて示す如き突起部２ｂの頂上面が、拡散領域１４の上面領域内に含まれるように、拡散領域１４の上面領域の大きさ及び突起部２ｂの頂上面の大きさが設定されているのである。拡散領域１５は、図２（ｂ）に示す如く、拡散領域１４を環状に囲むように、半導体基板１０の主面に形成されている。拡散領域１５は、半導体基板１０の主面に形成されている接地ライン（図示せぬ）に接続されている。
すなわち、静電気保護回路ＨＣｂは、図３の等価回路に示されるように、そのカソード端子がバンプ２０に接続されており、且つアノード端子が接地ラインＬ２に接続されているダイオード素子である。
以下に、静電気保護回路ＨＣａ及びＨＣｂによる保護動作について説明する。
先ず、静電気放電に伴ってサージ電圧がバンプ２０に印加されると、かかるサージ電圧は、バンプ２０の突起部２ａ、金属パッド２１、及び導電部材２４ａなる経路、或いは突起部２ｂ、金属パッド２１、及び導電部材２４ｂなる経路を介して、拡散領域１２又は１４に印加される。すなわち、バンプ２０に印加されたサージ電圧は、図３に示す如き静電気保護回路ＨＣａとしてのダイオード素子のアノード端子、又は静電気保護回路ＨＣｂとしてのダイオード素子のカソード端子に印加される。これにより、静電気保護回路ＨＣａ又はＨＣｂのダイオード素子がオン状態となり、サージ電圧に伴う電流が電源ラインＬ１又は接地ラインＬ２に流れ込んで消費される。よって、半導体チップ１に構築されている回路網（図示せぬ）にサージ電圧に伴う大電流が流れ込むことはないので、この回路網が静電破壊から保護される。
ところで、バンプ２０に印加されたサージ電圧は静電気保護回路ＨＣａ（ＨＣｂ）のアノード端子（カソード端子）に印加されるだけでなく、金属パッド２１、絶縁層２３及び電源ラインＬ１（接地ラインＬ２）による寄生容量を介して、静電気保護回路ＨＣａ（ＨＣｂ）のカソード端子（アノード端子）にも同時に印加される場合がある。すなわち、サージ電圧は、突起部２ａ又は２ｂを介して拡散領域１２又は１４に直接印加されると同時に、図４に示す如き寄生容量Ｃ１を介して拡散領域１３又は１５にも印加されるのである。この際、静電気保護回路としてのダイオードの両端にサージ電圧が印加されることになるので、このダイオードに電流が流れなくなり、静電気保護回路ＨＣａ又はＨＣｂ自体の破壊を招く虞が生じる。
そこで、本発明に係る半導体集積装置では、バンプ２０の下面に突起部２ａ及び２ｂを設け、バンプ２０と金属パッド２１とを突起部２ａ及び２ｂによって接合することにより、突起部２ａ及び２ｂ以外のバンプ２０の下面を、図４に示す如く金属パッド２１の表面から距離ＤＱの分だけ離間させるようにしている。更に、突起部２ａ（２ｂ）の頂上面の真下の領域に、ダイオードのアノード端子（カソード端子）を担う拡散領域１２（１４）を形成し、突起部２ａ（２ｂ）の真下の領域を除く領域にダイオードのカソード端子（アノード端子）を担う拡散領域１３（１５）を形成するようにしている。すなわち、第１の拡散領域（１２、１４）は第２の拡散領域（１３、１５）に囲まれた領域内に存在する局所領域であり、導電性バンプ２０の金属パッド２１との対向面には、上記第１の拡散領域に対向する範囲のみに金属パッド２１に接触する突起部（２ａ、２ｂ）が設けられている。
これにより、拡散領域１３及び１５各々の上方の領域での寄生容量は、図４に示す如きバンプ２０の下面及び金属パッド２１間に寄生する寄生容量Ｃ２と、上記した寄生容量Ｃ１との直列の合成容量となる。よって、寄生容量Ｃ１及びＣ２の合成容量は、Ｃ１よりも小さくなるので、静電気放電に伴って拡散領域１３（１５）に印加されるサージ電圧は、拡散領域１２（１４）に印加されるサージ電圧よりも低くなる。つまり、静電気保護回路ＨＣａ（ＨＣｂ）としてのダイオードの両端に電位差が生じるようになる。
従って、例え静電気放電に伴うサージ電圧が静電気保護回路としてのダイオードの両端に印加されてもこのダイオードには電流が流れるので、静電気保護回路自体の破壊を招くことなく、半導体チップ１の内部回路の破壊防止を行うことが可能となる。
又、上記実施例においては、金属パッド２１と拡散領域１２（１４）とを電気的に接続すべく、図２（ａ）に示すようにバンプ２０の突起部２ａ及び２ｂ各々の真下の位置に導電部材２４ａ、２４ｂを夫々設けるようにしているが、かかる方法に限定されない。例えば、絶縁層２３及び半導体基板１０の表面をアルミ配線等の金属配線で引き回すことにより、金属パッド２１と拡散領域１２及び１４とを電気的に接続するようにしても良い。この際、図５に示す如く絶縁層２３内には、スルーホール及び導電部材２４ａ、２４ｂが存在しない状態となる。
また、上記実施例では、静電気保護回路ＨＣａ、ＨＣｂはダイオードであったが、これをＭＯＳ（Metal Oxide Semiconductor）型のトランジスタで実現するようにしても良い。
図６（ａ）及び図６（ｂ）は、かかる点に鑑みて為された半導体チップ１の構造の他の一例を示す図である。尚、図６（ａ）は、図１に示されるＷ−Ｗ線での半導体チップ１の断面を示す断面図であり、図６（ｂ）は、半導体チップ１の表面上におけるバンプ２０に対応した領域の構造を示す上面図である。また、図６（ａ）において、バンプ２０、金属パッド２１、パッシベーション膜２２、絶縁層２３については、図２（ａ）に示すものと同一である。
図６（ａ）及び図６（ｂ）において、静電気保護回路ＨＣａは、ｐチャネル型の半導体基板１０の主面に形成されているｎウェル領域５１と、このｎウェル領域５１内に形成されているｐチャネル型の拡散領域５２〜５４と、ｎウェル領域５１の表面上に形成されているゲート酸化膜５５及び５６と、からなる。拡散領域５２〜５４は、ｎウェル領域５１の主面において並列に形成されている。ゲート酸化膜５５は、互いに隣接する拡散領域５２及び５３各々の表面の一部に当接されており、ゲート酸化膜５６は、互いに隣接する拡散領域５２及び５４各々の表面の一部に当接されている。この際、拡散領域５３、５４、ゲート酸化膜５５及び５６は夫々電源ラインＬ１に接続されており、拡散領域５２は図示せぬ金属配線を介して金属パッド２１に接続されている。よって、ゲート酸化膜５５及び５６がｐチャネルＭＯＳ型トランジスタのゲート、拡散領域５３及び５４がソース領域、拡散領域５２がドレイン領域となる。尚、ドレイン領域としての拡散領域５２は、バンプ２０の突起部２ａの頂上面の真下の位置に形成されており、その上面領域の大きさは、図６（ｂ）の破線にて示す如き突起部２ａの頂上面の大きさよりも僅かに大である。つまり、バンプ２０の上面側から真下に向かって、突起部２ａの頂上面及び拡散領域５２の上面領域を眺めた場合に、図６（ｂ）の破線にて示す如き突起部２ａの頂上面が、拡散領域５２の上面領域内に含まれるように、拡散領域５２の上面領域の大きさ及び突起部２ａの頂上面の大きさが設定されているのである。
静電気保護回路ＨＣａは、図７の等価回路に示すように、そのドレイン端子がバンプ２０に接続されており、且つゲート端子及びソース端子が、電源電圧を供給する為の電源ラインＬ１に接続されているｐチャネルＭＯＳ型のトランジスタである。
また、図６（ａ）及び図６（ｂ）において、静電気保護回路ＨＣｂは、ｐチャネル型の半導体基板１０の主面内に形成されているｎチャネル型の拡散領域６２〜６４と、ゲート酸化膜６５及び６６と、からなる。拡散領域６２〜６４は、半導体基板１０の主面において並列に形成されている。ゲート酸化膜６５は、互いに隣接する拡散領域６２及び６３各々の表面の一部に当接されており、ゲート酸化膜６６は、互いに隣接する拡散領域６２及び６４各々の表面の一部に当接されている。この際、拡散領域６３、６４、ゲート酸化膜６５及び６６は夫々接地ラインＬ２に接続されており、拡散領域６２は図示せぬ金属配線を介して金属パッド２１に接続されている。よって、ゲート酸化膜６５及び６６がｎチャネルＭＯＳ型トランジスタのゲート、拡散領域６３及び６４がソース領域、拡散領域６２がドレイン領域となる。尚、ドレイン領域としての拡散領域６２は、バンプ２０の突起部２ｂの頂上面の真下の位置に形成されており、その上面領域の大きさは、図６（ｂ）の破線にて示す如き突起部２ｂの頂上面の大きさよりも僅かに大である。つまり、バンプ２０の上面側から真下に向かって、突起部２ｂの頂上面及び拡散領域６２の上面領域を眺めた場合に、図６（ｂ）の破線にて示す如き突起部２ａの頂上面が、拡散領域６２の上面領域内に含まれるように、拡散領域６２の上面領域の大きさ及び突起部２ｂの頂上面の大きさが設定されているのである。
静電気保護回路ＨＣｂは、図７の等価回路に示すように、そのドレイン端子がバンプ２０に接続されており、且つゲート端子及びソース端子が接地ラインＬ２に接続されているｎチャネルＭＯＳ型のトランジスタである。
よって、図６（ａ）及び図６（ｂ）に示す構造を有する半導体チップ１に対して、静電気放電に伴うサージ電圧がバンプ２０に印加されると、このサージ電圧は、バンプ２０の突起部２ａ及び金属パッド２１、或いは突起部２ｂ及び金属パッド２１を介して、拡散領域５２又は６２に印加される。すなわち、バンプ２０に印加されたサージ電圧は、図７に示す如き静電気保護回路ＨＣａとしてのｐチャネルＭＯＳ型トランジスタのドレイン端子、又は静電気保護回路ＨＣｂとしてのｎチャネルＭＯＳ型トランジスタのドレイン端子に印加される。これにより、静電気保護回路ＨＣａ又はＨＣｂがオン状態となり、サージ電圧に伴う電流が電源ラインＬ１又は接地ラインＬ２に流れ込んで消費される。よって、半導体チップ１に構築されている回路網（図示せぬ）にサージ電圧に伴う大電流が流れ込むことはないので、この回路網が静電破壊から保護される。
ところで、バンプ２０に印加されたサージ電圧は静電気保護回路ＨＣａ（ＨＣｂ）のドレイン端子に印加されるだけでなく、金属パッド２１、絶縁層２３及び電源ラインＬ１（接地ラインＬ２）からなる寄生容量を介して、静電気保護回路ＨＣａ（ＨＣｂ）のゲート端子及びソース端子にも同時に印加される場合がある。すなわち、サージ電圧は、突起部２ａ（２ｂ）を介して静電気保護回路ＨＣａ（ＨＣｂ）の拡散領域５２（６２）に印加されると同時に、図６（ａ）に示す如き寄生容量Ｃ１を介してゲート酸化膜５５（６５）及び５６（６６）にも印加されるのである。すると、静電気保護回路ＨＣａ（ＨＣｂ）としてのＭＯＳトランジスタの全ての端子に同時にサージ電圧が印加されることになるので、このＭＯＳトランジスタに電流が流れなくなり、静電気保護回路ＨＣａ（ＨＣｂ）自体の破壊を招く虞が生じる。
そこで、図６（ａ）及び図６（ｂ）に示す構造を有する半導体チップ１では、バンプ２０の下面に設けた突起部２ａ及び２ｂによってバンプ２０と金属パッド２１とを接合することにより、突起部２ａ及び２ｂ以外のバンプ２０の下面を図６（ａ）に示す如く金属パッド２１の表面から距離ＤＱだけ離間させるようにしている。更に、突起部２ａ（２ｂ）の真下に、ＭＯＳトランジスタのドレイン端子を担う拡散領域５２（６２）を形成し、突起部２ａ（２ｂ）の頂上面の真下を除く領域にＭＯＳトランジスタのゲート端子を担うゲート酸化膜５５、５６（６５、６６）を形成するようにしている。
すなわち、第１の拡散領域（５２、６２）は第２の拡散領域（５３、５４、６３、６４）に囲まれた局所領域であり、導電性バンプ２０の金属パッド２１との対向面には、上記第１の拡散領域に対向する範囲のみに金属パッド２１に接触する突起部（２ａ、２ｂ）が設けられているのである。
これにより、ゲート酸化膜各々の上方の領域での寄生容量は、図６（ａ）に示す如き金属パッド２１、絶縁層２３及び電源ラインＬ１（接地ラインＬ２）による寄生容量Ｃ１と、バンプ２０の下面及び金属パッド２１間に寄生する寄生容量Ｃ２との直列の合成容量となる。よって、寄生容量Ｃ１及びＣ２の合成容量はＣ１よりも小さくなるので、静電気放電に伴ってゲート酸化膜５５、５６、６５又は６６に印加されるサージ電圧は、拡散領域５２又は６２に印加されるサージ電圧よりも低くなる。この際、ＭＯＳトランジスタのゲート端子を担うゲート酸化膜５５及び５６（６５、６６）は、図７に示す如く、ＭＯＳトランジスタのソース端子を担う拡散領域５３、５４（６３、６４）に電気的に接続されている。よって、静電気保護回路ＨＣａ（ＨＣｂ）としてのＭＯＳトランジスタのドレイン端子及びソース端子間には電位差が生じるようになる。
従って、例え静電気放電に伴うサージ電圧が静電気保護回路としてのＭＯＳトランジスタのゲート端子、ドレイン端子及びソース端子に同時に印加されてもこのＭＯＳトランジスタには電流が流れるので、静電気保護回路自体の破壊を招くことなく、半導体チップ１の内部回路の破壊防止を行うことが可能となる。
以上の如く、本発明による半導体集積装置は、局所領域としての第１の拡散領域（１２、１４、５２、６２）を囲む第２の拡散領域（１３、１５、５３、５４、６３、６４）を含む静電気保護回路ＨＣａ、ＨＣｂが主面に形成されている半導体基板１０と、この主面に対向する金属パッド２１と、金属パッド２１の上面に対向する導電性バンプ２０と、を備え、導電性バンプ２０における金属パッド２１との対向面に、上記した第１の拡散領域に対向する範囲内に金属パッド２１に接触する突起部２ａ、２ｂを設けたものである。
かかる構造により、第２の拡散領域の上方では、導電性バンプ２０と金属パッド２１とが離間した状態となる。よって、導電性バンプ２０及び金属パッド２１間の寄生容量は、電源ライン（又は接地ライン）及び金属パッド２１間での第１寄生容量Ｃ１と、金属パッド２１及び導電性バンプ２０間での第２寄生容量との直列の合成容量となる。従って、この合成容量は、上記した第１寄生容量Ｃ１よりも低くなるので、第１寄生容量Ｃ１だけの場合に比して、寄生容量を介して第２の拡散領域に印加されるサージ電圧が低下する。これにより、静電気保護回路ＨＣａ及びＨＣｂの第１及び第２の拡散領域間に電位差が生じるので、例えこれら第１及び第２の拡散領域に同時にサージ電圧が印加されても、静電気保護回路は、静電放電に伴う電流を電源ライン（又は接地ライン）に流し込んでこれを消費させることが可能となる。
よって、本発明によれは、静電気放電の発生時において、静電気保護回路自体の破壊を招くことなく、半導体チップの内部回路の破壊防止を確実に行うことが可能となる。
尚、上記実施例においては、バンプ２０と金属パッド２１との間に酸化膜、窒化膜、ポリイミド等の絶縁膜からなるパッシベーション膜２２を設けるようにしているが、このパッシベーション膜２２を設けず、バンプ２０と金属パッド２１との間を空間としても良い。
１ 半導体チップ
１０ 半導体基板
２０ バンプ
２１ 金属パッド
ＨＣａ、ＨＣｂ 静電気保護回路

Claims (3)

  1. 静電気保護回路が主面に形成されている半導体基板と、前記主面に対して下面が対向する金属パッドと、前記金属パッドの上面に対向して形成されている導電性バンプと、を含む半導体集積装置であって、
    前記静電気保護回路は、互いに隣接する第１の拡散領域及び第２の拡散領域を含み、
    前記金属パッドと前記半導体基板の主面との間には絶縁層が形成されており、
    前記絶縁層を貫通して前記金属パッドと前記第１の拡散領域とを電気的に接続する導電部材が設けられており、
    前記導電性バンプは前記第１及び第２の拡散領域に対向する対向面を有する板状電極であり、前記対向面内の前記第１の拡散領域に対向する位置における前記導電部材が形成されている位置のみに前記金属パッドに接触する突起部が形成されていることを特徴とする半導体集積装置。
  2. 前記対向面において前記突起部を除く領域と前記金属パッドとの間に絶縁膜が形成されていることを特徴とする請求項１記載の半導体集積装置。
  3. 前記第２の拡散領域が電源ライン又は接地ラインに接続されていることを特徴とする請求項１又は２記載の半導体集積装置。
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Publication number Priority date Publication date Assignee Title
JP3602745B2 (ja) * 1999-06-30 2004-12-15 株式会社東芝 半導体装置
JP3727220B2 (ja) * 2000-04-03 2005-12-14 Ｎｅｃエレクトロニクス株式会社 半導体装置
US6638847B1 (en) * 2000-04-19 2003-10-28 Advanced Interconnect Technology Ltd. Method of forming lead-free bump interconnections
JP2005085820A (ja) * 2003-09-04 2005-03-31 Seiko Instruments Inc 半導体装置
JP4186970B2 (ja) * 2005-06-30 2008-11-26 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4293563B2 (ja) 2006-11-28 2009-07-08 Ｏｋｉセミコンダクタ株式会社 半導体装置及び半導体パッケージ
JPWO2008126468A1 (ja) * 2007-03-30 2010-07-22 日本電気株式会社 半導体装置及び半導体装置の製造方法
TWI372457B (en) * 2009-03-20 2012-09-11 Ind Tech Res Inst Esd structure for 3d ic tsv device
US8502338B2 (en) * 2010-09-09 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate via waveguides

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