JPH09213894A - 平滑回路素子 - Google Patents
平滑回路素子Info
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- JPH09213894A JPH09213894A JP8044157A JP4415796A JPH09213894A JP H09213894 A JPH09213894 A JP H09213894A JP 8044157 A JP8044157 A JP 8044157A JP 4415796 A JP4415796 A JP 4415796A JP H09213894 A JPH09213894 A JP H09213894A
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- film
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Abstract
(57)【要約】
【課題】 カード内に内装できる厚さ０．５mm程度の平
滑回路素子を提供することを目的とするものである。 【解決手段】 導電性基板と高誘電体薄膜と導電性薄膜
とで構成されるコンデンサを薄膜技術によって形成し、
上記コンデンサ上に絶縁膜を介して、磁性薄膜と絶縁膜
と導電性コイル薄膜とで構成されるインダクタを薄膜技
術によって形成するものである。
滑回路素子を提供することを目的とするものである。 【解決手段】 導電性基板と高誘電体薄膜と導電性薄膜
とで構成されるコンデンサを薄膜技術によって形成し、
上記コンデンサ上に絶縁膜を介して、磁性薄膜と絶縁膜
と導電性コイル薄膜とで構成されるインダクタを薄膜技
術によって形成するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチング電源
に用いる平滑回路素子に関するものである。
に用いる平滑回路素子に関するものである。
【０００２】
【従来の技術】パーソナルコンピュータや携帯電話等の
電子機器では、商用電源や電池からの電力を、電子回路
が必要とする電圧に変換して供給するスイッチング電源
が一般に用いられている。
電子機器では、商用電源や電池からの電力を、電子回路
が必要とする電圧に変換して供給するスイッチング電源
が一般に用いられている。
【０００３】図６は、従来のスイッチング電源回路を示
す回路図である。
す回路図である。
【０００４】図６に示すスイッチング電源回路は、スイ
ッチング回路、整流回路、平滑回路素子で構成されてい
る。
ッチング回路、整流回路、平滑回路素子で構成されてい
る。
【０００５】平滑回路素子は、インダクタとコンデンサ
とで構成され、従来の平滑回路素子では、それぞれ個別
のインダクタ、コンデンサが用いられている。インダク
タとしては、フェライトコアに巻線が施されたものや、
フェライト内にコイル部が形成されているいわゆるチッ
プインダクタが用いられている。また、コンデンサとし
ては、誘電性セラミックと導電薄膜とを積層にしたいわ
ゆるセラミックコンデンサ等が用いられている。これら
は、たとえば、「T. Serada, et al., "Small,Highly E
ffecient Battery Input Type 1 W Class DC-DC Conver
ters," Proceedings of IPEC-Yokohama '95, pp.417-42
1, April 3-7, 1995.」に記載されている。
とで構成され、従来の平滑回路素子では、それぞれ個別
のインダクタ、コンデンサが用いられている。インダク
タとしては、フェライトコアに巻線が施されたものや、
フェライト内にコイル部が形成されているいわゆるチッ
プインダクタが用いられている。また、コンデンサとし
ては、誘電性セラミックと導電薄膜とを積層にしたいわ
ゆるセラミックコンデンサ等が用いられている。これら
は、たとえば、「T. Serada, et al., "Small,Highly E
ffecient Battery Input Type 1 W Class DC-DC Conver
ters," Proceedings of IPEC-Yokohama '95, pp.417-42
1, April 3-7, 1995.」に記載されている。
【０００６】一方、ＬＳＩ等の高集積化によって電子機
器の電子回路部の小形化は急激に進展し、カードコンピ
ュータやカード電話の実現が期待されている。これら電
子機器に用いるスイッチング電源においても小形化や薄
形化の要望が極めて強い。
器の電子回路部の小形化は急激に進展し、カードコンピ
ュータやカード電話の実現が期待されている。これら電
子機器に用いるスイッチング電源においても小形化や薄
形化の要望が極めて強い。
【０００７】
【発明が解決しようとする課題】しかし、従来のスイッ
チング電源において、半導体素子で構成されているスイ
ッチング回路や整流回路が使用され、このような半導体
素子で構成されている回路の厚さは０．５mm程度を実現
でき、これらをカードに内装することができるが、しか
し、チップインダクタや積層セラミックコンデンサによ
って平滑回路素子を構成した場合、その厚さが３mm以上
にも及び、その平滑回路素子をカード内へ内装すること
は困難であるという問題がある。
チング電源において、半導体素子で構成されているスイ
ッチング回路や整流回路が使用され、このような半導体
素子で構成されている回路の厚さは０．５mm程度を実現
でき、これらをカードに内装することができるが、しか
し、チップインダクタや積層セラミックコンデンサによ
って平滑回路素子を構成した場合、その厚さが３mm以上
にも及び、その平滑回路素子をカード内へ内装すること
は困難であるという問題がある。
【０００８】本発明は、カード内に内装できる厚さ０．
５mm程度の平滑回路素子を提供することを目的とするも
のである。
５mm程度の平滑回路素子を提供することを目的とするも
のである。
【０００９】
【課題を解決するための手段】本発明は、導電性基板と
高誘電体薄膜と導電性薄膜とで構成されるコンデンサを
薄膜技術によって形成し、上記コンデンサ上に絶縁膜を
介して、磁性薄膜と絶縁膜と導電性コイル薄膜とで構成
されるインダクタを薄膜技術によって形成するものであ
る。また、本発明は、コンデンサの容量を増しチップサ
イズを小さくするために、導電性基板に溝を形成してコ
ンデンサ面積を増大したものである。さらに、本発明
は、コンデンサの導電性薄膜で構成されている電極と、
渦巻き状導電性コイル薄膜の中央部コイル端とが接続さ
れているものである。
高誘電体薄膜と導電性薄膜とで構成されるコンデンサを
薄膜技術によって形成し、上記コンデンサ上に絶縁膜を
介して、磁性薄膜と絶縁膜と導電性コイル薄膜とで構成
されるインダクタを薄膜技術によって形成するものであ
る。また、本発明は、コンデンサの容量を増しチップサ
イズを小さくするために、導電性基板に溝を形成してコ
ンデンサ面積を増大したものである。さらに、本発明
は、コンデンサの導電性薄膜で構成されている電極と、
渦巻き状導電性コイル薄膜の中央部コイル端とが接続さ
れているものである。
【００１０】
【発明の実施の形態および実施例】図１は、本発明の一
実施例である平滑回路素子Ｅ１の説明図である。図１
（１）は、その平面図であり、図１（２）は、図１
（１）のＸ−Ｙ線から見た断面図である。
実施例である平滑回路素子Ｅ１の説明図である。図１
（１）は、その平面図であり、図１（２）は、図１
（１）のＸ−Ｙ線から見た断面図である。
【００１１】平滑回路素子Ｅ１は、導電性基板１と、高
誘電体薄膜２と、導電性薄膜３と、第２の絶縁膜４と、
磁性薄膜５、９と、第１の絶縁膜６、７と、導電性コイ
ル薄膜８とが設けられている。
誘電体薄膜２と、導電性薄膜３と、第２の絶縁膜４と、
磁性薄膜５、９と、第１の絶縁膜６、７と、導電性コイ
ル薄膜８とが設けられている。
【００１２】つまり、平滑回路素子Ｅ１は、導電性基板
と高誘電体薄膜と導電性薄膜とで構成されたコンデンサ
と、磁性薄膜と第１の絶縁膜と導電性コイル薄膜とで構
成されたインダクタと、上記コンデンサと上記インダク
タンスとの間に設けられている第２の絶縁膜とを有し、
上記コンデンサと上記インダクタとの直列回路で構成さ
れる平滑回路素子である。
と高誘電体薄膜と導電性薄膜とで構成されたコンデンサ
と、磁性薄膜と第１の絶縁膜と導電性コイル薄膜とで構
成されたインダクタと、上記コンデンサと上記インダク
タンスとの間に設けられている第２の絶縁膜とを有し、
上記コンデンサと上記インダクタとの直列回路で構成さ
れる平滑回路素子である。
【００１３】導電性基板１として、たとえば低抵抗シリ
コン基板、低抵抗ゲルマニウム基板等が用いられ、高誘
電体薄膜２として、ＢＳＴ（Ｂａ1-x Ｓｒx ＴｉＯ
3 ）、ＳＴＯ（ＳｒＴｉＯ3 ）、ＢＴＯ（ＢａＴｉＯ
3 ）、ＰＬＺＴ（Ｐｂ1-x Ｌａx Ｚｒ1-y Ｔｉy Ｏ
3 ）、ＰＺＴ（ＰｂＺｒ1-x Ｔｉx Ｏ3 ）等が用いら
れ、導電性薄膜３として、Ａｌ、Ｗ、Ｍｏ、Ｐｔ、Ａ
ｕ、Ｃｕ等が用いられている。また、第２の絶縁膜４と
して、酸化シリコン、窒化シリコン、ポリイミド等が用
いられ、磁性薄膜５、９として、ＣｏＺｒＴａ、ＣｏＺ
ｒＲｅ、ＣｏＦｅＳｉＢ、ＣｏＺｒＮｂ、ＣｏＦｅＡｌ
Ｎ、ＦｅＳｉＢ、ＦｅＡｌＮ、ＦｅＡｌＢＯ、ＦｅＡｌ
Ｏ、ＦｅＢＯ、ＦｅＢＮ、パーマロイ等が用いられ、第
１の絶縁膜６、７として、酸化シリコン、窒化シリコン
ポリイミド等が用いられ、導電性コイル薄膜８として、
Ｃｕ、Ａｌ等が用いられている。
コン基板、低抵抗ゲルマニウム基板等が用いられ、高誘
電体薄膜２として、ＢＳＴ（Ｂａ1-x Ｓｒx ＴｉＯ
3 ）、ＳＴＯ（ＳｒＴｉＯ3 ）、ＢＴＯ（ＢａＴｉＯ
3 ）、ＰＬＺＴ（Ｐｂ1-x Ｌａx Ｚｒ1-y Ｔｉy Ｏ
3 ）、ＰＺＴ（ＰｂＺｒ1-x Ｔｉx Ｏ3 ）等が用いら
れ、導電性薄膜３として、Ａｌ、Ｗ、Ｍｏ、Ｐｔ、Ａ
ｕ、Ｃｕ等が用いられている。また、第２の絶縁膜４と
して、酸化シリコン、窒化シリコン、ポリイミド等が用
いられ、磁性薄膜５、９として、ＣｏＺｒＴａ、ＣｏＺ
ｒＲｅ、ＣｏＦｅＳｉＢ、ＣｏＺｒＮｂ、ＣｏＦｅＡｌ
Ｎ、ＦｅＳｉＢ、ＦｅＡｌＮ、ＦｅＡｌＢＯ、ＦｅＡｌ
Ｏ、ＦｅＢＯ、ＦｅＢＮ、パーマロイ等が用いられ、第
１の絶縁膜６、７として、酸化シリコン、窒化シリコン
ポリイミド等が用いられ、導電性コイル薄膜８として、
Ｃｕ、Ａｌ等が用いられている。
【００１４】次に、平滑回路素子Ｅ１の製法の一例につ
いて説明する。
いて説明する。
【００１５】まず、導電性基板１の厚さを０．２〜０．
４mm程度にし、その比抵抗を０．５ｍΩ・cm程度にした
低抵抗シリコン基板を構成し、この導電性基板１上に、
スパッタ法でＢＳＴ薄膜等の高誘電体薄膜２を厚さ０．
１〜０．２μｍ程度堆積し、８００度程度で熱処理を施
す。ＢＳＴ膜の堆積には、ＣＶＤ法やゾルゲル法等を用
いてもよい。また、ＢＳＴ膜堆積前に、５０mm厚さ程度
の酸化イリジウム等のバッファ層を設けてもよい。その
後、スパッタ法、蒸着法等でＣｕ等を厚さ１〜５μｍ程
度堆積し、パターニングを行い、導電性薄膜３を形成す
る。
４mm程度にし、その比抵抗を０．５ｍΩ・cm程度にした
低抵抗シリコン基板を構成し、この導電性基板１上に、
スパッタ法でＢＳＴ薄膜等の高誘電体薄膜２を厚さ０．
１〜０．２μｍ程度堆積し、８００度程度で熱処理を施
す。ＢＳＴ膜の堆積には、ＣＶＤ法やゾルゲル法等を用
いてもよい。また、ＢＳＴ膜堆積前に、５０mm厚さ程度
の酸化イリジウム等のバッファ層を設けてもよい。その
後、スパッタ法、蒸着法等でＣｕ等を厚さ１〜５μｍ程
度堆積し、パターニングを行い、導電性薄膜３を形成す
る。
【００１６】そして、スパッタ法、プラズマＣＶＤ法等
で酸化シリコン膜等を、導電性薄膜３に厚さ５〜１０μ
ｍ程度堆積させることによって、第２の絶縁膜４を形成
する。この第２の絶縁膜４を形成する場合、バイアスス
パッタ法やエッチバック法を用いて、平坦化も併せて行
う。そして、ＣｏＺｒＴａ等をイオンビームスパッタ法
等によって厚さ５〜１０μｍ程度堆積し、パターニング
を行うことによって、磁性薄膜５を形成する。
で酸化シリコン膜等を、導電性薄膜３に厚さ５〜１０μ
ｍ程度堆積させることによって、第２の絶縁膜４を形成
する。この第２の絶縁膜４を形成する場合、バイアスス
パッタ法やエッチバック法を用いて、平坦化も併せて行
う。そして、ＣｏＺｒＴａ等をイオンビームスパッタ法
等によって厚さ５〜１０μｍ程度堆積し、パターニング
を行うことによって、磁性薄膜５を形成する。
【００１７】さらに、酸化シリコン膜等をスパッタ法、
プラズマＣＶＤ法等で堆積することによって、第１の絶
縁膜６、７の一部を形成する。その後、導電性薄膜３と
導電性コイル薄膜８とを接続するためのコンタクトホー
ルを形成する。この場合、第１の絶縁膜６、７と第２の
絶縁膜４とをイオンビームエッチング法、反応性イオン
エッチング法等で加工して、渦巻き状導電性コイル薄膜
８の中央部端Ｂの位置に、上記コンタクトホールを形成
する。次に、Ｃｕ等をスパッタ法、蒸着法等によって厚
さ５〜１０μｍ程度堆積し、パターニングを行うことに
よって、導電性コイル薄膜８を形成する。
プラズマＣＶＤ法等で堆積することによって、第１の絶
縁膜６、７の一部を形成する。その後、導電性薄膜３と
導電性コイル薄膜８とを接続するためのコンタクトホー
ルを形成する。この場合、第１の絶縁膜６、７と第２の
絶縁膜４とをイオンビームエッチング法、反応性イオン
エッチング法等で加工して、渦巻き状導電性コイル薄膜
８の中央部端Ｂの位置に、上記コンタクトホールを形成
する。次に、Ｃｕ等をスパッタ法、蒸着法等によって厚
さ５〜１０μｍ程度堆積し、パターニングを行うことに
よって、導電性コイル薄膜８を形成する。
【００１８】そして、酸化シリコン等をスパッタ法、プ
ラズマＣＶＤ法等によって５〜１０μｍ程度堆積するこ
とによって、第１の絶縁膜６、７を形成する。平坦化処
理を施した後、磁性薄膜５と接続する位置に、コンタク
トホールを形成し、ＣｏＺｒＴａ等をスパッタ法、イオ
ンビームスパッタ法等によって厚さ５〜１０μｍ程度堆
積し、パターニングを行うことによって、磁性薄膜９を
形成する。最後に、導電性コイル薄膜８の端子位置Ａ、
Ｂに、コンタクトホールを形成すれば、厚さ０．５mm以
下である平滑回路素子Ｅ１を得ることができる。
ラズマＣＶＤ法等によって５〜１０μｍ程度堆積するこ
とによって、第１の絶縁膜６、７を形成する。平坦化処
理を施した後、磁性薄膜５と接続する位置に、コンタク
トホールを形成し、ＣｏＺｒＴａ等をスパッタ法、イオ
ンビームスパッタ法等によって厚さ５〜１０μｍ程度堆
積し、パターニングを行うことによって、磁性薄膜９を
形成する。最後に、導電性コイル薄膜８の端子位置Ａ、
Ｂに、コンタクトホールを形成すれば、厚さ０．５mm以
下である平滑回路素子Ｅ１を得ることができる。
【００１９】平滑回路素子Ｅ１は、５mm角程度のチップ
で、容量が約１μＦでインダクタンスが３μＨの素子を
得ることができる。
で、容量が約１μＦでインダクタンスが３μＨの素子を
得ることができる。
【００２０】また、導電性基板１と高誘電体薄膜２と導
電性薄膜３とで構成されているコンデンサと、磁性薄膜
５と第１の絶縁膜６、７と渦巻き状導電性コイル薄膜７
とで構成されているインダクタとが、チップ中央部で接
続されているので、コンデンサに内在する等価直列抵抗
（ＥＳＲ）を低減することができる。
電性薄膜３とで構成されているコンデンサと、磁性薄膜
５と第１の絶縁膜６、７と渦巻き状導電性コイル薄膜７
とで構成されているインダクタとが、チップ中央部で接
続されているので、コンデンサに内在する等価直列抵抗
（ＥＳＲ）を低減することができる。
【００２１】図６で示したスイッチング電源回路に平滑
回路素子Ｅ１を適用すれば、厚さ０．５mm以下でカード
に内装が可能で、かつ出力電圧３．３Ｖで数Ｗの電力供
給が可能になる。
回路素子Ｅ１を適用すれば、厚さ０．５mm以下でカード
に内装が可能で、かつ出力電圧３．３Ｖで数Ｗの電力供
給が可能になる。
【００２２】図２は、本発明の他の実施例である平滑回
路素子Ｅ２の説明図である。図２（１）は、その平面図
であり、図２（２）は、図２（１）のＸ−Ｙ線から見た
断面図である。
路素子Ｅ２の説明図である。図２（１）は、その平面図
であり、図２（２）は、図２（１）のＸ−Ｙ線から見た
断面図である。
【００２３】平滑回路素子Ｅ２は、導電性基板１と、高
誘電体薄膜２と、導電性薄膜３と、第２の絶縁膜４と、
磁性薄膜５、９と、第１の絶縁膜６、７と、導電性コイ
ル薄膜８とを有する。
誘電体薄膜２と、導電性薄膜３と、第２の絶縁膜４と、
磁性薄膜５、９と、第１の絶縁膜６、７と、導電性コイ
ル薄膜８とを有する。
【００２４】導電性基板１としては、たとえば低抵抗シ
リコン基板、低抵抗ゲルマニウム基板等が用いられ、こ
の導電性基板１には溝１０が形成され、高誘電体薄膜２
としては、ＢＳＴ（Ｂａ1-x Ｓｒx ＴｉＯ3 ）、ＳＴＯ
（ＳｒＴｉＯ3 ）、ＢＴＯ（ＢａＴｉＯ3 ）、ＰＬＺＴ
（Ｐｂ1-x Ｌａx Ｚｒ1-y Ｔｉy Ｏ3 ）、ＰＺＴ（Ｐｂ
Ｚｒ1-x Ｔｉx Ｏ3 ）等が用いられ、導電性薄膜３とし
ては、Ａｌ、Ｗ、Ｍｏ、Ｐｔ、Ａｕ、Ｃｕ等が用いられ
ている。
リコン基板、低抵抗ゲルマニウム基板等が用いられ、こ
の導電性基板１には溝１０が形成され、高誘電体薄膜２
としては、ＢＳＴ（Ｂａ1-x Ｓｒx ＴｉＯ3 ）、ＳＴＯ
（ＳｒＴｉＯ3 ）、ＢＴＯ（ＢａＴｉＯ3 ）、ＰＬＺＴ
（Ｐｂ1-x Ｌａx Ｚｒ1-y Ｔｉy Ｏ3 ）、ＰＺＴ（Ｐｂ
Ｚｒ1-x Ｔｉx Ｏ3 ）等が用いられ、導電性薄膜３とし
ては、Ａｌ、Ｗ、Ｍｏ、Ｐｔ、Ａｕ、Ｃｕ等が用いられ
ている。
【００２５】また、第２の絶縁膜４としては、酸化シリ
コン、窒化シリコン、ポリイミド等が用いられ、磁性薄
膜５、９としては、ＣｏＺｒＴａ、ＣｏＺｒＲｅ、Ｃｏ
ＦｅＳｉＢ、ＣｏＺｒＮｂ、ＣｏＦｅＡｌＮ、ＦｅＳｉ
Ｂ、ＦｅＡｌＮ、ＦｅＡｌＢＯ、ＦｅＡｌＯ、ＦｅＢ
Ｏ、ＦｅＢＮ、パーマロイ等が用いられ、第１の絶縁膜
６、７としては、酸化シリコン、窒化シリコン、ポリイ
ミド等が用いられ、導電性コイル薄膜８としては、Ｃ
ｕ、Ａｌ等が用いられている。
コン、窒化シリコン、ポリイミド等が用いられ、磁性薄
膜５、９としては、ＣｏＺｒＴａ、ＣｏＺｒＲｅ、Ｃｏ
ＦｅＳｉＢ、ＣｏＺｒＮｂ、ＣｏＦｅＡｌＮ、ＦｅＳｉ
Ｂ、ＦｅＡｌＮ、ＦｅＡｌＢＯ、ＦｅＡｌＯ、ＦｅＢ
Ｏ、ＦｅＢＮ、パーマロイ等が用いられ、第１の絶縁膜
６、７としては、酸化シリコン、窒化シリコン、ポリイ
ミド等が用いられ、導電性コイル薄膜８としては、Ｃ
ｕ、Ａｌ等が用いられている。
【００２６】次に、平滑回路素子Ｅ２の製法の一例につ
いて説明する。
いて説明する。
【００２７】まず、導電性基板１の厚さを０．２〜０．
４mm程度にした低抵抗シリコン基板を構成し、この導電
性基板１上に、反応イオンエッチング法、スパッタエッ
チング法等によって、深さ３〜１０μｍ程度の溝１０を
形成し、上記導電性基板１上にスパッタ法、ＣＶＤ法等
でＢＳＴ膜等の高誘電体薄膜２を、厚さ０．１〜０．２
μｍ程度堆積し、８００度程度で熱処理を施す。ＢＳＴ
膜体積前に、酸化イリジウム等のバッファ層を設けるよ
うにしてもよい。溝部１０のステップカバレジをよくす
るために（溝側壁に設けられた膜にピンホール等が発生
することによって耐圧が減少しないようにするため
に）、溝側壁に傾斜を付与したり、溝の角部に曲線を付
与することも有効である。その後は、平滑回路素子Ｅ１
で説明した製法と同様に製造すれば、厚さ０．５mm以下
の平滑回路素子Ｅ２を得ることができる。
４mm程度にした低抵抗シリコン基板を構成し、この導電
性基板１上に、反応イオンエッチング法、スパッタエッ
チング法等によって、深さ３〜１０μｍ程度の溝１０を
形成し、上記導電性基板１上にスパッタ法、ＣＶＤ法等
でＢＳＴ膜等の高誘電体薄膜２を、厚さ０．１〜０．２
μｍ程度堆積し、８００度程度で熱処理を施す。ＢＳＴ
膜体積前に、酸化イリジウム等のバッファ層を設けるよ
うにしてもよい。溝部１０のステップカバレジをよくす
るために（溝側壁に設けられた膜にピンホール等が発生
することによって耐圧が減少しないようにするため
に）、溝側壁に傾斜を付与したり、溝の角部に曲線を付
与することも有効である。その後は、平滑回路素子Ｅ１
で説明した製法と同様に製造すれば、厚さ０．５mm以下
の平滑回路素子Ｅ２を得ることができる。
【００２８】次に、実施例２における溝の形成パタンの
例を、図３、図４、図５に示す。
例を、図３、図４、図５に示す。
【００２９】図３は、平滑回路素子Ｅ２における溝形成
パタンの一例を示す図である。
パタンの一例を示す図である。
【００３０】図３に示す溝形成パタンにおいては、図
１、図２における導電性薄膜３と導電性コイル薄膜８と
を接続するコンタクトホール１１を中心に、チップの四
隅に向う部分に溝１０を形成しない部分が設けられ、し
かもチップの辺に垂直に溝１０が形成されている。つま
り、溝１０は、導電性基板１の辺に垂直に設けられてい
る複数の四角形の溝である。このように溝１０を設ける
ことによって容量が増加し、また、コンタクトホール１
１を中心にチップの四隅に向う部分に溝１０を形成しな
い部分を設けることによって、溝１０を横断せずに、チ
ップ周辺まで導電性薄膜３を形成できるので、溝横断に
よる抵抗の増大を防ぐことができ、コンデンサに内在す
る等価直列抵抗（ＥＳＲ）が増大することがない。
１、図２における導電性薄膜３と導電性コイル薄膜８と
を接続するコンタクトホール１１を中心に、チップの四
隅に向う部分に溝１０を形成しない部分が設けられ、し
かもチップの辺に垂直に溝１０が形成されている。つま
り、溝１０は、導電性基板１の辺に垂直に設けられてい
る複数の四角形の溝である。このように溝１０を設ける
ことによって容量が増加し、また、コンタクトホール１
１を中心にチップの四隅に向う部分に溝１０を形成しな
い部分を設けることによって、溝１０を横断せずに、チ
ップ周辺まで導電性薄膜３を形成できるので、溝横断に
よる抵抗の増大を防ぐことができ、コンデンサに内在す
る等価直列抵抗（ＥＳＲ）が増大することがない。
【００３１】図４は、平滑回路素子Ｅ２における他の溝
１０ａの形成パタンの例を示す図である。
１０ａの形成パタンの例を示す図である。
【００３２】図４に示す溝１０ａの形成パタンにおいて
は、導電性薄膜３と導電性コイル薄膜８とを接続するコ
ンタクトホール１１を中心に、チップの四隅に向かう部
分に溝１０ａを形成しない部分が設けられ、しかもコン
タクトホール１１の長辺に平行に溝が形成され、コンタ
クトホール１１の長辺に平行なチップの辺に向う領域で
は、溝パタンが適度に短く切断され、このようにするこ
とによって、チップ周辺まで溝を横断することなく導電
性薄膜を形成でき、コンデンサに内在する等価直列抵抗
（ＥＳＲ）の増大が抑制されている。
は、導電性薄膜３と導電性コイル薄膜８とを接続するコ
ンタクトホール１１を中心に、チップの四隅に向かう部
分に溝１０ａを形成しない部分が設けられ、しかもコン
タクトホール１１の長辺に平行に溝が形成され、コンタ
クトホール１１の長辺に平行なチップの辺に向う領域で
は、溝パタンが適度に短く切断され、このようにするこ
とによって、チップ周辺まで溝を横断することなく導電
性薄膜を形成でき、コンデンサに内在する等価直列抵抗
（ＥＳＲ）の増大が抑制されている。
【００３３】図５は、平滑回路素子Ｅ２における別の溝
１０ｂの形成パタンの例を示す図である。
１０ｂの形成パタンの例を示す図である。
【００３４】溝１０ｂの形成パタンは、複数の円状の溝
であり、導電性基板１の辺と垂直の方向に列状に配置さ
れているものである。このように溝を形成することによ
って、上記各溝パタンと同様に、チップ周辺まで溝を横
断することなく、導電性薄膜を形成できるので、コンデ
ンサに内在する等価直列抵抗（ＥＳＲ）の増大が抑制さ
れる。
であり、導電性基板１の辺と垂直の方向に列状に配置さ
れているものである。このように溝を形成することによ
って、上記各溝パタンと同様に、チップ周辺まで溝を横
断することなく、導電性薄膜を形成できるので、コンデ
ンサに内在する等価直列抵抗（ＥＳＲ）の増大が抑制さ
れる。
【００３５】たとえば、図３に示した平滑回路素子Ｅ２
では、５mm角程度のチップで溝深さを５μｍとし、溝パ
タン間隔を１０μｍラインアンドスペースとすると、図
１に示す平滑回路素子Ｅ１と比較すると、約１．５倍の
容量である約１．５μＦを得ることができる。これによ
って、電力供給能力を増大することができる。
では、５mm角程度のチップで溝深さを５μｍとし、溝パ
タン間隔を１０μｍラインアンドスペースとすると、図
１に示す平滑回路素子Ｅ１と比較すると、約１．５倍の
容量である約１．５μＦを得ることができる。これによ
って、電力供給能力を増大することができる。
【００３６】なお、図５に示す平滑素子における溝１０
ｂによる壁面の面積が、図３における溝１０による壁面
の面積の場合よりも広いので、図３の平滑素子における
コンデンサの容量よりも、図５の平滑素子におけるコン
デンサの容量が大きい。
ｂによる壁面の面積が、図３における溝１０による壁面
の面積の場合よりも広いので、図３の平滑素子における
コンデンサの容量よりも、図５の平滑素子におけるコン
デンサの容量が大きい。
【００３７】
【発明の効果】本発明によれば、スイッチング回路や整
流回路を構成する半導体チップと同様に、インダクタと
コンデンサとで構成され、厚さ０．５mm程度のチップで
平滑回路素子を提供することができ、したがって、カー
ドに内装できる厚さのスイッチング電源を製作すること
ができるという効果を奏する。
流回路を構成する半導体チップと同様に、インダクタと
コンデンサとで構成され、厚さ０．５mm程度のチップで
平滑回路素子を提供することができ、したがって、カー
ドに内装できる厚さのスイッチング電源を製作すること
ができるという効果を奏する。
【図１】本発明の一実施例である平滑回路素子Ｅ１の説
明図である。
明図である。
【図２】本発明の他の実施例である平滑回路素子Ｅ２の
説明図である。
説明図である。
【図３】平滑回路素子Ｅ２における溝形成パタンの一例
を示す図である。
を示す図である。
【図４】平滑回路素子Ｅ２における溝形成パタンの他の
例を示す図である。
例を示す図である。
【図５】平滑回路素子Ｅ２における溝形成パタンの別の
例を示す図である。
例を示す図である。
【図６】従来のスイッチング電源回路を示す回路図であ
る。
る。
Ｅ１、Ｅ２…平滑回路素子、 １…導電性基板、 ２…高誘電体薄膜、 ３…導電性薄膜、 ４…第２の絶縁膜、 ５…磁性薄膜、 ６、７…第１の絶縁膜、 ８…導電性コイル薄膜、 ９…磁性薄膜、 １０、１０ａ、１０ｂ…溝、 １１…コンタクトホール。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｈ 7/09 Ｈ０１Ｌ 27/04 Ｃ (72)発明者 柳沢 佳一 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内
Claims (5)
- 【請求項１】 コンデンサとインダクタとの直列回路で
構成される平滑回路素子において、 導電性基板と高誘電体薄膜と導電性薄膜とで構成された
コンデンサと；磁性薄膜と第１の絶縁膜と導電性コイル
薄膜とで構成されたインダクタと；上記コンデンサと上
記インダクタンスとの間に設けられている第２の絶縁膜
と；を有することを特徴とする平滑回路素子。 - 【請求項２】 請求項１において、 上記導電性コイル薄膜が渦巻き状に形成され、この渦巻
き状導電性コイル薄膜の中央部端が上記コンデンサを構
成する導電性薄膜と接続されていることを特徴とする平
滑回路素子。 - 【請求項３】 請求項１において、 上記導電性基板に溝が形成され、上記溝を覆うように高
誘電体薄膜が形成されていることを特徴とする平滑回路
素子。 - 【請求項４】 請求項３において、 上記溝は、上記導電性基板の辺に垂直に設けられている
複数の四角形の溝であることを特徴とする平滑回路素
子。 - 【請求項５】 請求項３において、 上記溝は、複数の円状の溝であり、上記導電性基板の辺
と垂直方向に列状に配置されているものであることを特
徴とする平滑回路素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8044157A JPH09213894A (ja) | 1996-02-06 | 1996-02-06 | 平滑回路素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8044157A JPH09213894A (ja) | 1996-02-06 | 1996-02-06 | 平滑回路素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09213894A true JPH09213894A (ja) | 1997-08-15 |
Family
ID=12683788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8044157A Pending JPH09213894A (ja) | 1996-02-06 | 1996-02-06 | 平滑回路素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09213894A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1063661A1 (en) * | 1999-06-22 | 2000-12-27 | Lucent Technologies Inc. | An integrated circuit having a micromagnetic device and method of manufacture therefor |
| JP2001044778A (ja) * | 1999-07-27 | 2001-02-16 | Fuji Electric Co Ltd | 複合電子部品 |
| WO2004044935A1 (ja) * | 2002-11-12 | 2004-05-27 | Tdk Corporation | コンデンサ複合回路素子およびｉｃカード積層コンデンサ |
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| JP2007288104A (ja) * | 2006-04-20 | 2007-11-01 | Denso Corp | 半導体集積回路及び半導体集積回路の製造方法 |
| WO2017065141A1 (ja) * | 2015-10-16 | 2017-04-20 | 株式会社村田製作所 | Ｌｃ複合電子部品、およびｌｃ複合電子部品の実装構造 |
| EP2583287A4 (en) * | 2010-06-16 | 2017-11-15 | National Semiconductor Corporation | Inductive structure |
| JP2020021997A (ja) * | 2018-07-30 | 2020-02-06 | Tdk株式会社 | Ｌｃフィルタ |
| US10790792B2 (en) | 2015-10-30 | 2020-09-29 | Murata Manufacturing Co., Ltd. | LC composite device, processor, and method for manufacturing LC composite device |
| WO2024135248A1 (ja) * | 2022-12-20 | 2024-06-27 | サンデン株式会社 | 車載電動コンプレッサ |
-
1996
- 1996-02-06 JP JP8044157A patent/JPH09213894A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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