JP2007288104A - 半導体集積回路及び半導体集積回路の製造方法 - Google Patents

Abstract

【課題】より小さなスペースでノイズフィルタを構成することができる半導体集積回路を提供する。
【解決手段】半導体基板１上に形成されたキャパシタ５を構成する電極４の領域上方に、パターン配線で形成されるインダクタ６を配置形成し、そのインダクタ６の一端と電極４とを接続することでＬＣフィルタ７を構成する。
【選択図】図１

Description

本発明は、ノイズフィルタを備えてなる半導体集積回路、及び半導体集積回路の製造方法に関する。

従来、半導体集積回路において使用されるノイズフィルタは、特許文献１に開示されているようにＲＣフィルタを用いることが多かった。しかし、ＲＣフィルタを用いた場合、消費電流が増加すると抵抗素子により電圧降下が発生するため、抵抗値を大きく設定するには一定の限界があり、フィルタのカットオフ周波数を低く設定することができないという問題がある。
また、特許文献２には、半導体集積回路上にインダクタ素子を形成する技術が開示されており、この技術を用いればＬＣフィルタを構成することが可能となる。
特許第３４２７５９４号公報 特開平５−８２７３６号公報

しかしながら、特許文献２の技術を用いてインダクタ素子を形成した場合、素子によって占められる基板面積はかなり大きくなり、実際にＬＣフィルタを構成することは困難であるという問題があった。また、特許文献１のようにＲＣフィルタを構成する場合においても、抵抗素子とキャパシタとを夫々構成するのに２素子分の領域が必要である、という点では特許文献２と同様である。
本発明は上記事情に鑑みてなされたものであり、その目的は、より小さなスペースでノイズフィルタを構成することができる半導体集積回路、及び半導体集積回路の製造方法を提供することにある。

請求項１記載の半導体集積回路によれば、半導体基板上に形成されるキャパシタを構成する電極領域の上方に受動素子を配置形成し、その受動素子の一端と前記電極とを接続することでノイズフィルタを構成する。即ち、従来は、キャパシタの上方に受動素子を配置形成すると、その受動素子を介して流れる信号がキャパシタ側にクロストークを発生させるおそれがあることから、そのような配置構成が採用されることはなかった。しかし、受動素子とキャパシタとによりノイズフィルタを構成する場合は、両者の間におけるクロストークは問題とならない。従って、キャパシタと受動素子とを基板の縦方向に積層して配置することで、ノイズフィルタを省スペースで形成することが可能となり、半導体集積回路全体のサイズを小型化することができる。

請求項２記載の半導体集積回路によれば、受動素子をパターン配線で形成されるインダクタとする。即ち、上述したように、半導体基板上にインダクタを形成する場合は非常に多くの面積が必要となるので、キャパシタの上方に重ねてインダクタを形成すれば、ＬＣフィルタを小型に構成することができる。

請求項３記載の半導体集積回路によれば、インダクタとキャパシタ電極との間に磁性材料を挿入するので、より大きな値のインダクタンスを得ることができ、インダクタを小型に形成することができる。

請求項４記載の半導体集積回路によれば、磁性材料をキャパシタ電極と共通に構成するので、半導体集積回路の形成工程を簡単にすることができる。
請求項５記載の半導体集積回路によれば、インダクタの上方にも磁性材料を配置するので、インダクタンスを一層大きくすることができる。

請求項６記載の半導体集積回路によれば、インダクタのパターン形状を丸型渦巻き状とするので、例えばパターン形状を矩形とした場合のように通電時に発生する磁界が集中する箇所がなく、インダクタンスを向上させることができる。

請求項７記載の半導体集積回路によれば、インダクタのパターン形状を５画以上の多角形型渦巻き状とする。即ち、実際にパターンを形成する場合に曲線パターンは形成し難いため、直線パターンにより多角形を形成すれば丸型に近似したパターンを構成することができる。

請求項８記載の半導体集積回路によれば、インダクタとキャパシタ電極との接続を当該電極の中心部で行う。斯様に構成すれば、キャパシタ電極の抵抗値を見かけ上低下させることができる。

請求項９記載の半導体集積回路によれば、インダクタをパーマロイを材料とするパターン配線で構成する。即ち、パーマロイは高透磁率を有する磁性材料であると共に抵抗成分も有している。従って、インダクタをパーマロイで構成すれば、フィルタに入力されるノイズを抵抗成分によって消費減衰させることができる。

請求項１０記載の半導体集積回路によれば、キャパシタをＭＯＳ型で構成するので、より小さい面積で大きな容量のキャパシタを構成することができる。

（第１実施例）
以下、本発明の第１実施例について図１及び図２を参照して説明する。図１は、半導体集積回路として構成されるＬＣフィルタの（ａ）平面図、（ｂ）模式的な断面図、（ｃ）等価回路図である。図１（ａ），（ｂ）に示すように、ｐ型の半導体基板１上には、ｎ＋高濃度層２と絶縁膜３を介して対向する電極４とによりキャパシタ５が形成されている。即ち、キャパシタ５はＭＯＳ型として構成され、そのキャパシタ５の上層には、絶縁膜３を介してインダクタ（受動素子）６が形成されている。そして、インダクタ６の一端と電極４とが接続されていることで、ＬＣフィルタ（ノイズフィルタ）７が構成されている。
即ち、インダクタ６は、中心から外方に向って配線を矩形状に巻き回すことで構成されており、その巻き始めの一端である中心において、キャパシタ５の電極４と接続されている。このＬＣフィルタ７は、例えば、図１（ｃ）に示すように、入力端子に電源Ｖccが接続されることで、その電源Ｖccに重畳されているノイズを除去するために配置されている。

図２には、ＬＣフィルタ７を形成するプロセスを示す。半導体基板１上には、ｎ−層１１がエピタキシャル形成されていると共に、素子形成領域を取り囲むようにｐ＋領域１２が形成され、ｐｎ接合分離が図られている。そして、ｎ−層１１の表面側にｎ＋高濃度層２が形成されており、その上に例えばＳｉＯ_２等による絶縁膜３を形成する（１）。尚、以下では図示が煩雑になるのを避けるため、各部の符号は新規な構成物以外は極力省略する。

次に、ポリシリコン膜１３を形成して（２）パターニングすることで（３）、キャパシタ電極４を形成する。その上から再び絶縁膜３を形成すると（４）、絶縁膜３にコンタクトホール１４，１５を形成する（５）。続いて、パーマロイの一種であるＦｅＮｉの膜１６を形成すると（６）、そのＦｅＮｉ膜１６をパターニングしてインダクタ７を形成する（７）。それから、コンタクトホール１５をｎ＋高濃度層２に達する深さにしてから（８）Ａｌ膜１７を形成してパターニングを行い（９）、ＬＣフィルタ７の入力端子，共通接続点（グランド）の配線１７ａ，１７ｂを形成する。最後にそれらの上層に保護膜として絶縁膜３を形成する（１０）。

尚、図１（ａ）において、図中下方側に示されているのはキャパシタ５の電極４に対するＡｌ配線１７ｃであり、ＬＣフィルタ７の出力端子となる。
即ち、従来は、キャパシタ５の上方に素子を配置形成すると、その素子を介して流れる信号がキャパシタ５側にクロストークを発生させるおそれがあるため、そのような配置構成が採用されることはなかった。しかし、インダクタ６とキャパシタ５とでノイズ除去用のフィルタ７を構成する場合は両素子間のクロストークは問題とならないため、上記のようなスタック構造を採用することが可能となる。

以上のように本実施例によれば、半導体基板１上に形成されたキャパシタ５を構成する電極４の領域上方に、パターン配線で形成されるインダクタ６を配置形成し、そのインダクタ６の一端と電極４とを接続することでＬＣフィルタ７を構成した。即ち、一般に半導体基板上にインダクタを形成する場合は非常に多くの面積が必要となる。従って、キャパシタ５とインダクタ６とを基板１の縦方向に重ねて配置することで、ＬＣフィルタ７を省スペースで形成することが可能となり、半導体集積回路全体のサイズを小型化することができる。

また、インダクタ６をＦｅＮｉを材料とするパターン配線で構成した。即ち、パーマロイの一種であるＦｅＮｉは高透磁率を有する磁性材料であると共に抵抗成分も有しているので、ＬＣフィルタ７に入力されるノイズを抵抗成分によって消費減衰させることができる。更に、キャパシタ５をＭＯＳ型で構成したので、より小さい面積でより大きな容量を備えるように構成することができる。加えて、インダクタ６とキャパシタ電極４との接続を当該電極の中心部で行うので、キャパシタ電極４の抵抗値を見かけ上低下させることができる。

（第２実施例）
図３は本発明の第２実施例であり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施例のＬＣフィルタ２１は、基本的な構造は第１実施例のＬＣフィルタ７と同様であるが、キャパシタ２２を構成する電極２３が、磁性材料であるＦｅＮｉで構成されている。即ち、キャパシタ電極２３はインダクタコアとしても機能する。
以上のように構成される第２実施例によれば、キャパシタ電極２３を高透磁率材料により構成することで、インダクタ６のインダクタンスが向上するので、インダクタ６をより小型に形成することができる。

（第３実施例）
図４は本発明の第３実施例を示すものであり、第２実施例と異なる部分のみ説明する。第３実施例のＬＣフィルタ２４は、第２実施例の構成に加えて、インダクタ６の上方に、絶縁膜３を介してインダクタコア２５を配置したものである。インダクタコア２５は、やはりＦｅＮｉのような磁性材料で構成され、外形はキャパシタ電極２３と略同様となっている。
以上のように構成される第２実施例によれば、インダクタ６の上方にもコア２５を配置し、インダクタ６の上下に高透磁率材料を配置することでインダクタンスを一層向上させることができる。

（第４実施例）
図５は本発明の第４実施例を示すものであり、第１，第２実施例と異なる部分のみ説明する。第４実施例のＬＣフィルタ２６は、第１実施例の構成に加えて、キャパシタ電極４とインダクタ６と間に、絶縁膜３を介してインダクタコア２７を配置したものである。即ち、第２実施例ではキャパシタ電極２３を高透磁率材料により構成することでインダクタコアとして機能させたが、第４実施例ではキャパシタ電極４とは個別にインダクタコア２７を配置している。
以上のように構成される第４実施例によれば、キャパシタ電極４とインダクタ６と間にインダクタコア２７を配置したので、第２実施例のキャパシタ電極２３ように電極２３の抵抗値が上昇することを回避できる。また、インダクタコア２７がキャパシタ５側に対する磁気シールドとしても機能するので、キャパシタ５に磁気的な影響が及ぶことを回避できる。

（第５，第６実施例）
図６，図７は本発明の第５，第６実施例を示すものである。第５，第６実施例は、インダクタのパターン形状が第１〜第４実施例とは異なる場合を示す。即ち、図６に示す第５実施例では、インダクタ２８のパターン形状を丸型渦巻き状としている。斯様に構成すると、例えばパターン形状を第１実施例のような矩形渦巻状とした場合のように、通電時に発生する磁界が集中する箇所が存在しないため、インダクタンスを向上させることができる。
また、図７に示す第６実施例では、インダクタ２９のパターン形状を八角形型渦巻き状としている。即ち、実際にパターンを形成しようとすると曲線パターンは形成し難いため、直線パターンにより多角形を形成すれば、丸型に近似したパターンを構成することができる。

（第７実施例）
図８は本発明の第７実施例を示すものである。第７実施例では、第１〜第６実施例のようにインダクタを構成することに替えて、キャパシタ５の上方に抵抗素子（受動素子）３０を形成することで、ＲＣフィルタ（ノイズフィルタ）３１を構成したものである。抵抗素子３０は、例えば薄膜抵抗により構成され、キャパシタ電極４とは図８中左端側で配線３２により接続されている。そして、抵抗素子３０の他端は、ＲＣフィルタ３１の入力端子となるように配線３３が引き出されている。
即ち、キャパシタと抵抗素子とでＲＣフィルタを構成する場合も、従来は半導体基板上に夫々形成領域を確保して２次元的に構成しているため、２素子分の配置スペースが必要であったことに替わりはない。従って、第７実施例によれば、抵抗素子３０及びキャパシタ５よりなるＲＣフィルタ３１を、従来よりも小型に構成することができる。

本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
インダクタはＦｅＮｉで構成するものに限らず、Ａｌなどで構成しても良い。
キャパシタ電極についても、Ａｌなどで構成しても良い。
インダクタコアについてもＦｅＮｉで構成するものに限らず、適当な磁性材料を選択して使用すれば良い。
第６実施例において、インダクタのパターン形状は八角形状に限ることなく、五角以上の多角形型にすれば良い。
キャパシタはＭＯＳ型に限らず、ｐｎ接合型で構成しても良い。
素子形成領域を、ＳＯＩ（Silicon On Insulator）基板上にトレンチ分離することで形成しても良い。
集積回路を構成する半導体のｐ，ｎ型は、適宜入れ替えても良い。

本発明の第１実施例であり、半導体集積回路として構成されるＬＣフィルタの（ａ）平面図、（ｂ）模式的な断面図、（ｃ）等価回路図 ＬＣフィルタを形成するプロセスを示す図 本発明の第２実施例を示す図１（ａ），（ｂ）相当図 本発明の第３実施例を示す図３相当図 本発明の第４実施例を示す図３相当図 本発明の第５実施例を示す図１（ａ）相当図 本発明の第６実施例を示す図６相当図 本発明の第７実施例を示す図３相当図

符号の説明

図面中、１は半導体基板、４は電極、５はキャパシタ、６はインダクタ（受動素子）、７はＬＣフィルタ（ノイズフィルタ）、２１はＬＣフィルタ（ノイズフィルタ）、２２はキャパシタ、２３は電極（インダクタコア）、２４はＬＣフィルタ（ノイズフィルタ）、２５はインダクタコア、２６はＬＣフィルタ（ノイズフィルタ）、２７はインダクタコア、２８，２９はインダクタ、３０は抵抗素子（受動素子）、３１はＲＣフィルタ（ノイズフィルタ）を示す。

Claims (20)

1. 半導体基板上に形成されるキャパシタと、このキャパシタを構成する電極の一方に一端が接続されると共に、当該電極領域の上方に配置形成される受動素子とで構成されるノイズフィルタを備えることを特徴とする半導体集積回路。
2. 前記受動素子は、パターン配線によって形成されるインダクタであることを特徴とする請求項１記載の半導体集積回路。
3. 前記インダクタと前記キャパシタ電極との間に、磁性材料を挿入したことを特徴とする請求項２記載の半導体集積回路。
4. 前記磁性材料を、前記キャパシタ電極と共通に構成したことを特徴とする請求項３記載の半導体集積回路。
5. 前記インダクタの上方にも、磁性材料を配置したことを特徴とする請求項３又は４記載の半導体集積回路。
6. 前記インダクタのパターン形状を、丸型渦巻き状としたことを特徴とする請求項２乃至５の何れかに記載の半導体集積回路。
7. 前記インダクタのパターン形状を、五角以上の多角形型渦巻き状としたことを特徴とする請求項２乃至又５の何れかに記載の半導体集積回路。
8. 前記インダクタと前記キャパシタ電極との接続を、当該電極の中心部で行うことを特徴とする請求項２乃至７の何れかに記載の半導体集積回路。
9. 前記インダクタを、パーマロイを材料とするパターン配線で構成することを特徴とする請求項２乃至８の何れかに記載の半導体集積回路。
10. 前記キャパシタを、ＭＯＳ型で構成することを特徴とする請求項１乃至９の何れかに記載の半導体集積回路。
11. 半導体基板上にキャパシタを形成し、
    このキャパシタを構成する電極領域の上方に、当該電極に一端が接続されるように受動素子を配置形成することで、ノイズフィルタを構成することを特徴とする半導体集積回路の製造方法。
12. 前記受動素子は、パターン配線によって形成されるインダクタであることを特徴とする請求項１１記載の半導体集積回路の製造方法。
13. 前記インダクタと前記キャパシタ電極との間に、磁性材料を挿入することを特徴とする請求項１２記載の半導体集積回路の製造方法。
14. 前記磁性材料を、前記キャパシタ電極と共通に構成することを特徴とする請求項１３記載の半導体集積回路の製造方法。
15. 前記インダクタの上方にも、磁性材料を配置することを特徴とする請求項１３又は１４記載の半導体集積回路の製造方法。
16. 前記インダクタのパターン形状を、丸型渦巻き状とすることを特徴とする請求項１２乃至１５の何れかに記載の半導体集積回路の製造方法。
17. 前記インダクタのパターン形状を、五角以上の多角形型渦巻き状とすることを特徴とする請求項１２乃至１５の何れかに記載の半導体集積回路の製造方法。
18. 前記インダクタと前記キャパシタ電極との接続を、当該電極の中心部で行うことを特徴とする請求項１２乃至１７の何れかに記載の半導体集積回路の製造方法。
19. 前記インダクタを、パーマロイを材料とするパターン配線で構成することを特徴とする請求項１２乃至１８の何れかに記載の半導体集積回路の製造方法。
20. 前記キャパシタを、ＭＯＳ型で構成することを特徴とする請求項１１乃至１９の何れかに記載の半導体集積回路の製造方法。

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