JP2000260939A - 高周波回路装置 - Google Patents

高周波回路装置

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Abstract

(57)【要約】 【課題】 スパイラルインダクタと容量を重ねて配置し
た場合の、鏡像効果によるインダクタンスの減少と容量
の電極に誘起される渦電流による損失を低減するととも
に、インダクタンスの低下を防ぐ。 【解決手段】 放射状のスリットを上部電極に設けた容
量３３とその周囲にあるいは重ねて配置されたスパイラ
ルインダクタ３２とにより高周波回路を構成する。容量
３３の上部電極に形成されたスリットにより、スパイラ
ルインダクタ３２の磁界により誘起される渦電流の経路
が遮断されるため、渦電流損は発生しない。また、渦電
流が発生しないことから、鏡像効果によるインダクタン
スの低下も防げる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高周波回路装置に
関し、特に、スパイラル状に形成されたインダクタと、
ＭＩＭ（Metal Insulator Metal）容量あるいはＭＩＳ
（Metal InsulatorSemiconductor）容量により構成され
る高周波回路装置に関する。
【０００２】
【従来の技術】図２３は、高周波で用いられる回路装置
の等価回路を示す図である。この回路はインダクタ１と
容量２とからなり、例えば端子３を入力、端子４を出
力、端子５を接地とすれば、ローパスフィルタとなる。
また端子３を接地し、端子５を入力、端子４を出力とす
ればハイパスフィルタとなる。このような回路は、フィ
ルタやインピーダンス変換回路などに広く用いられる。
【０００３】図２４は、図２３の等価回路を従来技術に
より作製した回路装置の例を示す図である。この回路装
置は、スパイラルインダクタ６とＭＩＭ容量１２とから
なり、エアブリッジ１１と配線１０を介して、スパイラ
ルの中心部の配線とＭＩＭ容量１２の上部電極とを接続
した構成を有する。端子９はＭＩＭ容量１２の下部電極
に接続されている。端子７が図２３の端子３に、端子８
が図２３の端子４に、端子９が図２３の端子５に、それ
ぞれ該当する。このような構成の場合、回路の面積はス
パイラルインダクタの面積とＭＩＭ容量の面積の和だけ
必要となる。
【０００４】図２５は、別の従来技術により作製したス
パイラルインダクタを示す図である。スパイラルを形成
する配線１３は、スパイラルの中心までは巻かれておら
ず、中心に空きスペース１４が設けられている。こうす
ることにより、スパイラルの中心付近の向かい合う配
線、例えば１５と１６の間の負の相互インダクタンスが
減少する。このため、スパイラルを形成する配線１３の
総延長が同じ場合、図２４のインダクタのように中心ま
でスパイラルを巻くよりも、図２５のように、中心部に
スペース１４を設けた方がインダクタンスは大きくな
る。即ち単位配線長当たりのインダクタンスを大きくで
きるので、インダクタのＱ値は向上する。しかしインダ
クタンスが同じ場合、スパイラルインダクタの占める面
積は、図２４の従来技術の場合よりも大きくなる。
【０００５】また、導電性のシリコン基板上に同様の回
路を形成した場合、スパイラルインダクタの配線とシリ
コン基板の間の容量性の結合により、回路の損失が大き
くなる。回路面積を削減するための従来技術として、例
えば特開平６−１６９０６４号公報に記載された技術が
挙げられる。
【０００６】図２６は、前記技術を用いて作製した回路
装置の例を示す図である。この回路はＭＩＭ容量１８の
上にスパイラルインダクタ１７が形成されており、スパ
イラルを形成するスパイラル中心側の端１９が、ＭＩＭ
容量の上部電極に接続されている。端子２０、端子２１
が、図２３の端子３、端子４に該当し、ＭＩＭ容量の下
部電極が図２３の端子５に該当する。
【０００７】図２７は、図２６の回路の断面図を示す図
である。スパイラルインダクタ１７は配線２２により形
成され、ＭＩＭ容量１８は上部電極２３と容量絶縁膜２
５と下部電極２６により形成される。２７と２８は誘電
体である。スパイラルを形成する配線２２とＭＩＭ容量
１８の上部電極２３は、スルーホール２４で接続され
る。この技術に依れば、スパイラルインダクタ１７とＭ
ＩＭ容量１８とからなる回路を、図２４に示す従来技術
よりも小さい面積で作製することが可能である。
【０００８】しかしながら、図２６、図２７に示した従
来技術で作製した回路には、以下に挙げる問題点が存在
する。図２８は、図２６、図２７の回路の等価回路を示
す図である。２９はスパイラルインダクタ１７のインダ
クタンス、３０はＭＩＭ容量１８の容量を表す。スパイ
ラルを形成する配線２２とＭＩＭ容量１８の上部電極２
３の間には寄生容量３１が存在する。これは回路の特性
を劣化させる要因となる。また層間絶縁膜２８の厚さが
充分取れない場合、鏡像効果によりスパイラルインダク
タ１７のインダクタンスが減少する。
【０００９】図２９は、鏡像効果の例として、外形寸法
４００ミクロン角のスパイラルインダクタのインダクタ
ンスを、横軸にスパイラルと接地導体の間の誘電体厚を
とってプロットしたものを示す図である。誘電体はＳｉ
Ｏ２を仮定した。これより誘電体厚が１００ミクロン以
下になると、鏡像効果による急激なインダクタンスの低
下が生じることが分かる。即ち、図２６、図２７に示し
た従来技術による回路で鏡像効果を防ぐには、誘電体膜
２８の厚さをスパイラルインダクタの外形寸法の数分の
１以上程度、典型的には１００ミクロン以上程度とする
必要がある。
【００１０】しかしながら、これは、作製コストの上昇
を招く。また、この様に厚い誘電膜を形成することは、
半導体技術を用いたＭＭＩＣでは実現困難である。ま
た、誘電体膜２８の厚さを厚くできない場合、鏡像効果
によるインダクタンスの減少を補うためにスパイラルの
巻き数を増やすと、回路面積が増加し、コストが増加す
る。また、インダクタンスの減少を補うためにスパイラ
ルの巻き数を増やす、もしくはスパイラルを形成する配
線を細くすると、スパイラルの配線による寄生抵抗が増
加し、回路の特性が劣化する。
【００１１】また、ＭＩＭ容量を形成する電極の厚みが
充分取れない場合や、電極材料の抵抗率が充分低くない
場合、磁界により電極に誘起される渦電流の抵抗損によ
りエネルギの損失を招く渦電流損が発生する。これはイ
ンダクタのＱ値を低下させ、回路の損失を増加させる。
これを防ぐためには、誘電体膜２８を充分厚くして、イ
ンダクタとＭＩＭ容量の距離を大きく取るか、もしくは
容量素子を形成する電極金属を充分厚くして低抵抗化す
る必要があるが、これも作製コストの上昇を招く一因と
なる。
【００１２】類似の従来技術として、特開平６−８５５
９３号公報、特開平６−８５５４４号公報等に記載され
た技術が挙げられるが、これも特開平６−１６９０６４
号公報のものと同様の問題点を有する。
【００１３】
【発明が解決しようとする課題】以上説明したように、
スパイラルインダクタと容量を並べて配置した従来技術
においては、大きな面積が必要となり作製コストが増加
するという問題がある。また、導電性のシリコン基板上
に同様の回路を形成した場合、スパイラルインダクタの
配線とシリコン基板の間の容量性の結合により回路の損
失が大きくなる。
【００１４】また、スパイラルインダクタと容量を重ね
て配置する従来技術を用いた場合には、スパイラルイン
ダクタとＭＩＭ容量の間の誘電膜を充分厚くしないと、
スパイラルインダクタとＭＩＭ容量の電極間に寄生容量
が発生するとともに、渦電流損による損失の増加が生
じ、これらはいずれも回路性能の低下をもたらす。さら
に、鏡像効果によるインダクタンスの減少が生じる。
【００１５】この減少を補うために、スパイラルの巻き
数を増やすと、寄生抵抗の増加による回路性能の低下
と、回路面積の増加によるコストの増加が生じる。ま
た、鏡像効果によるインダクタンスの減少を補うため
に、スパイラルを形成する配線を細くすると、寄生抵抗
の増加による回路性能の低下が生じる。
【００１６】以上のことを避けるには、スパイラルイン
ダクタと容量電極の間の層間絶縁膜の厚さを、典型的に
は１００ミクロン程度まで厚くすることと、ＭＩＭ容量
の電極の抵抗を充分下げるために、電極金属膜厚を充分
厚くする必要があるが、これは作製コストの増加をもた
らす。また、半導体基板上に作製するＭＭＩＣでは、厚
い絶縁膜を形成することは困難である。
【００１７】本発明の目的は、以上の問題点に鑑み、作
製コストを増加させることなく、かつ回路の性能を低下
させることなく、回路面積の縮小を図ることができる高
周波回路装置を提供することにある。
【００１８】
【課題を解決するための手段】本発明は、スパイラルイ
ンダクタと容量とからなる高周波回路装置において、ス
パイラルインダクタと容量素子とを互いに重ねて配置
し、あるいはスパイラルインダクタ中心部の空間に容量
素子を配置し、あるいはスパイラルインダクタの中心側
の一部分を容量素子と重ねて配置し、かつ、容量素子の
電極に渦電流損を防止するスリットを形成したことを特
徴としている。
【００１９】スパイラルインダクタとスリットを有する
容量素子との接続は、スパイラルの中心部の端、スパイ
ラルの外側の端あるいはスパイラルの中間部において容
量素子と接続される。
【００２０】上記スリットが形成された電極を有する容
量素子は、ＭＩＭキャパシタあるいはＭＩＳキャパシタ
として形成することができ、さらに、容量素子の２枚の
電極のうちの少なくとも片方が比抵抗の高い材料、もし
くは比抵抗の高い材料と比抵抗の低い材料の積層構造で
形成し、その比抵抗の高い材料で形成された層にはスリ
ットを設けない構成とすることもできる。
【００２１】また、上記スリットが形成された電極を有
する容量素子をＭＩＳキャパシタとして形成する場合に
は、容量素子の２枚の電極のうちの片方が、ｎ型もしく
はｐ型の半導体で形成され、かつその電極は、ｎ型もし
くはｐ型の濃度の高い低抵抗領域と、渦電流損を防止す
るために、同じｎ型もしくはｐ型あるいは逆のｐ型もし
くはｎ型の濃度の低いスリット状の高抵抗領域によって
構成することができる。
【００２２】また、容量素子の２枚の電極のうちの片方
は、ｎ型もしくはｐ型のシリコンで形成することができ
る。
【００２３】
【発明の実施の形態】図１〜２は、本発明の第１の実施
の形態を示すものであり、図１はその上面図、図２は断
面構造図である。この実施の形態は、スパイラルインダ
クタ３２とＭＩＭ容量素子３３とからなるローパスフィ
ルタとして構成されており、スパイラルインダクタ３２
の中心部の端１８でインダクタ３２とＭＩＭ容量３３が
接続されている。ＭＩＭ容量３３には、スリット３４が
放射状に設けられている。また、スパイラルインダクタ
の３２中心部の端１８は、エアブリッジ３５で取り出さ
れている。端子３６が入力で、端子３７が出力である。
【００２４】図１のａ−ｂ断面構造図を示す図２では、
スパイラルインダクタは配線３８で示されており、ＭＩ
Ｍ容量３３は、上部電極３９、下部電極４１、誘電膜４
２で形成されている。４３は誘電体基板である。ＭＩＭ
容量３３の上部電極３９と下部電極４１に設けられたス
リット４０は、図１のスリット３４を表している。
【００２５】このＭＩＭ容量３３の電極に形成された放
射状のスリット３４により、スパイラルインダクタ３２
の磁界によって誘起される渦電流の経路は遮断されるた
め、渦電流損は発生しない。また渦電流が発生しないこ
とから、鏡像効果によるインダクタンスの低下も防げ
る。また、スパイラルインダクタの下部にはＭＩＭ容量
の電極が存在しないため、スパイラルの配線とＭＩＭ容
量の上部電極の間の寄生容量は小さい。さらに、スパイ
ラルインダクタ３２に着目すると、その中心部にはＭＩ
Ｍ容量がおかれているために中心部に空きスペースが存
在し、このため対向する配線間の負の相互インダクタン
スが小さく押さえられており、インダクタのＱ値は向上
する。
【００２６】この実施の形態を、図２５に示した従来技
術によるスパイラルインダクタを用いた場合と比較する
と、回路の占有面積はＭＩＭ容量の面積分だけ小さくて
済む。また、図２６、図２７に示した従来技術による回
路装置と比較すると、渦電流損が発生せず、かつ鏡像効
果も生じず、かつインダクタとＭＩＭ容量の電極間の寄
生容量が小さいため、回路特性の向上が図れる。また、
図２６、図２７に示した従来技術で、スパイラルとＭＩ
Ｍ容量の上部電極間の誘電膜２８を厚くした場合と比較
すると、厚い誘電膜が不要な分作製コストが低く押さえ
られる。
【００２７】上記の実施の形態では、スパイラルインダ
クタの中心部の空間に容量素子を配置したが、スパイラ
ルインダクタとスリットを有する容量素子を重ねて形成
してもよい。その場合には、スパイラルと容量素子の電
極の間の寄生容量は発生するものの、容量素子の電極に
形成したスリットにより渦電流損と鏡像効果は抑制され
る。
【００２８】従って、図２３に示した従来技術による回
路よりも占有面積をさらに小さくすることができ、か
つ、図２６、図２７に示した従来技術による回路装置と
比較すると、渦電流損が発生せず、かつ鏡像効果も抑制
されているため、回路特性の向上が図れる。また、図２
６、図２７に示した従来技術で、スパイラルとＭＩＭ容
量の上部電極間の誘電膜２８を厚くした場合と比較する
と、厚い誘電膜が不要な分作製コストが低く押さえられ
る。
【００２９】図３〜６は、本発明の第２の実施の形態を
示すものであり、図３は容量素子の上面図、図４は容量
素子の上に重ねて配置されたスパイラルインダクタの上
面図、図５は断面構造図、図６は等価回路を表してい
る。
【００３０】図３において、容量素子はＭＯＳからなる
ＭＯＳ容量として構成され、上部電極４４には放射状の
スリットが設けられている。また図４に示されているよ
うに、ＭＯＳ容量とスパイラルインダクタ４５の接続
は、スパイラルインダクタ４５の中心付近でスパイラル
インダクタとＭＯＳ容量の上部電極４６が接続されてい
る。この実施の形態では、スパイラルインダクタのう
ち、中心２回巻き程度がＭＯＳ容量の上に配置されてい
る。ＭＯＳ容量の上部電極に形成された放射状のスリッ
トにより、上部電極の渦電流の経路が遮断されている。
【００３１】図５は断面図を示しており、スパイラルイ
ンダクタの配線４９がＭＯＳ容量の上部電極５０の上に
形成されており、両者はスルーホール５１で接続されて
いる。５３は容量膜、５４はがシリコン基板であり、上
部電極５０と容量膜５３とシリコン基板５４によりＭＯ
Ｓ容量が形成される。下部電極であるＳｉ基板には渦電
流遮断するためのスリットがないので渦電流経路が存在
するが、その影響は上部電極よりは小さい。
【００３２】また、シリコン基板上のスパイラルインダ
クタの損失の主要因は、インダクタの配線とシリコン基
板の間に寄生容量があり、この寄生容量の充放電がシリ
コン基板の抵抗を介して行われることに起因する。図４
の構造では、スパイラルの中心付近はＭＯＳ容量の上部
電極４６によりシリコン基板から遮蔽されている。従っ
て、図４の構造を等価回路に直すと、図６のようにな
る。
【００３３】図６において、５５はスパイラルインダク
タのインダクタンス、５９はＭＯＳ容量を表している。
また、５６はスパイラルの外側部分とシリコン基板間の
寄生容量、抵抗６０と容量６１の並列接続はシリコン基
板、５７はスパイラルの中心付近とＭＯＳ容量の上部電
極との間の寄生容量を表している。
【００３４】ＭＯＳ容量の上部電極の電位は端子６２の
電位と同じである。従って、スパイラルを形成する配線
のうち、スパイラルの中心付近は、端子６２の電位に近
い。一方、ＭＯＳ容量の上部電極の電位も端子６２の電
位に近いため、スパイラルの中心付近の配線とＭＯＳ容
量の上部電極の間の寄生容量５７に充放電される電荷は
小さい。このため、見かけ上、スパイラルの中心付近の
寄生容量はほぼ無視できる。
【００３５】従って、この実施の形態によれば、従来技
術よりも小さい占有面積で、従来技術よりも高性能の高
周波回路装置を作成することができる。またこの構造を
実現するために必要な製造プロセスは、通常の２層配線
プロセスでよいため、作製コストの増加もほとんどな
い。
【００３６】図７〜９は、本発明の第３の実施の形態を
示すものであり、図７は容量素子の上面図、図８は容量
素子の上に重ねて配置されたスパイラルインダクタの上
面図、図９は断面構造図を表している。
【００３７】図７において、容量素子はＭＯＳ容量とし
て形成され、容量素子の上部電極６３にはスリット６５
が放射状に設けられており、外部回路とは、引き出し部
６４を介して接続される。また図８に示されているよう
に、ＭＯＳ容量の上に形成されたスパイラルインダクタ
６６は、スパイラルインダクタ６６の中心付近でＭＯＳ
容量の上部電極と接続され、外部回路とは、引き出し部
６７と６８で接続される。
【００３８】図９は断面図を示しており、本実施の形態
では、スパイラルインダクタはアルミ配線６９で形成さ
れ、また、ＭＯＳ容量の上部電極は、アルミ配線７０
と、ＭＯＳＦＥＴのゲートにも使うＷＳｉ層７１の２層
を重ねた構造になっている。
【００３９】容量膜には、ゲート酸化膜作製プロセスと
同様のプロセスにより形成した酸化膜７４を用いてい
る。７３は層間絶縁膜、７２はパッシベーション膜であ
る。基板はＳｉで、ｐ濃度の高い基板７７の上にｐ濃度
の低いエピ層７６が形成されている。
【００４０】下部電極は、エピ層７６に形成した高濃度
のアクセプタをドーピングした高濃度ｐ領域７５であ
る。上部電極を構成する７０、７１にはスリット７８が
設けてある。また下部電極である高濃度ｐ層７５にも、
高濃度のアクセプタドーピングをしない領域７６がスリ
ット状に設けてあり、結果としてこの領域は低濃度ｐ領
域となっている。シリコン基板は接地されている。
【００４１】以上の構成により、ＭＯＳ容量の下部電極
に誘起される渦電流の経路も、低濃度で高抵抗のスリッ
ト状のｐ領域７６により遮断されているため、渦電流損
と鏡像効果が抑制される。またＭＯＳ容量の上部電極に
より、スパイラルインダクタとＳｉ基板の間が遮断され
ているため、スパイラルインダクタの損失も低く押さえ
られる。
【００４２】図１０〜１１は、本発明の高周波回路装置
の第４の実施の形態を示すものであり、図１０はその上
面図、図１１は断面構造図を表している。
【００４３】本実施の形態は、スパイラルインダクタ７
９とＭＯＳ容量素子とからなり、スパイラルインダクタ
７９の中心部にＭＯＳ容量素子が形成されている。スパ
イラルインダクタ７９は、その中心部１８でＭＯＳ容量
素子の上部電極８０と接続されている。ＭＯＳ容量素子
の上部電極８０には放射状のスリット８１が設けられて
いる。外部回路とは引き出し電極８３、８４で接続され
る。８２はスパイラルの中心部と引き出し電極８４を結
ぶ配線である。
【００４４】図１１は、図１０のａ−ｂ断面を示してお
り、スパイラルインダクタはアルミ配線８５で形成され
ている。また、ＭＯＳ容量の上部電極は、アルミ配線８
６と、ＭＯＳＦＥＴのゲートにも使うポリシリコン層８
９の２層を重ねた構造になっている。容量膜には、ゲー
ト酸化膜作製プロセスと同様のプロセスにより形成した
酸化膜９０を用いている。８８は層間絶縁膜、８７はパ
ッシベーション膜である。
【００４５】下部電極として、ｐ型のシリコン基板９１
を利用している。シリコン基板は接地されている。以上
の構成により、ＭＯＳ容量の上部電極に誘起される渦電
流の経路が遮断されているため、渦電流損と鏡像効果が
抑制される。またスパイラルインダクタの下にはＭＯＳ
容量の電極がないため、ＭＯＳ容量とスパイラルインダ
クタの間の寄生容量も小さく押さえられる。
【００４６】図１２〜１４は、本発明の第５の実施の形
態を示すものであり、図１２は容量素子の上面図、図１
３は容量素子の上に重ねて配置されたスパイラルインダ
クタの上面図、図１４は断面構造図を表している。
【００４７】図１２において、容量素子はＭＯＳからな
るＭＯＳ容量として構成され、上部電極９３には放射状
のスリットが設けられており、このスリットにより上部
電極の渦電流の経路が遮断される。また図１３に示され
ているように、ＭＯＳ容量とスパイラルインダクタ９４
の接続は、スパイラルインダクタ９４の中心付近でスパ
イラルインダクタとＭＯＳ容量の上部電極９３が接続さ
れている。
【００４８】この実施の形態では、スパイラルインダク
タのうち、中心２回巻き程度がＭＯＳ容量の上にに重ね
られており、それより外側の部分はＭＯＳ容量の外側に
ある。スパイラルインダクタ９４は、その中心部でＭＯ
Ｓ容量素子９５と接続されている。外部回路とは引き出
し電極９６、９７で接続される。
【００４９】図１４において、スパイラルインダクタは
アルミ配線９８で形成されている。ＭＯＳ容量の上部電
極はアルミ配線９９で形成されており、スリット１００
が形成されている。容量膜には、ゲート酸化膜作製プロ
セスと同様のプロセスにより形成した酸化膜１０２を用
いている。基板はｐ型のシリコン基板で、ｐ濃度の高い
基板１０３の上にｐ濃度の低いエピ層１５１が形成され
ている。
【００５０】下部電極は、エピ層１５１に形成した高濃
度のアクセプタをドーピングした高濃度ｐ領域１５０で
ある。下部電極である高濃度ｐ層１５０にも、高濃度の
アクセプタドーピングをしない領域１５１がスリット状
に設けてあり、結果としてこの領域は低濃度ｐ領域とな
っている。シリコン基板は接地されている。
【００５１】以上の構成により、ＭＯＳ容量の上部電極
および下部電極に誘起される渦電流の経路がスリットに
より遮断されているため、渦電流損と鏡像効果が抑制さ
れる。またスパイラルインダクタ９４のうち、ＭＯＳ容
量の上部電極と電位の近い部分にはＭＯＳ容量の上部電
極９５があるため、この領域の実効的な寄生容量を小さ
くできる。スパイラルインダクタのうち、ＭＯＳ容量の
上部電極と電位の違いの大きい部分には、ＭＯＳ容量の
上部電極がないため、この領域のＭＯＳ容量とスパイラ
ルインダクタの間の寄生容量も小さく押さえられる。
【００５２】なお、ここまで説明した実施の形態のう
ち、どの構造が一番回路特性が良くなるかは、その回路
の端子に接続される外部回路の特性インピーダンス、使
用する周波数、シリコン基板の抵抗率などに依存する。
【００５３】例として、シリコン基板の抵抗率に着目し
て考えると、抵抗率が比較的低い場合、シリコン基板と
スパイラルインダクタの間の寄生容量の充放電電流と、
シリコン基板の抵抗で与えられる抵抗損は比較的小さ
い。この場合は、スパイラルの中心部にＭＯＳ容量を配
置し、スパイラルとＭＯＳ容量の上部電極の間の寄生容
量がより小さくなる実施の形態が好ましい。
【００５４】逆に、シリコン基板の抵抗率が比較的高い
場合、シリコン基板とスパイラルインダクタの間の寄生
容量の充放電電流と、シリコン基板の抵抗で与えられる
抵抗損は比較的大きい。この場合は、ＭＯＳ容量の上に
スパイラルインダクタを形成することにより、シリコン
基板とスパイラルインダクタを遮蔽する実施の形態が好
ましい。
【００５５】また、シリコン基板の抵抗率が中庸の場合
は、スパイラルインダクタのうちＭＯＳ容量と接続され
る中心部分付近のみ、ＭＯＳ容量と重ねて形成する実施
の形態が好ましい。
【００５６】図１５〜１６は、本発明の第６の実施の形
態を示すものであり、図１５は上面図、図１６は断面構
造図を表している。
【００５７】本実施の形態は、スパイラルインダクタ１
０５とＭＯＳ容量素子１０６とからなり、スパイラルイ
ンダクタ１０５の中心部にＭＯＳ容量素子１０６が形成
されている。スパイラルインダクタ１０５は、その中心
部でＭＯＳ容量素子１０６と接続されている。ＭＯＳ容
量素子の上部電極１０６には放射状のスリット１０７が
設けられている。外部回路とは引き出し電極１０４、１
０９で接続される。１０８はスパイラルの中心部と引き
出し電極１０９を結ぶ配線である。
【００５８】図１６は、図１５のａ−ｂ断面を示してお
り、スパイラルインダクタはアルミ配線１１０で形成さ
れている。ＭＯＳ容量の上部電極は、アルミ配線１１１
と、ＭＯＳＦＥＴのゲートにも使うポリシリコン層１１
２の２層を重ねた構造になっている。ポリシリコン層１
１２にはスリットは設けられていない。容量膜には、ゲ
ート酸化膜作製プロセスと同様のプロセスにより形成し
た酸化膜１１５を用いている。１１４は層間絶縁膜、１
１３はパッシベーション膜である。下部電極として、ｐ
型のシリコン基板１１６を利用している。シリコン基板
は接地されている。
【００５９】以上の構成では、ポリシリコン層１１２に
渦電流の経路が存在するが、ポリシリコン層１１２は抵
抗率が高くかつ薄いため、渦電流損は無視できるほどに
小さい。以上の構成により、ＭＯＳ容量の上部電極に誘
起される渦電流の経路が遮断されているため、渦電流損
と鏡像効果が抑制される。
【００６０】また上部電極のアルミ配線層に作製された
スリット部分までＭＯＳ容量として利用できるため、Ｍ
ＯＳ容量が小型化可能である。またスパイラルインダク
タの下にはＭＯＳ容量の電極がないため、ＭＯＳ容量と
スパイラルインダクタの間の寄生容量も小さく押さえら
れる。
【００６１】図１７〜１８は、本発明の第７の実施の形
態を示すものであり、図１７は上面図、図１８は断面構
造図を表している。
【００６２】本実施の形態は、スパイラルインダクタ１
１９とＭＩＭ容量素子１２０とからなり、スパイラルイ
ンダクタ１１９の中心部にＭＩＭ容量素子１２０が形成
されている。スパイラルインダクタ１１９は、その中心
部でＭＩＭ容量素子１２０と接続されている。ＭＩＭ容
量素子１２０の電極には放射状のスリット１２１が設け
られている。外部回路とは引き出し電極１１８、１２３
で接続される。１２２はスパイラルの中心部と引き出し
電極１２３を結ぶ配線である。
【００６３】図１８は、図１７のａ−ｂ断面を示してお
り、スパイラルインダクタは金配線１２４で形成されて
いる。ＭＩＭ容量の上部電極は、金配線１２５と、タン
グステン配線１２６の２層を重ねた構造になっている。
下部電極は金配線１２７により形成されている。上部電
極、下部電極共にスリット１３３が設けられている。１
３０は容量誘電体膜、１２９と１３１は層間絶縁膜、１
２８はパッシベーション膜である。１３２は誘電体基板
である。
【００６４】以上の構成により、ＭＩＭ容量の電極に誘
起される渦電流の経路が遮断されているため、渦電流損
と鏡像効果が抑制される。またスパイラルインダクタの
下にはＭＩＭ容量がないため、ＭＩＭ容量とスパイラル
インダクタの間の寄生容量も小さく押さえられる。
【００６５】図１９は、本発明の第８の実施の形態を示
す高周波回路装置の上面図である。本実施の形態は、ス
パイラルインダクタ１３５とＭＩＭ容量素子１３６とか
らなり、スパイラルインダクタ１３５の中心部にＭＩＭ
容量素子１３６が形成されている。スパイラルインダク
タ１３５は、その中心部でＭＯＳ容量素子１３６と接続
されている。
【００６６】ＭＩＭ容量素子１３６の電極にはスリット
１３７が設けられている。このスリットは、レイアウト
の生成がし易いように、図中縦と横の線だけで形成され
ている。外部回路とは引き出し電極１３４、１３９で接
続される。１３８はスパイラルの中心部と引き出し電極
１３９を結ぶ配線である。
【００６７】以上の構成により、ＭＩＭ容量素子の電極
に誘起される渦電流の経路が遮断されているため、渦電
流損と鏡像効果が抑制される。またスパイラルインダク
タの下にはＭＩＭ容量がないため、ＭＩＭ容量とスパイ
ラルインダクタの間の寄生容量も小さく押さえられる。
またスリットが、直交する直線状のパタンだけで形成さ
れているため、レイアウトの生成が容易である。
【００６８】図２０は、本発明の第９の実施の形態を示
す高周波回路装置の上面図である。本実施の形態は、シ
リコン基板上に３層アルミ配線プロセスで作製されてい
る。スパイラルインダクタ１４０は最上層のアルミ配線
で形成されている。ＭＯＳ容量１４１の上部電極は、最
下層のアルミ配線で形成されており、放射状のスリット
が設けられている。スパイラルインダクタ１４０とＭＯ
Ｓ容量１４１は、スパイラルインダクタの外周側の端で
ある１４２で示す場所で接続される。
【００６９】ＭＯＳ電極の下部電極は高濃度のｐ型シリ
コンを用いており、上部電極のスリットに対応する部分
は、ｎ型のシリコンとなっている。このｎ型シリコンの
領域は、渦電流の経路を遮断する役割を果たす。下部電
極はｐ型のシリコン基板を通して接地されている。
【００７０】スパイラルインダクタ１４０はＭＯＳ容量
１４１の上に形成されている。外部回路とは引き出し部
１４３と１４４で接続される。このうち引き出し部１４
４は、中間層のアルミ配線で形成され、スパイラルの中
心部から外部回路への引き出し部を形成している。
【００７１】以上の構成により、ＭＯＳ容量の電極に誘
起される渦電流の経路が遮断されているため、渦電流損
と鏡像効果が抑制される。またＭＯＳ容量の上部電極に
より、スパイラルインダクタとＳｉ基板の間が遮断され
ているため、スパイラルインダクタの損失も低く押さえ
られる。
【００７２】図２１は、本発明の第１０の実施の形態を
示す高周波回路装置の上面図である。本実施の形態は、
誘電体基板上に４層配線プロセスで作製されている。ス
パイラルインダクタ１４５は最上層の配線で形成されて
いる。ＭＩＭ容量１４６の電極は、最下層の配線と、そ
のひとつ上の配線層で形成されており、放射状のスリッ
トが設けられている。下部電極は、バイアホールを介し
て接地されている。スパイラルインダクタ１４５はＭＩ
Ｍ容量１４６の上に形成されている。
【００７３】スパイラルインダクタ１４５とＭＩＭ容量
１４６は、スパイラルの中間部である１４７の位置で接
続される。外部回路とは引き出し部１４８と１４９で接
続される。このうち引き出し部１４９は、上から２層目
の配線で形成され、スパイラルの中心部から外部回路へ
の引き出し部を形成している。即ちこの回路装置は、図
２２の等価回路で示される回路を構成している。以上の
構成により、ＭＩＭ容量の電極に誘起される渦電流の経
路が遮断されているため、渦電流損と鏡像効果が抑制さ
れる。
【００７４】なお本願発明は、上記の実施の形態に限定
されるものではなく、その特許請求の範囲の各請求項に
記載された発明により規定されるものであることはいう
までもない。
【００７５】
【発明の効果】本発明は、スパイラルインダクタとＭＩ
Ｍ容量を組み合わせた高周波回路において、ＭＩＭ容量
を構成する電極にスリットを設けたので、ＭＩＭ容量の
電極に誘起される渦電流の経路が遮断され、大きな面積
を必要とすることなく、小型、低損失かつ低コストの高
周波回路を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す上面図であ
る。
【図２】本発明の第１の実施の形態を示す断面図であ
る。
【図３】本発明の第２の実施の形態における容量素子の
上面図である。
【図４】本発明の第２の実施の形態を示す上面図であ
る。
【図５】本発明の第２の実施の形態を示す断面図であ
る。
【図６】本発明の第２の実施の形態の等価回路である。
【図７】本発明の第３の実施の形態における容量素子の
上面図である。
【図８】本発明の第３の実施の形態を示す上面図であ
る。
【図９】本発明の第３の実施の形態を示す断面図であ
る。
【図１０】本発明の第４の実施の形態を示す上面図であ
る。
【図１１】本発明の第４の実施の形態を示す断面図であ
る。
【図１２】本発明の第５の実施の形態における容量素子
の上面図である。
【図１３】本発明の第５の実施の形態を示す上面図であ
る。
【図１４】本発明の第５の実施の形態を示す断面図であ
る。
【図１５】本発明の第６の実施の形態を示す上面図であ
る。
【図１６】本発明の第６の実施の形態を示す断面図であ
る。
【図１７】本発明の第７の実施の形態を示す上面図であ
る。
【図１８】本発明の第７の実施の形態を示す断面図であ
る。
【図１９】本発明の第８の実施の形態を示す上面図であ
る。
【図２０】本発明の第９の実施の形態を示す上面図であ
る。
【図２１】本発明の第１０の実施の形態を示す上面図で
ある。
【図２２】本発明の第１０の実施の形態の等価回路であ
る。
【図２３】本発明が適用されるインダクタと容量とから
なる高周波回路装置の説明図である。
【図２４】従来技術による高周波回路装置の説明図であ
る。
【図２５】従来技術による高周波回路装置の説明図であ
る。
【図２６】従来技術による高周波回路装置の説明図であ
る。
【図２７】従来技術による高周波回路装置の説明図であ
る。
【図２８】従来技術による高周波回路装置の説明図であ
る。
【図２９】鏡像効果を説明するための図である。
【符号の説明】
１，２９，５５ インダクタンス ２，３０，５９，６１ 容量 ３，４，５，７，８，９，２０，２１ 端子 ６，１３，１７，３２，４５，６６，７９，９４，１０
５，１１９，１３５，１４０，１４５ スパイラルイ
ンダクタ １０，２２，３８，４９，６９，８５，９８，１１０，
１２４ 配線 １１，３５，１２２ エアブリッジ １２，３３ ＭＩＭ容量素子 １４ 空きスペース ２３，４４，５０，６３，９３，９９，１４１，１４６
上部電極 ２６，１２７ 下部電極 ２４，５１，１０１ スルーホール ２５，４２，５３，７４，９０，１０２，１１５，１３
０ 容量絶縁膜 ２７，２８，４３ 誘電体 ３１，５６ 寄生容量 ３４，４０，５２，６５，７８，８１，９２，１０７，
１１７，１２１，１３３，１３７ スリット ５４，９１，１１６ シリコン基板 ６０ 抵抗 ７０，８６，１１１ アルミ配線 ７１ ＷＳｉ層 ７２，８７，１１３，１２８ パッシベーション膜 ７３，８８，１１４，１２９，１３１ 層間絶縁膜 ７５ 高濃度ｐ領域 ７６ ｐ濃度の低いエピ層 ７７ ｐ濃度の高い基板 ８０，１０６，１２０，１３６ ＭＯＳ容量素子 ８９，１１２ ポリシリコン層 １２５ 金配線 １２６ タングステン配線

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 スパイラル状に形成されたインダクタ
    と、容量とによって構成された高周波回路装置におい
    て、 前記スパイラル状インダクタと容量素子とが重ねて配置
    され、かつ前記容量素子の対向する２枚の電極の少なく
    とも一方に渦電流損を防止するスリットを設けたことを
    特徴とする高周波回路装置。
  2. 【請求項２】 スパイラル状に形成されたインダクタ
    と、容量とによって構成された高周波回路装置におい
    て、 前記スパイラル状インダクタの中心部の空間に容量素子
    を配置し、かつ前記容量素子の対向する２枚の電極の少
    なくとも一方に渦電流損を防止するスリットを設けたこ
    とを特徴とする高周波回路装置。
  3. 【請求項３】 スパイラル状に形成されたインダクタ
    と、容量とによって構成された高周波回路装置におい
    て、 前記スパイラル状インダクタの中心側の一部分を容量素
    子と重ねて配置し、かつ前記容量素子の対向する２枚の
    電極の少なくとも一方に渦電流損を防止するスリットを
    設けたことを特徴とする高周波回路装置。
  4. 【請求項４】 前記スパイラル状インダクタを形成する
    配線のスパイラルの中心部の端と、前記容量素子とを接
    続したことを特徴とする請求項１または２記載の高周波
    回路装置。
  5. 【請求項５】 前記スパイラル状インダクタを形成する
    配線のスパイラルの外側の端と、前記容量素子とを接続
    したことを特徴とする請求項１または２記載の高周波回
    路装置。
  6. 【請求項６】 前記スパイラルインダクタを形成する配
    線のスパイラルの中間部と、前記容量素子とを接続した
    ことを特徴とする請求項１または２記載の高周波回路装
    置。
  7. 【請求項７】 前記容量素子にＭＩＭキャパシタを用い
    ることを特徴とする請求項１〜６のいずれかに記載の高
    周波回路装置。
  8. 【請求項８】 前記容量素子にＭＩＳキャパシタを用い
    ることを特徴とする請求項１〜６のうちのいずれかに記
    載の高周波回路装置。
  9. 【請求項９】 前記容量素子の２枚の電極のうちの少な
    くとも片方が比抵抗の高い材料、もしくは比抵抗の高い
    材料と比抵抗の低い材料の積層構造で形成され、その比
    抵抗の高い材料で形成された層にはスリットを設けない
    ことを特徴とする請求項１〜８のうちのいずれかに記載
    の高周波回路装置。
  10. 【請求項１０】 前記容量素子の２枚の電極のうちの片
    方が、ｎ型、もしくはｐ型の半導体で形成され、かつそ
    の半導体のｎ型、もしくはｐ型の濃度の高い低抵抗領域
    に渦電流損を防止するための、電極部分と同じｎ型、も
    しくはｐ型の濃度の低いスリット状の領域を有すること
    を特徴とする請求項１〜６および請求項８〜９のうちの
    いずれかに記載の高周波回路装置。
  11. 【請求項１１】 前記容量素子の２枚の電極のうちの片
    方が、ｎ型、もしくはｐ型の半導体で形成され、かつそ
    の半導体のｎ型、もしくはｐ型の濃度の高い低抵抗領域
    に、渦電流損を防止するための、電極部分とは逆のｐ
    型、もしくはｎ型の濃度の低いスリット領域を有するこ
    とを特徴とする請求項１〜６および請求項８〜９のうち
    のいずれかに記載の高周波回路装置。
  12. 【請求項１２】 前記容量素子の２枚の電極のうちの片
    方が、ｎ型、もしくはｐ型のシリコンで形成されること
    を特徴とする請求項１〜６および請求項８〜９のうちの
    いずれかに記載の高周波回路装置。
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