DE19959725B4

DE19959725B4 - Integrierte elektronische Schaltung mit wenigstens einer Induktivität und Verfahren zu ihrer Herstellung

Info

Publication number: DE19959725B4
Application number: DE19959725A
Authority: DE
Inventors: Marc Jan Georges; Hans-Dieter Wohlmuth; Christian Dipl.-Phys. Paulus
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 1999-12-10
Filing date: 1999-12-10
Publication date: 2007-06-06
Anticipated expiration: 2019-12-11
Also published as: DE19959725A1; WO2001043189A2; WO2001043189A3

Abstract

Integrierte elektronische Schaltung mit einem Halbleitersubstrat und wenigstens einer Induktivität, die durch eine Spule (10) gebildet wird, wobei sich unterhalb der Induktivität wenigstens eine Silicidschicht (30) in Form einer salizidierten Diffusionsschicht, die im Substrat oder in einer Wanne liegt, befindet.

Description

Integrierte elektronische Schaltung mit wenigstens einer Induktivität und Verfahren zu ihrer Herstellung
Die Erfindung betrifft eine integrierte elektronische Schaltung mit einem Halbleitersubstrat und wenigstens einer Induktivität.
Die Erfindung betrifft ferner ein Verfahren zur Herstellung einer integrierten elektronischen Schaltung mit einem Halbleitersubstrat und wenigstens einer Induktivität.
Um die Serienwiderstände der Windungen von planaren integrierten Induktivitäten niedrig zu halten, werden planare Induktivitäten relativ groß gestaltet. Somit entsteht eine große parasitäre Kapazität zum Substrat. Der Substrat-Zuleitungswiderstand zu dieser parasitären Kapazität sollte entweder sehr hoch oder sehr niedrig sein. In aktuellen CMOS-Prozessen ist die Substrat-Dotierung so, dass durch diesen Substratwiderstand die Güte der Substratkapazität, und damit auch die Güte der planaren Spulen, negativ beeinflusst wird.
Eine bekannte Lösung dieses Problems besteht darin, dass das Substrat bereichsweise gezielt weggeätzt wird. Dies ist mit dem Nachteil verbunden, dass zusätzliche Prozeß schritte erforderlich sind. Dies ist insbesondere bei einem Standard-CMOS-Prozeß nachteilig, da ein derartiger Wegätzvorgang nicht zu den dort vorgesehenen Prozeßschritten gehört, so dass eine zusätzliche Maske erforderlich ist.
Zur Lösung des Problems, den Einfluß der parasitären Kapazität zu vermeiden, ist es ferner bekannt, hochohmige Substrate einzusetzen. Hierdurch kann es vorkommen, dass ein Emitter-Basis-pn-Übergang in Flußrichtung gepolt wird, so dass ein Thyristor-Kurzschluß entsteht (Latch-up-Effect). Dies kann zu einer lokalen Zerstörung, zum Beispiel zu einer aufgeschmolzenen Metallisierung der integrierten Schaltung, führen.
Zur Lösung des Problems, den Einfluß der parasitären Kapazität zu vermeiden, ist es ferner bekannt, eine Schirmung mit Metall oder Polysilicid vorzusehen. Diese bekannte Lösung ist mit dem Nachteil verbunden, dass hierdurch die Kapazität erhöht wird.

In Chris Smithhisler et al. „Design considerations for integrated inductors in conventional CMOS technologies" (Solid State Electronics, Vol. 42, No. 5, 1998, S. 699–704) werden die Auswirkungen verschiedener Designparameter auf den Q-Faktor einer Induktivität beschrieben, die in einen Halbleiterbaustein integriert ist.

Das Dokument JP 11-233727 A beschreibt ein MMIC-System (monolithic microwave integrated circuit), bei dem die Induktivität über mehrere mit undotiertem Silizium gefüllte Gräben im dem Halbleitersubstrat geführt wird.

Die Druckschrift DE 100 12 118 A1 beschreibt eine Hochfrequenzschaltung, die einen Kondensator mit oberer Elektrode und eine Spiral-Induktionsspule aufweist, welche an einer Außenseite des Kondensators oder überlappend mit Kondensator angeordnet ist.

Die Druckschrift C. Patrick Yue und S. Simon Wong "On-Chip Spiral Inductors with Patterned Ground Shields for Si-Based RF IC's" (IEEE J. Sol. Stat. Circ., Vol 33, No. 5, 1998, S. 743–752) beschreibt die Auswirkungen von Substrateffekten auf RF-Induktivitäten und die Verwendung von Schirmungen („Ground Shields") um diesen Substrateffekten zu begegnen. Dabei wird die Schirmung mit einem Abstand von 0,4 μm oberhalb des Substrats auf einer Siliziumoxidschicht angeordnet. Die Schirmung besteht entweder aus Aluminium oder dotierten Polysilizium. Bei der Verwendung einer Technologie, die silizidierte Gateelektroden bzw. Emitter vorsieht, kann die Polysiliziumschicht silizidiert sein.

Der Erfindung liegt die Aufgabe zugrunde, die Nachteile des Standes der Technik zu vermeiden. Insbesondere soll eine integrierte elektronische Schaltung mit einem Halbleitersubstrat und wenigstens einer Induktivität geschaffen werden, bei der der Einfluß parasitärer Kapazitäten möglichst gering ist.

Erfindungsgemäß wird diese Aufgabe durch eine integrierte elektronische Schaltung mit einem Halbleitersubstrat und wenigstens einer Induktivität, die durch eine Spule gebildet wird, gelöst, wobei sich unterhalb der Induktivität wenigstens eine Silicidschicht in Form einer salizidierten Diffusionsschicht, die im Substrat oder in einer Wanne liegt, befindet.

Die Erfindung sieht ferner ein verfahren zur Herstellung einer integrierten elektronischen Schaltung vor, in dem eine Induktivität, die durch eine Spule gebildet wird, und eine Silicidschicht durch Salizieren einer Diffusionsschicht, die im Substrat oder in einer Wanne liegt, so erzeugt wird, dass sich die Silicidschicht unterhalb der Induktivität befindet.

Die Erfindung nutzt insbesondere wenigstens eine Salicidschicht (Salicide=Self-aligned silicide) zu einem neuen Zweck. In modernen CMOS-Prozessen werden Poly-Gates und Diffusionsgebiete salizidiert.

Durch eine saliziderte Diffusionsschicht unter der Induktivität wird erreicht, dass der Substratwiderstand sehr niedrig wird. Zusätzlich kann diese Diffusionsschicht geschlitzt werden, damit keine Wirbelströme entstehen. Durch diese einfache Layoutmaßnahme wird der Substrat-Zuleitungswiderstand zur parasitären Substratkapazität sehr klein. Außerdem kann der Substrat-Zuleitungswiderstand hierdurch einfach aus dem Layout extrahiert werden.

Die Diffusionsschicht kann entweder im Substrat liegen oder in einer Wanne. Eine Wannendiffusionsschicht hat noch als zusätzlichen Vorteil, dass es jetzt möglich ist, diese niedrigohmig anzuschließen und damit die Mixed-mode-Eigenschaften bei einer Hochintegration zu verbessern.

Durch Einsatz von einer, in Standard-CMOS-Prozessen vorhandenen, niedrigohmigen Schicht und das geschlitzte Layout wird die Güte der planaren Induktivität verbessert.

Weitere Vorteile, Besonderheiten und zweckmäßige Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen und der nachfolgenden Darstellung bevorzugter Ausführungsbeispiele anhand der Zeichnung.

Von den Zeichnungen zeigt:

1 eine bekannte planare Spule,

2 ein Ersatzschaltbild für die in 1 dargestellte Spule,

3 eine planare Spule mit einer Diffusionsschicht und

4 eine Vergrößerung der in 3 dargestellten planaren Spule im Bereich der Diffusionsschicht.

In Bild 1 ist eine planare Spule 10 nach dem Stand der Technik dargestellt.

In Bild 2 ist ein einfaches Ersatzschaltbild dazu wiedergegeben. Das Ersatzschaltbild enthält zwei Widerstände RsubA und RsubB, die jeweils in Reihe mit einer Kapazität CsubA, beziehungsweise CsubB geschaltet sind.
Erfindungsgemäß werden die Widerstände RsubA und RsubB verringert. Die Kapazitäten CsubA und CsubB erhöhen sich nicht oder nur geringfügig.
In 3 ist eine salizidierte Diffusionsschicht dargestellt, die geschlitzt ist.
Einzelheiten der Geometrie der als geschlitzten Diffusionsschicht wirkenden Silicidschicht 30 sind in den 4 und 5 dargestellt. In der dargestellten bevorzugten Anordnung bilden die Schlitze eine Sternform aus, die zweckmäßigerweise ein gleiches Symmetriezentrum aufweist wie die planare Spule 10.
Prozesstechnisch bedingt weist die Diffusionsschicht kleine Stufen 40 auf.

Claims

Integrierte elektronische Schaltung mit einem Halbleitersubstrat und wenigstens einer Induktivität, die durch eine Spule (10) gebildet wird, wobei sich unterhalb der Induktivität wenigstens eine Silicidschicht (30) in Form einer salizidierten Diffusionsschicht, die im Substrat oder in einer Wanne liegt, befindet.
Integrierte elektronische Schaltung nach Anspruch 2, dadurch gekennzeichnet, dass die Silicidschicht (30) geschlitzt ist.
Verfahren zur Herstellung einer integrierten elektronischen Schaltung, in dem eine Induktivität, die durch eine Spule (10) gebildet wird, und eine Silicidschicht (30) durch Salizieren einer Diffusionsschicht, die im Substrat oder in einer Wanne liegt, so erzeugt wird, dass sich die Silicidschicht (30) unterhalb der Induktivität befindet.