JP5016210B2

JP5016210B2 - 圧電薄膜積層トランス及びその製造方法

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Publication number: JP5016210B2
Application number: JP2005270812A
Authority: JP
Inventors: 博大木
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2005-09-16
Filing date: 2005-09-16
Publication date: 2012-09-05
Anticipated expiration: 2025-09-16
Also published as: JP2007081334A

Description

本発明は、各種電源に用いられるトランスに関し、特に、小型化、薄型化、軽量化、高信頼性が要求される小型電源に用いて好適とされる降圧ないし昇圧型の圧電薄膜積層トランスに関する。

従来、各種の家電機器、ＡＶ機器等の電子機器に用いられる変圧素子として巻線型の電磁トランスが用いられてきた。この電磁トランスは、磁性体のコアに導線を巻き付ける構造になっており、高い変成比を実現するためには巻き付ける導線の数を多くする必要があり、また絶縁耐圧を確保する必要もあるため、小型、薄型の電磁トランスを実現するのは非常に困難であった。

このような電磁式巻線トランスに対して、圧電トランスが提案された（特許文献１参照）。特許文献１に記載されている圧電トランスは、従来の電磁トランスと全く異なる動作原理を有するものである。図５は、単板タイプの圧電トランス、いわゆるローゼン型圧電トランスの構成例を示す斜視図である。以下に、図５を参照しつつ、特許文献１に記載の圧電トランスの構成について説明する。

圧電体１００の上・下面に平面状電極１１９を設けた部分が駆動部１１６であり、厚み方向に分極されている。また、圧電体１００の端部に設けられた端面電極１２６と駆動部１１６とで挟まれた部分が発電部１１７であり、長さ方向に分極されている。このような構造を有する圧電トランスは、長さ方向の縦振動の共振時の節点に支持具１２７を装着し、トランスの基体（図示せず）に固定する。この状態で、上部平面状電極１１９に接続した外部入力電気端子１２１と下部平面状電極１１９ｂに接続した外部入力電気端子１２５とを介して圧電体１００の長さ方向に対する縦振動の共振周波数を有する交流電圧を印加すると、外部入力電気端子１２５と端面出力電極１２６に接続した外部出力電気端子１２２との間に電位差が発生する。

しかしながら、図５に示すように、駆動部及び発電部ともに外部入出力電気端子１２１、１２５の接続位置が振動の節点ではないことから、効率及び信頼性が低下するという問題点があった。また、図５に示した圧電トランスは単板構造であることから、昇圧比を十分に大きくすることはできないという問題もあった。

これらの問題点を解決するために、積層セラミックを用いた積層型圧電トランスが提案されている（特許文献２参照）。によれば、積層型圧電トランスは、低インピーダンスの駆動部と高インピーダンスの発電部とから構成されている。低インピーダンスの駆動部は、平面状の内部電極と圧電体（厚み方向に分極）とが交互に複数積層され、上下の表面に平面状電極が設けられており、内部電極の接続用として、外部電極が側面上に形成されている。

また、高インピーダンスの発電部は、短冊状の内部電極と圧電体（長さ方向に分極）とが交互に積層され、上下の表面に短冊状電極が設けられ、内部電極の接続用として、外部電極が側面上に形成されている。このような構造の圧電トランスは、長さ方向の縦振動の節点で外部入出力電気端子をそれぞれ接続できるため、ローゼン型圧電トランスで説明したような効率及び信頼性の低下は起こらず、昇圧比も大きくとれる。

以上のように、単板型及び積層型圧電トランスは、いずれも昇圧型の構造を有するものであり、降圧型の圧電トランスとして用いることができない。

降圧型の圧電トランスとしては、特許文献３、特許文献４、特許文献５でそれぞれ提案されている。特許文献４に記載の圧電トランスは単板型であり、特許文献３及び特許文献５に記載の圧電トランスは積層型であるものの、基本的な構造としては、昇圧構造の入出力を逆にした構造を有する。即ち、高インピーダンスの駆動部と低インピーダンスの発電部で構成される。特許文献３によれば、駆動部の長さ方向の振動に連動させて、発電部の長さ方向の振動を発生させ、降圧された電圧を発生させるもので、外部入力電気端子を介して、駆動部に長さ方向に対する一次の共振周波数の交流電圧を印加して、外部出力電気端子を介して、発電部に降圧された電圧を発生するものである。特許文献４では、縦振動横効果を利用することが特徴であり、特許文献５では、三次の共振周波数の交流電圧を印加することが特徴である。
米国特許第２，８３０，２７４号公報特許第２５０８５７５号公報特開平８−１５３９１４号公報特開平６−１７７４５１号公報特開平５−２３５４３２号公報

しかしながら、上記背景技術に記載の圧電トランスは、以下のような問題点を有している。

すなわち、一般的な圧電トランスは、圧電体としてセラミック又は積層セラミックを用いており、圧電体の実装の際に、トランス基体にセラミック又は積層セラミックを後付けするため、小型化、薄型化が難しくなるという問題があった。

また、圧電体（セラミック）を後付けする構成は、デバイス構造が複雑化するため、圧電トランスの部品増加、プロセスの複雑化を招き、製造コストの低減という観点から問題があった。

さらに、上記の圧電トランスは、電極を含めた配線構造を形成できるものであるが、ミクロンレベルの微細化に対しては限界があり、機能集積化（機能一体化）に関する問題があった。

また、微細配線を設けた積層セラミックは、その製造工程中に１０００℃以上の高温で一括焼成する工程を含むため、電極配線材料が限定されるという問題もある。圧電トランスを、予めトランス基体に設けた場合においても、セラミック形成プロセスは１０００℃以上の高温度を用いるため、トランス基体に対して熱ダメージが入るため、製造温度を低減する必要があるという問題があった。

本発明は、上記のような課題を解決するためになされたものであり、圧電トランスの小型化、薄型化、周辺回路等の機能集積化、低コスト化、さらには低温プロセス化を可能にすることを目的とする。

上記目的を達成するために、本発明による圧電薄膜積層トランスは、半導体基板上に、圧電体材料、電極材料、配線材料、絶縁材料等を堆積し、それぞれを所望の形状に加工し、溝部を形成することにより、トランスの機能構造を構築する。また、本発明の圧電薄膜トランスは、圧電薄膜の積層構造を有し、積層数が多い低インピーダンス側の圧電薄膜は凸凹構造で表面積を大きくすることを特徴とする。

すなわち、本発明は、
１）圧電体の低インピーダンス部に対する一つの電極表面が高インピーダンス部の一つの電極表面積よりも大きいこと
２）低インピーダンス部の一つの電極表面が凸凹構造であること
３）圧電体が堆積膜であること
を特徴とする圧電薄膜積層トランスを提供する。

また、本発明は、
４）半導体基板上に犠牲層を形成する工程と、前記犠牲層上に電極を形成する工程と、前記電極の一部に凸凹構造を形成する工程と、前記一部に凸凹構造を含む電極上に堆積膜を形成する工程とを少なくとも含むこと
５）堆積膜を形成する工程がエピタキシャル成長法であること
を特徴とする圧電薄膜積層トランスの製造方法を提供する。

小型化、薄型化、周辺回路等の高集積化、低コスト化可能な圧電トランス薄膜積層構造を提供ことができる。また、小型電源に適用可能で大容量出力可能な圧電トランス薄膜積層構造を提供することができる。

以下に、本発明の実施の形態による圧電薄膜積層トランスについて図面を参照しながら説明を行う。

以下に、本発明の一実施の形態による圧電薄膜積層トランスの構造について、図１及び図２を参照して説明する。図１Ａは本実施の形態による薄膜積層構造からなる圧電体の斜視図であり、図１Ｂは、図１Ａにおいてビアの構成を示す断面図である。図２は圧電薄膜積層構造からなるトランスの斜視図である。

本実施の形態による圧電薄膜積層トランスは、圧電体として堆積膜を用いており、セラミックスを用いる従来の圧電トランスと比較すると、そのデバイス構成、製造方法が大きく異なると共に、薄膜積層構造を用いることにより、トランス特性が大幅に向上する。

まず、図１Ａを参照して、本実施の形態による圧電体の一構成例について説明する。本実施の形態による圧電体Ａは、隣接して配置されている低インピーダンス部（駆動部）１６と高インピーダンス部（発電部）１７とから構成されている。低インピーダンス部１６と高インピーダンス部１７とは、その間に形成されている絶縁部１８により互いに電気的に絶縁されている。

低インピーダンス部１６の内部電極は、詳細に関しては図４を参照して後述するが、凸凹形状に加工されており、電極表面積が大きくなるように工夫されている。これは、容量が電極表面積に比例するためであり、このような凸凹形状の内部電極の間には、圧電薄膜が挿入され、凸凹形状と圧電薄膜とで積層構造が形成されている。一方、高インピーダンス部１７の内部電極は凹凸の少ないほぼフラットな形状であり、例えば、低インピーダンス部１６の外部電極１９と高インピーダンス部１７の外部電極２０とを比較すると分かるように、外部電極２０の方が小さく加工されている。

また、低インピーダンス部１６と高インピーダンス部１７とのそれぞれの内部電極は、図１Ａでは見えない内部（それぞれのノード点１６ｂ、１７ｂ）において図１Ｂに示すようにビア１６ａ、１７ａによりそれぞれ交互に電気的に接続されている。

上記内部電極間に挿入される圧電薄膜は、低インピーダンス部１６で厚み方向に、高インピーダンス部１７で長さ方向に分極されている。また、低インピーダンス部１６の外部電極１９は外部端子２１及び２３と電気的に接続すると共に、高インピーダンス部１７の外部電極２０は外部端子２２及び外部端子２４と電気的に接続する。

次に、図２を参照して、本実施の形態による圧電薄膜積層トランスの構成について説明する。本実施の形態による圧電薄膜積層トランスは、図１に示すような圧電体Ａが、例えばシリコン半導体基板上に形成されている。図２に示すように、低インピーダンス部１６、高インピーダンス部１７及び絶縁部１８からなる圧電体は、基板１又は基板１上に形成された絶縁膜（犠牲膜）１ａに形成されている窪み３０内において中空状態で保持されている。符号Ｌ１で示される破線は、犠牲膜１ａのうち、凸凹形状の電極と圧電薄膜との積層開始時までに堆積した犠牲膜の上面の位置を示している。上面の位置Ｌ１まで犠牲膜を堆積した後に、凸凹形状の電極と圧電薄膜との積層を開始する。

このような圧電体Ａは、低インピーダンス部１６の外部電極１９と、外部端子２１及び２３のそれぞれとを電気的に接続するビア３１ａ、３１ｂと、により支持されている。すなわち、外部端子２１は基板１上に設けられた絶縁層１ａ上に接しており、外部端子２３は基板１に直接接する構造を有することにより、低インピーダンス部１６を物理的に支持することで圧電体Ａを上下方向（基板の法線方向）に支持するとともに、高インピーダンス部１７を上下方向に浮かせた状態にする。外部端子２２、２４は基板１には接しておらず、絶縁膜１ａに接している。支点は振動のノード点に設けられており、圧電トランスの効率の低下を防止する。高インピーダンス部１７の外部電極２０と電気的に接続した外部端子２２及び２４は、基板１上に形成された絶縁層１ａを厚さ方向と９０度の角度で交差する方向である長さ方向に突き抜けるように構成されている。これにより、高インピーダンス部１７を基板面に水平な方向から支持しており、上下方向には浮遊状態となっている。

図３及び図４を参照しつつ、本実施の形態による圧電薄膜積層トランスの製造方法について説明を行う。尚、図３においては、簡単化のために、図２に示す犠牲膜１ａのうちＬ１を上面とする犠牲膜が形成された状態までを省略して示している。

図３（ａ）は、半導体基板１上に電極材料堆積膜２を堆積した状態における工程断面図である。半導体基板１は、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウム砒素（ＧａＡｓ）等の入手可能な半導体が利用可能である。また、電極材料堆積膜２は、白金（Ｐｔ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、銀合金、ニッケル合金等の金属材料、ルテニウムオキサイド（ＲｕＯ_Ｘ）、ＳＲＯ（ＳｒＲｕＯ_３）、ＬＳＣＯ（（ＬａＳｒ）ＣｏＯ_３）、ＬＮＯ（ＬａＮｉＯ_３）等の酸化物材料が利用可能である。

図３（ｂ）は、電極材料堆積膜２をパターニングした後の工程断面図である。電極材料堆積膜２のパターニングは、低インピーダンス部１６上の電極材料堆積膜２に凸部３（表面を凸凹にする）を形成する工程と、後述する絶縁部７が形成される領域上の電極材料堆積膜２を完全に除去して、低インピーダンス部（駆動部）１６予定領域と高インピーダンス部（発電部）１７予定領域との境界にスペース４を形成する工程とからなる。両者の工程とも、半導体で通常用いられるフォトリソグラフィー及びエッチングにより行なうことが望ましい。

図３（ｃ）は、圧電材料堆積膜を堆積した後の工程断面図である。圧電材料堆積膜は、例えば、ＰＴ（ＰｂＴｉＯ_３）系、ＰＮ（ＰｂＮｂ_２Ｏ_６）系、ＰＺＴ（ＰｂＺｒ_１−ＸＴｉＸＯ_３）系及びこれらの固溶体等のＰｂ系圧電材料、ＢＴ（ＢａＴｉＯ_３）系、ＢＮＴ（（Ｂｉ_０．５Ｎａ_０．５）ＴｉＯ_３）系、ＮＮ（ＮａＮｂＯ_３）系、ＬＴ（ＬｉＴａＯ_３）系、ＢＩＴ（Ｂｉ_４Ｔｉ_３Ｏ_１２）系、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）系、ＬＴ（ＬｉＴａＯ_３）系及びこれらの固溶体等の非Ｐｂ系圧電材料をそれぞれ利用可能である。また、堆積方法としては、ゾルゲル法、スパッタ法、ＭＢＥ（ＭｏｌｅｃｕｌａｒＢｅａｍＥｐｉｔａｘｙ）法、ＭＯＣＶＤ（ＭｅｔａｌＯｒｇａｎｉｃＣｈｅｍｉｃａｌＶａｐｅｒＤｅｐｏｓｉｔｉｏｎ）法等が利用可能である。

さらに、この時、圧電材料堆積膜の配向制御を行なう必要がある。本実施の形態においては、低インピーダンス部５は厚さ方向に分極し、高インピーダンス部６は長さ方向に分極し、絶縁部７は無配向に制御する。従来のようなセラミック材料を用いる場合、数ｋＶの高い電圧で分極処理が必要であるが、本実施の形態による圧電材料堆積膜においては、下地の効果を利用して堆積膜の配向制御を行なう。このような下地の効果を利用して配向制御を行なう場合、ステップカバレッジの良好なＭＯＣＶＤ法、ＭＢＥ法を用いたエピタキシャル成長が好ましい。さらに、圧電トランスの性能が良好な範囲であってステップカバレッジの良好な条件でエピタキシャル成長するのがより好ましい。

尚、下地の効果とは、ＭＯＣＶＤ法、ＭＢＥ法等のエピタキシャル膜に於いて、下地となる電極材料に対する格子定数等の結晶構造の情報を反映した（例えば、近い格子定数や結晶構造の膜が上に堆積されるなど）圧電材料堆積膜が成長する現象を利用することを意味する。これにより、下地の異なる領域の同一平面上においても異なる配向性を有する圧電材料堆積膜が形成できる。

図３（ｄ）は、圧電材料堆積膜をパターニングした後の工程断面図である。圧電材料堆積膜のパターニングは、図３（ｂ）と同様に、フォトリソグラフィー及びエッチングで行なうことが好ましい。圧電材料堆積膜８の凸凹形状は、下地の電極材料堆積膜の凸凹形状を反映させることにより形成することが好ましい。従って、ＭＯＣＶＤ（ＭｅｔａｌＯｒｇａｎｉｃＣｈｅｍｉｃａｌＶａｐｅｒＤｅｐｏｓｉｔｉｏｎ）法は、凸凹構造の電極材料堆積膜に対して、形状再現性良く被覆するように圧電材料堆積膜８を堆積することできるため、薄膜積層構造の形成に用いると良い。

図４（ａ）は、最下層の電極材料堆積膜２に、圧電材料堆積膜８と、第二の電極材料堆積膜９と、第二の圧電堆積膜１０と、を順番に堆積した後の工程断面図である。圧電材料堆積膜８の凸凹形状上に第二の電極材料堆積膜９を堆積する。また、この第二の電極材料堆積膜９には、フォトリソグラフィーとエッチングにより、凸凹形状を形成する。ここで、低インピーダンス部１６に隣接して高インピーダンス部１７を形成するために、第二の電極材料堆積膜１０は高インピーダンス部１７で完全にエッチング除去される。さらに、低インピーダンス部１６には、第二の電極材料堆積膜９の凸凹形状上に第二の圧電堆積膜１０を凹凸形状を保持しながら堆積する。凸凹状態を保持できる膜の堆積方法としては、ＣＶＤ法がある。例えば、ＦｅＲＡＭに於いて、キャパシタ面積を増加させるために、三次元構造上に強誘電体薄膜を形成することができる。また、スペースを埋める段階としては、デバイス設計上、必要な層数を積層した後に埋めることが好ましく、埋め方としては、膜厚を増加させることにより可能になる。

第二の圧電材料堆積膜１０及び第二の電極材料堆積膜９の材料種は、図３（ｃ）及び図３（ａ）と同様のもので良い。また、電極材料堆積膜２と第二の電極材料堆積膜９は、内部に設けられたビアにより電気的に接続される。

図４（ｂ）は、第二の圧電材料堆積膜１０を凸凹形状に加工し、第三の電極材料堆積膜１１をその上に堆積し、凸凹形状に加工した後の工程断面図を示す。このような薄膜積層構造は、前述のような堆積及び凸凹形状の加工を繰り返して行なうことにより形成することができる。

図４（ｃ）は、最上層の電極材料堆積膜１５を堆積した後の工程断面図である。凸凹形状に加工された第三の電極材料堆積膜１１の上に第三の圧電材料堆積膜１２が堆積され、第三の圧電材料堆積膜１２が凸凹形状に加工される。第三の圧電材料堆積膜１２上に対して、第四の電極材料堆積膜１３、第四の圧電材料堆積膜１４も同様に堆積及び加工され、引き続き、最上層に設けられる第五の電極材料堆積膜１５が堆積される。このような低インピーダンス部１６及び高インピーダンス部１７のそれぞれの積層数は、デバイス設計指針に基づき決定すれば良い。

圧電薄膜積層トランスの寸法は、例えば、長さ１０ｍｍ、幅５ｍｍ、厚さ１ｍｍであり、圧電薄膜として、チタン酸ジルコン酸鉛系圧電材料（ｋ３１＝３５％、ｋ３３＝６５％、Ｑｍ＝２０００前後）を用い、所望の方向に分極すると、高周波帯の共振周波数で最大エネルギー変換効率が９５％以上、降圧比が０．１、出力電力が５Ｗ以上の圧電トランスを実現することができた。

その後、図２に示すように、犠牲膜１ａを上積みしていき、ビア３１ａを形成した後に、低インピーダンス部の外部端子２１を形成し、次いで、犠牲膜１ａの一部領域を除去して開口３０を形成する。尚、開口３０を形成するためのエッチング時に絶縁部１８も除去されないように、犠牲膜１ａと絶縁部１８との材料を異なるエッチング特性を有するものとするのが好ましい。

以上に説明した工程を用いることにより、圧電トランスの小型化、薄型化、周辺回路等の高集積化、低コスト化可能な圧電トランス薄膜積層を提供可能とすると共に、小型電源に適用可能な大容量出力可能な圧電トランス薄膜積層を提供可能にしている。

本発明は、圧電トランスに利用可能である。

本実施の形態による圧電体の斜視図である。図１Ａにおいて、ビアの構成を示す断面図である。実施の形態による圧電薄膜積層トランスの斜視図である。本実施の形態による圧電薄膜積層トランスの工程断面図である。本実施の形態による圧電薄膜積層トランスの工程断面図である。一般的な圧電トランスの斜視図である。

符号の説明

1 半導体基板
2 電極材料堆積膜
3 凸部
4 スペース
5 低インピーダンス部
6 高インピーダンス部
7 絶縁部
8 圧電材料堆積膜
9 第二の電極材料堆積膜
10 第二の圧電材料堆積膜
11 第三の電極材料堆積膜
12 第三の圧電材料堆積膜
13 第四の電極材料堆積膜
14 第四の圧電材料堆積膜
15 第五の電極材料堆積膜
16 低インピーダンス部
17 高インピーダンス部
18 絶縁部
19 低インピーダンス部の外部電極
20 高インピーダンス部の外部電極
21 低インピーダンス部の外部端子
22 高インピーダンス部の外部端子
23 低インピーダンス部の外部端子
24 高インピーダンス部の外部端子
25 外部入力電気端子
26 端面出力電極
27 支持具

Claims

基板と、該基板に堆積された電極材料堆積膜と、該電極材料堆積膜に堆積された圧電体薄膜により形成され、高インピーダンス部と低インピーダンス部とからなる圧電体を有するトランスにおいて、前記圧電体薄膜からなる圧電体を絶縁膜に支持させ、前記高インピーダンス部の下にある前記基板を除去することにより前記高インピーダンス部が前記基板から浮いた状態が維持されており、前記低インピーダンス部は外部電極と接続するビアにより支持されており、前記圧電薄膜が前記基板から離れた状態に保持されているトランスであって、
前記低インピーダンス部の一つの電極の表面が凸凹構造により表面積を大きくするように形成されていることを特徴とする圧電薄膜積層トランス。
前記高インピーダンス部の電極がフラットに形成されていることを特徴とする請求項１に記載の圧電薄膜積層トランス。
基板と、隣接して形成された高インピーダンス部と低インピーダンス部を有する圧電体堆積膜と、前記高インピーダンス部の圧電体堆積膜が前記基板を除去することにより形成された溝部上において浮いているトランスにおいて、前記圧電体堆積膜である圧電薄膜が絶縁膜に支持させることにより前記高インピーダンス部が前記基板から浮いた状態を維持されており、前記低インピーダンス部は外部電極と接続するビアにより支持されており、前記圧電薄膜が前記基板から離れた状態に保持されているトランスであって、
前記低インピーダンス部の一つの電極の表面が凸凹構造により表面積を大きくするように形成されていることを特徴とする圧電薄膜積層トランス。
前記低インピーダンス部で厚み方向に、前記高インピーダンス部で長さ方向に圧電薄膜が分極されていることを特徴とする請求項１から３までのいずれか１項に記載の圧電薄膜積層トランス。
前記低インピーダンス部が、前記基板に設けられた絶縁膜に支持されることにより前記高インピーダンス部が前記基板から浮いた状態を維持していることを特徴とする請求項３又は４に記載の圧電薄膜積層トランス。
低インピーダンス部と高インピーダンス部とを備える圧電薄膜積層トランスの製造方法において、
基板上に犠牲層を形成する工程と、
該犠牲層上に電極を形成する工程と、
前記低インピーダンス部が形成される前記電極に凸凹構造を形成する工程と、
前記凸凹構造を含む電極上に圧電薄膜を堆積する工程と、
該圧電薄膜を加工して隣接して形成された前記高インピーダンス部と前記低インピーダンス部とを有する圧電体を形成する工程と、
前記高インピーダンス部の下にある犠牲層を除去することにより前記高インピーダンス部が前記基板から浮いた状態とする工程と
を有することを特徴とする圧電薄膜積層トランスの製造方法。
前記薄膜を堆積する形成する工程は、エピタキシャル成長法を利用する工程であることを特徴とする請求項６に記載の圧電薄膜積層トランスの製造方法。
低インピーダンス部と高インピーダンス部とを備える圧電薄膜積層トランスの製造方法において、
基板上に電極材料堆積膜を堆積するステップと、
該電極材料堆積膜の前記低インピーダンス部が形成される第１の領域の表面に凸凹を形成するとともに、前記第１の領域と凸凹を形成していない前記高インピーダンス部が形成される第２の領域との境界における前記電極材料堆積膜を除去してスペースを形成するステップと、
前記電極材料堆積膜からなる下地の効果を利用して圧電薄膜の配向制御を行なうステップと、
圧電薄膜及び電極材料膜を必要な層数だけ堆積し、前記第１の領域において前記電極材料堆積膜の凸凹形状を前記圧電薄膜及び前記電極材料膜に反映させることにより凸凹形状を形成するとともに、前記第２の領域に圧電薄膜材料及び電極材料膜をフラットに形成するステップと、
前記高インピーダンス部の下にある犠牲層を除去することにより前記高インピーダンス部が前記基板から浮いた状態とするステップと、
前記スペースを絶縁膜で埋めるステップと
を有することを特徴とする圧電薄膜積層トランスの製造方法。