JP3906809B2 - 線路素子及び半導体回路 - Google Patents

線路素子及び半導体回路 Download PDF

Info

Publication number
JP3906809B2
JP3906809B2 JP2003021220A JP2003021220A JP3906809B2 JP 3906809 B2 JP3906809 B2 JP 3906809B2 JP 2003021220 A JP2003021220 A JP 2003021220A JP 2003021220 A JP2003021220 A JP 2003021220A JP 3906809 B2 JP3906809 B2 JP 3906809B2
Authority
JP
Japan
Prior art keywords
wiring
line
dielectric film
semiconductor substrate
generation source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003021220A
Other languages
English (en)
Other versions
JP2004006646A (ja
Inventor
隆 中野
弘和 遠矢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2003021220A priority Critical patent/JP3906809B2/ja
Publication of JP2004006646A publication Critical patent/JP2004006646A/ja
Application granted granted Critical
Publication of JP3906809B2 publication Critical patent/JP3906809B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、線路素子及び半導体回路に関し、特に、動作周波数が高いＬＳＩにおいて電源をデカップリングするのに好適な低インピーダンスの線路素子及びこれを備えた半導体回路に関する。
【０００２】
【従来の技術】
デジタル回路が引き起こす電磁干渉の原因は、半導体素子（スイッチング素子）のスイッチング動作に伴って誘起される電磁波である。この電磁波は、主にクロック周波数を基本波とする高次の高調波（高周波ノイズ、高周波電磁波ともいう）を含んでいる。ＬＳＩ内のスイッチング素子で発生した高周波電磁波の一部は、ＬＳＩ内の電源分配配線を伝搬する過程において、ＬＳＩ内やパッケージ内、又はプリント回路基板内で信号配線などに誘導結合する。高周波電磁波が信号配線などに誘導結合すると、信号ケーブルや機器から電磁波として放射され、外部に漏洩することとなる。
【０００３】
また、ＬＳＩ内のスイッチング素子から見た電源分配配線の高周波信号に対するインピーダンスであるサージインピーダンスが大きいと、ＬＳＩ内のスイッチング素子で発生した高周波電磁波が信号配線に干渉し、信号電圧の歪みを発生させる。このような不都合を抑制するためには、電源デカップリング回路を電源分配配線に挿入することが有効である。
【０００４】
従来、半導体素子におけるデカップリングでは、特許文献１に開示される「オン・ダイ型のデカップリング・キャパシタンスを有する半導体ダイ」のように、回路の動作周波数に対応する波長に対して素子の大きさが小さかった。このため、集中定数的にキャパシタンスとして扱われるコンデンサを低インピーダンス素子として電源分配配線に付加することによって電源デカップリングを行っていた。
なお、電源分配配線下の酸化膜は、一般的にはフィールド酸化膜（素子分離部の酸化膜）によって構成されており、その膜厚は通常５００〜１０００ｎｍ（５０００〜１００００Å）である。
【０００５】
ところが、上記構成のコンデンサを電源のデカップリングに用いると、その接続配線部分の直列インダクタンスを考慮しなければならなくなる。
【０００６】
図１３（ａ）に示すように、配線２０とコンデンサ２１との間に接続配線２２が存在すると、接続配線２２のインダクタンスによって、コンデンサ２１のデカップリング素子としての特性が劣化してしまう。
【０００７】
この対策としてコンデンサを微細に分割して、ＬＳＩ内、パッケージ内、プリント基板内に配置する手法が用いられている。
コンデンサを微細に分割して配置することにより、接続配線のインダクタンスを低く抑え、デカップリング特性の劣化を低減することが可能となる。
【０００８】
【特許文献１】
特開平１０−２７０６４３号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、コンデンサを微細に分割して配置した場合でも、コンデンサと電源分配配線とを接続する配線のインダクタンスを無視することはできない。
例えば、図１３（ｂ）のようにコンデンサ２１を配置したとしても、配線２０とコンデンサ２１とは、平均してコンデンサ２１の幅の１／２だけ離れていることとなるため、コンデンサ２１のデカップリング特性の劣化は避けられない。
【００１０】
さらに、コンデンサは、キャパシンタンスとインダクタンスとの直列共振周波数以上では、インダクタンス成分が支配的となるため、周波数が高くなるほどインピーダンス特性は大きく劣化してしまう。
【００１１】
すなわち、コンデンサを微細に分割して配置したとしても、数百ＭＨｚ以上の周波数帯域においては、コンデンサ自体がインダクタンス特性を示すため、これを用いて構成したデカップリング回路を容量性にすることは不可能であった。
【００１２】
デジタル回路の動作周波数が高周波化してＧＨｚのオーダーに突入している現状では、デカップリング素子は、デカップリング回路としての機能させるために必要である低インピーダンス性を数百ＭＨｚ以上の周波数帯域においても確保していなければならない。
【００１３】
上記のように、従来デカップリング素子として用いられてきたコンデンサは、数百ＭＨｚ以上の周波数帯域においてはインダクタンス特性を示す。このため、クロック周波数がＧＨｚオーダーのデジタル回路においては、従来デカップリング素子として用いられてきたコンデンサとは異なる構造の低インピーダンス素子や低インピーダンス構造が必要となる。
【００１４】
本発明は係る問題に鑑みて為されたものであり、従来デカップリング素子として用いられていたコンデンサではデカップリング特性が劣化してしまう高い周波数帯域においても低インピーダンス性を示す素子、及びこれを備えた半導体回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、本発明は、第１の態様として、下記構成Ａ又はＢのいずれかに係る線路素子を提供するものである。
Ａ：半導体基板と、該半導体基板上に形成された誘電体膜と、誘電体膜上に形成された配線とを有し、半導体基板と誘電体膜と配線とを含んで線路が構成され、線路は、１０〜１００ＧＨｚの周波数帯域に含まれる電磁波を発生させる高周波発生源に接続され、半導体基板と配線との間の配線容量が、高周波発生源が発生させる電磁波の周波数帯域において、線路に入射する電磁波の強度（Ａ）と線路を透過した電磁波の強度（Ｂ）との比である透過率（（Ｂ／Ａ）×１００）が−４０ｄＢ以下となるように設定されている。
Ｂ：半導体基板と、該半導体基板上に形成された誘電体膜と、誘電体膜上に形成された配線とを有し、半導体基板と誘電体膜と配線とを含んで線路が構成され、線路は、１０〜１００ＧＨｚの周波数帯域に含まれる電磁波を発生させる高周波発生源に接続され、半導体基板と配線との間の配線容量が１００ｐＦ以上である。
なお、誘電体膜は、ＳｉＯ2、ＳｉＯ、ＳｉＮ、ＴａＯ2、ＴｉＯ2、Ａｌ2Ｏ3、ＭｇＯ、ＳｒＴｉＯ3、ＺｒＯ2、ＬａＡｌＯ3から選択された少なくともいずれか一つを含むことが好ましい。また、半導体基板は、シリコン基板であることが好ましい。
【００１６】
また、上記目的を達成するため、本発明は、第２の態様として、下記構成Ｃ又はＤのいずれかに係る線路素子を提供するものである。
Ｃ：半導体基板の主面に形成された誘電体膜と、誘電体膜を挟んで半導体基板主面に形成された一対の拡散層と、誘電体膜上に形成された配線とを有し、半導体基板と誘電体膜と配線とを含んで線路が構成され、線路は、１０〜１００ＧＨｚの周波数帯域に含まれる電磁波を発生させる高周波発生源に接続され、半導体基板と配線との間の配線容量が、高周波発生源が発生させる電磁波の周波数帯域において、線路に入射する電磁波の強度（Ａ）と線路を透過した電磁波の強度（Ｂ）との比である透過率（（Ｂ／Ａ）×１００）が−４０ｄＢ以下となるように設定されている。
Ｄ：半導体基板の主面に形成された誘電体膜と、記誘電体膜を挟んで半導体基板主面に形成された一対の拡散層と、誘電体膜上に形成された配線とを有し、半導体基板と誘電体膜と配線とを含んで線路が構成され、線路は、１０〜１００ＧＨｚの周波数帯域に含まれる電磁波を発生させる高周波発生源に接続され、半導体基板と配線との間の配線容量が１００ｐＦ以上である。
なお、誘電体膜は、ＳｉＯ2、ＳｉＯ、ＳｉＮ、ＴａＯ2、ＴｉＯ2、Ａｌ2Ｏ3、ＭｇＯ、ＳｒＴｉＯ3、ＺｒＯ2、ＬａＡｌＯ3から選択された少なくともいずれか一つを含むことが好ましい。また、半導体基板は、シリコン基板であることが好ましい。配線は、ポリシリコンで形成されることが好ましい。
【００１７】
上記本発明の第１の態様の構成Ｂ及び第２の態様の構成Ｄにおいては、高周波発生源が発生させる電磁波の周波数帯域において、線路に入射する電磁波の強度（Ａ）と線路を透過した電磁波の強度（Ｂ）との比である透過率（（Ｂ／Ａ）×１００）が−４０ｄＢ以下であることが好ましい。
【００１８】
上記本発明の第２の態様においては、拡散層がグランドに接続されることが好ましく、この場合には、拡散層の各々は、線路の側面に近接するとともに該線路に沿って設けられた導電体を介してグランドに接続されることが好ましい。
【００１９】
上記本発明の第２の態様のいずれの構成においても、半導体基板、誘電体膜及び配線とともに線路を形成し、配線と電気的に接続された裏打ち導体をさらに有することが好ましい。
上記の裏打ち導体を有する構成においては、半導体基板、誘電体膜、配線及び裏打ち導体とともに線路を構成する絶縁膜を、配線と裏打ち導体との間にさらに有し、配線と裏打ち導体とが、絶縁膜に少なくとも一つ形成されたコンタクトホールによって電気的に接続されることが好ましい。または、裏打ち導体が配線上に直接形成されることが好ましい。
【００２０】
上記本発明の第２の態様のいずれの構成においても、拡散層の外側の半導体基板主面にフィールド酸化膜を有し、誘電体膜はフィールド酸化膜よりも薄く形成されることが好ましい。
【００２１】
また、上記目的を達成するため、本発明は、第３の態様として、下記構成Ｅ又はＦのいずれかに係る線路素子を提供するものである。
Ｅ：半導体基板上に形成された絶縁膜と、該絶縁膜上に形成された導電層と、該導電層上に形成された誘電体膜と、該誘電体膜上に形成された配線とを有し、導電層と誘電体膜との界面、及び、誘電体膜と配線との界面の少なくともいずれかに凹凸が形成され、導電層と誘電体膜と配線とを含んで線路が構成され、線路は、１０〜１００ＧＨｚの周波数帯域に含まれる電磁波を発生させる高周波発生源に接続され、導電層と配線との間の配線容量が、高周波発生源が発生させる電磁波の周波数帯域において、線路に入射する電磁波の強度（Ａ）と線路を透過した電磁波の強度（Ｂ）との比である透過率（（Ｂ／Ａ）×１００）が−４０ｄＢ以下となるように設定されている。
Ｆ：半導体基板上に形成された絶縁膜と、該絶縁膜上に形成された導電層と、該導電層上に形成された誘電体膜と、該誘電体膜上に形成された配線とを有し、導電層と誘電体膜との界面、及び、誘電体膜と配線との界面の少なくともいずれかに凹凸が形成され、導電層と誘電体膜と配線とを含んで線路が構成され、線路は、１０〜１００ＧＨｚの周波数帯域に含まれる電磁波を発生させる高周波発生源に接続され、導電層と配線との間の配線容量が１００ｐＦ以上である。
なお、誘電体膜は、ＳｉＯ2、ＳｉＯ、ＳｉＮ、ＴａＯ2、ＴｉＯ2、Ａｌ2Ｏ3、ＭｇＯ、ＳｒＴｉＯ3、ＺｒＯ2、ＬａＡｌＯ3から選択された少なくともいずれか一つを含むことが好ましい。また、半導体基板は、シリコン基板であることが好ましい。また、導電層は、ポリシリコンで形成されることが好ましい。
【００２２】
上記本発明の第３の態様の構成Ｆにおいては、高周波発生源が発生させる電磁波の周波数帯域において、線路に入射する電磁波の強度（Ａ）と線路を透過した電磁波の強度（Ｂ）との比である透過率（（Ｂ／Ａ）×１００）が−４０ｄＢ以下であることが好ましい。
【００２３】
また、上記目的を達成するため、本発明は、第４の態様として、下記構成Ｇ又はＨのいずれかに係る半導体装置を提供するものである。
Ｇ：１０〜１００ＧＨｚの周波数帯域に含まれる電磁波を発生させる高周波発生源と、電源からの電力を高周波発生源へ供給するための電源分配配線と、半導体基板と該半導体基板上に形成された誘電体膜と該誘電体膜上に形成された配線とを含んで構成され、電源分配配線に直列に挿入された線路とを有し、半導体基板と配線との間の配線容量は、高周波発生源から線路に入射する電磁波の強度（Ａ）と、線路を透過して電源へ伝搬する電磁波の強度（Ｂ）との比である透過率（（Ｂ／Ａ）×１００）が−４０ｄＢ以下となるように設定されている。
Ｈ：１０〜１００ＧＨｚの周波数帯域に含まれる電磁波を発生させる高周波発生源と、電源からの電力を高周波発生源へ供給するための電源分配配線と、半導体基板と該半導体基板上に形成された誘電体膜と該誘電体膜上に形成された配線とを含んで構成され、電源分配配線に直列に挿入された線路とを有し、線路の半導体基板と配線との間の配線容量が１００ｐＦ以上である。
なお、誘電体膜は、ＳｉＯ2、ＳｉＯ、ＳｉＮ、ＴａＯ2、ＴｉＯ2、Ａｌ2Ｏ3、ＭｇＯ、ＳｒＴｉＯ3、ＺｒＯ2、ＬａＡｌＯ3から選択された少なくともいずれか一つを含むことが好ましい。また、半導体基板は、シリコン基板であることが好ましい。
【００２４】
また、上記目的を達成するため、本発明は、第５の態様として、下記構成Ｉ又はＪのいずれかに係る半導体装置を提供するものである。
Ｉ：１０〜１００ＧＨｚの周波数帯域に含まれる電磁波を発生させる高周波発生源と、電源からの電力を高周波発生源へ供給するための電源分配配線と、半導体基板と、該半導体基板の主面に形成された誘電体膜と、誘電体膜上に形成された配線とを含んで構成され、電源分配配線に直列に挿入された線路と、誘電体膜を挟んで半導体基板主面に形成された一対の拡散層とを有し、半導体基板と配線との間の配線容量は、高周波発生源から線路に入射する電磁波の強度（Ａ）と、線路を透過して電源へ伝搬する電磁波の強度（Ｂ）との比である透過率（（Ｂ／Ａ）×１００）が−４０ｄＢ以下となるように設定されている。
Ｊ：１０〜１００ＧＨｚの周波数帯域に含まれる電磁波を発生させる高周波発生源と、電源からの電力を高周波発生源へ供給するための電源分配配線と、半導体基板と、該半導体基板の主面に形成された誘電体膜と、誘電体膜上に形成された配線とを含んで構成され、電源分配配線に直列に挿入された線路と、誘電体膜を挟んで半導体基板主面に形成された一対の拡散層とを有し、線路の半導体基板と配線との間の配線容量が１００ｐＦ以上である。
なお、誘電体膜は、ＳｉＯ2、ＳｉＯ、ＳｉＮ、ＴａＯ2、ＴｉＯ2、Ａｌ2Ｏ3、ＭｇＯ、ＳｒＴｉＯ3、ＺｒＯ2、ＬａＡｌＯ3から選択された少なくともいずれか一つを含むことが好ましい。また、半導体基板は、シリコン基板であることが好ましい。また、配線は、ポリシリコンで形成されることが好ましい。
【００２５】
上記本発明の第４の態様の構成Ｈ及び第５の態様の構成Ｊにおいては、高周波発生源から線路に入射する電磁波の強度（Ａ）と、線路を透過して電源へ伝搬する電磁波の強度（Ｂ）との比である透過率（（Ｂ／Ａ）×１００）が−４０ｄＢ以下であることが好ましい。
【００２６】
上記本発明の第５の態様においては、拡散層がグランドに接続されることが好ましく、この場合には、拡散層の各々は、線路の側面に近接するとともに該線路に沿って設けられた導電体を介してグランドに接続されることが好ましい。
【００２７】
上記本発明の第５の態様のいずれの構成においても、半導体基板、誘電体膜及び配線とともに線路を構成し、配線と電気的に接続された裏打ち導体をさらに有することが好ましい。
上記の裏打ち導体を有する構成においては、半導体基板、誘電体膜、配線及び裏打ち導体とともに線路を構成する絶縁膜を、配線と裏打ち導体との間にさらに有し、配線と裏打ち導体とが、絶縁膜に少なくとも一つ形成されたコンタクトホールによって電気的に接続されることが好ましい。または、裏打ち導体が配線上に直接形成されることが好ましい。
【００２８】
上記本発明の第５のいずれの構成においても、拡散層の外側の半導体基板主面にフィールド酸化膜を有し、誘電体膜はフィールド酸化膜よりも薄く形成されることが好ましい。
【００２９】
また、上記目的を達成するため、本発明は、第６の態様として、下記構成Ｋ又はＬに係る半導体装置を提供するものである。
Ｋ：１０〜１００ＧＨｚの周波数帯域に含まれる電磁波を発生させる高周波発生源と、
電源からの電力を高周波発生源に分配するための電源分配配線と、半導体基板上に設けられた絶縁膜上に形成された導電層と、該導電層上に形成された誘電体膜と、該誘電体膜上に形成された配線とを含んで構成され、電源分配配線に直列に挿入された線路とを有し、導電層と誘電体膜との界面、及び、誘電体膜と配線との界面の少なくともいずれかに凹凸が形成され、導電層と配線との間の配線容量は、高周波発生源から線路に入射する電磁波の強度（Ａ）と、線路を透過して電源へ伝搬する電磁波の強度（Ｂ）との比である透過率（（Ｂ／Ａ）×１００）が−４０ｄＢ以下となるように設定されている。
Ｌ：１０〜１００ＧＨｚの周波数帯域に含まれる電磁波を発生させる高周波発生源と、電源からの電力を高周波発生源に分配するための電源分配配線と、半導体基板上に設けられた絶縁膜上に形成された導電層と、該導電層上に形成された誘電体膜と、該誘電体膜上に形成された配線とを含んで構成され、電源分配配線に直列に挿入された線路とを有し、導電層と誘電体膜との界面、及び、誘電体膜と配線との界面の少なくともいずれかに凹凸が形成され、線路の導電層と配線との間の配線容量が１００ｐＦ以上である。
なお、誘電体膜は、ＳｉＯ2、ＳｉＯ、ＳｉＮ、ＴａＯ2、ＴｉＯ2、Ａｌ2Ｏ3、ＭｇＯ、ＳｒＴｉＯ3、ＺｒＯ2、ＬａＡｌＯ3から選択された少なくともいずれか一つを含むことが好ましい。また、半導体基板は、シリコン基板であることが好ましい。また、導電層は、ポリシリコンで形成されることが好ましい。
【００３０】
上記本発明の第６の態様の構成Ｌにおいては、高周波発生源から線路に入射する電磁波の強度（Ａ）と、線路を透過して電源へ伝搬する電磁波の強度（Ｂ）との比である透過率（（Ｂ／Ａ）×１００）が−４０ｄＢ以下であることが好ましい。
【００３１】
上記本発明の第４、第５及び第６の態様のいずれの構成においても、高周波発生源と電源分配配線と線路とは、同一の半導体プロセスにおいて半導体基板に形成されることが好ましい。
【００３２】
〔発明の原理〕
以下に、本発明の半導体回路を構成する線路素子の構成及び作用について説明する。
図１１に、本発明の半導体回路を示す。この半導体回路は、線路素子１７と高周波発生源（例えば、ＬＳＩ高周波回路。以下、これをスイッチング素子と言い、これを例に説明する。）１９とを有する。ＭＯＳトランジスタなどから構成されるスイッチング素子１９は、電源分配配線を介して直流電源１８に接続されている。なお、電源分配配線は線路構造である。
【００３３】
スイッチング素子１９は、直流電源１８から供給される電力によってスイッチング動作を行うが、このスイッチング動作によって電源分配配線に高周波電源電流１６を発生させる。すなわち、スイッチング素子１９は、高周波電源電流の発生源として動作する。
【００３４】
線路素子１７は、デカップリング素子として機能する素子であり、可能な限りスイッチング素子１９の近くに配置される。
【００３５】
線路素子１７の特性インピーダンスＺｃは、直流電源１８に直列なインピーダンスＺｚと並列なインピーダンスＺｙとで構成されるものとする。スイッチング素子１９内のサージインピーダンスＺｓは未知とし、供給電源線路の特性インピーダンスＺ０はデカップリング対象となる周波数帯域において数十Ω程度であるとする。
【００３６】
上記半導体回路においては、スイッチング素子１９が発生させた高周波電源電流１６は、線路素子１７の特性インピーダンスＺｃが小さければ線路素子１７によってバイパスされて、直流電源１８の側に伝搬しない。すなわち、上記半導体回路においては、線路素子１７の特性インピーダンスＺｃを小さくすることにより、デカップリング特性を向上させることが可能である。
【００３７】
図１２に、線路素子１７を並列アドミッタンスＹｃに置き換え、Ｚｚを無視することで回路を簡略化して示す。この場合の反射係数Γ及び透過係数Ｔは、それぞれ二次の散乱行列［Ｓ］の要素Ｓ１１、Ｓ２１で示され、以下の式（１）〜（３）で表される。なお、式（１）〜（３）において、Ｙｃ'＝Ｙｃ／Ｙ０、Ｙ０＝１／Ｚ０、Ｙｃ＝１／Ｚｃである。
【００３８】
【数１】
Figure 0003906809
【００３９】
ここで、電源供給線路の特性インピーダンスＺ０が線路素子１７の特性インピーダンスＺｃよりもかなり大きいとき、すなわち、Ｚｃ／Ｚ０≒０と近似できる場合には、反射係数Γは“−１”となり、透過係数Ｔは“０”となる。このため、高周波電源電流１６は、電源供給系である直流電源１８側には透過しないこととなるため、電源デカップリングがなされて電磁放射が抑制される。
換言すると、スイッチング素子１９から直流電源１８へ伝搬する高周波電源電流１６の透過係数Ｔを上記の式（３）で示した場合に、透過係数Ｔを実質的に“０”と見なすことができれば、線路素子１７はデカップリング素子として良好な特性を示すと言える。
さらに、スイッチング素子１９から見た線路素子１７のサージインピーダンスの値を非常に小さくすることにより、スイッチング素子１９が発生させる信号波の歪みを抑制することができる。
【００４０】
前述のように、デカップリング素子として通常のコンデンサを用いた場合には、デカップリングコンデンサと配線との接続配線部分のインダクタンスの影響によりデカップリング特性が劣化する。また、高周波数帯域においては、コンデンサ自体の周波数特性によってデカップリング特性が劣化する。
このため本発明では、図１３（ｃ）の線路２３のように線路状に形成した素子をデカップリング素子として適用することで、線路素子１７のデカップリング特性を向上させている。すなわち、線路構造とすることにより、コンデンサと配線との接続配線長が“０”となるため、接続配線のインダクタンスの影響を受けることが無くなる。また、線路のインピーダンスは、√（Ｌ／Ｃ）で算出されることからキャパシタンス成分及びインダクタンス成分のみで定まる値となり、周波数に対しては一定値であるため、周波数によるデカップリング特性の劣化が原理的には生じない。
【００４１】
図１３（ｂ）及び（ｃ）に示すデカップリング素子の透過係数Ｔを示す行列［Ｓ］の要素Ｓ２１（上記式（３）参照）を、図１４に示す。換言すると、図１４は、図１３（ｂ）及び（ｃ）に示す各デカップリング素子の透過率と周波数との関係を示す図である。図中破線が図１３（ｂ）に示されるデカップリング素子の透過係数であり、実線が図１３（ｃ）に示されるデカップリング素子の透過係数である。なお、縦軸は透過率（ｄＢ）を、横軸は周波数（ＧＨｚ）を示す。
【００４２】
ここで、図１３（ｂ）のデカップリング素子は、配線２０の長さが２ｍｍで幅が５０μｍ、配線２０の下の酸化膜はＳｉＯ2で膜厚は５００ｎｍ（５０００Å）、配線容量は２ｐＦである。また、デカップリングコンデンサの容量は８ｐＦであり、デカップリング素子全体としては１０ｐＦである。一方、図１３（ｃ）のデカップリング素子は、配線（線路２３）の長さは２ｍｍで幅が５０μｍ、線路２３内の酸化膜はＳｉＯ2で膜厚は１００ｎｍ（１０００Å）、配線容量＝全容量で１０ｐＦである。
【００４３】
図１３（ｂ）のデカップリング素子の透過率と図１３（ｃ）のデカップリング素子の透過率とを比較すると、（ｃ）のデカップリング素子の方が透過率が小さい（すなわち、カット率が高い）ため、デカップリング特性に優れている。
特に、高周波数帯域においては透過率の差が顕著であり、本発明を適用した半導体回路が高周波帯域において優れたデカップリング特性を示すことは明らかである。
【００４４】
このように、本発明では、従来は電源分配配線にコンデンサを接続することで行っていた半導体の電源分配配線のデカップリングを、電源分配配線を線路と見なして線路のＬ（インダクタンス）、Ｃ（キャパシンタンス）、Ｒ（レジスタンス）を適当な値とし、線路自体にデカップリング特性を持たせた素子を用いて行うことを特徴としている。
【００４５】
線路（電源分配配線）自体にデカップリング特性を持たせることにより、コンデンサを用いた従来技術によるデカップリング素子ではデカップリング特性が劣化してしまう高周波数帯域においても、良好なデカップリング特性が得られ、高周波信号源が発生させる電磁波による直流電源の電圧変動の尖頭値を、直流電源電圧の所定％以下（５％以下、より好ましくは３％以下さらに好ましくは１％以下）とすることができる。
【００４６】
なお、所望のデカップリング特性を得るためのパラメータとしてはＬ、Ｃ、Ｒがあるが、ＬやＲは増加すると論理回路スイッチング時の電源電圧変動が増大するなどの問題が生じるため、Ｃを調整することによってデカップリング特性を調整する必要がある。
【００４７】
Ｃを調整して所望のデカップリング特性を得ようとする場合、１０ＧＨｚから１００ＧＨｚの周波数帯域においてデカップリング特性を良好にするためには、線路素子のキャパシタンスＣは、現在用いられている半導体の電源分配配線よりも増加させる必要がある。
【００４８】
本発明では、線路のキャパシタンス容量（以下、キャパシタンス容量を単に“容量”と称することもある）を増加させる方法として、以下の五つの手法を用いる。
（１）線路内の絶縁膜の膜厚を低減する。
（２）同一チップ内の他の部分で用いている絶縁膜（例えば、トランジスタのゲート絶縁膜）を利用して線路内の絶縁膜の膜厚を低減する。
（３）トランジスタのゲート絶縁膜を利用する場合において、トランジスタのゲート電極の抵抗が配線と異なる場合に、裏打ちしバイパスを設けることにより抵抗を調整し、かつ容量を増加させる。
（４）絶縁膜を従来よりも比誘電率の高い材料で形成し、膜厚調整との併用で等価的に容量を増加させる。
（５）配線表面に凹凸を形成したり、配線自体を凹凸に形成するなどして、半導体基板上で配線が占める面積を増加させること無く、また、絶縁膜を極端に薄くすること無く、容量を増加させる。
なお、上記（４）及び（５）の手法は、その他の手法と併用可能である。
高密度実装化の妨げとならない範囲であれば、線路の面積を大きくして容量を増加させることも可能である。しかし、上記（１）〜（５）の手法を用いることにより、半導体基板上に線路素子を実装するために必要となる面積を最小限に押さえつつ、線路の容量を増加させることが可能となる。
【００４９】
図１５に、典型的な従来の半導体の線路の断面を示す。この線路は、基板２６の上に酸化膜２５と配線２４とが積層された構造である。なお、配線２４の材料はアルミニウム、酸化膜２５の材料はＳｉＯ2、基板２６の材料は高濃度不純物が拡散されたシリコンである。
ここで、配線２４の配線長を２ｍｍ、配線幅を５０μｍ、酸化膜２５の膜厚を５００ｎｍ（５０００Å）とすると、線路のＬ、Ｒ、Ｃは、それぞれ、Ｌ＝１．４ｎＨ、Ｒ＝１．２Ω、Ｃ＝２ｐＦである。
【００５０】
図１６に、Ｌ及びＲを上記の値で一定とし、Ｃをパラメータとして変化させた場合の線路のＭＴＦ（Modulation Transfer Function：振幅伝達関数）を示す。縦軸はＭＴＦ（ｄＢ）を、横軸は周波数（Ｈｚ）を表す。ここでは、線路は１０分割のはしご型線路で近似している。線路の容量が増加するのに伴って高周波数帯域においても電磁波が透過しなくなっており、デカップリング特性が向上することが示されている。
【００５１】
現在の高速回路においてデカップリング素子に要求される特性は、１０〜１００ＧＨｚの周波数帯域においてＭＴＦが−２６ｄＢ以下、より好ましくは−３０ｄＢ以下、特に好ましくは−４０ｄＢ以下となることである。換言すると、図１６からは、特に好ましいデカップリング特性を得るためには、線路素子の容量を１００ｐＦ以上にする必要があると言える。
【００５２】
なお、上述のように、線路素子１７の容量は、要求されるデカップリング特性に応じて設定する必要があるため、オンチップ型の半導体回路として、線路素子１７とスイッチング素子１９と電源分配配線とを同一の半導体基板に形成することが好ましい。さらに加えて言えば、同一の半導体基板に同一の半導体プロセスで形成することが好ましい。このようにすることにより、線路素子１７の容量を、スイッチング素子１９が電源分配配線に発生させる高周波ノイズをデカップリングするために必要となる値以上に確実に設定できるとともに、線路素子１７とスイッチング素子１９とを近接させ、より高周波の電磁波の漏洩を低減することが可能となる。さらに、線路素子１７とスイッチング素子１９とを近接させることにより、これらを接続する配線が半導体基板上で占有する面積を減少させ、高密度実装化を可能とすることができる。
【００５３】
以下、線路素子の容量を増加させる手法について、詳細に説明する。
【００５４】
【発明の実施の形態】
〔第１の実施形態〕
本発明を好適に実施した第１の実施形態について説明する。
図１に、第１の実施形態に係る半導体回路に適用される線路素子の断面構造を示す。この線路素子は、シリコンなどで形成されたＰ型又はＮ型の半導体基板３の上に誘電体膜２が形成されており、誘電体膜２上に配線１が形成されたものである。なお、配線１は、スイッチング素子に電力を供給するための電源分配配線の一部分を構成する。
【００５５】
半導体基板３には、従来から半導体基板に用いられているあらゆる材料を適用可能であるが、従来から広く用いられているシリコン基板を用いると製造工程が容易となる。
誘電体膜２の材料には、ＳｉＯ2、ＳｉＯ、ＳｉＮ、ＴａＯ2、ＴｉＯ2、Ａｌ2Ｏ3、ＭｇＯ、ＳｒＴｉＯ3、ＺｒＯ2、ＬａＡｌＯ3などが適用できる。また、これらの酸化膜材料は、単独でも複合でも適用可能である。これらの材料はシリコン半導体プロセスとの整合性が良好であるため、誘電体膜２の材料として好適である。配線１の材料には、ポリシリコンやアルミニウム、アルミニウム合金、銅などの金属を適用できる。
【００５６】
１０〜１００ＧＨｚの周波数帯域において良好なデカップリング特性を得るために必要となる１００ｐＦ以上の配線容量（半導体基板３と配線１との間の容量）は、例えば、配線１を長さ２ｍｍで幅５０μｍとし、誘電体膜２をＳｉＯ2で形成した場合には、膜厚を１０ｎｍ（１００Å）以下とすることで確保できる。
【００５７】
なお、比誘電率がＳｉＯ2の２倍の“８”であるＳｉＯ、窒化シリコン、ＴａＯ2、ＴｉＯ2、Ａｌ2Ｏ3及びＭｇＯなどの場合は、膜厚が２０ｎｍ（２００Å）以下であれば１００ｐＦ以上の配線容量が得られる。同様に、比誘電率がＳｉＯ2の４倍の“１６”であるＳｒＴｉＯ3、ＺｒＯ2などで誘電体膜２を形成する場合は膜厚４０ｎｍ（４００Å）以下、比誘電率がＳｉＯ2の６倍の“２４”であるＬａＡｌＯ3などで誘電体膜２を形成する場合は膜厚を６０ｎｍ（６００Å）以下であれば１００ｐＦ以上の配線容量が得られる。
このように、比誘電率の大きい材料を用いて誘電体膜２を形成することにより、同じ膜厚であれば配線容量を増加させることができ、同じ配線容量であれば膜厚を厚くできる。
【００５８】
本実施形態に係る半導体回路に適用される線路素子の製造工程の流れを図２に示す。
まず、半導体基板３の上に誘電体膜２を形成する（ステップＳ１０１）。酸化膜を形成するプロセスとしては、ＣＶＤ法などを適用可能である。なお、誘電体膜２の厚さは、配線容量が１００ｐＦ以上となる値に制御される。
【００５９】
次に誘電体膜２上にアルミニウムなどの金属を蒸着し、金属膜を形成する（ステップＳ１０２）。その後、金属膜にパターニングを施して所定幅の配線１を形成する（ステップＳ１０３）。例えば、フォトレジストによる写真蝕刻法を用いてパターンを形成し、不要部分を化学浸食（エッチング）によって除去したのち、フォトレジストを洗い落とすことで配線パターンを形成する。
以上の工程によって、半導体基板３上に１００ｐＦ以上の容量を備えた線路を形成できる。
【００６０】
このように、本実施形態に係る半導体回路が備える線路素子は、高周波ノイズが１０〜１００ＧＨｚの帯域であるデジタル回路に適用するために必要なデカップリング特性を備えたものである。
よって、本実施形態によれば、コンデンサではデカップリング特性が劣化してしまう周波数帯域においても良好なデカップリング特性を示す素子を備えた半導体回路を提供できる。
【００６１】
〔第２の実施形態〕
本発明を好適に実施した第２の実施形態について説明する。
本実施形態は、同一チップ内の他の部分で用いている絶縁膜（例えば、トランジスタのゲート絶縁膜）を利用して線路内の絶縁膜の膜厚を低減することにより、１００ｐＦの配線容量を実現するものである。
【００６２】
図３に、第２の実施形態に係る半導体回路に適用される線路素子の構成を示す。この線路素子は、シリコンなどで形成された半導体基板３の上に、これと拡散層５，６が間隔を空けて形成されており、拡散層５と６との間の領域に誘電体膜７が配置されている。そして、誘電体膜７の上にはさらに配線８が配置されている。なお、配線８はスイッチング素子に電力を供給するための電源分配配線の一部分を構成する。
拡散層５，６の周囲の半導体基板３上には、素子分離領域（フィールド酸化膜）４が形成されており、フィールド酸化膜４によって囲まれた領域の内外は電気的に分離されている。また、図示するように拡散層５，６は、それぞれグランドに接続することが好ましい。以上の構造においては、半導体基板３と誘電体膜７と配線８とが線路を形成する。なお、半導体基板３と拡散層５，６とは、同一導電型であっても良いし反対導電型であっても良い。例えば、半導体基板３がＮ型の場合に、Ｎ+型の拡散層５，６を設けても良いし、Ｐ+型の拡散層を設けても良い。これは、半導体基板３がＰ型の場合についても同様である。
【００６３】
以下、半導体基板３がＰ型で拡散層５，６がＮ+型の場合を例に説明する。図３からも明らかなように、半導体基板３、拡散層５，６、誘電体膜７及び配線８からなる構造は、ＭＯＳ型のトランジスタと同様の構成である。すなわち、本実施形態においては、ＭＯＳ型トランジスタのゲート電極を線路として利用した構成であり、拡散層５，６がソース及びドレインに、誘電体膜７がゲート絶縁膜に、配線８がゲート電極にそれぞれ該当する構成となっている。
【００６４】
誘電体膜７の材料には、ＳｉＯ2、ＳｉＯ、ＳｉＮ、ＴａＯ2、ＴｉＯ2、Ａｌ2Ｏ3、ＭｇＯ、ＳｒＴｉＯ3、ＺｒＯ2、ＬａＡｌＯ3などが適用できる。また、これらの誘電体材料は、単独でも複合でも適用可能である。これらの材料はシリコン半導体プロセスとの整合性が良好であるため、誘電体膜７の材料として好適である。配線８の材料には、ポリシリコンやアルミニウム、アルミニウム合金、銅などの金属を適用できる。また、拡散層５，６は、不純物（例えば、砒素やリンやボロン）を高濃度に拡散した領域である。なお、半導体基板３については、第１の実施形態と同様である。
【００６５】
１０〜１００ＧＨｚの周波数帯域において良好なデカップリング特性を得るために必要となる１００ｐＦ以上の配線容量（半導体基板３と配線８との間の容量）を得るためには、例えば、配線８を長さ２ｍｍで幅５０μｍとし、誘電体膜７をＳｉＯ2で形成した場合には、膜厚を１０ｎｍ（１００Å）以下とする必要がある。
本実施形態においては、ＭＯＳトランジスタのゲート絶縁膜を用いて線路を形成することにより、５００〜１０００ｎｍ（５０００〜１００００Å）の膜厚が一般的であるフィールド酸化膜４を用いて線路を形成する場合よりも、配線容量を増加させることが容易となる。また、配線容量を備えた線路素子をＬＳＩ内のトランジスタと同工程で製造できるため、製造工程を簡略化できる。
【００６６】
本実施形態に係る半導体回路に適用される線路素子の製造工程の流れを図４に示す。
まず、半導体基板３上のＭＯＳトランジスタを形成する領域の周囲にフィールド酸化膜４を形成する（ステップＳ２０１）。例えば、半導体基板３がシリコンで形成されたＰ型半導体である場合には、半導体基板３の表面を酸化してフィールド酸化膜４を形成する。次に、半導体基板３表面にゲート絶縁膜として誘電体膜を形成する（ステップＳ２０２）。誘電体膜を形成した後、その上に導電膜を形成する（ステップＳ２０３）。例えば、減圧ＣＶＤ法などを用いてポリシリコン膜を形成する。この導電膜上に配線８の形にマスクを施し、不要部分をエッチングした後にマスクを除去して誘電体膜７、配線８を形成する（ステップＳ２０４）。その後、半導体基板３表面のフィールド酸化膜４に囲まれた領域のうち、配線８の両脇の領域にイオンを注入して半導体基板３と反対導電型の拡散層５，６を形成する（ステップＳ２０５）。例えば、半導体基板３がＰ型半導体である場合には、Ｎ+型の拡散層を形成する。
以上の工程により、半導体基板３と誘電体膜７と配線８とからなる線路を形成できる。
【００６７】
配線８に電圧が印加された場合には、実際には半導体基板３もその影響を受けて基板電圧が変動しまうが、線路の両脇に拡散層５，６を設け、これをグランドに接続することで、その影響を抑えて基板電圧の変動を低減できる。
【００６８】
一例として、半導体基板３の材料がシリコン、フィールド酸化膜４及び誘電体膜７の材料がＳｉＯ2、配線８の材料がポリシリコンの場合、配線８を長さ２ｍｍで幅５０μｍ、配線８の厚さが１００ｎｍ（１０００Å）として、誘電体膜７の膜厚を１０ｎｍ（１００Å）以下とすれば、配線容量を１００ｐＦ以上とすることができる。
【００６９】
図５に、本実施形態に係る半導体回路に適用される線路素子の変形実施例を示す。この変形例では、線路素子を保護するために形成された保護膜４０上に形成したグランド配線３０と拡散層５，６とを、保護膜４０に形成したコンタクト３１を介して接続している。この他については図３と同様の構造である。なお、線路素子の構造を理解しやすくするために、（ａ）においてのみ保護膜４０を図示し、（ｂ）及び（ｃ）では図示していない。
【００７０】
コンタクト３１は、間隔を空けて誘電体膜７に沿わせるとともに、できるだけ線路に近接させて設けられている。このため、コンタクト３１の形状は線路が直線状であれば、（ａ）に示されるように、上面から見た場合には長方形となる形状、すなわち、略平板状となる。なお、コンタクト３１の材料としてはアルミニウムやアルミニウム合金、銅などを適用できる。
【００７１】
配線８の厚さは、幅と比較すると小さい値ではあるが、コンタクト３１をこのように配置することにより、配線８の側面部分を利用して線路全体の配線容量を数％程度増加させることができる。
これにより、線路全体の配線容量をさらに増加させ、線路素子のデカップリング特性をさらに向上させることが可能となる。
【００７２】
このように、本実施形態に係る半導体回路が備える線路素子は、高周波ノイズが１０〜１００ＧＨｚの帯域であるデジタル回路に適用するために必要なデカップリング特性を備えたものである。
よって、本実施形態によれば、コンデンサではデカップリング特性が劣化してしまう周波数帯域においても良好なデカップリング特性を示す素子を備えた半導体回路を提供できる。
【００７３】
〔第３の実施形態〕
本発明を好適に実施した第３の実施形態について説明する。
本実施形態に係る半導体回路に適用される線路素子は、トランジスタのゲート絶縁膜を利用する場合において、トランジスタのゲート電極の抵抗が配線と異なる場合に、裏打ちしバイパスを設けることにより抵抗を調整し、かつ容量を増加させた構成である。
【００７４】
図６に、本実施形態に係る半導体回路に適用される線路素子の構成を示す。この線路素子は、シリコンなどで形成されたＰ型又はＮ型の半導体基板３の上に、これとは反対導電型の拡散層５，６が間隔を空けて形成されており、拡散層５と６との間の領域に誘電体膜７が配置されている。そして、誘電体膜７の上にはさらに配線８、層間絶縁膜１０及び裏打ち配線１１が積層配置されている。なお、層間絶縁膜１０にはコンタクトホール９が少なくとも一つ形成されており、配線８と裏打ち配線１１とはコンタクトホール９を介して電気的に接続されている。なお、配線８とコンタクトホール９と裏打ち配線１１とが、スイッチング素子に電力を供給するための電源分配配線の一部分を構成する。
拡散層５，６の周囲の半導体基板３上には、素子分離領域（フィールド酸化膜）４が形成されており、フィールド酸化膜４によって囲まれた領域の内外は電気的に分離されている。また、拡散層５，６は、それぞれグランドに接続されている。以上の構成においては、半導体基板３と誘電体膜７と配線８と層間絶縁膜１０と裏打ち配線１１とが線路を形成する。
【００７５】
図５からも明らかなように、半導体基板３、拡散層５，６、誘電体膜７及び配線８からなる構造は、ＭＯＳ型のトランジスタである。すなわち、第２の実施形態と同様に、本実施形態もＭＯＳ型トランジスタのゲート電極を線路として利用した構成であり、拡散層５，６がソース及びドレインに、誘電体膜７がゲート絶縁膜に、配線８がゲート電極にそれぞれ該当する構成となっている。
【００７６】
誘電体膜７や層間絶縁膜１０の材料には、ＳｉＯ2、ＳｉＯ、ＳｉＮ、ＴａＯ2、ＴｉＯ2、Ａｌ2Ｏ3、ＭｇＯ、ＳｒＴｉＯ3、ＺｒＯ2、ＬａＡｌＯ3などを適用できる。これらの材料は、シリコン半導体プロセスとの整合性が良好であるため、誘電体膜７や層間絶縁膜１０の材料として好適である。また、これらの誘電体材料は、単独でも複合でも適用可能である。配線８及び裏打ち配線１１の材料には、ポリシリコンやアルミニウム、アルミニウム合金、銅などの金属を適用できる。なお、半導体基板３については、第１の実施形態と同様である。
【００７７】
ＭＯＳ型トランジスタのゲート電極を利用する構造の場合、配線８を導電率が比較的低い材料（例えば、不純物拡散されたポリシリコン）で形成すると、配線８の抵抗が大きくなってしまう。この場合には、直流の供給能力が劣化してしまう。
【００７８】
本実施形態に係る半導体回路に適用される線路素子は、アルミニウムなどで裏打ち配線１１を形成することで配線８の抵抗を低減している。裏打ち配線１１の材料にはアルミニウムの他にもアルミニウム合金や銅などの金属を適用できる。
【００７９】
本実施形態に係る半導体回路に適用される線路素子の製造工程の流れを図６に示す。
ステップＳ３０１からＳ３０４までの工程は、第２の実施形態でのステップＳ２０１からＳ２０４までの工程と同様である。
配線８を形成したのち、層間絶縁膜１０を形成する（ステップＳ３０５）。次に、層間絶縁膜１０の一部を除去し、コンタクトホール９を形成する（ステップＳ３０６）。その後、コンタクトホール９内を含む層間絶縁膜１０の表面に、配線１１の材料で導電膜を形成する（ステップＳ３０７）。その後、この導電膜上に配線８の形にマスクを施し、不要部分をエッチングした後にマスクを除去して裏打ち配線１１を形成する（ステップＳ３０８）。
【００８０】
一例として、半導体基板３の材料をシリコン、フィールド酸化膜４、誘電体膜７及び層間絶縁膜１０の材料をＳｉＯ2、配線８の材料をポリシリコン、裏打ち配線１１の材料をアルミニウムとした場合、配線８を長さ２ｍｍで幅５０μｍ、配線８の厚さが３００ｎｍ（３０００Å）、層間絶縁膜１０の厚さを２００ｎｍ（２０００Å）、裏打ち配線１１の厚さを１０００ｎｍ（１００００Å）として、誘電体膜７の膜厚を１０ｎｍ（１００Å）以下とすれば、配線容量（半導体基板３と配線８との間の容量）を１００ｐＦ以上とすることができる。
【００８１】
なお、ここでは配線８と層間絶縁膜１０と裏打ち配線１１とを積層し、層間絶縁膜１０に形成したコンタクトホール９を介して配線８と裏打ち配線１１とを電気的に接続した構成を示したが、層間絶縁膜１０は必ずしも設ける必要はない。例えば、配線８の上に裏打ち配線１１を直接積層するようにしてもよい。なお、配線８と裏打ち配線１１との間に層間絶縁膜１０を設けない構成において、配線８をポリシリコンで形成する場合には、配線８上にバリアメタルを設け、これを介して裏打ち配線１１を形成することが好ましい。
【００８２】
このように、本実施形態に係る半導体回路が備える線路素子は、高周波ノイズが１０〜１００ＧＨｚの帯域であるデジタル回路に適用するために必要なデカップリング特性を備えたものである。
よって、本実施形態によれば、コンデンサではデカップリング特性が劣化してしまう周波数帯域においても良好なデカップリング特性を示す素子を備えた半導体回路を提供できる。また、配線容量をＬＳＩ内のトランジスタと同工程で製造できるため、製造工程を簡略化できる。さらに、直流の供給能力が劣化することもない。
【００８３】
〔第４の実施形態〕
本発明を好適に実施した第４の実施形態について説明する。本実施形態に係る半導体回路に適用される線路素子は、配線表面に凹凸を形成したり、配線自体を凹凸に形成するなどして、半導体基板上で配線が占める面積を増加させること無く、また、絶縁膜を極端に薄くすること無く、容量を増加させた構成である。
【００８４】
図７（ａ）に、本実施形態に係る半導体回路に適用される線路素子の構成の一例を示す。この線路素子は、半導体基板３、絶縁膜１２、導体膜１３、誘電体膜１４及び配線１５を有する。半導体基板３は、第１の実施形態と同様にＰ型又はＮ型の半導体からなる。半導体基板３の表面には、絶縁膜１２、導電層１３及び誘電体膜１４が積層されており、誘電体膜１４の上に配線１５が形成されている。なお、配線１５はスイッチング素子に電力を供給するための電源分配配線の一部分を構成する。以上の構成においては、導電層１３と誘電体膜１４と配線１５とが線路を形成する。
【００８５】
絶縁膜１２及び誘電体膜１４の材料は、ＳｉＯ2、ＳｉＯ、ＳｉＮ、ＴａＯ2、ＴｉＯ2、Ａｌ2Ｏ3、ＭｇＯ、ＳｒＴｉＯ3、ＺｒＯ2、ＬａＡｌＯ3などが適用できる。これらの材料は、シリコン半導体プロセスとの整合性が良好であるため、絶縁膜１２や誘電体膜１４の材料として好適である。また、これらの膜材料は、単独でも複合でも適用可能である。導電層１３の材料には、凹凸を容易に形成できる材料を適用することが好ましく、例えばポリシリコンが好適である。配線１５の材料には、ポリシリコンやアルミニウム、アルミニウム合金、銅などの金属を適用できる。なお、半導体基板３については、第１の実施形態と同様である。
【００８６】
導体膜１３と誘電体膜１４との界面、及び、誘電体膜１４と配線１５との界面には凹凸が形成されており、これらの凹凸が線路幅を実質的に広げている。なお、導電層１３は、グランド層として使用可能なように形成されている。
【００８７】
この線路素子の製造工程の流れを図８に示す。
まず、半導体基板３の上に絶縁膜１２を形成する（ステップＳ４０１）。酸化膜を形成するプロセスとしては、ＣＶＤ法などを適用可能である。
【００８８】
次に絶縁膜１２上に導電層１３を形成する（ステップＳ４０２）。その後、導電層１３に凹凸を形成する（ステップＳ４０３）。例えば、ポリシリコンで導電膜１３を形成した場合には、ウエットエッチング液を噴霧するなどして表面に凹みを形成できる。また、炉内にＳｉＨ4のガスを供給することによって凸起を形成できる。
【００８９】
その後、凹凸を形成した導電層１３上に誘電体膜１４を形成する（ステップＳ４０４）。なお、誘電体膜１４の厚さは、配線容量（導電層１３と配線１５との間の容量）が１００ｐＦ以上となる値に制御される。誘電体膜１４を形成した後、その上に金属膜を形成する（ステップＳ４０５）。この金属膜上に配線１５の形にマスクを施し、不要部分をエッチングした後にマスクを除去して配線１５を形成する（ステップＳ４０６）。例えば、フォトレジストによる写真蝕刻法を用いてパターンを形成し、不要部分を化学浸食（エッチング）によって除去したのち、フォトレジストを洗い落とすことで配線パターンを形成する。
【００９０】
図７（ｂ）に、本実施形態に係る半導体回路に適用される線路素子の別の構成例を示す。（ｂ）に示す半導体回路は、配線自体を凹凸状に形成した構成である。この構成においても、導電層１３と誘電体膜１４と配線１５とが線路を形成する。各部材の材料は、（ａ）と同様のものを適用可能である。
【００９１】
図９に、この線路素子の製造工程の流れを示す。ステップＳ５０１及びステップＳ５０２の処理は、図８のステップＳ４０１及びステップＳ４０２とそれぞれ同様である。
【００９２】
導電層１３を形成した後、導電層１３の表面に部分的にマスクを施してからエッチングを行い、導電膜１３に起伏を設ける（ステップＳ５０３）。その後、ステップＳ４０４以降と同様の処理を行って配線パターンを形成する（ステップＳ５０４〜Ｓ５０６）。
【００９３】
一例として、半導体基板３の材料をシリコン、絶縁膜１２及び誘電体膜１４の材料をＳｉＯ2、導電層１３の材料をポリシリコン、配線１５の材料をアルミニウムとし、配線１５を長さ２ｍｍで幅５０μｍ、配線１５の厚さが１０００ｎｍ（１００００Å）、導電膜１３の厚さを５００ｎｍ（５０００Å）として、導電層１３にエッチングによって幅２．５μｍで深さ２５０ｎｍ（２５００Å）の凹みを１０個形成する。この時、誘電体膜１４の膜厚を１０ｎｍ（１００Å）以下とすれば、配線容量（導電層１３と配線１５との間の容量）を１００ｐＦ以上とすることができる。
【００９４】
このように、本実施形態に係る半導体回路が備える線路素子は、高周波ノイズが１０〜１００ＧＨｚの帯域であるデジタル回路に適用するために必要なデカップリング特性を備えたものである。
よって、本実施形態によれば、コンデンサではデカップリング特性が劣化してしまう周波数帯域においても良好なデカップリング特性を示す素子を備えた半導体回路を提供できる。
【００９５】
なお、上記各実施形態は、本発明の好適な実施の一例であり、本発明はこれに限定されることはない。
【００９６】
例えば、上記各実施形態においては、１０〜１００ＧＨｚの周波数帯域でデカップリングを行う場合を例に説明を行ったが、本発明はこれに限定されるものではなく、他の周波数帯域においても優れたデカップリング特性を得ることができる。
【００９７】
また、上記各実施形態において示した数値はあくまでも一例であり、所望のデカップリング特性が得られるのであれば、例示した数値に限定されるものではない。
【００９８】
さらに、上記各実施形態においては、具体例としてシリコン半導体プロセスを用いて説明しているが、ガリウム砒素プロセスなどにおいても適用可能である。このように、本発明は様々な変形が可能である。
【００９９】
【発明の効果】
以上の説明によって明らかなように、本発明によれば、従来デカップリング素子として用いられていたコンデンサではデカップリング特性が劣化してしまう高い周波数帯域においても低インピーダンス性を示す素子、及びこれを備えた半導体回路を提供できる。
【図面の簡単な説明】
【図１】本発明を好適に実施した第１の実施形態に係る半導体回路に適用される線路素子の構成を示す図である。（ａ）は、断面図。（ｂ）は、斜視図。
【図２】第１の実施形態に係る半導体回路に適用される線路素子の製造工程の流れを示すフローチャートである。
【図３】本発明を好適に実施した第２の実施形態に係る半導体回路に適用される線路素子の構成を示す図である。（ａ）は、Ａ−Ａ’断面図。（ｂ）は、平面図。（ｃ）は、斜視図。
【図４】第２の実施形態に係る半導体回路に適用される線路素子の製造工程の流れを示すフローチャートである。
【図５】第２の実施形態に係る半導体回路に適用される線路素子の別の構成例を示す図である。（ａ）は、Ｂ−Ｂ’断面図。（ｂ）は、平面図。（ｃ）は、斜視図。
【図６】本発明を好適に実施した第３の実施形態に係る半導体回路に適用される線路素子の構成を示す図である。（ａ）は、Ｃ−Ｃ’断面図。（ｂ）は、平面図。（ｃ）は、斜視図。
【図７】第３の実施形態に係る半導体回路に適用される線路素子の製造工程の流れを示すフローチャートである。
【図８】本発明を好適に実施した第４の実施形態に係る半導体回路に適用される線路素子の構成を示す図である。（ａ）は、断面構造の一例を示す。（ｂ）は、断面構造の別の一例を示す。
【図９】第４の実施形態に係る半導体回路に適用される線路素子の製造工程の流れを示すフローチャートである。
【図１０】第４の実施形態に係る半導体回路に適用される線路素子の別の製造工程の流れを示すフローチャートである。
【図１１】本発明の半導体回路の回路構成を示す図である。
【図１２】本発明の半導体回路の回路構成を簡略化して示す図である。
【図１３】デカップリング素子の配置例を示す図である。（ａ）は、デカップリングコンデンサを接続配線を介して配置した状態を示す図である。（ｂ）は、デカップリングコンデンサを配線に隣接して配置した状態を示す。（ｃ）は、線路の配線自体に容量を持たせてデカップリング素子とした状態を示す。
【図１４】デカップリング素子の透過率と周波数との関係を示す図である。
【図１５】従来の線路の一例を示す図である。
【図１６】振幅伝達関数と周波数との関係を示す図である。
【符号の説明】
１、８、１５、２４ 配線
２、７、１４ 誘電体膜
３ 半導体基板
４ フィールド酸化膜
５、６ 拡散層
９ コンタクトホール
１０ 層間絶縁膜
１１ 裏打ち配線
１２ 絶縁膜
１３ 導電膜
１６ 高周波電源電流
１７ 電源デカップリング回路（線路素子）
１８ 直流電源
１９ ＬＳＩ高周波回路（スイッチング素子）
２０ 配線
２１ コンデンサ
２２ 接続配線
２３ 線路
２５ 酸化膜
２６ 基板
３０ グランド配線
３１ コンタクト
４０ 保護膜

Claims (29)

  1. 半導体基板と、
    該半導体基板上に形成された誘電体膜と、
    前記誘電体膜上に形成された配線とを有し、
    前記半導体基板と前記誘電体膜と前記配線とを含んで線路が構成され、
    前記線路は、１０〜１００ＧＨｚの周波数帯域に含まれる電磁波を発生させる高周波発生源に接続され、前記半導体基板と前記配線との間の配線容量が、前記高周波発生源が発生させる電磁波の周波数帯域において、前記線路に入射する電磁波の強度（Ａ）と前記線路を透過した電磁波の強度（Ｂ）との比である透過率（（Ｂ／Ａ）×１００）が−４０ｄＢ以下となるように設定されていることを特徴とする線路素子。
  2. 半導体基板と、
    該半導体基板上に形成された誘電体膜と、
    前記誘電体膜上に形成された配線とを有し、
    前記半導体基板と前記誘電体膜と前記配線とを含んで線路が構成され、
    前記線路は、１０〜１００ＧＨｚの周波数帯域に含まれる電磁波を発生させる高周波発生源に接続され、前記半導体基板と前記配線との間の配線容量が１００ｐＦ以上であることを特徴とする線路素子。
  3. 半導体基板の主面に形成された誘電体膜と、
    前記誘電体膜を挟んで前記半導体基板主面に形成された一対の拡散層と、
    前記誘電体膜上に形成された配線とを有し、
    前記半導体基板と前記誘電体膜と前記配線とを含んで線路が構成され、
    前記線路は、１０〜１００ＧＨｚの周波数帯域に含まれる電磁波を発生させる高周波発生源に接続され、前記半導体基板と前記配線との間の配線容量が、前記高周波発生源が発生させる電磁波の周波数帯域において、前記線路に入射する電磁波の強度（Ａ）と前記線路を透過した電磁波の強度（Ｂ）との比である透過率（（Ｂ／Ａ）×１００）が−４０ｄＢ以下となるように設定されていることを特徴とする線路素子。
  4. 半導体基板の主面に形成された誘電体膜と、
    前記誘電体膜を挟んで前記半導体基板主面に形成された一対の拡散層と、
    前記誘電体膜上に形成された配線とを有し、
    前記半導体基板と前記誘電体膜と前記配線とを含んで線路が構成され、
    前記線路は、１０〜１００ＧＨｚの周波数帯域に含まれる電磁波を発生させる高周波発生源に接続され、前記半導体基板と前記配線との間の配線容量が１００ｐＦ以上であることを特徴とする線路素子。
  5. 前記高周波発生源が発生させる電磁波の周波数帯域において、前記線路に入射する電磁波の強度（Ａ）と前記線路を透過した電磁波の強度（Ｂ）との比である透過率（（Ｂ／Ａ）×１００）が−４０ｄＢ以下であることを特徴とする請求項２又は４記載の線路素子。
  6. 前記拡散層がグランドに接続されたことを特徴とする請求項３から５のいずれか１項記載の線路素子。
  7. 前記拡散層の各々は、前記線路の側面に近接するとともに該線路に沿って設けられた導電体を介してグランドに接続されたことを特徴とする請求項６項記載の線路素子。
  8. 前記半導体基板、前記誘電体膜及び前記配線とともに前記線路を形成し、前記配線と電気的に接続された裏打ち導体をさらに有することを特徴とする請求項３から７のいずれか１項記載の線路素子。
  9. 前記半導体基板、前記誘電体膜、前記配線及び前記裏打ち導体とともに前記線路を構成する絶縁膜を、前記配線と前記裏打ち導体との間にさらに有し、前記配線と前記裏打ち導体とが、前記絶縁膜に少なくとも一つ形成されたコンタクトホールによって電気的に接続されたことを特徴とする請求項８記載の線路素子。
  10. 前記裏打ち導体が前記配線上に直接形成されたことを特徴とする請求項８記載の線路素子。
  11. 前記拡散層の外側の前記半導体基板主面にフィールド酸化膜を有し、前記誘電体膜は前記フィールド酸化膜よりも薄く形成されたことを特徴とする請求項３から１０のいずれか１項記載の線路素子。
  12. 半導体基板上に形成された絶縁膜と、
    該絶縁膜上に形成された導電層と、
    該導電層上に形成された誘電体膜と、
    該誘電体膜上に形成された配線とを有し、
    前記導電層と前記誘電体膜との界面、及び、前記誘電体膜と前記配線との界面の少なくともいずれかに凹凸が形成され、
    前記導電層と誘電体膜と前記配線とを含んで線路が構成され、
    前記線路は、１０〜１００ＧＨｚの周波数帯域に含まれる電磁波を発生させる高周波発生源に接続され、前記導電層と前記配線との間の配線容量が、前記高周波発生源が発生させる電磁波の周波数帯域において、前記線路に入射する電磁波の強度（Ａ）と前記線路を透過した電磁波の強度（Ｂ）との比である透過率（（Ｂ／Ａ）×１００）が−４０ｄＢ以下となるように設定されていることを特徴とする線路素子。
  13. 半導体基板上に形成された絶縁膜と、
    該絶縁膜上に形成された導電層と、
    該導電層上に形成された誘電体膜と、
    該誘電体膜上に形成された配線とを有し、
    前記導電層と前記誘電体膜との界面、及び、前記誘電体膜と前記配線との界面の少なくともいずれかに凹凸が形成され、
    前記導電層と誘電体膜と前記配線とを含んで線路が構成され、
    前記線路は、１０〜１００ＧＨｚの周波数帯域に含まれる電磁波を発生させる高周波発生源に接続され、前記導電層と前記配線との間の配線容量が１００ｐＦ以上であることを特徴とする線路素子。
  14. 前記高周波発生源が発生させる電磁波の周波数帯域において、前記線路に入射する電磁波の強度（Ａ）と前記線路を透過した電磁波の強度（Ｂ）との比である透過率（（Ｂ／Ａ）×１００）が−４０ｄＢ以下であることを特徴とする請求項１３記載の線路素子。
  15. １０〜１００ＧＨｚの周波数帯域に含まれる電磁波を発生させる高周波発生源と、
    電源からの電力を前記高周波発生源へ供給するための電源分配配線と、
    半導体基板と該半導体基板上に形成された誘電体膜と該誘電体膜上に形成された配線とを含んで構成され、前記電源分配配線に直列に挿入された線路とを有し、
    前記半導体基板と前記配線との間の配線容量は、前記高周波発生源から前記線路に入射する電磁波の強度（Ａ）と、前記線路を透過して前記電源へ伝搬する電磁波の強度（Ｂ）との比である透過率（（Ｂ／Ａ）×１００）が−４０ｄＢ以下となるように設定されていることを特徴とする半導体回路。
  16. １０〜１００ＧＨｚの周波数帯域に含まれる電磁波を発生させる高周波発生源と、
    電源からの電力を前記高周波発生源へ供給するための電源分配配線と、
    半導体基板と該半導体基板上に形成された誘電体膜と該誘電体膜上に形成された配線とを含んで構成され、前記電源分配配線に直列に挿入された線路とを有し、
    前記線路の前記半導体基板と前記配線との間の配線容量が１００ｐＦ以上であることを特徴とする半導体回路。
  17. １０〜１００ＧＨｚの周波数帯域に含まれる電磁波を発生させる高周波発生源と、
    電源からの電力を前記高周波発生源へ供給するための電源分配配線と、
    半導体基板と、該半導体基板の主面に形成された誘電体膜と、前記誘電体膜上に形成された配線とを含んで構成され、前記電源分配配線に直列に挿入された線路と、
    前記誘電体膜を挟んで前記半導体基板主面に形成された一対の拡散層とを有し、
    前記半導体基板と前記配線との間の配線容量は、前記高周波発生源から前記線路に入射する電磁波の強度（Ａ）と、前記線路を透過して前記電源へ伝搬する電磁波の強度（Ｂ）との比である透過率（（Ｂ／Ａ）×１００）が−４０ｄＢ以下となるように設定されていることを特徴とする半導体回路。
  18. １０〜１００ＧＨｚの周波数帯域に含まれる電磁波を発生させる高周波発生源と、
    電源からの電力を前記高周波発生源へ供給するための電源分配配線と、
    半導体基板と、該半導体基板の主面に形成された誘電体膜と、前記誘電体膜上に形成された配線とを含んで構成され、前記電源分配配線に直列に挿入された線路と、
    前記誘電体膜を挟んで前記半導体基板主面に形成された一対の拡散層とを有し、
    前記線路の前記半導体基板と前記配線との間の配線容量が１００ｐＦ以上であることを特徴とする半導体回路。
  19. 前記高周波発生源から前記線路に入射する電磁波の強度（Ａ）と、前記線路を透過して前記電源へ伝搬する電磁波の強度（Ｂ）との比である透過率（（Ｂ／Ａ）×１００）が−４０ｄＢ以下であることを特徴とする請求項１６又は１８記載の半導体回路。
  20. 前記拡散層がグランドに接続されたことを特徴とする請求項１７から１９のいずれか１項記載の半導体回路。
  21. 前記拡散層の各々は、前記線路の側面に近接するとともに該線路に沿って設けられた導電体を介してグランドに接続されたことを特徴とする請求項２０記載の半導体回路。
  22. 前記半導体基板、前記誘電体膜及び前記配線とともに前記線路を構成し、前記配線と電気的に接続された裏打ち導体をさらに有することを特徴とする請求項１７から２１のいずれか１項記載の半導体回路。
  23. 前記半導体基板、前記誘電体膜、前記配線及び前記裏打ち導体とともに前記線路を構成する絶縁膜を、前記配線と前記裏打ち導体との間にさらに有し、
    前記配線と前記裏打ち導体とが、前記絶縁膜に少なくとも一つ形成されたコンタクトホールによって電気的に接続されたことを特徴とする請求項２２記載の半導体回路。
  24. 前記裏打ち導体が前記配線上に直接形成されたことを特徴とする請求項２２記載の半導体回路。
  25. 前記拡散層の外側の前記半導体基板主面にフィールド酸化膜を有し、前記誘電体膜は前記フィールド酸化膜よりも薄く形成されたことを特徴とする請求項１７から２４のいずれか１項記載の半導体回路。
  26. １０〜１００ＧＨｚの周波数帯域に含まれる電磁波を発生させる高周波発生源と、
    電源からの電力を前記高周波発生源に分配するための電源分配配線と、
    半導体基板上に設けられた絶縁膜上に形成された導電層と、該導電層上に形成された誘電体膜と、該誘電体膜上に形成された配線とを含んで構成され、前記電源分配配線に直列に挿入された線路とを有し、
    前記導電層と前記誘電体膜との界面、及び、前記誘電体膜と前記配線との界面の少なくともいずれかに凹凸が形成され、
    前記導電層と前記配線との間の配線容量は、前記高周波発生源から前記線路に入射する電磁波の強度（Ａ）と、前記線路を透過して前記電源へ伝搬する電磁波の強度（Ｂ）との比である透過率（（Ｂ／Ａ）×１００）が−４０ｄＢ以下となるように設定されていることを特徴とする半導体回路。
  27. １０〜１００ＧＨｚの周波数帯域に含まれる電磁波を発生させる高周波発生源と、
    電源からの電力を前記高周波発生源に分配するための電源分配配線と、
    半導体基板上に設けられた絶縁膜上に形成された導電層と、該導電層上に形成された誘電体膜と、該誘電体膜上に形成された配線とを含んで構成され、前記電源分配配線に直列に挿入された線路とを有し、
    前記導電層と前記誘電体膜との界面、及び、前記誘電体膜と前記配線との界面の少なくともいずれかに凹凸が形成され、
    前記線路の前記導電層と前記配線との間の配線容量が１００ｐＦ以上であることを特徴とする半導体回路。
  28. 前記高周波発生源から前記線路に入射する電磁波の強度（Ａ）と、前記線路を透過して前記電源へ伝搬する電磁波の強度（Ｂ）との比である透過率（（Ｂ／Ａ）×１００）が−４０ｄＢ以下であることを特徴とする請求項２７記載の半導体回路。
  29. 前記高周波発生源と前記電源分配配線と前記線路とは、同一の半導体プロセスにおいて前記半導体基板に形成されることを特徴とする請求項１５から２８のいずれか１項記載の半導体回路。
JP2003021220A 2002-04-08 2003-01-29 線路素子及び半導体回路 Expired - Fee Related JP3906809B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003021220A JP3906809B2 (ja) 2002-04-08 2003-01-29 線路素子及び半導体回路

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002105186 2002-04-08
JP2003021220A JP3906809B2 (ja) 2002-04-08 2003-01-29 線路素子及び半導体回路

Publications (2)

Publication Number Publication Date
JP2004006646A JP2004006646A (ja) 2004-01-08
JP3906809B2 true JP3906809B2 (ja) 2007-04-18

Family

ID=28672352

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003021220A Expired - Fee Related JP3906809B2 (ja) 2002-04-08 2003-01-29 線路素子及び半導体回路

Country Status (6)

Country Link
US (1) US6903438B2 (ja)
EP (1) EP1359667A3 (ja)
JP (1) JP3906809B2 (ja)
KR (1) KR100565142B1 (ja)
CN (1) CN1270377C (ja)
TW (1) TW200306662A (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7172947B2 (en) * 2004-08-31 2007-02-06 Micron Technology, Inc High dielectric constant transition metal oxide materials
JP5016210B2 (ja) * 2005-09-16 2012-09-05 シャープ株式会社 圧電薄膜積層トランス及びその製造方法
KR101163220B1 (ko) 2010-08-27 2012-07-06 에스케이하이닉스 주식회사 반도체 집적회로

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8701997A (nl) * 1987-08-26 1989-03-16 Philips Nv Geintegreerde halfgeleiderschakeling met ontkoppelde dc bedrading.
JPH0548020A (ja) * 1991-08-12 1993-02-26 Mitsubishi Electric Corp 半導体集積回路
US5396198A (en) * 1992-09-09 1995-03-07 Hitachi, Ltd. Electronic circuit device having a series connection of resistor and capacitance as a noise reducing circuit connected to a power source wiring
JP2919241B2 (ja) * 1993-09-13 1999-07-12 日本電気株式会社 電源配線
JPH07130951A (ja) * 1993-10-29 1995-05-19 Toshiba Corp 半導体集積回路装置
US5959320A (en) 1997-03-18 1999-09-28 Lsi Logic Corporation Semiconductor die having on-die de-coupling capacitance
JP3843708B2 (ja) * 2000-07-14 2006-11-08 日本電気株式会社 半導体装置およびその製造方法ならびに薄膜コンデンサ
US6624501B2 (en) * 2001-01-26 2003-09-23 Fujitsu Limited Capacitor and semiconductor device

Also Published As

Publication number Publication date
US6903438B2 (en) 2005-06-07
CN1450637A (zh) 2003-10-22
TW200306662A (en) 2003-11-16
US20030189247A1 (en) 2003-10-09
CN1270377C (zh) 2006-08-16
JP2004006646A (ja) 2004-01-08
EP1359667A3 (en) 2004-12-01
KR100565142B1 (ko) 2006-03-30
EP1359667A2 (en) 2003-11-05
KR20030081081A (ko) 2003-10-17

Similar Documents

Publication Publication Date Title
US6903918B1 (en) Shielded planar capacitor
EP1538672B1 (en) Semiconductor device
TWI423515B (zh) 積體電路結構
TWI402960B (zh) 用於半導體之接地屏蔽
US7202126B2 (en) Semiconductor device and method of manufacturing same
CA2381117C (en) Improved multiple terminal capacitor structure
US8587064B2 (en) Semiconductor device
CN205508776U (zh) 半导体装置
TWI517350B (zh) 用於無線應用之高功率半導體裝置及用以形成高功率半導體裝置之方法
JPWO2008078731A1 (ja) 半導体装置及びその製造方法
JP3906809B2 (ja) 線路素子及び半導体回路
TWI459538B (zh) 並聯電容器及具有並聯電容器之射頻功率電晶體
US7586195B2 (en) Semiconductor device
JP2004221317A (ja) 半導体装置
JP3637903B2 (ja) 半導体回路の製造方法
JP4935071B2 (ja) 線路素子および線路素子を適用した半導体回路
WO2023181803A1 (ja) 電子部品及び回路装置
JP7400634B2 (ja) Ｓｏｉ基板及びｓｏｉ基板の製造方法
US20230395508A1 (en) Semiconductor structure and fabrication method thereof
JPH08298307A (ja) 半導体装置
KR20030013191A (ko) 집적형 인덕터
JP2005101649A (ja) 半導体回路およびその製造方法
CN114695342A (zh) 改进寄生电容的品质因数
KR19980084131A (ko) 패드의 기생캐패시턴스 감소형 반도체 장치
US20100264509A1 (en) Enhanced Transmission Lines for Radio Frequency Applications

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040701

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060905

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061006

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061031

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061201

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20061226

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070108

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110126

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110126

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120126

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130126

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130126

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees