CN114695342A - 改进寄生电容的品质因数 - Google Patents

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Abstract

本发明公开了一种集成电路(200)，其包括衬底(202)、耦接到所述衬底(202)的参考触点(204)、所述衬底(202)上方的电容器(210)和衬底元件(218)。所述电容器(210)包括具有相关联寄生电容(CP)的第一导电元件(214)以及与所述第一导电元件电隔离的第二导电元件(212)。所述衬底元件(218)通过所述寄生电容耦接到所述第一导电元件(214)并耦接到所述参考触点(204)。所述衬底元件(218)包括在所述衬底(202)中并与所述第一导电元件(214)和所述参考触点(204)对准的导电掺杂区。

Description

改进寄生电容的品质因数
相关申请交叉引用
本申请要求2020年12月29日提交的美国临时专利申请号63/131,405的优先权，该专利申请通过引用并入本文。
技术领域
本发明整体涉及集成电路，并且更具体地，涉及用于改进集成电路内的寄生电容的品质因数的技术。
背景技术
为了互连电气系统以在系统之间交换数据或功率，通常期望进行隔离。例如，两个系统可由不共享公共接地连接的不同电源供电。两个系统可被电隔离以防止一个系统中的电流和电压对另一系统产生负面影响，例如通过损坏或干扰另一系统的一个或更多个部件的操作。一种形式的隔离使用一个或更多个电容器来提供电隔离并在系统之间电容耦接数据信号。然而，基于电容器的隔离解决方案通常包括寄生电容，寄生电容吸收信号能量并且由于将信号能量分流到本地接地的底板寄生电容而导致显著的信号路径衰减。更具体地说，在衬底(诸如半导体衬底)的顶部上制造一些现有的基于电容器的隔离解决方案会在隔离电容器的底板和参考端子(诸如接地)之间产生寄生电容和串联电阻，这限制了使用隔离电容器的数据通信的操作频率。这导致不良的功率效率，并且大量的寄生电容可严重地限制带宽，从而导致数据速率的限制和增加的数据延迟。
发明内容
所描述的示例将衬底元件添加到衬底。衬底元件包括衬底的一个或更多个导电掺杂区，其与参考端子和隔离电容器的底板重叠。一个或更多个导电掺杂区提供从隔离电容器的底板到参考端子的导电路径，其减小与寄生电容相关的串联电阻，并且由此改进与寄生电容相关的品质因数。改进的品质因数减小通过寄生电容的耗散损耗，从而使用隔离电容器来实现更高频率的数据通信。此外，在所描述的示例中，衬底元件在集成电路(“IC”)制造过程的前段制程(“FEOL”)部分或区段期间被添加，这限制了对隔离电容器的隔离额定值的影响。
在一个示例中，集成电路包括衬底、耦接到衬底的参考触点、衬底上方的电容器和衬底元件。电容器包括具有相关联寄生电容的第一导电元件以及与第一导电元件电隔离的第二导电元件。衬底元件通过寄生电容耦接到第一导电元件并耦接到参考触点。衬底元件包括在衬底中并与第一导电元件和参考触点对准的导电区。
在另一个示例中，一种系统包括隔离电路，所述隔离电路包括：半导体衬底；参考触点，所述参考触点耦接到所述半导体衬底；隔离电容器，所述隔离电容器处于所述半导体衬底上方；以及导电掺杂区，所述导电掺杂区处于所述半导体衬底中。隔离电容器包括具有相关联寄生电容的第一导电元件以及与第一导电元件电流隔离的第二导电元件。导电区与第一导电元件和参考触点对准。
在另一个示例中，一种制造集成电路的方法包括在衬底中形成具有导电掺杂区的衬底元件。该方法还包括在衬底上形成与衬底元件对准并机械耦接到衬底元件的参考触点。该方法还包括形成在衬底上方并与导电掺杂区对准的电容器，电容器具有第一和第二电隔离导电元件，第一导电元件具有相关联的寄生电容。
附图说明
图1是具有多个衬底元件的示例性隔离系统的示意图。
图2是具有衬底元件的示例性集成电路的部分截面图。
图3是具有衬底元件的另一个示例性集成电路的部分截面图。
图4是具有衬底元件的另一个示例性集成电路的部分截面图。
图5是具有衬底元件的另一个示例性集成电路的部分截面图。
图6是示出与寄生电容相关联的品质因数的图形表示，通过包括根据一个或多个示例的衬底元件来改进/提高该品质因数。
图7是图2的示例性集成电路的局部平面图。
图8是具有图案化区的示例性衬底元件的局部平面图。
图9是并入了图1的隔离系统的隔离模块的示意图。
图10是并入了图9的隔离模块的系统的透视图。
图11是用于制造具有衬底元件的集成电路的示例性方法的流程图。
图12是用于制造具有衬底元件的集成电路的另一个示例性方法的流程图。
图13是用于制造具有衬底元件的集成电路的另一个示例性方法的流程图。
具体实施方式
在附图中，类似的参考数字始终指类似的元件，并且各种特征不一定按比例绘制。在说明书和权利要求中，术语“耦接(couple、coupled、couples)”是指间接或直接的电连接或机械连接。
首先参考图1，其是表示具有多个衬底元件SE1和SE2的示例性隔离系统120的示意图。在一个示例中，系统120是较大系统(诸如隔离高速/全速通用串行总线系统的隔离低压差分信令系统)内的模块的一个或更多个集成电路的等效电路。隔离系统120包括通过互连件134耦接在一起的隔离和谐振电路122a和122b。互连件134被表示为电感LBW。在一个示例中，互连件134是接合线。在另一个示例中，互连件134是图案化金属。系统120可提供用于在数字隔离器或其他隔离应用中采用以跨越电流隔离势垒传送数字信号的带通或多阶滤波网络。
隔离和谐振电路122a包括耦接或隔离电容器C1、衬底元件SE1和被示为滤波电感器LF1的线圈。在替代示例中，隔离和谐振电路122a包括LF1并且还包括并联耦接在一起的滤波电容器CF1。在另一示例中，线圈被实现为变压器而不是电感器LF1，包括或不包括CF1。在又一示例中，LF1被实现为传输线，包括或不包括CF1。
电容器C1包括称为顶板128t的导电元件和称为底板128b的导电元件。电容器C1的底板128b具有相关联的寄生电容CP1，并且顶板128t与电容器C1的底板128b电隔离。
如图所示，电容器C1的顶板128t耦接到互连件134的一端，并且电容器C1的底板128b耦接到节点126。节点126可表示到系统120外部的其他电路，诸如用于发送数据信号的发射电路的连接。衬底元件SE1通过寄生电容CP1耦接到电容器C1的底板128b，并且耦接到第一接地连接或参考节点132。电感器LF1具有耦接到电容器C1的底板128b的一端并且具有耦接到接地连接132的另一个端。当为隔离和谐振电路122a的一部分时，电容器CF1具有耦接到电容器C1的底板128b的一个板并且具有耦接到接地连接132的另一个板。
隔离和谐振电路122b包括耦接或隔离电容器C2、衬底元件SE2和被示为滤波电感器LF2的线圈。在替代示例中，隔离和谐振电路122b包括LF2并且还包括并联耦接在一起的滤波电容器CF2。在另一示例中，线圈被实现为变压器而不是电感器LF2，包括或不包括CF2。在又一示例中，LF2被实现为传输线，包括或不包括CF2。此外，在一些示例中，电路122a和122b可匹配或基本相同。在其他示例中，电路122a和122b可以是不同的。
电容器C2包括称为顶板136t的导电元件和称为底板136b的导电元件。电容器C2的底板136b具有相关联的寄生电容CP2，并且顶板136t与电容器C2的底板136b电隔离。
如图所示，电容器C2的顶板136t耦接到互连件134的另一端，并且电容器C2的底板136b耦接到节点138。节点138可表示到系统120外部的其他电路，诸如用于接收数据信号的接收电路的连接。衬底元件SE2通过寄生电容CP2耦接到电容器C2的底板136b，并且耦接到第二接地连接或参考节点140。电感器LF2具有耦接到电容器C2的底板136b的一端并且具有耦接到接地连接140的另一个端。当为隔离和谐振电路122b的一部分时，电容器CF2具有耦接到电容器C2的底板136b的一个板并且具有耦接到接地连接140的另一个板。
线150指示具有不同电源(未示出)和不同接地连接132、140的两个不同功率域的分离。在一个示例中，线150左侧的功率域提供相对较低电压的电源，例如小于10伏。线路150右侧的功率域提供相对较高电压的电源，例如超过100伏。然而，在其他示例中，电源值可能不同。
如图所示，电容器C1和C2形成隔离电路130，其提供电隔离，并且特别是电流隔离势垒，同时还提供两个功率域之间的数据信号的电容耦接。谐振电路124a由LF1和寄生电容CP1(并且如果在电路124a中被使用，则为电容器CF1)形成。谐振电路124b由LF2和寄生电容CP2(并且如果在电路124b中被使用，则为电容器CF2)形成。谐振电路124a和124b被设计和构造成以处于载波频率或靠近载波频率的谐振频率谐振，从而用于跨电流隔离势垒耦接的数据信号。在另一个示例中，系统120不包括LF1、CF1、LF2和CF2。
隔离系统120可在一个或更多个半导体管芯或集成电路芯片(本文也称为IC或IC芯片)上实现。在一个示例中，隔离系统120是单个IC的一部分。在另一个示例中，隔离和谐振电路122a是一个IC的一部分，并且隔离和谐振电路122b是不同IC的一部分。在另一个示例中，包括隔离电路130、寄生电容CP1和CP2以及衬底元件SE1和SE2的电路146是一个IC的一部分；第二IC包括电感器LF1(并且如果在电路中被使用，则包括电容器CF1)；并且第三IC包括电感器LF2(并且如果在电路中被使用，则包括电容器CF2)。在系统120不包括谐振电路124a和124b的示例中，电路146可以是单个IC的一部分。替代地，隔离电容器C1(和相关联的寄生电容CP1)和衬底元件SE1是一个IC的一部分，并且隔离电容器C2(和相关联的寄生电容CP2)和衬底元件SE2是另一个IC的一部分。
在包括隔离系统120的系统或模块的操作期间，可在系统120的输入142处接收具有调制到载波上的数字数据的数据输入信号DIN。输入142耦接到节点126。系统120以载波频率创建信道或管道。该信道用于跨电流隔离势垒电容耦接数据，并且生成以载波频率承载数据的数据输出信号DOUT。DOUT在系统120的输出144处生成。输出144耦接到节点138。
挑战是构造信道以在宽频率范围内减轻信道内的能量损失。一个能量损失源是寄生电容CP1和CP2，其中能量损失的程度取决于与每个寄生电容相关联的品质因数Q。也就是说，Q表示给定电容器或有效电容器的性能效率，诸如寄生电容。也就是说，Q值越高，能量损失越低。电容器的Q可由以下等式表达：
Q＝1/(REQCω), (1)
其中REQ是与电容器相关联的等效串联电阻；C为电容值；并且ω是谐振频率。
根据等式(1)，对于隔离系统120内的给定寄生电容CP1或CP2，随着谐振频率增加，Q(以及因此性能效率)减小。因此，构建针对寄生电容CP1和CP2具有更高或改进的Q的信道可在更高的谐振和载波频率下减轻信道内的能量损失。根据本说明书的一个或更多个示例，在隔离系统120内包括衬底元件SE1和SE2分别提高针对寄生电容CP1和CP2的Q。更具体地说，通过减少与寄生电容CP1和CP2相关联的相应等效串联电阻，包括衬底元件SE1和SE2提高了Q。
图2至图5各自示出了具有耦接电容器、与耦接电容器的导电元件(例如，底板)相关联的寄生电容，以及被构造成提高与寄生电容相关联的Q的衬底元件的示例性IC部分。根据本说明书的一些示例可提高与寄生电容相关联的Q，而不影响耦接电容器的隔离额定值。在特定示例中，图2至图5所示的横截面图是以图10所示的线AA截取的。
在一个特定示例中，图2至图5中的每一者中所示的部件由图1中所示的等效电路电容器C1、寄生电容CP1、衬底元件SE1和接地连接132表示。替代地，图2至图5中的每一者中所示的部件由图1中所示的等效电路电容器C2、寄生电容CP2、衬底元件SE2和接地连接140表示。此外，尽管在图2至图5中分别描绘的IC包括单个电容器、寄生电容和衬底元件，但多个此类部件可以是相同IC的一部分。此外，一个或更多个其他电路部件可以是图2至图5中描绘的IC的一部分，诸如可表示图1所示的电感器LF1或LF2的电感器、可表示图1所示的电容器CF1或CF2的电容器，或者其他电路诸如晶体管、振荡器、功率放大器、包络检测器和缓冲电路，其中一些在本文的其他图中示出。
参照图2，其是具有衬底元件218的IC 200的部分截面图。集成电路200包括衬底202、耦接到衬底202的参考触点204、形成在衬底202上的电容器210，以及形成在衬底202中的衬底元件218。“衬底”是指在其上构建有IC(诸如IC 200)的基材。示例性衬底包括由半导体材料形成的晶片或其部分，该半导体材料包括但不限于未掺杂(本征)硅或均匀掺杂(非本征)硅，并且由此也称为半导体衬底。均匀掺杂有n型掺杂原子(诸如磷或砷)或具有均匀浓度的n型掺杂原子的半导体衬底在本文称为n型衬底或n衬底。均匀掺杂有p型掺杂原子(诸如硼)或具有均匀浓度的p型掺杂原子的半导体衬底在本文称为p型衬底或p衬底。在本示例中，衬底202是p型衬底或p衬底。
如本文所使用，“参考触点”是指一种结构，该结构耦接到衬底并且例如通过制造它的材料的类型而适于电连接到电压参考。例如，参考触点204适于电连接到接地连接或参考节点，诸如图1所示的接地连接132和140。如图所示，每个参考触点204包括第一部分206和第二部分208。第一部分206由在衬底202上方形成(例如，沉积)的金属层(例如，铝层)形成。如图所示，第一部分206由沉积在衬底202上方的第一金属层(“M1”)形成。第二部分208是例如由导电材料(诸如钨)形成的金属互连件，其将参考触点204的第一部分206耦接到衬底202。
当集成在系统(诸如由隔离系统120表示的系统)中时，参考触点204可耦接到IC200的表面220上的相应焊盘(未示出)。参考触点204和焊盘之间的耦接可通过金属互连件或通孔(未示出)，这些金属互连件或通孔通过IC200的一个或更多个绝缘层216形成和/或形成在该一个或更多个绝缘层之间。焊盘可进一步耦接到接地连接(例如，由图1的132或140表示)，例如使用诸如接合线和/或电迹线的互连件。
电容器210包括导电元件212和214，例如，分别形成在衬底202上方的顶板和底板。由于其构造，导电元件212和214也可称为金属元件。也就是说，导电元件212和214在一个或更多个绝缘层216之间形成在不同金属层(例如，不同铝层)中，这些金属层在衬底202上方形成(例如，沉积)。因此，一个或更多个绝缘层216提供电容器210的导电元件212和214之间的电隔离。一个或更多个绝缘层216可使用隔离材料来制造，诸如在金属层之间形成、插入或分层的氧化硅(SO)、二氧化硅(SIO2)、碳化硅等。
电容器210被构造成具有电容CISO，并且寄生电容CP与导电元件214相关联。此外，REQ是通过衬底元件218并与CP相关联的等效串联电阻，其影响针对CP的Q。在一个示例中，CP至少是5xCISO。在特定示例中，CISO在20-400飞法(fF)的范围内，并且CP在100fF到2皮法的范围内。然而，这些电容在其他示例中可能不同。
如图所示，导电元件214在第二金属层(“M2”)中形成，并且导电元件212在第七金属层(“M7”)中形成。然而，在其他示例中，导电元件212和214可在其他金属层中形成。特定层可至少部分地取决于在衬底202上形成的金属层的总数，由这些金属层可形成诸如晶体管(未示出)和互连件(未示出)的附加电部件。
在操作期间以及在导电元件214处从第一功率域中的电路接收数据信号时，电容Ciso跨由一个或更多个绝缘层216提供的隔离势垒电容耦接数据信号并且将数据信号耦接到导电元件212上。可从导电元件212将数据信号提供给第二功率域中的电路。在一个示例中，将数据信号从电容器210的导电元件(例如，顶板)212提供到第二耦接电容器的导电元件(例如，顶板)。然后，数据信号跨第二隔离势垒电容耦接到第二耦接电容器的另一个导电元件(例如，底板)上以用于提供给第二功率域中的电路。
衬底元件218被构造成减小等效串联电阻REQ以便减少从导电元件214通过寄生电容CP分流到接地连接的数据信号的量。特别地，衬底元件218被构造为导电区或构造成包括导电区，该导电区形成(例如，注入或扩散)在衬底202中处于导电元件214和参考触点204下方并且与其耦接，这减小REQ。如图所示，衬底元件218通过寄生电容CP电容耦接到导电元件214，并且通过促进电连接的直接机械连接来耦接到参考触点204。如进一步示出的，衬底元件218在空间上与参考触点204和电容器210的底板214两者重叠(延伸超过其边界)。尽管示出了完全重叠，但在另一个示例中，衬底元件218与参考触点204和电容器210的底板214中的一者或两者部分地重叠(延伸超过其边界的至少一部分)。完全或部分重叠将衬底元件与一个或更多个参考触点和集成电路的电容器的底板对准。
如本文所使用，“导电区”或“导电掺杂区”是指衬底的掺杂区，其具有比衬底低的电阻率和比形成在衬底中的阱(例如，n阱或p阱)低的电阻率。较低电阻率是通过导电掺杂区中的掺杂浓度比导电掺杂区周围的区(例如，衬底或阱)中的掺杂浓度高来实现的。
在该示例中，衬底元件218是“均匀”掺杂区，这意味着在制造过程的限制内，衬底元件218在整个衬底元件中具有相同类型(例如，n型或p型)的掺杂和相同或基本上相同浓度的掺杂。特别地，衬底元件218具有被示为p+掺杂区的均匀p型掺杂。p+掺杂区是与p+区周围的区(在这种情况下是衬底202)相比重掺杂有p型掺杂原子(诸如硼)的区。
在一个示例中，重掺杂区可具有是周围区的10,000倍或更多倍的掺杂浓度，诸如其中重掺杂区形成在轻掺杂区域(诸如衬底)中。在另一个示例中，重掺杂区可具有是周围区的100至1,000倍的掺杂浓度，诸如其中重掺杂区形成在中度掺杂区(诸如衬底内的阱)中。如本文所使用，“阱”是指衬底内的掺杂区，通常用作形成在衬底中的晶体管的构建块。在特定示例中，轻掺杂区(诸如衬底区)对于每107原子包括1个杂质(掺杂剂)原子；中度掺杂区(诸如阱区)对于每10个5原子具有1个杂质(掺杂剂)原子；并且重掺杂区(诸如p+或n+区)对于每10个3原子具有1个杂质(掺杂剂)原子。然而，其他相对浓度可用于轻掺杂区、中度掺杂区和重掺杂区，这取决于例如这些区所期望的相对电阻。
在一个示例中，均匀掺杂区是作为图案化过程(诸如光刻)的结果制成的图案化区。在另一个示例中，均匀掺杂区是由掺杂分子的沉积或注入而不在掺杂区上执行任何后续图案化过程而产生的非图案化区。在又一个示例中，均匀掺杂区是通过使用硅化物形成技术来形成合金而形成的硅化区，由此进一步增加导电率，并且继而减小掺杂区的等效串联电阻REQ。
在衬底元件218为硅化和非图案化的均匀p+掺杂区的示例中，等效串联电阻REQ可比衬底202的电阻RSUB小40倍以上。这可导致针对寄生电容CP的Q与没有衬底元件218的情况下针对CP的Q相比提高到40倍以上。当衬底元件218是硅化和图案化的均匀p+掺杂区时，这可导致略微较高的等效串联电阻REQ和因此略微较低的Q，但具有较低寄生电容CP的益处。较低寄生电容CP允许在谐振电路(例如，124a或124b)中使用较大线圈(例如，LF1或LF2)，从而导致线圈中的较低耗散损耗。
图3是具有衬底元件318的另一个示例性IC 300的部分截面图。集成电路300包括衬底302、耦接到衬底302的参考触点204、形成在衬底302上方的电容器210，以及形成在衬底302中的衬底元件318。在该示例中，参照图2所示的示例性IC 200，如上所述的那样形成和耦接参考触点204和电容器210。然而，与图2所示的示例性IC 200相反，衬底302是n型衬底或n衬底，并且衬底元件318具有被示为n+掺杂区的均匀n型掺杂。n+掺杂区是与n+区周围的区(在这种情况下是衬底302)相比重掺杂有n型掺杂原子(诸如磷或砷)的区。
在一个示例中，衬底元件318是图案化的。在另一个示例中，衬底元件318是非图案化的。在又一示例中，衬底元件318被硅化。此外，具有衬底元件318作为n+掺杂区的IC示例可产生与具有衬底元件218作为p+掺杂区的IC示例所产生的那些类似的等效串联电阻REQ和针对寄生电容CP的所得Q。
图4是具有衬底元件418的另一个示例性IC 400的部分截面图。集成电路400包括衬底202、耦接到衬底202的参考触点204、形成在衬底202上的电容器210，以及形成在衬底202中的衬底元件418。在该示例中，衬底202是p衬底，并且参照图2所示的示例性IC 200，如上所述的那样形成和耦接参考触点204和电容器210。然而，与图2和3中分别示出的示例性IC 200和300相反，衬底元件418不具有包含单类型掺杂的均匀掺杂区。相反，衬底元件418是非均匀的导电区，并且由此包括多个(在这种情况下是两个)不同类型的掺杂区422和424。
更具体地说，如图所示，IC 400还包括n阱426，其形成(例如，注入或扩散)在衬底202中处于导电元件214的至少某个部分下方并与其重叠。如进一步示出的，n阱426的边界延伸超过导电元件214的边界。掺杂区424是形成在导电元件214下方的n阱426内的n+掺杂区。掺杂区422是在衬底202中、在n阱426之外并且在参考触点204下方形成的p+掺杂区。因此，掺杂区424与电容器210的底板214重叠，并且掺杂区422与参考触点204重叠。尽管示出了完全重叠，但在另一个示例中，掺杂区424与电容器210的底板214部分地重叠，和/或掺杂区422与参考触点204部分地重叠。
在此示例中，与CP相关联并影响针对CP的Q的等效串联电阻包括通过n+掺杂区424的REQN和通过p+掺杂区424的REQP。此外，在该示例中，如用于构造或制造IC 400的半导体器件制造过程所允许的，将n+掺杂区424的边界形成为靠近p+掺杂区422的边界。这减少或防止RSUB和RWELL(n阱426的电阻)对与CP相关联的等效串联电阻的影响。在另一个示例中，衬底元件418的掺杂区422和424中的一者或两者为图案化的。在另一个示例中，衬底元件418的掺杂区422和424中的一者或两者为非图案化的。在又一个示例中，衬底元件418的掺杂区422和424中的一者或两者为硅化的。
在衬底元件418为硅化和非图案化的特定示例中，等效串联电阻(REQN+REQP)可比RSUB小40倍以上并且比RWELL小30倍以上。这可导致针对寄生电容CP的Q与没有衬底元件418情况下的针对CP的Q相比提高到40倍以上。对衬底元件418的掺杂区422或424中的一者或两者进行图案化可导致略微较高的等效串联电阻(REQN+REQP)和因此略微较低的Q，但具有较低寄生电容CP的益处。
此外，具有包括n+掺杂区和p+掺杂区两者的衬底元件418的IC示例可产生比具有作为均匀p+掺杂区的衬底元件218或作为均匀n+掺杂区的衬底元件318的IC示例所产生的那些小的CP和针对的CP的更大所得Q。然而，较大Q的折衷是将二极管428引入IC 400中，由此使衬底网络复杂化并降低IC设计期间的可预测性—与其他IC示例200和300相比。
图5是具有衬底元件518的另一个示例性IC 500的部分截面图。集成电路500包括衬底302、耦接到衬底302的参考触点204、形成在衬底302上的电容器210，以及形成在衬底302中的衬底元件518。在该示例中，参照图2所示的示例性IC 200，如上所述的那样形成和耦接参考触点204和电容器210，并且其作为图3所示的示例性IC 300和图4所示的示例性IC400的一部分。
然而，与图2所示的示例性IC 200和图4所示的IC示例400相反，衬底302是n型衬底或n衬底，也是图3所示的IC示例300的一部分。此外，与图4所示的示例性IC 400相反，p阱526形成在衬底302中处于导电元件214的至少某个部分下方并与其重叠。如进一步示出的，p阱526的边界延伸超过导电元件214的边界。另外，与图4所示的示例性IC 400相反，衬底元件518包括形成在导电元件214下方的p阱526内的p+掺杂区524。衬底元件518还包括在衬底302中、在p阱526之外且在参考触点204下方形成的n+掺杂区522。因此，掺杂区524与电容器210的底板214重叠，并且掺杂区522与参考触点204重叠。尽管示出了完全重叠，但在另一个示例中，掺杂区424与电容器210的底板214部分地重叠，和/或掺杂区522与参考触点204部分地重叠。
在一个示例中，衬底元件518的掺杂区522和524中的一者或两者为图案化的。在另一个示例中，衬底元件518的掺杂区522和524中的一者或两者为非图案化的。在又一个示例中，衬底元件518的掺杂区522和524中的一者或两者为硅化的。此外，具有如图5所示的衬底元件518的IC示例可产生与具有如图4所示的衬底元件418的IC示例所产生的那些类似的等效串联电阻(REQN+REQP)和针对寄生电容CP的所得Q。
图6是示出寄生电容的品质因数的图形表示，通过包括根据说明书的一个或更多个示例的衬底元件来提高该品质因数。具体地，图6示出了线图600和602，其中每一者表示针对寄生电容CP的Q在谐振频率(如以千兆赫(“GHz”)测量的)变化上的变化。然而，线图600表示当IC电路省略衬底元件时的针对寄生电容CP的Q的变化。然而，线图602表示当衬底元件是IC的电路的一部分时的针对寄生电容CP的Q的变化。
进一步参考图6，其中一个或更多个IC合并了隔离系统120，线图602表示针对CP1测量的Q的变化，其中电容器C1和衬底元件SE1如图4所示的那样实现。图600表示针对CP1测量的Q的变化，其中电路省略衬底元件SE1。如图所示，对于在所测量的频率范围内的每个频率，Q在图602中大于在图600中。这表明，通过包含衬底元件SE1，可获得针对CP1的更大Q值。这进一步表明，包括衬底元件SE1改进了电路在GHz频率范围内的性能效率。
例如，线图600和602两者上的点m3表示在10GHz的谐振频率下测量的针对CP1的Q。当衬底元件SE1不是电路的一部分时，线图600示出针对寄生电容CP1的Q＝0.845。因此，在没有衬底元件SE1的情况下并且在10GHz的频率下，在数据信号被电容耦接到C1的顶板128t之前，进入电容器C1的底板128b的DIN的信号能量的一半以上通过CP1及其相关联的等效串联电阻(例如，REQN+REQP)耗散到接地连接132。如果信号耗散通过CP2及其相关联的等效串联电阻(例如，REQN+REQP)到达接地连接140进行，则这转化为DIN和DOUT之间至少6分贝(dB)的附加功率损耗。相反，当衬底元件SE1是电路的一部分时，线图602示出针对寄生电容CP1的Q＝55.975。这表示DIN和DOUT之间的显著更小的附加功率损耗(接近0dB)。
图7是图2的示例性IC 200的局部平面图。特别地，图2所示的截面图是以图7所示的线BB截取的。平面图示出了衬底202、耦接到衬底202的八个参考触点204(其中两个被标记)、形成在衬底202上方的电容器210，以及形成在导电元件214下方的衬底202中的衬底元件218。电容器210的导电元件212和214被示为透明的以说明衬底元件218是非图案化区。在替代示例中，图8是衬底元件818的局部平面图，该衬底元件是或包括具有耦接到其的八个参考触点804(其中两个被标记)的图案化区。尽管在图7和图8中的每一者中示出了八个参考触点，但更多或更少的参考触点可以是IC的一部分。此外，图案化可不同于图8中所示的图案化。
图9是合并了图1的隔离系统120的隔离模块900的示意图。隔离模块900包括输入端子962和输出端子964。输入端子962从外部信号源(未示出)接收发射输入信号TX。输出端子964向外部目的地电路(未示出)提供或递送接收数据信号RX。在实践中，可从分开的功率域向外部信号源和目的电路供电。隔离模块900提供电流隔离以跨分离两个功率域的隔离势垒将数字数据从输入端子962传输到输出端子964。
在所示的示例中，隔离模块900包括发射电路902、接收电路950以及耦接在发射电路902和接收电路950之间的隔离系统120。发射电路902包括耦接到输入端子962以接收发射输入信号TX的输入904。接收电路950包括耦接到输出端子964以提供接收数据信号RX的输出948。在操作中，隔离系统120将来自发射电路902的输入数据信号DIN跨电流隔离势垒传送到接收电路950作为数据输出信号DOUT。此外，在该示例中，发射电路902由具有接地连接132的第一功率域供电。接收电路950由相对于接地连接140的第二功率域单独供电。
如进一步示出的，发射电路902包括缓冲放大器906、振荡器916和功率放大器电路910。缓冲放大器906从输入904接收TX信号。缓冲放大器906可以是任何合适的单端或差分放大器电路，并且在某些实施例中可提供静电放电(ESD)保护。缓冲放大器906包括提供数据信号以调制功率放大器电路910中的载波信号的输出908。
功率放大器电路910包括放大器912和开关电路914。振荡器916包括向功率放大器电路910提供载波信号的输出918。在一个具体实施中，载波信号是GHz频率范围内的高频正弦信号。放大器912的输出由开关电路914根据来自缓冲放大器906的数据信号进行调制，以将数据输入信号DIN提供给隔离系统120的输入142。在一个示例中，当TX信号处于第一二进制状态(例如，高或1)时，功率放大器电路910提供数据输入信号DIN作为具有非零振幅的正弦信号。在该示例中，当发射信号TX处于第二二进制状态(例如，低或0)时，数据输入信号DIN具有固定振幅(例如，0V)。
接收电路950从隔离系统120的输出144接收数据输出信号DOUT。接收电路950包括包络检测器电路940和ESD保护/缓冲电路946。包络检测器电路940包括整流器电路942和比较器电路944。在实践中，接收时变信号DOUT，其响应于数据输入信号DIN中的极性变化而具有非零电压分量或瞬变，该极性变化是由串联连接的耦接电容器C1和C2进行AC耦接的结果。整流电路942对所接收的电压信号进行整流以创建由比较器电路944将其与阈值进行比较的DC电压信号。在本示例中，由于数据输入信号DIN对于二进制“1”发射数据具有非零振幅并且对于二进制“0”发射数据具有零振幅，因此当整流器942输出信号超过阈值电压时，比较器944的输出将处于第一二进制状态(例如，高或1)。否则，比较器944的输出将处于第二二进制状态(例如，低或0)。
ESD保护/缓冲电路946从比较器944接收输出信号，并且在输出节点948处提供接收数据信号RX。以这种方式，隔离模块900提供对应于所接收的发射数据信号TX的接收数据信号RX，并且RX和TX信号经由电流隔离电路130彼此电流隔离。此外，在隔离模块900中包括衬底元件SE1和SE2允许以比没有衬底元件SE1和SE2时可能的载波频率更高的载波频率来跨电流隔离势垒耦接DIN，包括10-20GHz频率范围内和更高的DIN信号。
隔离模块900可在一个或更多个IC中实现。在一个示例中，隔离模块900是单个IC的一部分。在另一个示例中，隔离和谐振电路122a以及发射电路902是一个IC的一部分，并且隔离和谐振电路122b以及接收电路950是不同IC的一部分。在另一个示例中，包括隔离电路130、寄生电容CP1和CP2以及衬底元件SE1和SE2的电路146是一个IC的一部分；第二IC包括发射电路902并且可包括电感器LF1；第三IC包括接收电路950并且可包括电感器LF2。
图10是将图9的隔离模块900合并到示例性实际具体实施中的系统1000的透视图。在该示例中，隔离模块900被实现为具有IC芯片1004a和IC芯片1004b的差分电路。IC芯片1004a和1004b在本文中被统称为IC芯片1004。
IC芯片1004a包括上述发射电路902、耦接电容器C1以及隔离和谐振电路122a。IC芯片1004b包括接收电路950、耦接电容器C2以及隔离和谐振电路124b。如图所示，耦接电容器C1的顶板128t在IC芯片1004a的顶侧暴露以允许经由互连件134的线接合，从而用于连接到在IC芯片1004a的顶侧暴露的耦接电容器C2的顶板136t。
在另一个示例中，隔离模块900被实现为在IC芯片1004a上具有一个耦接电容器C1并且在IC芯片1004b上具有一个耦接电容器C2的单端电路。在另一个示例隔离模块900中，IC芯片1004a不包括发射电路902，并且IC芯片1004b不包括接收电路950。在其他示例中，隔离模块900是单个IC芯片1004的一部分，其中互连件134可以是线接合或迹线。作为单个IC芯片1004的一部分的模块900可以是单端的或差分的，并且可包括或不包括发射电路902和接收电路950。
此外，在该示例中，与电容器C1的底板128b相关联的寄生电容CP1与衬底元件SE1一起有效地作为IC 1004a的一部分。而且，与电容器C2的底板136b相关联的寄生电容CP2与衬底元件SE2一起有效地作为IC 1004b的一部分。就这一点而言，在一个示例中，谐振电路124a、124b的相应电感器LF1和LF2被制造在相关联的IC芯片1004上或其中。在另一个示例中，电感器LF1和LF2是电连接到IC芯片1004的单独部件。类似地，谐振电路124a、124b的任何电容器(例如，CF1和CF2)可形成在相关联的IC 1004上或其中，或者可以是与其电连接的单独部件。
图11是包括描绘根据本说明书的一个或更多个示例的用于制造具有衬底元件的集成电路的示例性方法1100的框1102-1106的流程图。方法1100可作为用于制造IC的半导体器件制造过程的一部分来执行。然而，在半导体器件制造过程中不需要按照流程图中所示的顺序执行框1102-1106。
方法1100的框1102描绘了在衬底中形成具有导电掺杂区的衬底元件。在本示例中，形成衬底元件发生在半导体器件制造过程内的FEOL处理期间。衬底可以是P型衬底或N型衬底。导电掺杂区可包括一个或更多个n+或p+掺杂区。
在一个示例中，导电掺杂区包括均匀掺杂区，该均匀掺杂区是形成在p型衬底中的p+掺杂区，例如如图2所示。在另一个示例中，导电掺杂区包括均匀掺杂区，该均匀掺杂区是形成在n型衬底中的n+掺杂区，例如如图3所示。在又一个示例中，导电掺杂区包括具有不同掺杂类型的第一掺杂区和第二掺杂区，例如如图4和图5所示。此外，在衬底中形成阱。第一掺杂区形成在阱中，并且第二掺杂区形成在阱外。
方法1100的框1104描绘了将参考触点耦接到衬底元件。例如，当衬底元件包括形成在衬底中的均匀掺杂区时，参考触点在均匀掺杂区的外边界附近耦接。在另一个示例中，其中衬底元件包括两个掺杂区，其中一个掺杂区形成在衬底中形成的阱中，参考触点耦接在形成在阱外部的掺杂区的外边界附近。
方法1100的框1106描绘了在衬底上方形成具有第一和第二电隔离导电元件的电容器。第一导电元件具有将第一导电元件耦接到衬底元件的相关联寄生电容。例如，当衬底元件包括形成在衬底中的均匀掺杂区时，第一导电元件的中心形成在衬底元件的中心上方。在另一个示例中，其中衬底元件包括两个掺杂区，其中一个掺杂区形成在衬底中形成的阱中，阱的中心与第一导电元件的中心对准。由此，第一导电元件寄生耦接到形成在阱内的掺杂区。
图12是包括描绘根据本说明书的一个或多个示例的用于制造具有衬底元件的集成电路的另一个示例性方法1200的框1202-1214的流程图。在特定示例中，方法1200的一个或多个框合并或实现方法1100的一个或多个框。因此，方法1200也可作为用于制造IC的半导体器件制造过程的一部分来执行。然而，在半导体器件制造过程中不需要按照流程图中所示的顺序执行框1202-1214。此外，方法1200可用于制造图2和图3中分别示出的IC部分200和300。
方法1200的框1202描绘了在衬底中形成具有均匀掺杂区的衬底元件。衬底元件被形成为使得衬底元件的区域将在电容器下面以及在半导体器件制造过程中稍后将形成的一个或更多个参考触点下面延伸。衬底元件在FEOL处理期间形成，并且包括将掺杂原子离子注入和/或扩散到衬底中以生成均匀掺杂区。
在一个示例中，n型掺杂原子或供体诸如磷或砷用于生成均匀的n+掺杂区。在另一个示例中，p型掺杂原子或受体诸如硼用于生成均匀的p+掺杂区。此外，所使用的特定掺杂原子、掺杂区的深度和掺杂区内的掺杂原子的密度可至少部分地基于掺杂区的期望电特性(例如，期望的电阻率)、寄生电容的期望CP或Q以及电路操作期间的期望载波和谐振频率来确定。
方法1200的框1204描绘了对均匀掺杂区进行图案化和/或硅化。例如，确定均匀掺杂区是否被图案化和/或硅化可至少部分地基于掺杂区的期望电特性(例如，期望的电阻率)、寄生电容的期望CP或Q以及电路操作期间的期望载波和谐振频率。例如，图案化和/或硅化可在较低频率下执行，因为Q在较低频率下固有地为高。因此，更好地容忍由于图案化而导致的较高电阻率。
方法1200的框1206描绘了在衬底表面上和上方形成介电材料的平行横向层，并且框1208描绘了形成在介电材料层之间散布的平行横向金属层。例如，介电材料层和金属层为在衬底表面上和上方堆叠的平行横向层，从横向层可形成IC的电元件和其他元件以及互连件。层被堆叠以使得至少一个介电材料层将每个金属层与每个其他金属层分开。诸如SiO2的介电材料可用于例如通过沉积过程形成氧化层。沉积过程也可用于使用诸如铝或铜的金属来形成金属层。
当形成介电材料层和金属层时，方法1200包括在其中形成参考触点、电容器以及金属互连件和通孔，如框1210-1214所示。更具体地说，框1210描绘了例如通过应用于介电材料层和金属层中的一个或更多个层的图案化和移除处理来形成一个或更多个参考触点。也就是说，在均匀掺杂区的第一区域上方的金属层之一中形成每个参考触点的金属部分。均匀掺杂区的该第一区域可靠近均匀掺杂区的外边界。在一个示例中，参考触点的金属部分形成在M1金属层中，该金属层是最靠近衬底表面沉积的初始金属层。因此，金属层M2、M3等表示相对于衬底表面的第二金属层、第三金属层等，并且表示在金属层M1上越来越高的金属层。
此外，如框1210所描绘的那样形成每个参考触点包括在参考触点的金属部分和均匀掺杂区的第一区域之间形成金属互连件。在一个示例中，形成金属触点包括在M1和衬底表面之间沉积的介电层中创建开口。创建开口，在该开口的下面将形成参考触点的金属部分。金属(诸如钨)沉积在开口中以创建金属互连件，并且由此创建参考触点的金属部分和衬底元件之间的电连接。在一个示例中，金属互连件直接机械地连接在参考触点的金属部分和衬底元件之间。
方法1200的框1212描绘了在其中形成参考触点的金属部分的金属层上方的两个金属层中形成电容器的第一导电元件和第二导电元件。在一个示例中，例如通过应用于金属层M1和M7的图案化和移除处理来形成第一导电元件和第二导电元件。然而，可使用任何两个合适的上部金属层。此外，第一导电元件和第二导电元件位于均匀掺杂区的第二区域上方。例如，第一导电元件和第二导电元件以及均匀掺杂区的中心对准。第一导电元件形成为相对于第二导电元件最靠近衬底元件。因此，第一导电元件的寄生电容将第一导电元件耦接到均匀掺杂区的第二区域。第一导电元件和第二导电元件可以是相同的或不同的尺寸。
方法1200的框1214描绘了从每个参考触点的金属部分以及从电容器的第二导电元件到衬底的表面形成电连接或通孔。也就是说，从衬底的表面到每个参考触点的金属部分以及到第二导电元件形成开口。金属沉积在开口中，并且金属焊盘在每个开口上方形成在衬底的表面上以完成相应通孔。
图13是包括描绘根据本说明书的一个或多个示例的用于制造具有衬底元件的集成电路的另一个示例性方法1300的框1302-1316的流程图。在特定示例中，方法1300的一个或多个框合并或实现方法1100的一个或多个框。此外，如将看到的，框1302-1316中的一些指示如相对于方法1200的框1202-1214中的对应框所描述的类似处理。因此方法1300也可作为用于制造IC的半导体器件制造过程的一部分来执行。然而，在半导体器件制造过程中不需要按照流程图中所示的顺序执行框1302-1316。此外，方法1300可用于制造图4和图5中分别示出的IC部分400和500。
方法1300的框1302和1304共同描绘了在衬底中形成具有多个掺杂区的衬底元件，例如第一掺杂区和第二掺杂区。也就是说，框1302描绘了例如通过离子沉积和扩散在衬底内形成阱；并且方法1304描绘了在阱内形成第一掺杂区并在阱外形成第二掺杂区。衬底元件形成为使得第一掺杂区将位于电容器之下，并且第二掺杂区将位于半导体器件制造过程中稍后将形成的一个或更多个参考触点下面。此外，在一个示例中，第一掺杂区的外边界被形成为在半导体器件制造处理允许的范围尽可能接近第二掺杂区的外边界。
衬底元件在FEOL处理期间形成，并且包括将掺杂原子离子注入和/或扩散到衬底中以生成各自具有不同掺杂类型的第一掺杂区和第二掺杂区。在一个示例中，当第一掺杂区是n+掺杂区时，第二掺杂区是p+掺杂区。在另一个示例中，当第一掺杂区是p+掺杂区时，第二掺杂区是n+掺杂区。此外，所使用的特定掺杂原子、掺杂区和阱的深度和掺杂区内的掺杂原子的密度可至少部分地基于掺杂区的期望电特性(例如，期望的电阻率)、寄生电容的期望CP或Q以及电路操作期间的期望载波和谐振频率来确定。
方法1300的框1306描绘了对掺杂区中的一者或两者进行图案化和/或硅化。确定掺杂区中的一者或两者是否被图案化和/或硅化可至少部分地基于以上参考方法1200的框1204描述的一个或更多个因素。此外，在一个示例中，方法1300的框1308和1310描绘了通过参考方法1200的相应框1206和1208形成如上的介电材料层和金属层的平行横向层。
当形成介电材料层和金属层时，方法1300包括在其中形成参考触点、电容器以及金属互连件和通孔，如框1312-1316所示。更具体地说，框1312描绘了例如通过应用于介电材料层和金属层中的一个或更多个层的图案化和移除处理来形成一个或更多个参考触点。也就是说，在第二掺杂区上方的金属层之一(例如，金属层M1)中形成每个参考触点的金属部分。此外，如框1312所描绘的那样形成每个参考触点包括在参考触点的金属部分和第二掺杂区之间形成金属互连件。
方法1300的框1314描绘了在其中形成参考触点的金属部分的金属层上的两个金属层(例如，金属层M2和M7)中形成电容器的第一导电元件和第二导电元件。第一导电元件和第二导电元件位于第一掺杂区上方。例如，第一导电元件和第二导电元件以及第一掺杂区的中心对准。第一导电元件形成为相对于第二导电元件最靠近衬底元件。因此，第一导电元件的寄生电容将第一导电元件耦接到第一掺杂区。第一导电元件和第二导电元件可以是相同的或不同的尺寸。
方法1300的框1316描绘了从每个参考触点的金属部分以及从电容器的第二导电元件到衬底的表面形成电连接或通孔。在一个示例中，使用参照方法1200的框1214描述的处理来形成通孔。
在权利要求的范围内，在所描述的实施例中修改是可能的，并且其他实施例是可能的。

Claims (21)

1.一种集成电路，包括：
衬底；
参考触点，所述参考触点耦接到所述衬底；
电容器，所述电容器处于所述衬底上方并且包括：
第一导电元件，所述第一导电元件具有相关联的寄生电容；以及
第二导电元件，所述第二导电元件与所述第一导电元件电隔离；以及衬底元件，所述衬底元件通过所述寄生电容耦接到所述第一导电元件并耦接到所述参考触点，其中所述衬底元件包括在所述衬底中并与所述第一导电元件和所述参考触点对准的导电掺杂区。
2.根据权利要求1所述的集成电路，其中所述导电掺杂区包括与所述第一导电元件和所述参考触点两者对准的单个均匀掺杂区。
3.根据权利要求2所述的集成电路，其中所述衬底为p型衬底，并且所述均匀掺杂区为p+掺杂区。
4.根据权利要求2所述的集成电路，其中所述衬底为n型衬底，并且所述均匀掺杂区为n+掺杂区。
5.根据权利要求1所述的集成电路，其中所述衬底包括与所述第一导电元件对准的阱，并且所述导电掺杂区包括：
第一掺杂区，所述第一掺杂区位于所述阱内并与所述第一导电元件对准；以及
第二掺杂区，所述第二掺杂区位于所述阱外并与所述参考触点对准。
6.根据权利要求5所述的集成电路，其中所述衬底为p型衬底，所述阱为n型阱，所述第一掺杂区为n+掺杂区，并且所述第二掺杂区为p+掺杂区。
7.根据权利要求5所述的集成电路，其中所述衬底为n型衬底，所述阱为p型阱，所述第一掺杂区为p+掺杂区，并且所述第二掺杂区为n+掺杂区。
8.根据权利要求1所述的集成电路，其中所述导电掺杂区包括硅化区。
9.根据权利要求1所述的集成电路，其中所述导电掺杂区包括非图案化区。
10.根据权利要求1所述的集成电路，其中所述导电掺杂区包括图案化区。
11.一种系统，包括：
隔离电路，所述隔离电路包括：
半导体衬底；
参考触点，所述参考触点耦接到所述半导体衬底；
隔离电容器，所述隔离电容器处于所述半导体衬底上方并且包括：
第一导电元件，所述第一导电元件具有相关联的寄生电容；以及
第二导电元件，所述第二导电元件与所述第一导电元件电流隔离；以及
导电掺杂区，所述导电掺杂区处于所述半导体衬底中，其中所述导电掺杂区与所述第一导电元件和所述参考触点对准。
12.根据权利要求11所述的系统，其中所述隔离电路是包括第一半导体衬底、第一参考触点、第一隔离电容器和第一导电掺杂区的第一隔离电路，并且所述系统还包括：
第二隔离电路，所述第二隔离电路电连接到所述第一隔离电路并且包括：
第二半导体衬底；
第二参考触点，所述第二参考触点耦接到所述第二半导体衬底；
第二隔离电容器，所述第二隔离电容器处于所述第二半导体衬底上方并且包括：
第三导电元件，所述第三导电元件具有相关联的第二寄生电容；以及
第四导电元件，所述第四导电元件与所述第三导电元件电流隔离；以及
第二导电掺杂区，所述第二导电掺杂区处于所述第二半导体衬底中，其中所述第二导电掺杂区与所述第三导电元件和所述第二参考触点对准；并且
其中所述第一隔离电路与第一集成电路集成，并且所述第二隔离电路与第二集成电路集成。
13.根据权利要求11所述的系统，其中所述隔离电路是包括所述半导体衬底、第一参考触点、第一隔离电容器和第一导电掺杂区的第一隔离电路，并且所述隔离系统还包括：
第二隔离电路，所述第二隔离电路电连接到所述第一隔离电路并且包括：
所述半导体衬底；
第二参考触点，所述第二参考触点耦接到所述半导体衬底；
第二隔离电容器，所述第二隔离电容器处于所述半导体衬底上方并且包括：
第三导电元件，所述第三导电元件具有相关联的第二寄生电容；以及
第四导电元件，所述第四导电元件与所述第三导电元件电流隔离；
第二导电掺杂区，所述第二导电掺杂区处于所述半导体衬底中，其中所述第二导电掺杂区与所述第三导电元件和所述第二参考触点对准；并且
其中所述第一隔离电路和所述第二隔离电路与相同集成电路成一体。
14.根据权利要求13所述的系统，其中所述第一隔离电路和所述第二隔离电路与第一集成电路成一体，所述系统还包括：
第二集成电路，所述第二集成电路包括耦接到所述第一隔离电容器的所述第二导电元件的发射电路；以及
第三集成电路，所述第三集成电路包括耦接到所述第二隔离电容器的所述第四导电元件的接收电路。
15.根据权利要求11所述的系统，其中所述半导体衬底是p型衬底，并且所述导电掺杂区包括与所述第一导电元件和所述参考触点两者对准的单个均匀的p+掺杂区。
16.根据权利要求11所述的系统，其中所述半导体衬底是n型衬底，并且所述导电掺杂区包括与所述第一导电元件和所述参考触点两者对准的单个均匀的n+掺杂区。
17.根据权利要求11所述的系统，其中所述半导体衬底是包括与所述第一导电元件对准的n阱的p型衬底，并且所述导电掺杂区包括：
n+掺杂区，所述n+掺杂区处于所述n阱内并与所述第一导电元件对准；以及
p+掺杂区，所述p+掺杂区位于所述n阱外并与所述参考触点对准。
18.根据权利要求11所述的系统，其中所述半导体衬底是包括与所述第一导电元件对准的p阱的n型衬底，并且所述导电掺杂区包括：
p+掺杂区，所述p+掺杂区位于所述p阱内并与所述第一导电元件对准；以及
n+掺杂区，所述n+掺杂区位于所述p阱外并与所述参考触点对准。
19.一种制造集成电路的方法，所述方法包括：
在衬底中形成具有导电掺杂区的衬底元件；
在所述衬底上形成与所述衬底元件对准并机械耦接到所述衬底元件的参考触点；以及
形成在所述衬底上方并与所述导电掺杂区对准的电容器，所述电容器具有第一和第二电隔离导电元件，所述第一导电元件具有相关联的寄生电容。
20.根据权利要求19所述的方法，其中所述导电掺杂区包括与所述参考触点和所述第一导电元件重叠的单个均匀掺杂区。
21.根据权利要求19所述的方法，其中所述导电掺杂区包括第一掺杂区和第二掺杂区，并且形成所述衬底元件包括：
在所述衬底中形成阱，其中所述第一导电元件形成在所述阱上方；
在所述阱内形成所述第一掺杂区；以及
在所述阱外形成所述第二掺杂区，其中所述参考触点与所述第二掺杂区对准并机械耦接到所述第二掺杂区。
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